JPS5810919A - アナログ・デイジタル変換器 - Google Patents
アナログ・デイジタル変換器Info
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- JPS5810919A JPS5810919A JP56108136A JP10813681A JPS5810919A JP S5810919 A JPS5810919 A JP S5810919A JP 56108136 A JP56108136 A JP 56108136A JP 10813681 A JP10813681 A JP 10813681A JP S5810919 A JPS5810919 A JP S5810919A
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- H03—ELECTRONIC CIRCUITRY
- H03M—CODING; DECODING; CODE CONVERSION IN GENERAL
- H03M1/00—Analogue/digital conversion; Digital/analogue conversion
- H03M1/06—Continuously compensating for, or preventing, undesired influence of physical parameters
- H03M1/0617—Continuously compensating for, or preventing, undesired influence of physical parameters characterised by the use of methods or means not specific to a particular type of detrimental influence
- H03M1/0675—Continuously compensating for, or preventing, undesired influence of physical parameters characterised by the use of methods or means not specific to a particular type of detrimental influence using redundancy
- H03M1/069—Continuously compensating for, or preventing, undesired influence of physical parameters characterised by the use of methods or means not specific to a particular type of detrimental influence using redundancy by range overlap between successive stages or steps
-
- H—ELECTRICITY
- H03—ELECTRONIC CIRCUITRY
- H03M—CODING; DECODING; CODE CONVERSION IN GENERAL
- H03M1/00—Analogue/digital conversion; Digital/analogue conversion
- H03M1/12—Analogue/digital converters
- H03M1/34—Analogue value compared with reference values
- H03M1/38—Analogue value compared with reference values sequentially only, e.g. successive approximation type
- H03M1/46—Analogue value compared with reference values sequentially only, e.g. successive approximation type with digital/analogue converter for supplying reference values to converter
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- H03M1/66—Digital/analogue converters
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- Theoretical Computer Science (AREA)
- Analogue/Digital Conversion (AREA)
Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
本発明は、アナログ信号を所定の対応するディジタル信
号に変換する逐次比較形アナログ・ディジタル変換器に
関し、４ＩＫ精度の低い素子を用いるＫもかかわらず高
精度にして高速度の特性を実現し、かつディジタル的な
補正を容Ｊ！に行ない得るアナログ・ディジタル変換器
に関するものである。
号に変換する逐次比較形アナログ・ディジタル変換器に
関し、４ＩＫ精度の低い素子を用いるＫもかかわらず高
精度にして高速度の特性を実現し、かつディジタル的な
補正を容Ｊ！に行ない得るアナログ・ディジタル変換器
に関するものである。
従来のむの種逐次変換型ムＤ変換器においては、ディジ
タル的に補正を行ない、低精度の素子を用いるにも殉ず
高精度の特性を得るように−したアナログ・デイジメル
変換器が知られているが、その−例を第１図に示す、こ
むで、ｌはアナログ入力端子、コはディジタル出力端子
、Ｊは逐次近似レジスタ（ＳＡＲと略記）、参は局部Ｄ
Ａ変換器、！はコンパレータ、６は補正量を記憶するＲ
ＯＭ等のメ毫すによる補正コード発生回路、７はアナロ
グ加減算器、ｔは補正アナログ量発生ＤＡ変換器、ｔは
補正を行なうべき元局部りム変換器、ｉｏはサンプルホ
ールド回路である。第１ｔｊｉＡＫ示すムＤ変換器では
、高精度化を図るために、通常の逐次比較形のＤ変換器
にさらにアナログ減算器り、アナログ補正量発生ＤＡ変
換器ｔおよび補正量記憶ＩＱＭ＆を付加して元局部りム
変換器ツの高精度化を行なっている。
タル的に補正を行ない、低精度の素子を用いるにも殉ず
高精度の特性を得るように−したアナログ・デイジメル
変換器が知られているが、その−例を第１図に示す、こ
むで、ｌはアナログ入力端子、コはディジタル出力端子
、Ｊは逐次近似レジスタ（ＳＡＲと略記）、参は局部Ｄ
Ａ変換器、！はコンパレータ、６は補正量を記憶するＲ
ＯＭ等のメ毫すによる補正コード発生回路、７はアナロ
グ加減算器、ｔは補正アナログ量発生ＤＡ変換器、ｔは
補正を行なうべき元局部りム変換器、ｉｏはサンプルホ
ールド回路である。第１ｔｊｉＡＫ示すムＤ変換器では
、高精度化を図るために、通常の逐次比較形のＤ変換器
にさらにアナログ減算器り、アナログ補正量発生ＤＡ変
換器ｔおよび補正量記憶ＩＱＭ＆を付加して元局部りム
変換器ツの高精度化を行なっている。
その原環を第１図に示す。図中、破線はＤ直変換の理想
特性を示し、実線は補正前の元局部りム変換器９１）％
性を示す。一般に、ＤＡ変換器の誤： 差費性における
各ビットの寄与は、上位ビット根太きく下位ビットの寄
与は小さい。第２図に示すよ５に下位の特性はほぼ理想
特性と一致する。従つて、通常は、上位ビットの誤差分
を上位ビットのディジタル人力に応じて発生させ、それ
を元局部りム変換器ｔからのアナログ出力に対して加算
あるいは減算して補正を行なう。即ち、図中ＫＲ１＊
ｉ、、・・・、翼・で示す領域は上位ビットの入力によ
って区分された領域であり、それぞれの領域に対応して
、誤差分、即ち補正アナログ量ムＣ／。
特性を示し、実線は補正前の元局部りム変換器９１）％
性を示す。一般に、ＤＡ変換器の誤： 差費性における
各ビットの寄与は、上位ビット根太きく下位ビットの寄
与は小さい。第２図に示すよ５に下位の特性はほぼ理想
特性と一致する。従つて、通常は、上位ビットの誤差分
を上位ビットのディジタル人力に応じて発生させ、それ
を元局部りム変換器ｔからのアナログ出力に対して加算
あるいは減算して補正を行なう。即ち、図中ＫＲ１＊
ｉ、、・・・、翼・で示す領域は上位ビットの入力によ
って区分された領域であり、それぞれの領域に対応して
、誤差分、即ち補正アナログ量ムＣ／。
ムＣコ、・−、ムＣ４を発生させて元局部りム変換器す
からのアナログ出力に対して加算あるいは減算すること
ｋよって補正を行なう。
からのアナログ出力に対して加算あるいは減算すること
ｋよって補正を行なう。
第１図の回路配置に従って動作を説明する。元局ｓＤム
変換器ｔの入力コード中の上位ビットのコードに対応し
、その時の誤差の絶対値を、アナログ補正量発生用ＤＡ
変換器ｔより発生させ、そのアナログ補正量をアナログ
加減算器ツにより元局部りム変換器ｔの出力に対して加
算あるいは減算を行なう、加算か減算かを指定するディ
ジタル信号およびアナログ補正量発生層Ｄム変換ａｔが
所定の誤差分を発生するような入力コードを発生し得る
ように記憶回路４に予じめ書込みを行なっておく。
変換器ｔの入力コード中の上位ビットのコードに対応し
、その時の誤差の絶対値を、アナログ補正量発生用ＤＡ
変換器ｔより発生させ、そのアナログ補正量をアナログ
加減算器ツにより元局部りム変換器ｔの出力に対して加
算あるいは減算を行なう、加算か減算かを指定するディ
ジタル信号およびアナログ補正量発生層Ｄム変換ａｔが
所定の誤差分を発生するような入力コードを発生し得る
ように記憶回路４に予じめ書込みを行なっておく。
Ｊ１３１１Ｄム変換器ダの動作時には、ＳＡＲ、？で指
定されるコードに対応し、その上位ビットのコードで記
憶回路６をアクセスし、元局部りム変換器ｔの誤差を相
殺するよ５にアナログ補正量発生用ＤＡ変換器ｌから誤
差分を発生させ、その誤差分とＤム変換器！の変換出力
とをアナログ加減算器７により加算あるいは減算する０
以上の説明の通り、元局部りム変換器ｔに補正を行なっ
て、局部ＤＡ変換器の高精度化をはかることにより、従
来の逐次比較形Φ変換器のディジタル処理による高精度
化を行なっていた。
定されるコードに対応し、その上位ビットのコードで記
憶回路６をアクセスし、元局部りム変換器ｔの誤差を相
殺するよ５にアナログ補正量発生用ＤＡ変換器ｌから誤
差分を発生させ、その誤差分とＤム変換器！の変換出力
とをアナログ加減算器７により加算あるいは減算する０
以上の説明の通り、元局部りム変換器ｔに補正を行なっ
て、局部ＤＡ変換器の高精度化をはかることにより、従
来の逐次比較形Φ変換器のディジタル処理による高精度
化を行なっていた。
このよ５なりム変換器を用いて逐次比較形Ｊ変換器を構
成する場合に、大ｇな問題点は高速動作を期待し得ない
ことｋある。補正処理は誤差が発生する上位桁について
行なえばよいが、その上位桁の逐次比較動作の度毎Ｋ
ｌｌ０Ｍ＋翼」等の記憶回路４にアクセスして適正な補
正量を読み出さなければならず、Ｄ変換精度を高めるべ
くビット数を増やすと、変換動作が遅くなる欠点があっ
た。
成する場合に、大ｇな問題点は高速動作を期待し得ない
ことｋある。補正処理は誤差が発生する上位桁について
行なえばよいが、その上位桁の逐次比較動作の度毎Ｋ
ｌｌ０Ｍ＋翼」等の記憶回路４にアクセスして適正な補
正量を読み出さなければならず、Ｄ変換精度を高めるべ
くビット数を増やすと、変換動作が遅くなる欠点があっ
た。
ここで、変換速度Ｔｃｏｙｖは、上位桁および下位桁の
各ビット数をｍおよびｌとするとぎに、Ｔｃｏｍ −ｗ
＊ Ｘ （Ｔｍ＋ＴｓＡｃ＋Ｔｃｏｘ＋Ｔｇａｍ＋ ）
＋ Ｉ Ｘ （ＴＤＡＣ＋ Ｔｃｍ ＋ ’ｔａａｍ
）となる、但しｓ Ｔｌは記憶回路６のアクセス時間、
ＴＤＡＣは局部ＤＡ変換器参のセットリング時間、−輯
は比歇器Ｊの応答時間、ｒａｉｎは逐次比較レジスタＪ
の遅延時間である。
各ビット数をｍおよびｌとするとぎに、Ｔｃｏｍ −ｗ
＊ Ｘ （Ｔｍ＋ＴｓＡｃ＋Ｔｃｏｘ＋Ｔｇａｍ＋ ）
＋ Ｉ Ｘ （ＴＤＡＣ＋ Ｔｃｍ ＋ ’ｔａａｍ
）となる、但しｓ Ｔｌは記憶回路６のアクセス時間、
ＴＤＡＣは局部ＤＡ変換器参のセットリング時間、−輯
は比歇器Ｊの応答時間、ｒａｉｎは逐次比較レジスタＪ
の遅延時間である。
ところで、低電力性、高集積性、および逐次比較形ムＤ
変換器に不可欠な高精度のｔングル本−ルドの実現の容
易さとい５利点を有するＭＯａ系のＬＳＩプ四セスな用
いる場合には、ＤＡ変換器の回路形式として容量列ＤＡ
変換器を用いるのが好適である。しかし、ｌダビット以
上の精度を実現するためには、補正な行うとはいえども
、単位容量をそれ程小さくすることはできず、セットリ
ング時間ＴＤＡｅはＪＯＯ＊−程度となる。記憶四路の
アクセス時間丁凰は４１００〜１０００ｍｍ程度である
。また、加減算器りのセラ）９ング時間はｌμＳ程度で
あり、このセットリング時間は高精度になればなる楊高
速化は―かしく、ムＤ変換福の変換速度は補正前の元り
変換器から大きく劣化してしまう。
変換器に不可欠な高精度のｔングル本−ルドの実現の容
易さとい５利点を有するＭＯａ系のＬＳＩプ四セスな用
いる場合には、ＤＡ変換器の回路形式として容量列ＤＡ
変換器を用いるのが好適である。しかし、ｌダビット以
上の精度を実現するためには、補正な行うとはいえども
、単位容量をそれ程小さくすることはできず、セットリ
ング時間ＴＤＡｅはＪＯＯ＊−程度となる。記憶四路の
アクセス時間丁凰は４１００〜１０００ｍｍ程度である
。また、加減算器りのセラ）９ング時間はｌμＳ程度で
あり、このセットリング時間は高精度になればなる楊高
速化は―かしく、ムＤ変換福の変換速度は補正前の元り
変換器から大きく劣化してしまう。
例えば商品質音声処理用ＡＤ変換器のよ５に精度ｌ参ビ
ット以上、速度評ｋｓｐｓ 、 ／２ｔ ｋｓｐ暴（変
換速度Ｔ＠ｏＩＩｖｗＬ／ｊ、４ ｊｌｌ 、 ｔ、Ｉ
Ａｌｌ ）という高性能を要求される場合には、ＬＳ
Ｉ等の形態でかかるＡＤ変換器を実現することは困難で
あった。
ット以上、速度評ｋｓｐｓ 、 ／２ｔ ｋｓｐ暴（変
換速度Ｔ＠ｏＩＩｖｗＬ／ｊ、４ ｊｌｌ 、 ｔ、Ｉ
Ａｌｌ ）という高性能を要求される場合には、ＬＳ
Ｉ等の形態でかかるＡＤ変換器を実現することは困難で
あった。
更Ｋまた。ＡＤ変換器の高精度化には、高精度をもつア
ナログ加減算器りおよびアナログ補正量発生層Ｄム変換
！ｌを必要とする。加減算器りの非−形誤差は雑音等の
影響もあり、通常はｌダビット中／Ｓビットの精度を確
保することが非常に確かしく、この加減算器りが高精度
化の限界を与えている。＃に、アナログ減算機能実現の
ためには、極性反転回路および加減算制御機能が必要で
あり、これもまた高精度化および低占有面積化の妨げと
なっている。
ナログ加減算器りおよびアナログ補正量発生層Ｄム変換
！ｌを必要とする。加減算器りの非−形誤差は雑音等の
影響もあり、通常はｌダビット中／Ｓビットの精度を確
保することが非常に確かしく、この加減算器りが高精度
化の限界を与えている。＃に、アナログ減算機能実現の
ためには、極性反転回路および加減算制御機能が必要で
あり、これもまた高精度化および低占有面積化の妨げと
なっている。
以上の説明かられかるよ５に、従来のこの種ムＤ変換！
Ｉにおいては、変換速度の向上が望めず、しかも補正に
よる高１１Ｉ１度化に＠界があり、ＩＩ＃に加減算器の
実現が難かしいとい５問題点があった。
Ｉにおいては、変換速度の向上が望めず、しかも補正に
よる高１１Ｉ１度化に＠界があり、ＩＩ＃に加減算器の
実現が難かしいとい５問題点があった。
そこで、本発明の目的は、これらの欠点を除去するため
に、すべての量子化アナ−ブレベルが存在するように局
部Ｄム変換器を構成し、補正量をディジタル値で記憶し
それをディジタル的に減算もしくは加算することにより
正しいディジタル出力を得るよ５Ｋした、高精度かつ変
換速度の向上したアナログ・ディジタル変換器を提供す
ることにある。
に、すべての量子化アナ−ブレベルが存在するように局
部Ｄム変換器を構成し、補正量をディジタル値で記憶し
それをディジタル的に減算もしくは加算することにより
正しいディジタル出力を得るよ５Ｋした、高精度かつ変
換速度の向上したアナログ・ディジタル変換器を提供す
ることにある。
かかる目的を達成するために１本発明は、アナログ入力
なサンプルホールドするサンプルホールド回路と、 上位桁の出力を発生する第１のディジタル・アナログ変
換器と、下位桁の出力として前記第１のディジタル・ア
ナログ変換器の最下位桁のディジタル入力のｌビット分
の出力値（／ ＬＢＢの値）より常に大きいフルスケー
ル出力を発生する菖コのディジタル・アナログ変換器と
を有し、前記第１のディジタル・アナログ変換器の出力
と前記＃ＩＪのディジタル・アナログ変換器の出力とを
加算してアナログ出力を得る局部ディジタル・アナログ
変換器と、 前記サンプルホールド回路からのサンプルホールド出力
と前記局部ディジタル・アナログ変換器からのアナログ
出力とを比較する比較器と、該比較器からの出力に応じ
て逐次比較を行って穫られたディジタルコードを格納す
る逐次比較レジスタと、前記局部ディジタル・アナログ
変換器におけるディジタル・アナログ変換の理想特性と
実際の特性との間の補正を行うためＫ１１ｌｌ記デイジ
タルコードをシフトすべきシフトコードを前記逐次比較
レジスタからの前記ディジタルコードの各々に対して予
じめ割轟てて記憶してお＃、前記逐次比較レジスタから
の前記ディジタルコードに応動じて補正シフトコードを
出力するようにしたシフトコード発生回路と、 前記逐次比較レジスタからの前記ディジタルコードを前
記シフトコード発生回路からの前記補正シフトコードに
応じてディジタル的にシフトしてアナログ・ディジタル
変換出力を取り出すコードシフト回路とを具備したこと
を特徴とする。
なサンプルホールドするサンプルホールド回路と、 上位桁の出力を発生する第１のディジタル・アナログ変
換器と、下位桁の出力として前記第１のディジタル・ア
ナログ変換器の最下位桁のディジタル入力のｌビット分
の出力値（／ ＬＢＢの値）より常に大きいフルスケー
ル出力を発生する菖コのディジタル・アナログ変換器と
を有し、前記第１のディジタル・アナログ変換器の出力
と前記＃ＩＪのディジタル・アナログ変換器の出力とを
加算してアナログ出力を得る局部ディジタル・アナログ
変換器と、 前記サンプルホールド回路からのサンプルホールド出力
と前記局部ディジタル・アナログ変換器からのアナログ
出力とを比較する比較器と、該比較器からの出力に応じ
て逐次比較を行って穫られたディジタルコードを格納す
る逐次比較レジスタと、前記局部ディジタル・アナログ
変換器におけるディジタル・アナログ変換の理想特性と
実際の特性との間の補正を行うためＫ１１ｌｌ記デイジ
タルコードをシフトすべきシフトコードを前記逐次比較
レジスタからの前記ディジタルコードの各々に対して予
じめ割轟てて記憶してお＃、前記逐次比較レジスタから
の前記ディジタルコードに応動じて補正シフトコードを
出力するようにしたシフトコード発生回路と、 前記逐次比較レジスタからの前記ディジタルコードを前
記シフトコード発生回路からの前記補正シフトコードに
応じてディジタル的にシフトしてアナログ・ディジタル
変換出力を取り出すコードシフト回路とを具備したこと
を特徴とする。
更Ｋまた１本発明は、アナログ入力をサンプルホールド
するサンプルホールド回路と、上位桁部分における最下
位桁のディジタル入力の７ビツト分の出力値（／ Ｌ４
ｍの値）より常に大きい下位桁部分のフルスクール出力
を発生する局部ディジタル・アナログ変換器と、 前記サンプルホールド回路からのサンプルホールド出力
と前記局部ディジタル・アナログ変換器からのアナログ
出力とを比較する比較器と、該比較器からの出力に応じ
て逐次比較を行って得られたディジタルコードを格納す
る逐次比較レジスタと、前記局部ディジタル・アナログ
変換器に＃けるディジタル・アナログ変換の理ＭＡ％性
と実際の特性との間の補正を行うために前記ディジタル
コードをシフトすべきシフトコードを前記逐次比較レジ
スタからの前記ディジタルコードの各々に対して予じめ
割轟てて記憶しておぎ、前記逐次比較レジスタからの前
記ディジタルコードに応動して補正シフト；−ドな出力
するように−したシフトコード発生回路と、 前記逐次比較レジスタからの前記デイジメルコードを前
記シフトコード発生回路からの前記補正シフトコードに
応じてディジタル的にシフ・トしてアナログ・ディジタ
ル変換出力を取り出すコードシフト回路とを具備したこ
とを特徴とする。
するサンプルホールド回路と、上位桁部分における最下
位桁のディジタル入力の７ビツト分の出力値（／ Ｌ４
ｍの値）より常に大きい下位桁部分のフルスクール出力
を発生する局部ディジタル・アナログ変換器と、 前記サンプルホールド回路からのサンプルホールド出力
と前記局部ディジタル・アナログ変換器からのアナログ
出力とを比較する比較器と、該比較器からの出力に応じ
て逐次比較を行って得られたディジタルコードを格納す
る逐次比較レジスタと、前記局部ディジタル・アナログ
変換器に＃けるディジタル・アナログ変換の理ＭＡ％性
と実際の特性との間の補正を行うために前記ディジタル
コードをシフトすべきシフトコードを前記逐次比較レジ
スタからの前記ディジタルコードの各々に対して予じめ
割轟てて記憶しておぎ、前記逐次比較レジスタからの前
記ディジタルコードに応動して補正シフト；−ドな出力
するように−したシフトコード発生回路と、 前記逐次比較レジスタからの前記デイジメルコードを前
記シフトコード発生回路からの前記補正シフトコードに
応じてディジタル的にシフ・トしてアナログ・ディジタ
ル変換出力を取り出すコードシフト回路とを具備したこ
とを特徴とする。
以下に図面を参照して本発明の詳細な説明する。
第３図は本発明の基本的な構成の一例を示し、こむでｌ
／はアナログ入力端子、ｌコはディジタル出力端子、／
ＪはＢル、／亭は局部Ｄム変換器、ｉｓは比較器、／４
は記憶回路等で構成できる補正シフトコード発生回路、
／７は基準電圧Ｖｒｅｆの基準電圧源、〃はサンプルホ
ールド回路、吃は慣例の加減算器で構成することかでき
るコードシフト回路である。
／はアナログ入力端子、ｌコはディジタル出力端子、／
ＪはＢル、／亭は局部Ｄム変換器、ｉｓは比較器、／４
は記憶回路等で構成できる補正シフトコード発生回路、
／７は基準電圧Ｖｒｅｆの基準電圧源、〃はサンプルホ
ールド回路、吃は慣例の加減算器で構成することかでき
るコードシフト回路である。
局部Ｄム変換器ｌ＃は、上位桁の出力を発生する第１の
ディジタル・アナログ変換器（上位Ｄム変換器）と、下
位桁の出力としてＪｉ／のディジタル・、 アナログ
変換器の最下位桁のディジタル入力のｌピット分の出力
値（／ Ｌ８Ｂの値）より常に大きいフルスケール出力
を発生する第一のディジタル・アナログ変換器（下位Ｄ
ム変換器）とを有し、第１のディジタル・アナログ変換
器の出力と第一のディジタル・アナログ変換器の出力と
をアナログ加算してアナログ出力を得る構成とすること
ができる。ζζで、上位Ｄム変換器の線形性は必ずしも
保証されないが下位Ｄム変換器の線形性は保証されるも
のとする。なお、本例の局部Ｄム変換器／ダの場合には
、８ムＲ／、７も、上位および下位Ｄム変轡器に対応し
て、上位および下位８ム鼠部分を有するものとする。
ディジタル・アナログ変換器（上位Ｄム変換器）と、下
位桁の出力としてＪｉ／のディジタル・、 アナログ
変換器の最下位桁のディジタル入力のｌピット分の出力
値（／ Ｌ８Ｂの値）より常に大きいフルスケール出力
を発生する第一のディジタル・アナログ変換器（下位Ｄ
ム変換器）とを有し、第１のディジタル・アナログ変換
器の出力と第一のディジタル・アナログ変換器の出力と
をアナログ加算してアナログ出力を得る構成とすること
ができる。ζζで、上位Ｄム変換器の線形性は必ずしも
保証されないが下位Ｄム変換器の線形性は保証されるも
のとする。なお、本例の局部Ｄム変換器／ダの場合には
、８ムＲ／、７も、上位および下位Ｄム変轡器に対応し
て、上位および下位８ム鼠部分を有するものとする。
あるいは、局＠Ｄム変換器ｌ亭は、下位の任意のビット
数Ｎまでの線形性が保証され、上位のＮ十ノビット以上
の線形性が必ずしも保証されず、下位Ｎビット家でがす
−て１１”である入力に対す今アナログ出力と、下位Ｎ
ビットまでのすべてが１１”である入力に＠ｌ”を加算
して下位Ｎビットまでがすべて１０”でＮ＋／ビット目
が１１”となったときのアナログ出方との差が常に負と
なるようなディジタル・アナログ変換器であってもよい
。
数Ｎまでの線形性が保証され、上位のＮ十ノビット以上
の線形性が必ずしも保証されず、下位Ｎビット家でがす
−て１１”である入力に対す今アナログ出力と、下位Ｎ
ビットまでのすべてが１１”である入力に＠ｌ”を加算
して下位Ｎビットまでがすべて１０”でＮ＋／ビット目
が１１”となったときのアナログ出方との差が常に負と
なるようなディジタル・アナログ変換器であってもよい
。
局部変換１ｉ）／参の特性および補正の原理を第ダ図に
より説明する。第参図は横軸をディジタル入力。
より説明する。第参図は横軸をディジタル入力。
縦軸をアナログ出方として、局部Ｄム変換器の特性を示
し、ここで上位Ｄム変換器の入力コードの切換わり点に
おいてアナログ出力が常に減少するように変化している
。このことは、アナログ出力に対応して、ディジタル入
力が必らず連続して存在することを示している。従って
、下位Ｄム変換器の特性を延長した埋Ｉｓ特性として示
す特性に一致するように入力コードをシフトするととｋ
より補正を行ない得ることがわかる。ここで、シフトす
るコードを上位Ｄム変換器のコードに対応して発生し得
るようにしておけば以下に説明するムＤ変換動作により
正しい出力コードを発生させることかできる。ムＤ変換
動作について考えるときは、第ダ図に＃いて横軸なディ
ジタル出力、縦軸をアナ費グ入力とする。
し、ここで上位Ｄム変換器の入力コードの切換わり点に
おいてアナログ出力が常に減少するように変化している
。このことは、アナログ出力に対応して、ディジタル入
力が必らず連続して存在することを示している。従って
、下位Ｄム変換器の特性を延長した埋Ｉｓ特性として示
す特性に一致するように入力コードをシフトするととｋ
より補正を行ない得ることがわかる。ここで、シフトす
るコードを上位Ｄム変換器のコードに対応して発生し得
るようにしておけば以下に説明するムＤ変換動作により
正しい出力コードを発生させることかできる。ムＤ変換
動作について考えるときは、第ダ図に＃いて横軸なディ
ジタル出力、縦軸をアナ費グ入力とする。
第ダ＆１に示すようなアナログ人カムが加えられると、
逐次比較動作よりコードＤ、が８雄／３より得られる。
逐次比較動作よりコードＤ、が８雄／３より得られる。
このコードＤ１の上位Ｄム変換器への入力に対応するコ
ード、すなわち＠ｓ ’ （ｔｏ進憾）により、予じめ
設定しておいたシフト量８Ｃｊを発生させ、コードＤ、
からシフト量８Ｃｊだけディジタル的に減算すれば補正
されたコードＤ２が得られる。
ード、すなわち＠ｓ ’ （ｔｏ進憾）により、予じめ
設定しておいたシフト量８Ｃｊを発生させ、コードＤ、
からシフト量８Ｃｊだけディジタル的に減算すれば補正
されたコードＤ２が得られる。
第３図の回路構成に即して上述のＤ変換動作をさらＫａ
ｌｉする。サンプルホールド回路ｘＫよりホールドされ
ている端子／ｌからの入力アナログ信号と局部Ｄム変換
器ｌ亭の出力とが一致するようなコードを、比較器ｌＳ
およびＢＡＲ／Ｊ Ｋより通常と同様に逐次比軟動作を
行なって発生する。それにより得られたコードの５ち、
局部Ｄム変換＠／Ｑの上位Ｄム変換器入力に対応する上
位のコードにより、シフトブード発生回路１４を駆動し
て、予じめ定められているシフト量を発生させ、コード
シフト回路Ｊ／において、逐次比較動作で得られたｓｍ
／３からのコードからこのシフト量を減算するととＫよ
り正しい出力コードを得て、端子Ｉコから取り出す。
ｌｉする。サンプルホールド回路ｘＫよりホールドされ
ている端子／ｌからの入力アナログ信号と局部Ｄム変換
器ｌ亭の出力とが一致するようなコードを、比較器ｌＳ
およびＢＡＲ／Ｊ Ｋより通常と同様に逐次比軟動作を
行なって発生する。それにより得られたコードの５ち、
局部Ｄム変換＠／Ｑの上位Ｄム変換器入力に対応する上
位のコードにより、シフトブード発生回路１４を駆動し
て、予じめ定められているシフト量を発生させ、コード
シフト回路Ｊ／において、逐次比較動作で得られたｓｍ
／３からのコードからこのシフト量を減算するととＫよ
り正しい出力コードを得て、端子Ｉコから取り出す。
本発明における補正の条件を第３図により説明する。こ
こで、実線■は元局部りム変換器の特性であり、ディジ
タルコードＤとＥとの間で下位臥変換器の入力から上位
ＤＡ変換器の入力へ桁上がりが生じており、出力は減少
している。破線■は元局部りム変換器の理想出力レベル
であり、破−厘はコードシフトにより発生し５る理想レ
ベルである。元局部りム変換器の理想レベルに対するず
れ、即ち誤差は士−ＬＢＢより小さいとする。まま た、下位ＤＡ変換器出力と上位ＤＡ変換器出力とを加算
する加算器の誤差およびムＤ変換器を構成するときのコ
ンパレータの一差はないものとする。
こで、実線■は元局部りム変換器の特性であり、ディジ
タルコードＤとＥとの間で下位臥変換器の入力から上位
ＤＡ変換器の入力へ桁上がりが生じており、出力は減少
している。破線■は元局部りム変換器の理想出力レベル
であり、破−厘はコードシフトにより発生し５る理想レ
ベルである。元局部りム変換器の理想レベルに対するず
れ、即ち誤差は士−ＬＢＢより小さいとする。まま た、下位ＤＡ変換器出力と上位ＤＡ変換器出力とを加算
する加算器の誤差およびムＤ変換器を構成するときのコ
ンパレータの一差はないものとする。
局部ＤＡ変換器の入力コードをシフトすることにより補
正を行なうＫあたって、ディジタルコードＤの出力の次
に、一点鎖線で示す理想レベル■を発生するよ５にコー
ドをシフトする場合を考えると、変化量Ｖは連続的にあ
らゆる値をとりうるから、ちょうど一点鎖１１１ｆｆと
一致するＩ！想レしル■を選んだ場合、そのＩＩＢレベ
ルをコードシフ）Ｋより発生し得るレベルのステップ量
の範囲、即ち！ ±１Ｌ８Ｂの範囲■の中にとりうろことになる。また、
次の桁上がりがあるとζろまでの出力レベルＥ 、 Ｆ
、 Ｇ 、 −−・は理想レベルに対してその誤差分
±−Ｌ８Ｂだけ変動するから、結局、±／ ＬＢＢの範
囲■の中に人いり得ることＫなる。従って、加算器およ
びコンパレータに誤差がないとした場合、下位ＤＡ変換
器の誤差が士−ＩＪＢのときに、その寞 理想レベルから士／ ＬＢＢの範Ｓにおいて必らず１つ
のレベルが存在するととになり、量子化レベルをコＬ１
ｉＢとすれば、その線形性を満たす、即ち±／ ＬＢＢ
より小さい誤差が入いり得るＤＡ変換ｓ１に補正し得る
ととｋなる。なお、加算器およびコンパレータに誤差が
ある場合は、下位ＤＡ変換器の誤差をその分、即ち±１
ＬＩＩＢより小さくするか、または量子化レベルを小さ
くすれば必ず補正し得ることになる。
正を行なうＫあたって、ディジタルコードＤの出力の次
に、一点鎖線で示す理想レベル■を発生するよ５にコー
ドをシフトする場合を考えると、変化量Ｖは連続的にあ
らゆる値をとりうるから、ちょうど一点鎖１１１ｆｆと
一致するＩ！想レしル■を選んだ場合、そのＩＩＢレベ
ルをコードシフ）Ｋより発生し得るレベルのステップ量
の範囲、即ち！ ±１Ｌ８Ｂの範囲■の中にとりうろことになる。また、
次の桁上がりがあるとζろまでの出力レベルＥ 、 Ｆ
、 Ｇ 、 −−・は理想レベルに対してその誤差分
±−Ｌ８Ｂだけ変動するから、結局、±／ ＬＢＢの範
囲■の中に人いり得ることＫなる。従って、加算器およ
びコンパレータに誤差がないとした場合、下位ＤＡ変換
器の誤差が士−ＩＪＢのときに、その寞 理想レベルから士／ ＬＢＢの範Ｓにおいて必らず１つ
のレベルが存在するととになり、量子化レベルをコＬ１
ｉＢとすれば、その線形性を満たす、即ち±／ ＬＢＢ
より小さい誤差が入いり得るＤＡ変換ｓ１に補正し得る
ととｋなる。なお、加算器およびコンパレータに誤差が
ある場合は、下位ＤＡ変換器の誤差をその分、即ち±１
ＬＩＩＢより小さくするか、または量子化レベルを小さ
くすれば必ず補正し得ることになる。
＃ＩＪ図示の補正シフトコード発生回路１４の３つの具
体例を第６図、第７図および第を図に示す。
体例を第６図、第７図および第を図に示す。
１１１１４図は１つの記憶回路で補正シフトコード発生
回路を構成する場合であり、上位ＤＡ変換器のフードに
対して補正量を予じめ記憶してお鎗、上位ＤＡ変換器の
コードに対応して補正量を出力する０例えば上位ＤＡ変
換器のビット数を論とすれば、ｍビットの信号を（−−
／）個にデコードし、記憶回路７基の番地を指定してア
クセスする動作を行なう。従って、記憶素子の個数およ
び記憶容量は１つの補正量をＣピッシリディジタル信号
で表塊できるとすると（−−／）ＸＣとなる。
回路を構成する場合であり、上位ＤＡ変換器のフードに
対して補正量を予じめ記憶してお鎗、上位ＤＡ変換器の
コードに対応して補正量を出力する０例えば上位ＤＡ変
換器のビット数を論とすれば、ｍビットの信号を（−−
／）個にデコードし、記憶回路７基の番地を指定してア
クセスする動作を行なう。従って、記憶素子の個数およ
び記憶容量は１つの補正量をＣピッシリディジタル信号
で表塊できるとすると（−−／）ＸＣとなる。
第７図の例では、アンドアレイＪ０とシーケンサＪ／と
からなるブロック、第１記憶回路Ｊコ、ｊＩＪ記憶回路
ＪＪ、バスセレクタみ、加算器８およびラッテＪ６で補
正シフトコード発生回路１４を構成する。
からなるブロック、第１記憶回路Ｊコ、ｊＩＪ記憶回路
ＪＪ、バスセレクタみ、加算器８およびラッテＪ６で補
正シフトコード発生回路１４を構成する。
こむで、シーケンサＪ／は慣例のカウンタＪ７および力
９ンタＪ７の２進出力を１０進出力に変換してアンドア
レイＸの個別アンドゲートな上位から逐次に１つづつ指
定する出力を発生する慣例の２進−１０進変換器で構成
することができる。
９ンタＪ７の２進出力を１０進出力に変換してアンドア
レイＸの個別アンドゲートな上位から逐次に１つづつ指
定する出力を発生する慣例の２進−１０進変換器で構成
することができる。
一般に、 ＤＡ変換器に＃いて、誤差は電みづけした素
子だけによるもので、かつそれが電圧、電流等の依存性
がないものとすると、加算器が成り立つ、即ち、下位か
ら７０００ ・−という入力信号にすルト、入力信号１
０１０−に対シテは、（Ｖ１＋Ｖ４）＋（＃１＋ｊＶ４
）の出力が生じる。ノｖ１．ノｖ４を誤差とすると、入
力信号１０１０−・に対しては、ｉｖ、＋ｎ。
子だけによるもので、かつそれが電圧、電流等の依存性
がないものとすると、加算器が成り立つ、即ち、下位か
ら７０００ ・−という入力信号にすルト、入力信号１
０１０−に対シテは、（Ｖ１＋Ｖ４）＋（＃１＋ｊＶ４
）の出力が生じる。ノｖ１．ノｖ４を誤差とすると、入
力信号１０１０−・に対しては、ｉｖ、＋ｎ。
というように加算された誤差が得られる性質である。第
７図の例ではこの性質を利用し、第１記憶回路Ｊコには
、入力コードにおいてそれぞれ１つだけが′″ｌ”とな
ったときの誤差を記憶しておく。
７図の例ではこの性質を利用し、第１記憶回路Ｊコには
、入力コードにおいてそれぞれ１つだけが′″ｌ”とな
ったときの誤差を記憶しておく。
第一記憶回路３３には、実際の局部ＤＡ変換器には例ら
かの非線形誤差成分があることを考慮して、その分を第
６図の場合と同様に上位コードに対応して記憶しておく
。従って、任意の入力コードに対する誤差分は次式で表
わされる。
かの非線形誤差成分があることを考慮して、その分を第
６図の場合と同様に上位コードに対応して記憶しておく
。従って、任意の入力コードに対する誤差分は次式で表
わされる。
本
但し、ｇＭＸＪｋｌｉ／ ；第１記憶回路Ｓａ＜記憶し
た各ビット毎の誤差 ｓｎｏｗ ；第一記憶回路ＪＪＩＩＣ記憶した非線形誤
差分 Σ ：入力コードが′ｌ″のビットの 総和 第７図の例は（１）式を具体化したもので、シーケンす
Ｊ／は上位ＤＡ変換器のビット数と等しいビット数の出
力信号を発生し、逐次上位からそれぞれ１つのビットだ
けがｌ′″となる信号を発生する。
た各ビット毎の誤差 ｓｎｏｗ ；第一記憶回路ＪＪＩＩＣ記憶した非線形誤
差分 Σ ：入力コードが′ｌ″のビットの 総和 第７図の例は（１）式を具体化したもので、シーケンす
Ｊ／は上位ＤＡ変換器のビット数と等しいビット数の出
力信号を発生し、逐次上位からそれぞれ１つのビットだ
けがｌ′″となる信号を発生する。
アンドアレイＸを構□成するアンドゲートの個数は、同
様に上位ＤＡ変換器のビット数と等しく、入力コードの
個々のビットにｌ”がある場合にのみ、その対応するビ
ット位置のアンドゲート出力が１１”を生じる。アンド
アレイ３０の出力により、上位ＤＡ変換器のビット数分
だけの誤差を記憶している第１記憶回路ｎを逐次駆動し
、上位ＤＡ変換器のビット位置に対応して記憶されてい
る一差量のうちの７つだけを読み出す。最初はパスセレ
クタＪダが記憶回路Ｊコからの続出信号を通すように制
御しておき、加算器おおよびクツチＪ４１Ｃより、人力
コードに対応して、ビット毎の誤差を累算加＊ 第３図示の８ムＲ／、７の動作により、上位ＤＡ変換器
への入力コードが確定した時点で、得られた上位ＤＡ変
換器への入力コードによりＩＩｇコ記憶回路ＪＪを駆動
し、上述した式のｇ ＲＯＭＪ、即ち非線形誤差分を得
て、最終的にディジタル加ＪＥ器ＨＩＣより両者を加算
して誤差分を形成する。
様に上位ＤＡ変換器のビット数と等しく、入力コードの
個々のビットにｌ”がある場合にのみ、その対応するビ
ット位置のアンドゲート出力が１１”を生じる。アンド
アレイ３０の出力により、上位ＤＡ変換器のビット数分
だけの誤差を記憶している第１記憶回路ｎを逐次駆動し
、上位ＤＡ変換器のビット位置に対応して記憶されてい
る一差量のうちの７つだけを読み出す。最初はパスセレ
クタＪダが記憶回路Ｊコからの続出信号を通すように制
御しておき、加算器おおよびクツチＪ４１Ｃより、人力
コードに対応して、ビット毎の誤差を累算加＊ 第３図示の８ムＲ／、７の動作により、上位ＤＡ変換器
への入力コードが確定した時点で、得られた上位ＤＡ変
換器への入力コードによりＩＩｇコ記憶回路ＪＪを駆動
し、上述した式のｇ ＲＯＭＪ、即ち非線形誤差分を得
て、最終的にディジタル加ＪＥ器ＨＩＣより両者を加算
して誤差分を形成する。
この構成の記憶素子の素子数は、第１記憶回路ＪｊｉＣ
ついては、それぞれの誤差量をＣ，ビットで表現できる
とすると、ｒｍ Ｘ （１個、菖コ記憶回路３３につい
ては、同様にｃ３ビットで誤差量を＊、＊できるとする
と、Ｊ ｍ−” ｘ ｃ、個となる。非線形誤差分は、
通常、非常に小さいので、第７図の例では第４図の場合
よりも記憶素子の素子数を減らすことができる。
ついては、それぞれの誤差量をＣ，ビットで表現できる
とすると、ｒｍ Ｘ （１個、菖コ記憶回路３３につい
ては、同様にｃ３ビットで誤差量を＊、＊できるとする
と、Ｊ ｍ−” ｘ ｃ、個となる。非線形誤差分は、
通常、非常に小さいので、第７図の例では第４図の場合
よりも記憶素子の素子数を減らすことができる。
第を図は、ＪＩＬ埋的にはＪ［７図の例′と同様である
が、さらに記憶素子の素子数を減少させた例な示す。こ
こでは、素子数を減少させるために次の性質を利用する
。下位ＤＡ変換器の入力コードがら上位ＤＡ変換器の入
力コードへの桁上りが生じる点の出力の変化分子ｏｎ
１に着目する。この変化分↑ＯＢＩ以外に局部ＤＡ変換
器において誤差が全（ないものとすると、誤差は次式で
表わされる。
が、さらに記憶素子の素子数を減少させた例な示す。こ
こでは、素子数を減少させるために次の性質を利用する
。下位ＤＡ変換器の入力コードがら上位ＤＡ変換器の入
力コードへの桁上りが生じる点の出力の変化分子ｏｎ
１に着目する。この変化分↑ＯＢＩ以外に局部ＤＡ変換
器において誤差が全（ないものとすると、誤差は次式で
表わされる。
−ドの１０進値
従って、ＴＯＩＩＩ分と実際の場合に存在する局部ＤＡ
変換器の線形誤差および非線形誤差とを記憶しておくこ
とｋより、実際のすべての誤差要因を考ｉした誤差分を
発生することができる。上式（刀の処ＮＩＬは乗算器が
必要となる。が、ＴＯＩＩ量をコ。
変換器の線形誤差および非線形誤差とを記憶しておくこ
とｋより、実際のすべての誤差要因を考ｉした誤差分を
発生することができる。上式（刀の処ＮＩＬは乗算器が
必要となる。が、ＴＯＩＩ量をコ。
ヂ、 ｔ、 ／４．・・・とい５よプな１進数に設定す
れば、単純なシフトにより上式（コ）の処理を行うこと
が可能である。第を図の例においては、第１記憶回路ｌ
Ｉ０には一道値の形態でＴＯＢＩ量を記憶しておき、シ
フトレジスタダ／によりＴＯＢＩ量に対する乗算を行な
って上式（：１）の処理を行なう。また、第一記憶回路
ダコには、局部ＤＡ変換器の実際の誤差から上式のＴＯ
ＩＩ値を差し引いた量を記憶させる。それｋより第り図
の場合と同様に全体の誤差分を発生することができる。
れば、単純なシフトにより上式（コ）の処理を行うこと
が可能である。第を図の例においては、第１記憶回路ｌ
Ｉ０には一道値の形態でＴＯＢＩ量を記憶しておき、シ
フトレジスタダ／によりＴＯＢＩ量に対する乗算を行な
って上式（：１）の処理を行なう。また、第一記憶回路
ダコには、局部ＤＡ変換器の実際の誤差から上式のＴＯ
ＩＩ値を差し引いた量を記憶させる。それｋより第り図
の場合と同様に全体の誤差分を発生することができる。
この場合の記憶素子数は、第７図の場合と同様の定義に
基いて（、＋２ｍ １・Ｃｍ）となる。ζこで、Ｃｓは
非線形誤差量を表わすビット数である。なお、第１図に
おいて第７図と同様の個所には同一符号を付してその説
明はこむでは省略する。
基いて（、＋２ｍ １・Ｃｍ）となる。ζこで、Ｃｓは
非線形誤差量を表わすビット数である。なお、第１図に
おいて第７図と同様の個所には同一符号を付してその説
明はこむでは省略する。
第を図はアナログ加算機能を有する局部ＤＡ変換器陣の
具体例を示す。＊ｔｔｌＡにおいて第３図と同様の個所
には同一符号を付してその説明はここでは省略する。本
例において、局１ｉ１Ｄム変換器／４１は１進形態で重
みづけされた下位側容量列ｃｏｅＣＬ（Ｉｓ ＣＬ１＃
”−ｅ Ｃｂｌ−１ｋヨＵ上位側容１ｋｌＵ Ｃｗ＊
ｅＣＭ１＊ ＋＋＋ ＃ ｃ、、−１ト、？ニー しｂ
Ｊ ッｏ 容１ 列ｋ 結合する結合容量Ｃｃと、ア
ナログスイッチ群れ。。
具体例を示す。＊ｔｔｌＡにおいて第３図と同様の個所
には同一符号を付してその説明はここでは省略する。本
例において、局１ｉ１Ｄム変換器／４１は１進形態で重
みづけされた下位側容量列ｃｏｅＣＬ（Ｉｓ ＣＬ１＃
”−ｅ Ｃｂｌ−１ｋヨＵ上位側容１ｋｌＵ Ｃｗ＊
ｅＣＭ１＊ ＋＋＋ ＃ ｃ、、−１ト、？ニー しｂ
Ｊ ッｏ 容１ 列ｋ 結合する結合容量Ｃｃと、ア
ナログスイッチ群れ。。
８Ｌ１ｅ”″ ｅ ８Ｘ、Ｊ−１ｅ Ｂｋｌ・−ｇ
ｌｌｌｅ ’軸 −Ｌｏｔ−ｓ と を有する。
ｌｌｌｅ ’軸 −Ｌｏｔ−ｓ と を有する。
本例では、容量列によるＤム変換器／愼がサンプルホー
ルドも行ない得ることを利用して、サンプルホー羨ド回
路〃をＤム変換器ｌ亭と一体化してぃる。アナログスイ
ッチ群は、最初、すべて不イツチ位置Ｊｌ介して大地電
位ＧＮＤに接続され、すべ℃の６歓に蓄積されている電
荷を放電させる。次いで、端子／ｊへ供給される信号に
応じて、アナログスイッチ群は各スイッチ位＠／へ切換
わり、かつｆナログスイッチＳｏを閉成する。それによ
り、上１ｑおよび下位容量列が端子／／からのアナログ
蒐ｔＥ ＆Ｃ１６じて充゛鑞される。次いで、端子／ｌ
の信号をｃＯ諷させて、スイッチＳＯな開放し、アナロ
グ電圧を谷菫夕ＩＪにホールドし、ここで、８ＡＲ／Ｊ
の上位良よび下位８ムＲ出力、すなわちディジタル入力
コードに対応し、各アナログスイッチに供給される入力
コードが′″ｌ”のときはスイッチ位置コを介して電源
／りの基準電圧Ｖｒ＊ｆが容量列に印加され、同じく人
力コードが＠０″のときはスイッチ位置３を介して大地
電位ＧＮＤが容量列に印加されるようにアナログスイッ
チ群を制御する。それにより。
ルドも行ない得ることを利用して、サンプルホー羨ド回
路〃をＤム変換器ｌ亭と一体化してぃる。アナログスイ
ッチ群は、最初、すべて不イツチ位置Ｊｌ介して大地電
位ＧＮＤに接続され、すべ℃の６歓に蓄積されている電
荷を放電させる。次いで、端子／ｊへ供給される信号に
応じて、アナログスイッチ群は各スイッチ位＠／へ切換
わり、かつｆナログスイッチＳｏを閉成する。それによ
り、上１ｑおよび下位容量列が端子／／からのアナログ
蒐ｔＥ ＆Ｃ１６じて充゛鑞される。次いで、端子／ｌ
の信号をｃＯ諷させて、スイッチＳＯな開放し、アナロ
グ電圧を谷菫夕ＩＪにホールドし、ここで、８ＡＲ／Ｊ
の上位良よび下位８ムＲ出力、すなわちディジタル入力
コードに対応し、各アナログスイッチに供給される入力
コードが′″ｌ”のときはスイッチ位置コを介して電源
／りの基準電圧Ｖｒ＊ｆが容量列に印加され、同じく人
力コードが＠０″のときはスイッチ位置３を介して大地
電位ＧＮＤが容量列に印加されるようにアナログスイッ
チ群を制御する。それにより。
１ て、アナログ人力に対応して発生した電荷からＳ
ＡＲｉ３で発生したコードに対応した電荷を減するよう
な動作が行なわれ、逐次比較の終了時点では、全容量に
殆んどの電荷がなくなるようＫなり、入力アナログ値に
対応する元りム変換器のディジタルコードが得られる。
ＡＲｉ３で発生したコードに対応した電荷を減するよう
な動作が行なわれ、逐次比較の終了時点では、全容量に
殆んどの電荷がなくなるようＫなり、入力アナログ値に
対応する元りム変換器のディジタルコードが得られる。
かかる元りム変換器からのディジタル出力に対して、第
３図のよ５ＩＩＣ補正コードシフトを行なうことで正し
いディジタル出力が得られる。
３図のよ５ＩＩＣ補正コードシフトを行なうことで正し
いディジタル出力が得られる。
第を図に示した局部Ｄｌ変換器の特性は次式で表わされ
る。
る。
Ｖ・＝ｖｒ＠ｆ（Ｊ）
（Ｊ’＋ＣＣ）ｘ（、ａＭ＋ｃｃ＋ｌ）ζこで、結合容
量ＣＣの値を、上位Ｄム変換＠＠から結合容量Ｃｃを介
して下位Ｄｌ変換器側をみたとぎの容量が単位容量ＣＯ
と等しく、即ちＬ Ｃｃ ＝ −Ｃｏ となるようｋすると、（Ｊ）式は
！’−／ となり、醜＋１ビットの分解能をもつ通オのＤｌ変換器
となる。ここでＣｃ ＞ −０６とすると１、．２’−
／ 下位Ｄｌ変換器から上位Ｄｌ変換器への桁上がりが生ず
る点での出力変化が常に減少する特性が得られる。従っ
て、アナログ加算器を用いないで複合的に所望の特性を
実現し得る。
量ＣＣの値を、上位Ｄム変換＠＠から結合容量Ｃｃを介
して下位Ｄｌ変換器側をみたとぎの容量が単位容量ＣＯ
と等しく、即ちＬ Ｃｃ ＝ −Ｃｏ となるようｋすると、（Ｊ）式は
！’−／ となり、醜＋１ビットの分解能をもつ通オのＤｌ変換器
となる。ここでＣｃ ＞ −０６とすると１、．２’−
／ 下位Ｄｌ変換器から上位Ｄｌ変換器への桁上がりが生ず
る点での出力変化が常に減少する特性が得られる。従っ
て、アナログ加算器を用いないで複合的に所望の特性を
実現し得る。
９１０図は、＠９図示のように上位と下位°とに分かれ
た形態でＤｌ変換器を構成せずに、一連の容量列により
Ｄｌ変換器を構成する例を示す。ここで、アナログスイ
ッチ８Ｌ・、Ｂシ１．・・・、８Ｌ１−凰。
た形態でＤｌ変換器を構成せずに、一連の容量列により
Ｄｌ変換器を構成する例を示す。ここで、アナログスイ
ッチ８Ｌ・、Ｂシ１．・・・、８Ｌ１−凰。
ＣＬＪ−／ ” Ｃａｍｅ ０Ｍ２ｔ ”−” ｅ ｃ
Ｍ膳−１は図示のように１それぞれ、／、ＩＣ，／、Ｉ
Ｃ，Ｊ、ＪＣ，−、（／、／Ｘ２’−リＣ；コ’Ｃ，Ｊ
’＋ＩＣ，−、コ鵬＋１−ＩＣと定める。容量Ｃ・Φ〜
Ｃ，Ａ−１の下位桁Ｓ分が下位Ｄｌ変換器に相当し、そ
のフルスケールは、例えばｌ−ＪのときＫ （ｔ、ｔｃ
／ ／２ｔ、ＩＣ） Ｖｒ＠ｆであり、上位Ｄｌ変換
器に相当する上位桁Ｓ分の容量ｃｉｇ・〜Ｃ，，−１１
１ＣおけるＩステップ、例えばｖａ −４４のときの（
ＩＣ／／２ｔ、ＩＣ） Ｖｒ、１より大きく定め【ある
。本例のＤｌ変換器を第２図示のＤム変換器ｌ亭として
用いることで、それにより同様のｌ変換器を構成するこ
とができる。
Ｍ膳−１は図示のように１それぞれ、／、ＩＣ，／、Ｉ
Ｃ，Ｊ、ＪＣ，−、（／、／Ｘ２’−リＣ；コ’Ｃ，Ｊ
’＋ＩＣ，−、コ鵬＋１−ＩＣと定める。容量Ｃ・Φ〜
Ｃ，Ａ−１の下位桁Ｓ分が下位Ｄｌ変換器に相当し、そ
のフルスケールは、例えばｌ−ＪのときＫ （ｔ、ｔｃ
／ ／２ｔ、ＩＣ） Ｖｒ＠ｆであり、上位Ｄｌ変換
器に相当する上位桁Ｓ分の容量ｃｉｇ・〜Ｃ，，−１１
１ＣおけるＩステップ、例えばｖａ −４４のときの（
ＩＣ／／２ｔ、ＩＣ） Ｖｒ、１より大きく定め【ある
。本例のＤｌ変換器を第２図示のＤム変換器ｌ亭として
用いることで、それにより同様のｌ変換器を構成するこ
とができる。
なお、上述した各実施例では、コードシフト回路−７を
減算器の形態とし、８ムＲ／Ｊからの上位８ム鼠出力か
らシフトコード発生回路１４からのシフトコードを差し
引く場合について説明したが、このよ５にする代わりに
、コードシフト回路〃を加算器の形態とし、シフトコー
ド発生回路７６において、シフトコードのｌの補数を記
憶しておき、その補数出力を上位８ムＲ出力と加算する
ようにしてもよい。
減算器の形態とし、８ムＲ／Ｊからの上位８ム鼠出力か
らシフトコード発生回路１４からのシフトコードを差し
引く場合について説明したが、このよ５にする代わりに
、コードシフト回路〃を加算器の形態とし、シフトコー
ド発生回路７６において、シフトコードのｌの補数を記
憶しておき、その補数出力を上位８ムＲ出力と加算する
ようにしてもよい。
以上説明したように１本発明によれば、Ｄ変換動作の過
程で桁上げにより生じる変換誤差等の非線形誤差をコー
ド変換の形式で補正し、その補正シフト量を発生させる
ために、第７図の例では、逐次比較動作の度毎に記憶回
路をアクセスする必要がなく、上位ビットの一連の逐次
比較動作が終了した時点で一度だけ記憶回路をアクセス
すればよく、しかも下位の逐次比軟動作と並行して記憶
（ロ）路をアクセスすればよく、変換動作の大幅な高速
化を達成できる。通常、記憶回路のアクセス時間はＪＯ
Ｏｍｍ Ｎ／Ａｎ程度であり、そのビット数倍の時間、
例えばｌダビットであればほぼ参〜／ダμＳだけ動作時
間が改善される。Ｊｊｊ部Ｄムり換器およびコンパレー
タの応答速度は記憶回路と同程度であるから、この場合
には約１倍の高速化を達成でする。第７図および第を図
の場合においても、記憶回路のアクセスは上位Ｄム変換
器のビット数回であり、その分だけ高速化が実現される
。
程で桁上げにより生じる変換誤差等の非線形誤差をコー
ド変換の形式で補正し、その補正シフト量を発生させる
ために、第７図の例では、逐次比較動作の度毎に記憶回
路をアクセスする必要がなく、上位ビットの一連の逐次
比較動作が終了した時点で一度だけ記憶回路をアクセス
すればよく、しかも下位の逐次比軟動作と並行して記憶
（ロ）路をアクセスすればよく、変換動作の大幅な高速
化を達成できる。通常、記憶回路のアクセス時間はＪＯ
Ｏｍｍ Ｎ／Ａｎ程度であり、そのビット数倍の時間、
例えばｌダビットであればほぼ参〜／ダμＳだけ動作時
間が改善される。Ｊｊｊ部Ｄムり換器およびコンパレー
タの応答速度は記憶回路と同程度であるから、この場合
には約１倍の高速化を達成でする。第７図および第を図
の場合においても、記憶回路のアクセスは上位Ｄム変換
器のビット数回であり、その分だけ高速化が実現される
。
局部Ｄム変換器を１ｓ１０図に示した上位および下位容
量列または第１０図に示した単独の容量列を用いた場合
には、アナログ加算器が不要となるため、それに起因す
る大きな誤差要因はなくなり、高精度化と高速化を達成
できる。一般的なアナログ加算器では、ｌダビットやｌ
ｊビットの精度内にその誤差をおさえることは困難であ
り、アナログ加算器がＤ変換器の高精度化の限界を与え
るといってもよい、従って、本発明のようにアナログ加
算器化の限界を与えることになり、大幅な高精度化を達
成できる。しかもまた、アナログ加３Ｉ器の応答速度分
だけＤ変換動作を高速化できる。
量列または第１０図に示した単独の容量列を用いた場合
には、アナログ加算器が不要となるため、それに起因す
る大きな誤差要因はなくなり、高精度化と高速化を達成
できる。一般的なアナログ加算器では、ｌダビットやｌ
ｊビットの精度内にその誤差をおさえることは困難であ
り、アナログ加算器がＤ変換器の高精度化の限界を与え
るといってもよい、従って、本発明のようにアナログ加
算器化の限界を与えることになり、大幅な高精度化を達
成できる。しかもまた、アナログ加３Ｉ器の応答速度分
だけＤ変換動作を高速化できる。
ここで、ｌダビットのＤ変換器を実現するとした場合の
変換速度につい【考えてみる。局ｓＤム変換器として、
上位ｔビット、下位ｔビット、単位容量／ ＰＦの容量
列を用いるとする。全体の分解能な７６ビツトとし、１
ビツトを補正用に用い土Ｌ８Ｂの分解能で出力レベルを
選択し慢るとする。
変換速度につい【考えてみる。局ｓＤム変換器として、
上位ｔビット、下位ｔビット、単位容量／ ＰＦの容量
列を用いるとする。全体の分解能な７６ビツトとし、１
ビツトを補正用に用い土Ｌ８Ｂの分解能で出力レベルを
選択し慢るとする。
ことで、単位容量ｔ、Ｆｆ）素子偏差は通常のＣＭＯＳ
プロセスを用いた場合は約へＪ４％（３−）であり、ｔ
４ビットのＤム変換器としての＠差は約０．０参り、Ｂ
Ｂ程度であり、下位Ｄム変轡器の線形性は充分満たされ
る。このときのコンパレータの゛誤差は第３図および第
６図の考え方から、ｌダビットの一！−Ｌｓｌｂ−ら、
下位Ｄム変換器の誤差分０．０亭Ｌ８Ｂと補正の分解能
７ Ｌ８Ｂとを差し引いた値、即ち±０．Ｊ／ Ｌ８Ｂ
となる。次に変換動作速度を概算する。上述の容量列の
セットリングはスイッチナイズによるものがダ００ｍｍ
＠ＩＩは可能であることがシミニレ−ジョンの結果わか
った。また、コンパレータの精度を±０．２／ Ｌ８Ｂ
としたとき、コンパレータの動作速度として／ＤＯａｓ
９度は実現し得る。従って、７回の逐次比較動作速度
は、ＢＡＲ等の論理回路部の遅延をｔｏｍｓ程度とする
と、約３！Ｏｇｉｌｌとなる。
プロセスを用いた場合は約へＪ４％（３−）であり、ｔ
４ビットのＤム変換器としての＠差は約０．０参り、Ｂ
Ｂ程度であり、下位Ｄム変轡器の線形性は充分満たされ
る。このときのコンパレータの゛誤差は第３図および第
６図の考え方から、ｌダビットの一！−Ｌｓｌｂ−ら、
下位Ｄム変換器の誤差分０．０亭Ｌ８Ｂと補正の分解能
７ Ｌ８Ｂとを差し引いた値、即ち±０．Ｊ／ Ｌ８Ｂ
となる。次に変換動作速度を概算する。上述の容量列の
セットリングはスイッチナイズによるものがダ００ｍｍ
＠ＩＩは可能であることがシミニレ−ジョンの結果わか
った。また、コンパレータの精度を±０．２／ Ｌ８Ｂ
としたとき、コンパレータの動作速度として／ＤＯａｓ
９度は実現し得る。従って、７回の逐次比較動作速度
は、ＢＡＲ等の論理回路部の遅延をｔｏｍｓ程度とする
と、約３！Ｏｇｉｌｌとなる。
局部Ｄム変換器のピッＦ数分、即ち７６回逐次比較動作
を行なうから、変換動作時間は約１．１μＳとなる。最
後に加算器の遅れを２００篇−Ｈると、全体でツμｍ、
即ちＩｌｏｋｍｐ−の速度が得られることＫなる。
を行なうから、変換動作時間は約１．１μＳとなる。最
後に加算器の遅れを２００篇−Ｈると、全体でツμｍ、
即ちＩｌｏｋｍｐ−の速度が得られることＫなる。
以上のよ５に、本発明によれば、従来いかなる通常の０
Ｍ０８プロセスにより実現できる。
Ｍ０８プロセスにより実現できる。
従来はこのような高性能ムＤ変換器はディスクリート部
品により構成していたので、非常に高価となるのに対し
、本発明によれば通常のＣＭＯＢプロセスを用いてＤ変
換器を構成することができるので、大幅なコスト低減を
実現できる。
品により構成していたので、非常に高価となるのに対し
、本発明によれば通常のＣＭＯＢプロセスを用いてＤ変
換器を構成することができるので、大幅なコスト低減を
実現できる。
本発明り変換器は、アナログ信号をディジタル信号に変
換してディジタル信号地理を行う場合に、高速度かつ高
精度を要求される各Ｓ信号処理、例えば広帯域音声符号
化、音声合一、音声１ｉ繊などの信号処１１に用いるＤ
変換器として有効である。しかも本発明ムＤ変換器はｌ
チップＬＳＩの形態で小型に提供でき、従ってｌチップ
マイクロプロセッサ等と組合せて各積信号処理に用いて
有効である。
換してディジタル信号地理を行う場合に、高速度かつ高
精度を要求される各Ｓ信号処理、例えば広帯域音声符号
化、音声合一、音声１ｉ繊などの信号処１１に用いるＤ
変換器として有効である。しかも本発明ムＤ変換器はｌ
チップＬＳＩの形態で小型に提供でき、従ってｌチップ
マイクロプロセッサ等と組合せて各積信号処理に用いて
有効である。
第１図は従来のディジタル処ｊ１１よる補正を行なう逐
次比較形のＤ変換器の構成を示すブロック線図、ｇコ図
は従来の補正の原理を説明するための線図、第３図は本
発明り変換器の基本構成を示すブロック線図、ｊＩダ図
は本発明の詳細な説明するための線図ｍａｔｓ図は本発
明の補正の条件を説明するための線図、第１図、第７図
および第を図は本発明の補正シフトコード発生回路の３
例をそれぞれ示すブロック線図、ｔｇｔ図および１ｇｌ
θ図は本発明における局部Ｄム変換器の具体例をそれぞ
れ示す回路図である。 ｌ・−アナログ入力端子、 コ・−ディジタル出力端子、 ３・・・８ｊＵ、 ダ・・・局部Ｄム変換器
、Ｊ・・・比較器、 ６・・・補正コード発生回路、 り・・・アナログ加減算器、 ｌ・・・アナログ補正量発生用Ｄム変換器、デ・・・元
局部りム変換器、 １０・・・サンプルホールド回路、 ／／・・−アナログ入力端子、 ／−・・・ディジタル出力端子、 ／Ｊ・・・ＢＡＲ，ｉ亭・・・局部Ｄム変換器、ｉｓ・
・・比較器、 １６・・・シフトコード発生回路、 １７・・・基準電圧源、 ／Ｉ・・・端子、Ｘ・・
・サンプルホールド回路、 〃・−・コードフット囲路、 〃・・・アンドアレイ、ＪＪ・・・シーケンサ、ＪＪ
、 ＪＪ・・・記憶ＩＩ ｆｌｔ 、Ｊｑ・・・パスセ
レクタ、３Ｓ・・・加算器、 Ｊ６・・・ラ
ッチ、Ｊり・・・カウンタ、 ３Ｓ・・・−進−
ＩＯ進変換器、餐、タコ・” 記憶ＷＭ 路、釘−シフ
トレジスタ、ｃｃ ｔ ｃｏ・ −ＣＬＯ−ＣＬ、ｔ−
１ｅ Ｃｍｏ −Ｃｇｍ−ｔ °°−容量・ｓｏ ｅ
ａＬＩ 〜ＢＬＬ−１ｗ ａｍ＠ 〜５１１ｍ−１”
’アナログスイッチ。 特許出願人 日本電信電話公社 第２図 テ゛イジシレλカ
次比較形のＤ変換器の構成を示すブロック線図、ｇコ図
は従来の補正の原理を説明するための線図、第３図は本
発明り変換器の基本構成を示すブロック線図、ｊＩダ図
は本発明の詳細な説明するための線図ｍａｔｓ図は本発
明の補正の条件を説明するための線図、第１図、第７図
および第を図は本発明の補正シフトコード発生回路の３
例をそれぞれ示すブロック線図、ｔｇｔ図および１ｇｌ
θ図は本発明における局部Ｄム変換器の具体例をそれぞ
れ示す回路図である。 ｌ・−アナログ入力端子、 コ・−ディジタル出力端子、 ３・・・８ｊＵ、 ダ・・・局部Ｄム変換器
、Ｊ・・・比較器、 ６・・・補正コード発生回路、 り・・・アナログ加減算器、 ｌ・・・アナログ補正量発生用Ｄム変換器、デ・・・元
局部りム変換器、 １０・・・サンプルホールド回路、 ／／・・−アナログ入力端子、 ／−・・・ディジタル出力端子、 ／Ｊ・・・ＢＡＲ，ｉ亭・・・局部Ｄム変換器、ｉｓ・
・・比較器、 １６・・・シフトコード発生回路、 １７・・・基準電圧源、 ／Ｉ・・・端子、Ｘ・・
・サンプルホールド回路、 〃・−・コードフット囲路、 〃・・・アンドアレイ、ＪＪ・・・シーケンサ、ＪＪ
、 ＪＪ・・・記憶ＩＩ ｆｌｔ 、Ｊｑ・・・パスセ
レクタ、３Ｓ・・・加算器、 Ｊ６・・・ラ
ッチ、Ｊり・・・カウンタ、 ３Ｓ・・・−進−
ＩＯ進変換器、餐、タコ・” 記憶ＷＭ 路、釘−シフ
トレジスタ、ｃｃ ｔ ｃｏ・ −ＣＬＯ−ＣＬ、ｔ−
１ｅ Ｃｍｏ −Ｃｇｍ−ｔ °°−容量・ｓｏ ｅ
ａＬＩ 〜ＢＬＬ−１ｗ ａｍ＠ 〜５１１ｍ−１”
’アナログスイッチ。 特許出願人 日本電信電話公社 第２図 テ゛イジシレλカ
Claims (1)
- 【特許請求の範囲】 １）アナログ入力をサンプルホールドするサンプルホー
ルド回路と、 上位桁の出力を発生するｌｉ／のディジタル・アナログ
変換器と、下位桁の出力として前記第ｌのディジタル・
アナログ変換器の最下位桁のディジタ〃入力のｌビット
分の出力値（／ ＩＪＩの値）より當に大きいフルスケ
ール出力を発生する第１のディジタル・アナログ変換器
とを有し、前記第１のディジタル・アナログ変換器の出
力と前記ｇコのディジタル・アナログ変換器の出力とを
加算してアナログ出力な得る局部ディジタル・アナログ
変換器と、 飾配ナン１ルホールド回路からのサンプルホールド出力
と前記局部ディジタル・アナログ変換器からのアナログ
出力とを比較する比較器と、 該比較器からの出力に応じて逐次比較を行って得られた
ディジタルコードを格納する逐次比較レジスタと、前記
局部ディジタル・アナログ変換器における・ディジタル
・アナログ変換の連想４Ｉ性と実際の４１性との間の補
正を行うために前記ディジタルコードをシフトすべきシ
フトコードを前記逐次比較レジスタからの前記ディジタ
Ａ−コードの各々に対して予じめ割嚢てて記憶しておき
、前記逐次比較レジスタからの前記ディジタル】−ドに
応動じて補正シフトコードを出力するようにしたシフト
コード発生回路と、 前記逐次比較レジスタからの前記ディジタルコードを前
記シフト；−ド発生回路からの前記補正／７）コードに
応じてディジタル的にシフトしてアナログ・ディジタル
変換出力を堆り出すコードシフト囲路とを具備したこと
を善徴とするアナログ・ディジタル変換器。 ２、特許請求の範囲１ｓ／項記載のアナログ・ディジタ
ル変換Ｉ！において、前記コードシフト回路は、前記デ
ィジタルコードと前記補正シフトコードとの間のディジ
タル加減算を行うディジタル加減算器で構成することを
特徴とするアナログ・ディジタル変換器。 ３）特許請求の範８１Ｅ／項またはｊｌＪ項に記載のブ
ナログ・ディジタル変換器において、前記Ｓコのディジ
タル・アナログ変換器の線形性が保証されるものとし、
前記シフトコード発生回路は、前記第一のディジタル・
アナログ変換器の出力特性を前記上位桁にまで外挿して
得たディジタル・アナログ変換特性を前記塩１１ｉｑＩ
ｉ性となし、轟該理想特性上のアナログ出力に対応する
入力ディジタルコードと、前記局部ディジタル・アナロ
グ変換器が前記１ｉａａ＊＊のアナログ出力を発生し得
る入力ディジタルコードとの差を前記補正シフトコード
として記憶することを特徴とするアナログ・ディジタル
変換器。 ４）アナログ入力をテンプルホールドするサンプルホー
ルド回路と、 上位桁部分における最下位桁の、ディジタル入力のＩビ
ット分の出力値（／ ＬＪｉｌの値）より常に大きい下
位桁部分のフルスケール出方を発生する局部ディジタル
・アナログ変換器と、 前記サンプルホールド回路からのサンプルホールド出力
と前記ｊ１ｓディジタル・アナ。 グ変換器からのアナログ出力とを比較する比較器と、 該比較器から′の出力に応じて逐次比較を行って得られ
たディジタルコードを格納する逐次比較レジスタと、前
記局部ディジタル・アナログ変換器におけるディジタル
・アナログ変換の１１Ｒ４１性と実際の特性との閏の補
正を行うために前記ディジタルコードをシフトスべぎシ
フトコードを前記逐次比較レジスタからの前記ディジタ
ルコードの各々に対して予じめ＠轟てて記憶し【おき、
前記逐へ比較レジスタからの前記ディジタルコードに応
動して補正シフトコードな出力するようにしたシフトコ
ード発生回路と、 前記逐次比較レジスタからの前記ディジタルコードを前
記シフトコード発生回路からの前記補正シフトコードに
応じてディジタル的にシフトしてアナログ・ディジタル
変換出力を取り出すコードシフト回路とを具備したこと
を特徴とするアナログ・ディジタル変換器。 ５）％許−求の範囲第多項記載のアナログ・ディジタル
変換器において、前記コードシフト回路は、前記ディジ
タルコードと前記補正タフトコードとの間のディジタル
加減算を行うディジタル加減算器で構成することを特徴
とするアナログ・ディジタル変換器。 ６） ４１１ｆｆ１ｍｌ求の範囲Ｓダ項または第３項に
記載のアナログ・ディジタル変換器におい【、前記シフ
トコード発生回路は、前記γ位指部分ディジタ★・アナ
ログ特性を前記理想特性となし、轟該塩想特性上のアナ
ログ出力に対応する入力ディジタルコードと、前記局部
ディジタル・アナログ変換器が前記理想特性のアナログ
出力を発生し得る入力ディジタルコードとの差を前記補
正シフトコードとして記憶することを特徴とするアナロ
グ・ディジタル変換器。
Priority Applications (7)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP56108136A JPS5810919A (ja) | 1981-07-13 | 1981-07-13 | アナログ・デイジタル変換器 |
| US06/299,121 US4415882A (en) | 1981-07-13 | 1981-09-03 | Analog to digital converter |
| GB08127324A GB2102227B (en) | 1981-07-13 | 1981-09-10 | Analog to digital converter |
| CA000385753A CA1175942A (en) | 1981-07-13 | 1981-09-11 | Analog to digital converter |
| FR8117395A FR2509549B1 (fr) | 1981-07-13 | 1981-09-15 | Convertisseur analogique-numerique |
| NL8104264A NL8104264A (nl) | 1981-07-13 | 1981-09-15 | Analoog-digitaal-omzetter. |
| DE19813136783 DE3136783A1 (de) | 1981-07-13 | 1981-09-16 | Analog/digital-umsetzer |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP56108136A JPS5810919A (ja) | 1981-07-13 | 1981-07-13 | アナログ・デイジタル変換器 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPS5810919A true JPS5810919A (ja) | 1983-01-21 |
| JPS6326926B2 JPS6326926B2 (ja) | 1988-06-01 |
Family
ID=14476839
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP56108136A Granted JPS5810919A (ja) | 1981-07-13 | 1981-07-13 | アナログ・デイジタル変換器 |
Country Status (7)
| Country | Link |
|---|---|
| US (1) | US4415882A (ja) |
| JP (1) | JPS5810919A (ja) |
| CA (1) | CA1175942A (ja) |
| DE (1) | DE3136783A1 (ja) |
| FR (1) | FR2509549B1 (ja) |
| GB (1) | GB2102227B (ja) |
| NL (1) | NL8104264A (ja) |
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- 1981-09-11 CA CA000385753A patent/CA1175942A/en not_active Expired
- 1981-09-15 FR FR8117395A patent/FR2509549B1/fr not_active Expired
- 1981-09-15 NL NL8104264A patent/NL8104264A/nl not_active Application Discontinuation
- 1981-09-16 DE DE19813136783 patent/DE3136783A1/de active Granted
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| US4415882A (en) | 1983-11-15 |
| CA1175942A (en) | 1984-10-09 |
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