JPH0734541B2 - 逐次比較形アナログ・ディジタル変換方式 - Google Patents
逐次比較形アナログ・ディジタル変換方式Info
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- JPH0734541B2 JPH0734541B2 JP62188177A JP18817787A JPH0734541B2 JP H0734541 B2 JPH0734541 B2 JP H0734541B2 JP 62188177 A JP62188177 A JP 62188177A JP 18817787 A JP18817787 A JP 18817787A JP H0734541 B2 JPH0734541 B2 JP H0734541B2
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- H03—ELECTRONIC CIRCUITRY
- H03M—CODING; DECODING; CODE CONVERSION IN GENERAL
- H03M1/00—Analogue/digital conversion; Digital/analogue conversion
- H03M1/12—Analogue/digital converters
- H03M1/18—Automatic control for modifying the range of signals the converter can handle, e.g. gain ranging
- H03M1/186—Automatic control for modifying the range of signals the converter can handle, e.g. gain ranging in feedforward mode, i.e. by determining the range to be selected directly from the input signal
- H03M1/187—Automatic control for modifying the range of signals the converter can handle, e.g. gain ranging in feedforward mode, i.e. by determining the range to be selected directly from the input signal using an auxiliary analogue/digital converter
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- H03M—CODING; DECODING; CODE CONVERSION IN GENERAL
- H03M1/00—Analogue/digital conversion; Digital/analogue conversion
- H03M1/12—Analogue/digital converters
- H03M1/34—Analogue value compared with reference values
- H03M1/38—Analogue value compared with reference values sequentially only, e.g. successive approximation type
- H03M1/46—Analogue value compared with reference values sequentially only, e.g. successive approximation type with digital/analogue converter for supplying reference values to converter
- H03M1/462—Details of the control circuitry, e.g. of the successive approximation register
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- H03M—CODING; DECODING; CODE CONVERSION IN GENERAL
- H03M1/00—Analogue/digital conversion; Digital/analogue conversion
- H03M1/66—Digital/analogue converters
- H03M1/74—Simultaneous conversion
- H03M1/80—Simultaneous conversion using weighted impedances
- H03M1/802—Simultaneous conversion using weighted impedances using capacitors, e.g. neuron-mos transistors, charge coupled devices
- H03M1/804—Simultaneous conversion using weighted impedances using capacitors, e.g. neuron-mos transistors, charge coupled devices with charge redistribution
Landscapes
- Engineering & Computer Science (AREA)
- Theoretical Computer Science (AREA)
- Analogue/Digital Conversion (AREA)
Description
【発明の詳細な説明】 〔産業上の利用分野〕 本発明は逐次比較形のアナログ・ディジタル変換方式に
係り、特に局部ディジタル・アナログ変換回路が電荷再
配分形の容量アレーで構成されているものの精度向上に
関するものである。
係り、特に局部ディジタル・アナログ変換回路が電荷再
配分形の容量アレーで構成されているものの精度向上に
関するものである。
近年、多くの分野においてディジタル化が進められて来
ており、アナログ信号とディジタル信号との接続のため
にアナログ・ディジタル変換装置（以下、ADCと記す）
及びディジタル・アナログ変換装置（以下DACと記す）
等が非常に重要となって来ている。
ており、アナログ信号とディジタル信号との接続のため
にアナログ・ディジタル変換装置（以下、ADCと記す）
及びディジタル・アナログ変換装置（以下DACと記す）
等が非常に重要となって来ている。
かかるADCにおいて、中速及び高速で動作でき、更に変
換ビット数を多くとれる方式として遂次比較形ADCがあ
る。
換ビット数を多くとれる方式として遂次比較形ADCがあ
る。
第２図に遂次比較形ADCの構成ブロック図を示す。アナ
ログ信号入力端子１より入力されたアナログ信号をサン
プル・ホールド回路13で標本化して保持し、先づ第１番
目に局部ディジタル・アナログ変換回路４のディジタル
入力に遂次近似レジスタ６より、最上位ビット（MSB）
のみを“1"とし、他のビットを“0"として、この局部DA
C4の出力を端子２の第１の参照電圧VR -と端子３の第２
の参照電圧VR +との中点電位（VR +＋VR -）/2とし、この
局部DAC4の出力とサンプル・ホールド回路13に保持され
ているアナログ信号との大小関係を比較回路５で比較
し、出力を遂次近似レジスタ６へ転送する。遂次近似レ
ジスタ６は比較回路５の出力によって、次の段階で局部
DAC4へ与えるディジタル・データを制御する。つまり、
入力されたアナログ信号の方が（VR +＋VR -）/2より大き
かった場合は、局部DAC4へ与えるMSBは“1"のままと
し、２番目のビット（28B）にも“1"を与え、局部DAC4
の出力を（３VR +＋VR -）/4とする。又は、入力されたア
ナログ信号の方が（VR +＋VR -）/2より小さかった場合
は、MSBを“0"に戻し、2SBに“1"を与え局部DAC4の出力
を（VR +＋３VR -）/4とする。ここで定まった局部DAC4の
出力とアナログ信号との大小関係を比較して2SBを定め
る。順次この様な動作をくり返し、最下位ビット（LS
B）までの比較結果を出して行きアナログ・ディジタル
変換を完了させる。
ログ信号入力端子１より入力されたアナログ信号をサン
プル・ホールド回路13で標本化して保持し、先づ第１番
目に局部ディジタル・アナログ変換回路４のディジタル
入力に遂次近似レジスタ６より、最上位ビット（MSB）
のみを“1"とし、他のビットを“0"として、この局部DA
C4の出力を端子２の第１の参照電圧VR -と端子３の第２
の参照電圧VR +との中点電位（VR +＋VR -）/2とし、この
局部DAC4の出力とサンプル・ホールド回路13に保持され
ているアナログ信号との大小関係を比較回路５で比較
し、出力を遂次近似レジスタ６へ転送する。遂次近似レ
ジスタ６は比較回路５の出力によって、次の段階で局部
DAC4へ与えるディジタル・データを制御する。つまり、
入力されたアナログ信号の方が（VR +＋VR -）/2より大き
かった場合は、局部DAC4へ与えるMSBは“1"のままと
し、２番目のビット（28B）にも“1"を与え、局部DAC4
の出力を（３VR +＋VR -）/4とする。又は、入力されたア
ナログ信号の方が（VR +＋VR -）/2より小さかった場合
は、MSBを“0"に戻し、2SBに“1"を与え局部DAC4の出力
を（VR +＋３VR -）/4とする。ここで定まった局部DAC4の
出力とアナログ信号との大小関係を比較して2SBを定め
る。順次この様な動作をくり返し、最下位ビット（LS
B）までの比較結果を出して行きアナログ・ディジタル
変換を完了させる。
以上述べた様な遂次比較形ADCにおける局部DACの回路形
式として、抵抗ストリンクを用いたもの、及び容量アレ
ーを用いたもの等がある。
式として、抵抗ストリンクを用いたもの、及び容量アレ
ーを用いたもの等がある。
上述した従来の遂次比較形ADCに用いられている局部DAC
を構成する回路形式のうち、抵抗ストリングを用いたも
のについては、アナログ・ディジタル変換で取り扱うビ
ット数をｎとした場合、最低2n個の抵抗が必要となり、
ビット数が多い場合は抵抗の数が非常に多くなってしま
い、半導体集積回路等に組み込む場合、全回路に対し、
この抵抗ストリングの占有する面積が非常に大きくなっ
てしまう。また面積を小さくおさえ様と各単位抵抗の抵
抗値を小さくすると、単位抵抗同志の接続点におけるコ
ンタクトの抵抗値のばらつきが全体の精度に大きく影響
を与えてしまうと言う欠点がある。
を構成する回路形式のうち、抵抗ストリングを用いたも
のについては、アナログ・ディジタル変換で取り扱うビ
ット数をｎとした場合、最低2n個の抵抗が必要となり、
ビット数が多い場合は抵抗の数が非常に多くなってしま
い、半導体集積回路等に組み込む場合、全回路に対し、
この抵抗ストリングの占有する面積が非常に大きくなっ
てしまう。また面積を小さくおさえ様と各単位抵抗の抵
抗値を小さくすると、単位抵抗同志の接続点におけるコ
ンタクトの抵抗値のばらつきが全体の精度に大きく影響
を与えてしまうと言う欠点がある。
このため、高分解能、つまりビット数の多いADCにおけ
る局部DACの回路形式として、容量アレーを用いた電荷
再配分形のものが多々使われている。
る局部DACの回路形式として、容量アレーを用いた電荷
再配分形のものが多々使われている。
第３図を用いて従来の電荷再配分形の局部DACを用いた
遂次比較形ADCを説明する。第３図はサンプル・ホール
ド回路の機能をも含めた容量アレーを用いた電荷再配分
形の局部DAC4,比較回路5,遂次近似レジスタ6,基準電位
発生回路７、およびスイッチ12より構成された遂次比較
形ADCのブロック図である。第３図はｎビットのADCの構
成図となっているが簡単化のためｎ＝４として動作を説
明する。局部DAC4には容量C0，C1，C2……Cn-2，Cn-1,C
nの容量素子を有し、ｎ＝４の場合、単位容量をＣとす
ると、C0＝C1＝C/8,C2＝C/4,C3＝C/2,C4＝Ｃとなる。先
づ第１にスイッチSW0，SW1，SW2，SW3およびSW4は全て
アナログ信号入力端子１に接続され、またスイッチ12は
導通状態となり、容量アレー中の容量素子C0〜C4の共通
接続端子は、基準電位発生回路７にて発生される端子２
の第１の参照電圧VR +と端子３の第２の参照電圧VR -との
中点電位（VR +＋VR -）/2に接続される。この状態でアナ
ログ信号入力が容量アレーの容量素子C0〜C4にサンプリ
ングされる。この状態の容量アレー中の容量素子C0〜C4
に蓄えられている全電荷QTはアナログ信号入力電圧をV
IN、また各容量C0〜C4の電荷をQ0，Q1，Q2，Q3，Q4とす
ると Q0＝｛VIN−（VR +＋VR -）/2｝C0 ＝｛VIN−（VR +＋VR -）/2｝・C/8 Q1＝｛VIN−（VR +＋VR -）/2｝C1 ＝｛VIN−（VR +＋VR -）/2｝・C/8 Q2＝｛VIN−（VR +＋VR -）/2｝C2 ＝｛VIN−（VR +＋VR -）/2｝・C/4 Q3＝｛VIN−（VR +＋VR -）/2｝C3 ＝｛VIN−（VR +＋VR -）/2｝・C/2 Q4＝｛VIN−（VR +＋VR -）/2｝C4 ＝｛VIN−（VR +＋VR -）/2｝・Ｃ QT＝Q0＋Q1＋Q2＋Q3＋Q3＋Q4 ＝｛VIN−（VR +＋VR -）/2｝ （C/8＋C/8＋C/4＋C/2＋Ｃ） ＝｛VIN−（VR +＋VR -）/2｝・2C ……（１） 次にスイッチ12が開放されホールド状態となり、スイッ
チSW0〜SW4が遂次近似レジスタ６よりのディジタル・デ
ータにより切り換えられ遂次比較動作がはじまる。
遂次比較形ADCを説明する。第３図はサンプル・ホール
ド回路の機能をも含めた容量アレーを用いた電荷再配分
形の局部DAC4,比較回路5,遂次近似レジスタ6,基準電位
発生回路７、およびスイッチ12より構成された遂次比較
形ADCのブロック図である。第３図はｎビットのADCの構
成図となっているが簡単化のためｎ＝４として動作を説
明する。局部DAC4には容量C0，C1，C2……Cn-2，Cn-1,C
nの容量素子を有し、ｎ＝４の場合、単位容量をＣとす
ると、C0＝C1＝C/8,C2＝C/4,C3＝C/2,C4＝Ｃとなる。先
づ第１にスイッチSW0，SW1，SW2，SW3およびSW4は全て
アナログ信号入力端子１に接続され、またスイッチ12は
導通状態となり、容量アレー中の容量素子C0〜C4の共通
接続端子は、基準電位発生回路７にて発生される端子２
の第１の参照電圧VR +と端子３の第２の参照電圧VR -との
中点電位（VR +＋VR -）/2に接続される。この状態でアナ
ログ信号入力が容量アレーの容量素子C0〜C4にサンプリ
ングされる。この状態の容量アレー中の容量素子C0〜C4
に蓄えられている全電荷QTはアナログ信号入力電圧をV
IN、また各容量C0〜C4の電荷をQ0，Q1，Q2，Q3，Q4とす
ると Q0＝｛VIN−（VR +＋VR -）/2｝C0 ＝｛VIN−（VR +＋VR -）/2｝・C/8 Q1＝｛VIN−（VR +＋VR -）/2｝C1 ＝｛VIN−（VR +＋VR -）/2｝・C/8 Q2＝｛VIN−（VR +＋VR -）/2｝C2 ＝｛VIN−（VR +＋VR -）/2｝・C/4 Q3＝｛VIN−（VR +＋VR -）/2｝C3 ＝｛VIN−（VR +＋VR -）/2｝・C/2 Q4＝｛VIN−（VR +＋VR -）/2｝C4 ＝｛VIN−（VR +＋VR -）/2｝・Ｃ QT＝Q0＋Q1＋Q2＋Q3＋Q3＋Q4 ＝｛VIN−（VR +＋VR -）/2｝ （C/8＋C/8＋C/4＋C/2＋Ｃ） ＝｛VIN−（VR +＋VR -）/2｝・2C ……（１） 次にスイッチ12が開放されホールド状態となり、スイッ
チSW0〜SW4が遂次近似レジスタ６よりのディジタル・デ
ータにより切り換えられ遂次比較動作がはじまる。
MSBの比較の時は、遂次近似レジスタ６の出力が“1000"
となり、スイッチSW4は第１の参照電圧VR +を発生してい
る端子２に接続され、スイッチSW0〜SW3は第２の参照電
圧VRを発生している端子３を接続される。ここで比較回
路５の反転入力端子IIの電位をVI，非反転入力端子INの
電位をVNとすると、 VN＝（VR +＋VR -）/2 Q0＝（VR -−VI）・C/8 Q1＝（VR -−VI）・C/8 Q2＝（VR -−VI）・C/4 Q3＝（VR -−VI）・C/2 Q4＝（VR +−VI）・Ｃ QT＝（VR -−VI）・（C/8＋C/8＋C/4＋C/2） ＋（VR +−VI）・Ｃ ＝（VR -−VI）・Ｃ＋（VR +−VI）・Ｃ ＝｛（VR +＋VR -）/2−VI｝・2C ……（３） （１），（３）式の電荷保存則より VI＝（VR +−VR -）−VIN ……（４） となり、比較回路５は（２），（４）式で表わされる電
位VIとVNとの比較を行なう、ここでVIN＞（VR＋VR）/2
とするとVI＜VNとなり、比較回路５の出力は“1"が出て
遂次近似レジスタ６に“1"を転送する。またVIN（VR +＋
VR -）/2とするとVI＞VNとなり、比較回路５の出力は
“0"となる。この様にしてMSBが定まり、次のビット2SB
の比較動作を入る。例えばMSBが“1"と定まったとする
と、2SBの比較時は遂次近似レジスタ６の出力は“1100"
となり局部DAC4のスイッチ群は、スイッチSW4とSW3が第
１の参照電圧VR +を生じている端子２に接続され、スイ
ッチSW2，SW1とSW0は第２の参照電圧VR -を生じている端
子３に接続される。
となり、スイッチSW4は第１の参照電圧VR +を発生してい
る端子２に接続され、スイッチSW0〜SW3は第２の参照電
圧VRを発生している端子３を接続される。ここで比較回
路５の反転入力端子IIの電位をVI，非反転入力端子INの
電位をVNとすると、 VN＝（VR +＋VR -）/2 Q0＝（VR -−VI）・C/8 Q1＝（VR -−VI）・C/8 Q2＝（VR -−VI）・C/4 Q3＝（VR -−VI）・C/2 Q4＝（VR +−VI）・Ｃ QT＝（VR -−VI）・（C/8＋C/8＋C/4＋C/2） ＋（VR +−VI）・Ｃ ＝（VR -−VI）・Ｃ＋（VR +−VI）・Ｃ ＝｛（VR +＋VR -）/2−VI｝・2C ……（３） （１），（３）式の電荷保存則より VI＝（VR +−VR -）−VIN ……（４） となり、比較回路５は（２），（４）式で表わされる電
位VIとVNとの比較を行なう、ここでVIN＞（VR＋VR）/2
とするとVI＜VNとなり、比較回路５の出力は“1"が出て
遂次近似レジスタ６に“1"を転送する。またVIN（VR +＋
VR -）/2とするとVI＞VNとなり、比較回路５の出力は
“0"となる。この様にしてMSBが定まり、次のビット2SB
の比較動作を入る。例えばMSBが“1"と定まったとする
と、2SBの比較時は遂次近似レジスタ６の出力は“1100"
となり局部DAC4のスイッチ群は、スイッチSW4とSW3が第
１の参照電圧VR +を生じている端子２に接続され、スイ
ッチSW2，SW1とSW0は第２の参照電圧VR -を生じている端
子３に接続される。
Q0＝（VR -−VI）・C/8 Q1＝（VR -−VI）・C/8 Q2＝（VR -−VI）・C/4 Q3＝（VR +−VI）・C/4 Q4＝（VR +−VI）・Ｃ QT＝（VR -−VI）・（C/8＋C/8＋C/4） ＋（VR -−VI）（C/2＋Ｃ） ＝（VR -−VI）・C/2＋（VR +−VI）・3C/2 ＝｛（３VR +＋VR -）/4−VI｝・2C ……（５） （１），（５）式の電荷保存則より VI＝（５VR +＋３VR -）/4−４IN ……（６） となり、VINと（３VR +＋VR -）/4の大小関係により2SBが
定まる。以下同様にして3SB,LSBと求める。
定まる。以下同様にして3SB,LSBと求める。
以上説明して来た従来の電荷再配分形の局部DACを用い
た逐次比較形ADCを相補型MOS電界効果トランジスタによ
る半導体集積回路にて構成した場合次に示す様な不具合
を生ずる。
た逐次比較形ADCを相補型MOS電界効果トランジスタによ
る半導体集積回路にて構成した場合次に示す様な不具合
を生ずる。
ここで局部DAC4内のスイッチ群（SW0〜SWn）が第１の参
照電圧VR +を生じている端子２又は第２の参照電圧VR -を
生じている端子３に接続されるタイミングを考えてみ
る。上述した説明では特に記述はしていなかったが、逐
次近似レジスタ６からのディジタル・データはデコーダ
等から構成される制御信号発生回路を通り局部DAC4内の
スイッチ群（SW0〜SW4）を制御する。このためスイッチ
群（SW0〜SWn）全てのスイッチは同時に動作するのでは
なく、それぞれいくらかの遅れを持って動作する。
照電圧VR +を生じている端子２又は第２の参照電圧VR -を
生じている端子３に接続されるタイミングを考えてみ
る。上述した説明では特に記述はしていなかったが、逐
次近似レジスタ６からのディジタル・データはデコーダ
等から構成される制御信号発生回路を通り局部DAC4内の
スイッチ群（SW0〜SW4）を制御する。このためスイッチ
群（SW0〜SWn）全てのスイッチは同時に動作するのでは
なく、それぞれいくらかの遅れを持って動作する。
第４図に４ビットADCの場合の局部DAC4の一部（スイッ
チSW3とSW4）とスイッチ12を示し不具合を説明する。例
えば、電源電圧を5V,0Vとし、第１の参照電圧VR +を5V,
第２の参照電圧VR -を0Vとする。これらの値を前述の各
式に当てはめると、サンブリング時の全電荷QTS,MSB比
較時の全電荷QTMはそれぞれ QTS＝（VIN−2.5）・2C ………（７） QTM＝（2.5−VI）・2C ………（８） となり、MSB比較時のVIは（４）式より VI＝５−VIN ………（９） となる。つまり、VIN＝5VとするとVI＝0V,VIN＝0Vとす
るとVI＝5Vとなる。
チSW3とSW4）とスイッチ12を示し不具合を説明する。例
えば、電源電圧を5V,0Vとし、第１の参照電圧VR +を5V,
第２の参照電圧VR -を0Vとする。これらの値を前述の各
式に当てはめると、サンブリング時の全電荷QTS,MSB比
較時の全電荷QTMはそれぞれ QTS＝（VIN−2.5）・2C ………（７） QTM＝（2.5−VI）・2C ………（８） となり、MSB比較時のVIは（４）式より VI＝５−VIN ………（９） となる。つまり、VIN＝5VとするとVI＝0V,VIN＝0Vとす
るとVI＝5Vとなる。
各スイッチSW3，SW4はそれぞれＮチャネル型とＰチャネ
ル型のMOSトランジスタ対を並列接続したトランスファ
ーゲートを３個用いて形成される。スイッチ12も同様の
トランスファーゲートを１つ用いて形成される。アナロ
グ信号入力をサンプリングする際は、スイッチSW3のう
ちのトランスファーゲート431のＮ型とＰ型のMOSトラン
ジスタ対、スイッチSW4のうちのトランスファーゲート4
41のＮ型とＰ型のMOSトランジスタ対、およびスイッチ1
2のＮ型とＰ型のMOSトランジスタ対が導通する。アナロ
グ信号入力VINを5Vとすると Q3＝（５−2.5）・C/2＝2.5・C/2 …（10） Q3＝（５−2.5）・Ｃ＝2.5・Ｃ ……（11） 次に、スイッチ12とトランスファーゲート431と441とが
開放となり、MSBの比較動作に入りスイッチSW4のうちの
トランスファーゲート442のMOSトランジスタ対が導通し
容量C4は端子２の第１の参照電圧VR +（5V）に接続さ
れ、スイッチSW3の方はトランスファーゲート433のMOS
トランジスタ対が導通し容量C3は端子３の第２の参照電
圧VR -（0V）に接続される。ここで上述した様なスイッ
チ群を制御する制御信号同志の遅れがあり、トランスフ
ァーゲート442より早くトランスファーゲート433が導通
すると容量C4のスイッチSW4に接続されている端子は開
放状態で、容量C3のスイッチSW3に接続されている端子
は第２の参照電圧VR -である0Vとなり、又容量アレーの
共通接続点である端子IIは高インピーダンス状態である
ため容量C3に蓄えられている電荷により、端子IIの電位
VIは−2.5Vまで下げられてしまう。このため容量アレー
の共通接続端子に接続されているスイッチ12のＮ型MOS
トランジスタにおいて、Ｎ型の拡散領域が−2.5Vまで下
げられてしまい、Ｎ型MOSトランジスタが形式されてい
るＰ型基板に対し、Ｎ型とＰ型の領域がＮ型が−2.5V,P
型が0Vとそれぞれ順方向バイアスになってしまい容量C3
に蓄えられていた電荷が移動してしまい、この後スイッ
チ群の制御信号が遅れて来てトランスファーゲート442
が導通し、容量C4のスイッチSW4に接続されている端子
が第１の参照電圧VR +である5Vになったとしても容量C3
の電荷の量が変化してしまっているので容量アレーの共
通接続端子IIの電位VIは論理的な値である0Vとは違って
きてしまう。このため、アナログ・ディジタル変換の精
度に大きな誤差として出てきてしまう。また、前記のタ
イミングとは逆にトランスファーゲート442の方がトラ
ンスファーゲート433より早く導通した場合はアナログ
入力電圧VINが0Vだったとすると、トランスファーゲー
ト442だけが導通している時は容量アレーの共通接続端
子IIの電位VIは7.5Vとなってしまい、スイッチ12のＰ型
MOSトランジスタのＰ型拡散層が7.5Vとなり、Ｐ型MOSト
ランジスタが形成されているＮ型基板の5Vに対しやはり
順方向バイアスとなってしまい、容量C4に蓄えられてい
た電荷が移動してしまう。このため、前述と同様大きな
誤差が出てきてしまうと言う非常に重大な欠点がある。
上記例ではアナログ信号入力VINを5V,0Vとしたが、容量
アレーの共通接続点の電位が電源電圧よりＮ型とＰ型の
接続が順方向となりうる値になる様なアナログ入力電圧
の範囲では全て同様の誤差が発生する。
ル型のMOSトランジスタ対を並列接続したトランスファ
ーゲートを３個用いて形成される。スイッチ12も同様の
トランスファーゲートを１つ用いて形成される。アナロ
グ信号入力をサンプリングする際は、スイッチSW3のう
ちのトランスファーゲート431のＮ型とＰ型のMOSトラン
ジスタ対、スイッチSW4のうちのトランスファーゲート4
41のＮ型とＰ型のMOSトランジスタ対、およびスイッチ1
2のＮ型とＰ型のMOSトランジスタ対が導通する。アナロ
グ信号入力VINを5Vとすると Q3＝（５−2.5）・C/2＝2.5・C/2 …（10） Q3＝（５−2.5）・Ｃ＝2.5・Ｃ ……（11） 次に、スイッチ12とトランスファーゲート431と441とが
開放となり、MSBの比較動作に入りスイッチSW4のうちの
トランスファーゲート442のMOSトランジスタ対が導通し
容量C4は端子２の第１の参照電圧VR +（5V）に接続さ
れ、スイッチSW3の方はトランスファーゲート433のMOS
トランジスタ対が導通し容量C3は端子３の第２の参照電
圧VR -（0V）に接続される。ここで上述した様なスイッ
チ群を制御する制御信号同志の遅れがあり、トランスフ
ァーゲート442より早くトランスファーゲート433が導通
すると容量C4のスイッチSW4に接続されている端子は開
放状態で、容量C3のスイッチSW3に接続されている端子
は第２の参照電圧VR -である0Vとなり、又容量アレーの
共通接続点である端子IIは高インピーダンス状態である
ため容量C3に蓄えられている電荷により、端子IIの電位
VIは−2.5Vまで下げられてしまう。このため容量アレー
の共通接続端子に接続されているスイッチ12のＮ型MOS
トランジスタにおいて、Ｎ型の拡散領域が−2.5Vまで下
げられてしまい、Ｎ型MOSトランジスタが形式されてい
るＰ型基板に対し、Ｎ型とＰ型の領域がＮ型が−2.5V,P
型が0Vとそれぞれ順方向バイアスになってしまい容量C3
に蓄えられていた電荷が移動してしまい、この後スイッ
チ群の制御信号が遅れて来てトランスファーゲート442
が導通し、容量C4のスイッチSW4に接続されている端子
が第１の参照電圧VR +である5Vになったとしても容量C3
の電荷の量が変化してしまっているので容量アレーの共
通接続端子IIの電位VIは論理的な値である0Vとは違って
きてしまう。このため、アナログ・ディジタル変換の精
度に大きな誤差として出てきてしまう。また、前記のタ
イミングとは逆にトランスファーゲート442の方がトラ
ンスファーゲート433より早く導通した場合はアナログ
入力電圧VINが0Vだったとすると、トランスファーゲー
ト442だけが導通している時は容量アレーの共通接続端
子IIの電位VIは7.5Vとなってしまい、スイッチ12のＰ型
MOSトランジスタのＰ型拡散層が7.5Vとなり、Ｐ型MOSト
ランジスタが形成されているＮ型基板の5Vに対しやはり
順方向バイアスとなってしまい、容量C4に蓄えられてい
た電荷が移動してしまう。このため、前述と同様大きな
誤差が出てきてしまうと言う非常に重大な欠点がある。
上記例ではアナログ信号入力VINを5V,0Vとしたが、容量
アレーの共通接続点の電位が電源電圧よりＮ型とＰ型の
接続が順方向となりうる値になる様なアナログ入力電圧
の範囲では全て同様の誤差が発生する。
本発明によれば、第１の参照電位と第２の参照電位を用
いて入力アナログ信号を出力ディジタル信号に変換する
逐次比較形のアナログ・ディジタル変換方式において、
第１の参照電位と第２の参照電位との中間電位より高い
第１の基準電位とこの中間電位より低い第２の基準電位
とを作り、出力ディジタル信号の最上位ビット形成のた
めの比較動作を行なう以前に、入力アナログ信号と第１
の基準電位との大小比較および入力アナログ信号第２の
基準電位との大小比較をし、これら２つの比較結果によ
り、入力アナログ信号が第１の基準電位と第２の基準電
位との間の値の場合は、最上位ビットより最下位ビット
まで順次比較動作を行ない、一方、入力アナログ信号が
第１の基準電位より大きい場合、あるいは第２の基準電
位より小さい場合は、最上位ビットの比較動作を行なわ
ずに、最上位ビットより２番目のビッの比較動作より始
め、以下順次最下位ビットまでの比較動作を行なってい
く逐次比較のアナログ・ディジタル変換方式を得る。
いて入力アナログ信号を出力ディジタル信号に変換する
逐次比較形のアナログ・ディジタル変換方式において、
第１の参照電位と第２の参照電位との中間電位より高い
第１の基準電位とこの中間電位より低い第２の基準電位
とを作り、出力ディジタル信号の最上位ビット形成のた
めの比較動作を行なう以前に、入力アナログ信号と第１
の基準電位との大小比較および入力アナログ信号第２の
基準電位との大小比較をし、これら２つの比較結果によ
り、入力アナログ信号が第１の基準電位と第２の基準電
位との間の値の場合は、最上位ビットより最下位ビット
まで順次比較動作を行ない、一方、入力アナログ信号が
第１の基準電位より大きい場合、あるいは第２の基準電
位より小さい場合は、最上位ビットの比較動作を行なわ
ずに、最上位ビットより２番目のビッの比較動作より始
め、以下順次最下位ビットまでの比較動作を行なってい
く逐次比較のアナログ・ディジタル変換方式を得る。
以下、図面を参照して本発明をより詳細に説明する。
第１図は本発明の一実施例のブロック構成図である。
第１図の逐次比較形アナログ・ディジタル変換装置は、
アナログ信号入力端子1,第１の参照電圧VR +を生じる端
子2,第２の参照電圧VR -を生じる端子3,局部ディジタル
アナログ変換回路4,比較回路5,逐次近似レジスタ6,基準
電位発生回路7,ディジタル信号出力端子11,スイッチ12,
基準電位発生回路７より出力される第１の基準電位とア
ナログ信号入力との大小関係を比較する第１の比較回路
8,基準電位発生回路７より出力される第２の基準電位と
アナログ信号入力との大小関係を比較する第２の比較回
路９と、第１および第２の比較回路の出力によって逐次
比較動作を制御する制御信号発生回路10より構成されて
いる。
アナログ信号入力端子1,第１の参照電圧VR +を生じる端
子2,第２の参照電圧VR -を生じる端子3,局部ディジタル
アナログ変換回路4,比較回路5,逐次近似レジスタ6,基準
電位発生回路7,ディジタル信号出力端子11,スイッチ12,
基準電位発生回路７より出力される第１の基準電位とア
ナログ信号入力との大小関係を比較する第１の比較回路
8,基準電位発生回路７より出力される第２の基準電位と
アナログ信号入力との大小関係を比較する第２の比較回
路９と、第１および第２の比較回路の出力によって逐次
比較動作を制御する制御信号発生回路10より構成されて
いる。
本実施例によるアナログ・ディジタル変換の動作は次の
様になる。但しここで局部DAC4,比較回路5,逐次近似レ
ジスタ6,スイッチ12は第３図および第４図に示した従来
例と全く同様である。このため第１図では局部DAC4を１
つのブロックで記してあるが説明においては第３図およ
び第４図も参照することとする。また、本アナログ・デ
ィジタル変換装置が形成されている半導体集積回路の電
源をVDDおよびVSS（VDD＞VSS）また第１の参照電圧をVR
+、第２の参照電圧をVR -（但し、VR +＞VR -）、基準電位
発生回路７より出力される中点電位を（VR +＋VR -）/2、
第１の基準電位VRを（VR +＋VR -）/2＋α（但しα＞０）
第２の基準電位を（VR +＋VR -）/2−β（但しβ＞０）、
そしてアナログ信号入力をVIN、比較回路５の非反転入
力の電位をVN、反転入力の電位をVIとする。また、容量
アレー中の各容量C0〜Cnは単位容量をＣとして、Cn＝C,
Cn-1＝C/2……Ci＝C/2n-i（ｉ＝1,2,…,n），…C1＝C/2
n-1，C0＝C/2n-1とする。
様になる。但しここで局部DAC4,比較回路5,逐次近似レ
ジスタ6,スイッチ12は第３図および第４図に示した従来
例と全く同様である。このため第１図では局部DAC4を１
つのブロックで記してあるが説明においては第３図およ
び第４図も参照することとする。また、本アナログ・デ
ィジタル変換装置が形成されている半導体集積回路の電
源をVDDおよびVSS（VDD＞VSS）また第１の参照電圧をVR
+、第２の参照電圧をVR -（但し、VR +＞VR -）、基準電位
発生回路７より出力される中点電位を（VR +＋VR -）/2、
第１の基準電位VRを（VR +＋VR -）/2＋α（但しα＞０）
第２の基準電位を（VR +＋VR -）/2−β（但しβ＞０）、
そしてアナログ信号入力をVIN、比較回路５の非反転入
力の電位をVN、反転入力の電位をVIとする。また、容量
アレー中の各容量C0〜Cnは単位容量をＣとして、Cn＝C,
Cn-1＝C/2……Ci＝C/2n-i（ｉ＝1,2,…,n），…C1＝C/2
n-1，C0＝C/2n-1とする。
アナログ信号入力をサンプリングする動作は従来例と同
様にスイッチ12が導通し、局部DAC4のスイッチ群SW0〜S
Wnは全てアナログ信号入力端子１に接続され容量アレー
中の各容量C0〜Cnは全てアナログ信号入力VINと中点電
位（VR +＋VR -）/2との間で充電される。次にこれらスイ
ッチSW12とスイッチ群SW0〜SWnが全て開放される。この
段階で第１の比較回路８でアナログ信号入力VINと第１
の基準電位（VR +＋VR -）/2＋αとと大小関数を、また第
２の比較回路９でアナログ信号入力VINと第２の基準電
位（VR +＋VR -）/2−βとの大小関係を比較する。
様にスイッチ12が導通し、局部DAC4のスイッチ群SW0〜S
Wnは全てアナログ信号入力端子１に接続され容量アレー
中の各容量C0〜Cnは全てアナログ信号入力VINと中点電
位（VR +＋VR -）/2との間で充電される。次にこれらスイ
ッチSW12とスイッチ群SW0〜SWnが全て開放される。この
段階で第１の比較回路８でアナログ信号入力VINと第１
の基準電位（VR +＋VR -）/2＋αとと大小関数を、また第
２の比較回路９でアナログ信号入力VINと第２の基準電
位（VR +＋VR -）/2−βとの大小関係を比較する。
ここでアナログ信号入力VINが （VR +＋VR -）/2−β＜VIN＜（VR +＋VR -）/2＋α ………
（12） の場合は第１の比較回路８および第２の比較回路９の出
力は共に“0"が出力される。この２つの出力を制御信号
発生回路10が受け取り、通常の逐次比較動作を開始す
る。つやり局部DAC4の容量アレーC0〜CnのうちC0からCn
までの容量値を加えた全容量値の半分に相当する容量で
あるCnのみがスイッチSWnを介して第１の参照電圧VR +に
接続され、他の容量C0〜Cn-1はスイッチSW0〜SWn-1を介
して第２の参照電圧VR -に接続されてアナログ信号入力V
INと（VR +＋VR -）/2との比較に相当するMSBの比較動作
を行ない、以下順次LSBまで比較して変換を終了する。
（12） の場合は第１の比較回路８および第２の比較回路９の出
力は共に“0"が出力される。この２つの出力を制御信号
発生回路10が受け取り、通常の逐次比較動作を開始す
る。つやり局部DAC4の容量アレーC0〜CnのうちC0からCn
までの容量値を加えた全容量値の半分に相当する容量で
あるCnのみがスイッチSWnを介して第１の参照電圧VR +に
接続され、他の容量C0〜Cn-1はスイッチSW0〜SWn-1を介
して第２の参照電圧VR -に接続されてアナログ信号入力V
INと（VR +＋VR -）/2との比較に相当するMSBの比較動作
を行ない、以下順次LSBまで比較して変換を終了する。
次にアナログ信号入力VINが VR≦VIN≦（VR +＋VR -）/2−β ………（13） の場合は、第１の比較回路８の出力は“0",第22の比較
回路９の出力は“1"となる。この２つの出力を制御信号
発生回路10が受けとり、本来のMSBの比較をする期間、
逐次近似レジスタ６へは比較回路５の出力のかわりに強
制的にMSBの比較結果として“0"を与え、また、局部DAC
4へは容量アレーC0〜Cnのうち本来MSB比較の時に第２の
参照電圧VRへ接続される容量であるC0〜Cn-1をスイッチ
SW0〜SWn-1を介して第２の参照電圧VR -に接続し、スイ
ッチSWnは開放状態として容量Cnはどこにも接続しな
い。次に2SBの比較動作の期間に入ると、第１の比較回
路８と第２の比較回路９との出力にかかわらず通常の動
作に戻り、容量C0〜Cn-2まではMSBの比較をする期間と
かわらず第２の参照電圧VR -へ接続しておき、容量Cnは
スイッチSWnを介し第２の参照電圧VR -に接続し、また容
量Cn-1は、スイッチSWn-1が第２参照電圧VR -から第１の
参照電圧VRへ切り換えアナログ信号入力VINと（VR +３VR
-）/4との比較に相当する2SBの比較動作を行ない比較回
路５の出力を逐次近似レジスタ66へ2SBの比較結果とし
て転送する。以下順次LSBまで比較して変換を終了す
る。
回路９の出力は“1"となる。この２つの出力を制御信号
発生回路10が受けとり、本来のMSBの比較をする期間、
逐次近似レジスタ６へは比較回路５の出力のかわりに強
制的にMSBの比較結果として“0"を与え、また、局部DAC
4へは容量アレーC0〜Cnのうち本来MSB比較の時に第２の
参照電圧VRへ接続される容量であるC0〜Cn-1をスイッチ
SW0〜SWn-1を介して第２の参照電圧VR -に接続し、スイ
ッチSWnは開放状態として容量Cnはどこにも接続しな
い。次に2SBの比較動作の期間に入ると、第１の比較回
路８と第２の比較回路９との出力にかかわらず通常の動
作に戻り、容量C0〜Cn-2まではMSBの比較をする期間と
かわらず第２の参照電圧VR -へ接続しておき、容量Cnは
スイッチSWnを介し第２の参照電圧VR -に接続し、また容
量Cn-1は、スイッチSWn-1が第２参照電圧VR -から第１の
参照電圧VRへ切り換えアナログ信号入力VINと（VR +３VR
-）/4との比較に相当する2SBの比較動作を行ない比較回
路５の出力を逐次近似レジスタ66へ2SBの比較結果とし
て転送する。以下順次LSBまで比較して変換を終了す
る。
次にアナログ信号入力VINが （VR +＋VR -）/2α≦VIN≦VR + ………（14） の場合は第１の比較回路８の出力は“1"第２の比較回路
９の出力は“0"となる。この２つの出力を制御信号発生
回路10が受けとり、本来のMSBの比較をする期間、逐次
近似レジスタ６へは比較回路５の出力のかわりに強制的
にMSBの比較結果として“1"を与え、また局部DAC4へは
容量アレーC0〜Cnのうち、本来MSB比較の時に第１の参
照電圧VR +へ接続される容量であるCnをスイッチSWnを介
して第１の参照電圧VR +に接続し、スイッチSW0〜SWn-1
は開放状態として容量C0〜Cn-1はどこにも接続しない。
次に2SBの比較動作の期間に入ると、第１の比較回路８
と第２の比較回路９との出力にかかわらず通常の動作に
戻り、容量CnはMSBを比較する期間とかわらず第１の参
照電圧VR +へ接続しておき容量Cn-1はスイッチSWn-1を介
し第１の参照電圧VR +に接続し、また容量C0〜Cn-2はス
イッチSW0〜SWn-2を介し第２の参照電圧VR +へ接続し
て、アナログ信号入力VINと（３VR +＋VR -）/4との比較
に相当する2SBの比較動作を行ない比較回路５の出力を
逐次近似レジスタ６へ2SBの比較結果として転送する。
以下順次LSBまで比較して変換を終了する。
９の出力は“0"となる。この２つの出力を制御信号発生
回路10が受けとり、本来のMSBの比較をする期間、逐次
近似レジスタ６へは比較回路５の出力のかわりに強制的
にMSBの比較結果として“1"を与え、また局部DAC4へは
容量アレーC0〜Cnのうち、本来MSB比較の時に第１の参
照電圧VR +へ接続される容量であるCnをスイッチSWnを介
して第１の参照電圧VR +に接続し、スイッチSW0〜SWn-1
は開放状態として容量C0〜Cn-1はどこにも接続しない。
次に2SBの比較動作の期間に入ると、第１の比較回路８
と第２の比較回路９との出力にかかわらず通常の動作に
戻り、容量CnはMSBを比較する期間とかわらず第１の参
照電圧VR +へ接続しておき容量Cn-1はスイッチSWn-1を介
し第１の参照電圧VR +に接続し、また容量C0〜Cn-2はス
イッチSW0〜SWn-2を介し第２の参照電圧VR +へ接続し
て、アナログ信号入力VINと（３VR +＋VR -）/4との比較
に相当する2SBの比較動作を行ない比較回路５の出力を
逐次近似レジスタ６へ2SBの比較結果として転送する。
以下順次LSBまで比較して変換を終了する。
以上の動作を４ビットの場合を例にとり電荷のやりとり
を含め説明すると、アナログ信号入力をサンプリングす
る期間は、従来例と同様全電荷QTは QT＝｛VIN−（VR +＋VR -）/2｝・2C …（１） となり、アナログ信号入力VINが （VR +＋VR -）/2−β＜VIN＜（VR +＋VR -）/2＋α ………
（12） の場合、MSB比較時は、もし容量アレーC0〜C4のうち、
第１の参照電圧VR +に接続される容量C4が、第２の参照
電圧VR -に接続される容量C0〜C3より早く接続されたと
すると、容量アレーC0〜C4の共通接続端子IIの電位はVI
は一時的に VI＝（VR +＋VR -）/2＋（VR +−VIN） ……（15） （12），（15）式より VR +−α＜VI＜VR +＋β ………（16） となる、また、容量C0〜C3が第２の参照電圧VR -に、容
量C4が第１の参照電圧VR +より早く接続続されたとする
と、VIは一時的に VI＝（VR +＋VR -）/2＋（VR -−VIN） …（17） （12），（17）式より VR -−α＜VI＜VR -＋β ………（18） となる、ここで、Ｐ型とＮ型の接合における順方向の閾
値電圧をγ（但し、γ＜０）とすると、 VR +＋β＜VDD＋γ ………（19） VSS−γ＜VR -−α ………（20） となっていれば、従来の方法における電荷の移動はおこ
らず、変換結果に誤差は出てこない第１の参照電圧VR +
および第２の参照電圧VR -が最大となり VR +＝VDD ………（21） VR -＝VSS ………（22） となった場合でも α，β＜γ ………（23） となる様にα，βを設定すれば良い。
を含め説明すると、アナログ信号入力をサンプリングす
る期間は、従来例と同様全電荷QTは QT＝｛VIN−（VR +＋VR -）/2｝・2C …（１） となり、アナログ信号入力VINが （VR +＋VR -）/2−β＜VIN＜（VR +＋VR -）/2＋α ………
（12） の場合、MSB比較時は、もし容量アレーC0〜C4のうち、
第１の参照電圧VR +に接続される容量C4が、第２の参照
電圧VR -に接続される容量C0〜C3より早く接続されたと
すると、容量アレーC0〜C4の共通接続端子IIの電位はVI
は一時的に VI＝（VR +＋VR -）/2＋（VR +−VIN） ……（15） （12），（15）式より VR +−α＜VI＜VR +＋β ………（16） となる、また、容量C0〜C3が第２の参照電圧VR -に、容
量C4が第１の参照電圧VR +より早く接続続されたとする
と、VIは一時的に VI＝（VR +＋VR -）/2＋（VR -−VIN） …（17） （12），（17）式より VR -−α＜VI＜VR -＋β ………（18） となる、ここで、Ｐ型とＮ型の接合における順方向の閾
値電圧をγ（但し、γ＜０）とすると、 VR +＋β＜VDD＋γ ………（19） VSS−γ＜VR -−α ………（20） となっていれば、従来の方法における電荷の移動はおこ
らず、変換結果に誤差は出てこない第１の参照電圧VR +
および第２の参照電圧VR -が最大となり VR +＝VDD ………（21） VR -＝VSS ………（22） となった場合でも α，β＜γ ………（23） となる様にα，βを設定すれば良い。
次にアナログ信号入力VINが VR -≦VIN≦（VR +＋VR -）/2−β ……（13） の場合、MSBの比較をする期間は容量C0〜C3のみが第２
の参照電圧VR -に接続されているためVIは VI＝（VR +＋VR -）/2＋（VR -−VIN） …（24） となり（13），（24）式より VR -＋β≦VI≦（VR +＋VR -）/2 ……（25） となる。この場合は VSS−γ＜VR -＋β ………（26） となるので電荷の移動はおこらない。この場合は VR -＝VSS ………（22） となっても全く問題がない。
の参照電圧VR -に接続されているためVIは VI＝（VR +＋VR -）/2＋（VR -−VIN） …（24） となり（13），（24）式より VR -＋β≦VI≦（VR +＋VR -）/2 ……（25） となる。この場合は VSS−γ＜VR -＋β ………（26） となるので電荷の移動はおこらない。この場合は VR -＝VSS ………（22） となっても全く問題がない。
また2SBの比較の期間には、容量C0〜C2は第２の参照電
圧VR -に接続されたままで、容量C3は第１の参照電圧VR +
にまた容量C4は第２の参照電圧VR -に接続される。この
ため容量C3（単位容量にしてC/2）が第１の参照電圧VR +
に接続される方が容量C4（単位容量にしてＣ）が第２の
参照電圧VR -に接続されるよりも早くなされたとして
も、すでに容量C0〜C2（単位容量にしてC/8＋C/8＋C/4
＝C/2）が第２の参照電圧VR -に接続されているためVIは VI＝（VR +＋VR -）/2＋（VR -−VIN）1/2 ＋（VR +−VIN）1/2 ＝（VR +＋VR -）−VIN ……（27） となり（13），（27）式より （VR +＋VR -）/2＋β≦VI≦VR + ……（28） となりやはり電荷の移動による容量アレーC0〜C4に蓄え
られている全電界QTには全く変化がおきない。一方容量
C4が第２の参照電位VR -に接続される方が容量C3が第１
の参照電位VR +に接続されるのよりも早くなされた場合
も今までの説明で明白な通り全く問題がない。
圧VR -に接続されたままで、容量C3は第１の参照電圧VR +
にまた容量C4は第２の参照電圧VR -に接続される。この
ため容量C3（単位容量にしてC/2）が第１の参照電圧VR +
に接続される方が容量C4（単位容量にしてＣ）が第２の
参照電圧VR -に接続されるよりも早くなされたとして
も、すでに容量C0〜C2（単位容量にしてC/8＋C/8＋C/4
＝C/2）が第２の参照電圧VR -に接続されているためVIは VI＝（VR +＋VR -）/2＋（VR -−VIN）1/2 ＋（VR +−VIN）1/2 ＝（VR +＋VR -）−VIN ……（27） となり（13），（27）式より （VR +＋VR -）/2＋β≦VI≦VR + ……（28） となりやはり電荷の移動による容量アレーC0〜C4に蓄え
られている全電界QTには全く変化がおきない。一方容量
C4が第２の参照電位VR -に接続される方が容量C3が第１
の参照電位VR +に接続されるのよりも早くなされた場合
も今までの説明で明白な通り全く問題がない。
次にアナログ信号入力VINが （VR +−VR -）/2＋α≦VIN≦VR + ……（14） の場合、MSBの比較する期間は容量C4のみが第１の参照
電圧VR +に接続されているためVIは VI＝（VR +＋VR -）/2＋（VR +−VIN） …（29） となり（14），（29）式より （VR +＋VR -）/2≦VI≦VR +−α ……（30） となる。この場合は VR +−α＜VDD＋γ ……（31） となるので電荷の移動はおこらない、この場合は VR＝VDD ……（21） となっても全く問題がない。
電圧VR +に接続されているためVIは VI＝（VR +＋VR -）/2＋（VR +−VIN） …（29） となり（14），（29）式より （VR +＋VR -）/2≦VI≦VR +−α ……（30） となる。この場合は VR +−α＜VDD＋γ ……（31） となるので電荷の移動はおこらない、この場合は VR＝VDD ……（21） となっても全く問題がない。
また2SBの比較の期間には容量C4は第１の参照電圧に接
続されたままで容量C3は第１の参照電圧VR +に、また容
量C0〜C2は第２の参照電圧VRに接続される。このため容
量C0〜C2が第２の参照電圧VR -に接続される方が容量C3
が第１の参照電圧VR -に接続されるのよりも早くなされ
たとしても、すでに容量C4が第１の参照電圧VR +に接続
されているためVIは VI＝（VR +＋VR -）/2＋（VR +−VI）＋（VR -−VI）・1/2 ＝（３VR +/2＋VR -）−３VI/2 ……（32） となり（14），（32）式より VR -≦VI≦３VR +/2＋VR -/4−３α/2 …（33） となり全電界QTには全く変化がおきない。一方容量C3が
第１の参照電位VR +に接続される方が容量C0０〜C2が第
２の参照電圧VR -に接続されるのよりも早くなされた場
合も今までの説明で明白な通り全く問題がない。
続されたままで容量C3は第１の参照電圧VR +に、また容
量C0〜C2は第２の参照電圧VRに接続される。このため容
量C0〜C2が第２の参照電圧VR -に接続される方が容量C3
が第１の参照電圧VR -に接続されるのよりも早くなされ
たとしても、すでに容量C4が第１の参照電圧VR +に接続
されているためVIは VI＝（VR +＋VR -）/2＋（VR +−VI）＋（VR -−VI）・1/2 ＝（３VR +/2＋VR -）−３VI/2 ……（32） となり（14），（32）式より VR -≦VI≦３VR +/2＋VR -/4−３α/2 …（33） となり全電界QTには全く変化がおきない。一方容量C3が
第１の参照電位VR +に接続される方が容量C0０〜C2が第
２の参照電圧VR -に接続されるのよりも早くなされた場
合も今までの説明で明白な通り全く問題がない。
以上説明したように、本発明は逐次比較形のアナログ・
ディジタル変換において最上位ビットの比較動作を行な
う以前に被変換アナログ信号入力と、第１の参照電圧VR
+と第２の参照電圧VR -の中点電圧（VR +＋VR -）/2よりＮ
型の半導体とＰ型の半導体の接続において順方向に電流
が流れるのに必要な電位分より少し小さい電位だけ高い
第１の基準電位（VR +＋VR -）/2＋αおよび被変換アナロ
グ信号入力と中点電位（VR +＋VR -）/2より上記Ｎ型とＰ
型の接続において順方向に電流が流れるのに必要な電位
分より少し小さい電位だけ低い第２の基準電位（VR +＋V
R -）/2−βとの大小関係を比較し、これら２つの比較結
果により、被変換アナログ信号入力が第１の基準電位
（VR +＋VR -）/2＋αと第２の基準電位（VR +＋VR -）/2−
βとの間の値の場合は、最上位ビットより最下位ビット
まで順次比較動作を行ない、一方被変換アナログ信号入
力が第１の基準電位（VR +＋VR -）/2＋αより大きい場
合、あるいは第２の基準電位（VR +＋VR -）/2−βより小
さい場合は、最上位ビットの比較動作は行なわずに最上
位ビットより２番目のビットの比較動作より始め、以下
順次最下位ビットまでの比較動作を行なっていくことに
より、サンプル・ホールド回路において標本化したアナ
ログ信号入力の値に変換途中で誤差が生じず、アナログ
・ディジタル変換の変換特性における誤差が全く生じな
いと言う絶大な効果がある。
ディジタル変換において最上位ビットの比較動作を行な
う以前に被変換アナログ信号入力と、第１の参照電圧VR
+と第２の参照電圧VR -の中点電圧（VR +＋VR -）/2よりＮ
型の半導体とＰ型の半導体の接続において順方向に電流
が流れるのに必要な電位分より少し小さい電位だけ高い
第１の基準電位（VR +＋VR -）/2＋αおよび被変換アナロ
グ信号入力と中点電位（VR +＋VR -）/2より上記Ｎ型とＰ
型の接続において順方向に電流が流れるのに必要な電位
分より少し小さい電位だけ低い第２の基準電位（VR +＋V
R -）/2−βとの大小関係を比較し、これら２つの比較結
果により、被変換アナログ信号入力が第１の基準電位
（VR +＋VR -）/2＋αと第２の基準電位（VR +＋VR -）/2−
βとの間の値の場合は、最上位ビットより最下位ビット
まで順次比較動作を行ない、一方被変換アナログ信号入
力が第１の基準電位（VR +＋VR -）/2＋αより大きい場
合、あるいは第２の基準電位（VR +＋VR -）/2−βより小
さい場合は、最上位ビットの比較動作は行なわずに最上
位ビットより２番目のビットの比較動作より始め、以下
順次最下位ビットまでの比較動作を行なっていくことに
より、サンプル・ホールド回路において標本化したアナ
ログ信号入力の値に変換途中で誤差が生じず、アナログ
・ディジタル変換の変換特性における誤差が全く生じな
いと言う絶大な効果がある。
また変換特性の誤差をなくすために変換に費やされる時
間的な増大も全くないと言う効果が得られる。
間的な増大も全くないと言う効果が得られる。
第１図は本発明の一実施例のブロック構成図、第２図は
従来の逐次比較形アナログ・ディジタル変換装置のブロ
ック構成図、第３図は従来の逐次比較形アナログ・ディ
ジタル変換装置における局部ディジタル変換回路に電荷
再配分形の容量アレーを用いた場合の回路構成図、第４
図は従来の電荷再配分形の容量アレーを用いた局部ディ
ジタル・アナログ変換器においてスイッチを相補形MOS
電界効果トランジスタを用いた場合の部分構図である。 １……アナログ信号入力端子、２……第１の参照電圧、
３……第２の参照電圧、４……局部ディジタル・アナロ
グ変換回路、５……比較回路、６……逐次近似レジス
タ、７……基準電位発生回路、８……第１の比較回路、
９……第２の比較回路、10,14……制御信号発生回路、1
1……ディジタル信号出力端子、12……スイッチ、431〜
433,441〜443……トランスファーゲート。
従来の逐次比較形アナログ・ディジタル変換装置のブロ
ック構成図、第３図は従来の逐次比較形アナログ・ディ
ジタル変換装置における局部ディジタル変換回路に電荷
再配分形の容量アレーを用いた場合の回路構成図、第４
図は従来の電荷再配分形の容量アレーを用いた局部ディ
ジタル・アナログ変換器においてスイッチを相補形MOS
電界効果トランジスタを用いた場合の部分構図である。 １……アナログ信号入力端子、２……第１の参照電圧、
３……第２の参照電圧、４……局部ディジタル・アナロ
グ変換回路、５……比較回路、６……逐次近似レジス
タ、７……基準電位発生回路、８……第１の比較回路、
９……第２の比較回路、10,14……制御信号発生回路、1
1……ディジタル信号出力端子、12……スイッチ、431〜
433,441〜443……トランスファーゲート。
Claims (1)
- 【請求項１】電荷再配分形の容量アレーを用いた局部デ
ィジタル・アナログ変換回路におけるスイッチが相補型
MOS電界効果トランジスタで構成される逐次比較型アナ
ログ・ディジタル変換装置のアナログ・ディジタル変換
方式において、最上位ビットの比較動作を行なう以前
に、被変換アナログ信号入力と基準電位発生回路にて第
１の参照電圧と第１の参照電圧より低い第２の参照電圧
を基に出力された第１の基準電位との大小比較、および
該被変換アナログ信号入力と前記基準電位発生回路にて
出力される前記第１の基準電位より低い第２の基準電位
との大小比較を行ない、これら２つの比較結果により、
前記被変換アナログ信号入力が前記第１の基準電位と前
記第２の基準電位との間の値の場合は、最上位ビットよ
り最下位ビットまでの順次比較動作を行ない、一方、前
記被変換アナログ信号入力が前記第１の基準電位より大
きい場合、あるいは前記第２の基準電位より小さい場合
に、最上位ビットの比較動作は行わずに、最上位ビット
より２番目のビットの比較動作より始め、以下順次最下
位ビットまでの比較動作を行っていくと共に、前記第１
の基準電位としてアナログ・ディジタル変換装置の第１
の参照電圧と第２の参照電圧との中点電位より高く、前
記第２の基準電位は該中点電位より低い電位とすること
を特徴とするアナログ・ディジタル変換方式。
Priority Applications (2)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP62188177A JPH0734541B2 (ja) | 1987-07-27 | 1987-07-27 | 逐次比較形アナログ・ディジタル変換方式 |
| US07/224,614 US4907002A (en) | 1987-07-27 | 1988-07-27 | Successive approximation analog to digital converter |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP62188177A JPH0734541B2 (ja) | 1987-07-27 | 1987-07-27 | 逐次比較形アナログ・ディジタル変換方式 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPS6430331A JPS6430331A (en) | 1989-02-01 |
| JPH0734541B2 true JPH0734541B2 (ja) | 1995-04-12 |
Family
ID=16219113
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP62188177A Expired - Lifetime JPH0734541B2 (ja) | 1987-07-27 | 1987-07-27 | 逐次比較形アナログ・ディジタル変換方式 |
Country Status (2)
| Country | Link |
|---|---|
| US (1) | US4907002A (ja) |
| JP (1) | JPH0734541B2 (ja) |
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| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
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| JP5482158B2 (ja) | 2009-12-04 | 2014-04-23 | ヤマハ株式会社 | 逐次比較ａ／ｄ変換器 |
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-
1987
- 1987-07-27 JP JP62188177A patent/JPH0734541B2/ja not_active Expired - Lifetime
-
1988
- 1988-07-27 US US07/224,614 patent/US4907002A/en not_active Expired - Lifetime
Also Published As
| Publication number | Publication date |
|---|---|
| US4907002A (en) | 1990-03-06 |
| JPS6430331A (en) | 1989-02-01 |
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