JPS60114034A - アナログ‐デイジタル変換器の誤差訂正回路 - Google Patents

Abstract

(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。

Description

【発明の詳細な説明】

＆吐また１ この発明は一般的には連続的な近似値アナ］：１グーデ
ィジタル変換器に関し、Ｊ：り特定的に

【ま、１９７２
年１１月１４日にＲ１ｃ１１ａｒｄ　Ｖ　ａｎ　Ｓ　ａ
ｌＩｎに対し許可されたアメリカ合衆国特許第３，７０
３．００２号および同時係属中の特許出願において開示
されたタイプの剰余の再循環システムを用いる変換器に
関づ−る。 １１へ１１ 従来、剰余の再循環システムを使用するアーノ“ログ−
ディジタル変換器は、製品として製造Ｊることが困吐で
ありかつ高価であった。この変換器１１多くの構成要素
を必要とし、かつこのため、構成要素における許容ＮＡ
差の突差は正確なシステ１１を極端に高価なものにした
。種々の構成要素（ま、結集された許容誤差の影響を減
少するように調和さ杓な（Ｊればならず、かつ調和され
ることができない構成要素は熟練した技術者によって手
動的に調製されなＩ−Ｊればならない。非常に正確であ
りかつ構成要素から構成要素への最小限のγ［容誤差の
突差を有する他の構成要素が必要とされた。これらの要
因のすべては、アナログ−ディジタル変換器を非常に高
価なものにする原因となった。 ５および１／２の数字の精度を得るために、変換器は、
アメリカ合衆国特許第３．７（’）３．００２号の゛″
剰余再循環を用いるアナログ−ディジタル変換器および
インディケータ″において開示されたこれらの付加的な
構成要素を必要とした。 Ｖａｎ　５ａｕｎシステムの精廓を増大でるどきに、高
い分解能にそして正確なシステｌいに重大な誤差を引起
こすスイッチ電荷注入現象のよう＜【多くの望ましくな
い影響が存在する。たとえばｖａｎＳａｌＩｎシステム
において用いられる電界効宋トランジスタスイッヂのよ
うな他の構成要素によって、変換器の使用期間中の温度
変化が１０大なば；差を誘起して醒終的なシステムを不
正確に１Ｊるということが発見された。 増幅器の場合には、高い精度を得るためＩこ、肋幅器は
個別的に手動的に調整されて帯域幅また（、１周波数応
答に適合さ「なｔＪ−ｔｌばならない。所望の過渡応答
を達成するために、この手動調整は、ある場合にｌまオ
シロスニ１−プ十の波形を観察し／、［がら特定の応答
を達成するためにコンデンサを７＋１えまたは削除する
ことを意味する。 さらに発展されると、］］モン七−ド除去誤を避けるた
めの以前の方法は、安価に高い粘度を得るためには不充
分であった。増幅器を統合するときに、１２０ｄＢの理
論上の］モンモード除去比は、従来のＣＭＯ８集積回路
技術では得ることができないということが発見された。 コンビニｌ−タの分析およびシ具コレ−ジョンは、密接
にモニタさねた製品ｌ１ｌＪ造状況においてさえ、製品
におＧ−１６１１０ｄＢの］モンモード除去比を伴なう
１（９幅器の実現の可能性を示しているが、そのような
］モンモード除去比を伴なう装置の受入れ可能な生産で
さえ繰返し得ることは不可能であった。 広範囲の実験によって、双方向スイッｆを介して流れる
電流の方向は所望の高い１ノベルの粘度に重大な影響を
右するということが測定された。スーイッヂはまた典型
的には、１℃あたり１％の１／２ない１ノロ／１０の温
度係数を有し、かつこれは、Ｏから７０℃までの広い温
度範囲にＥ）Ｉこって機能１ノなければならないｖｉ＠
に不正確さを誘光すのに十分であった。 先行技術の剰余の再循環システム、を検査するときに、
記憶コンデンサを充電するために、いくつかのフォロア
増幅器が必要とされるということが判断された。コスト
を減少するため１３二、フォロア増幅器のいくつかを取
除くことが必１シである。フォロア増幅器としての機能
を正規の潰砕増幅器に持た【！る試みがなされたが、こ
れは千成Ｔカであった。 先行技術に関りる他の問題点は、現存する増幅器は十分
に速くはなくかつ速度を増大づるために付加的な増幅器
を加える必要があり、これは増幅器を安定させるために
付加的な補償の必要性をもたらすということであった。 付加的な増幅器は、変換器回路のＯ調整にお１プる付加
的な問題点を作り出した。従来用いられた種々のシステ
ムは、多くの増幅器のために、多くのオフセラｌ−Ｍ差
を有する傾向があ−）た。このことは、回路のＯ値を決
定する校正を非常に困Ｒ１１にし、かつ時間を浪費させ
た。 上述の問題点は解決されるとは思われずかつ偶然の出来
事が発生するまで技術は進歩していなかった。多数の実
験的なブレッドボードの１つがテストされた一方で、配
線が切断された。配線が切断されたブレッドボードは大
きなＡフ廿ツ［−を有するが、線形ｆｌは優れていた。 このことは、す１一方向ｆ’ｌのスイッチがスイッチの
問題点を解決しがつ△／［〕回路上の基１％電圧を変化
さ１！ることが増幅器の問題を取除くということの実現
をも！こらした。このことは結局、多くの構成要素を取
除くことによって増幅器回路の簡略化を現実的なレベル
まで導いた。 簡略化の努力から発展して、アナログーゲイジタル変換
リイクルの異なる部分の期間中にいくつかの機能を実行
するように１つのアナログ−ディジタル増幅器が製造さ
れ得るということが判断された。解決策によって、大き
なオフ１？ツトを取除きかつ所望の出力精度をもたらす
治ｉｔ　＜ｖ　：４−トげ口技術が発見された。 さらに、先行技術のシステムはＲ＜　’Ｉ’　Ｉｎｌ　
Ｋｆ’を差を受（Ｊや１　＜　、そこでは、アナログ入
力を）０跡する際にディジタル出力が不連続になるとい
うことが判断された。従来、このことは、再循環利金ア
ナログーディジタル変換システムに固有の１ξｒ徴であ
ると考えられていた。 Ｌ」 この発明は、構成要素の数を減らしかつすべての構成要
素を通常の特定された許容誤差内で動作さけて失敗の間
の間隔を増大づることによって、増大されたシステムの
信頼性を有する、イ１（価格のアナログーデイジタル変
換器を提供Ｊるｌ）のである。 この発明はさらに、成る期間にわたる振動おＪ：び衝撃
によって変化する傾向を有覆る先行技術のポテンショメ
ータを取除くことによって必要とされる周波数の校正を
減らし、かつこれによ−）で全体的な精度に影響を及ぼ
す構成要素のドリフトの数を減らすものである。 この発明の上述のおよび付加的な利点は、添付された図
面に関連して以下の詳細な説明を読むことによって当業
者にとって明白となるであろう。 １１見公ス１」！１日旧 法ず、第１図を参照して全体を観察すると、制御された
間隔をおいてアナログ信号を入力するための、従来の商
業的に利用されているサンプルおよびホールド回路９が
示されている。このサンプルおよびホールド回路９は、
△／Ｄ変換回路１２へ出力をりえるＤ　／　Ａ　！換回
路１０に接続されている。△／Ｄ変換回路１２には、ブ
ーｌ−ストラップ電源１４から電力が供給される。Ｉ”
）／ＡおよびＡ／ｒ）変換回路は、制御論哩回路１６に
よって制御され、この回路１６は、従来の校正メモリ１
７に接続された従来の商業的に利用可能なマイクロブロ
セツ＋ｊ−１５に向けられている。Ｄ／Δ変換回路１０
は、精密な電圧基準回路１８からの基準電ｈ−または電
位を用いる。 Ｄ／Ａ変換回路１０は、梯子形の抵抗回路網１３を備え
たＤ／Ａ増幅器１１を含んでいる。この梯子形の抵抗回
路ｔｌＡ１３は、複数の梯子形抵抗から構成されてΔ５
す、これは、好ましい実施例においては７個であり、参
照番＠１９ないし２５によって連続的に指定されている
。抵抗の各々は、先行づる抵抗のイ８数の抵抗艙を有し
てＪ３す、各抵抗を２進値で重みづけ覆る。梯子形の１
１（抗日路網１３はその一端において、Ｄ／△増幅器１
１の負また（を反転入力に接続されている。 回路網にお【プる梯子形抵抗の各々の仙／ｊの端部（ま
、１対のディジタル制御された梯子形スイッチに接続さ
れ、これらのスイッチは各々、参照番号２６ないし３７
によって個々に指定（キ４’ｔ　Ｃいる。 梯子形の抵抗２５は基準回路１８のＩＩ電月に接続され
てＤ／△増幅器１１の反転入力にお１Ｊる電位に永続的
なオフセットを提供する。梯子）１〉スイッチの各々の
対の奇数番号２７，２９，３１．３３゜３５および３７
は負電１’＋基準回路１８に接続され、一方で偶数番号
のスイッチ２６．２Ｂ、３０，３２．３４および３６は
参照番号８で示されたアナログ共通アース電位に接続さ
れる。Ｄ／Ａ増幅器１１を横切って配置されているのは
Ｄ／Δ利１に１設定抵抗３８である。 １〕／Ａ増幅器１１の出力は△／Ｉ′）変換回路１２へ
接続され、かつ特にΔ／Ｄ増幅器４０への作動的な接続
を有している。Δ／Ｕ′）コンパレータ／増幅器４−０
は、出力ノード４５に接続された△／Ｄ利得設定抵抗４
４によってブリッジ結合される。 Ａ／Ｄ利得設定抵抗４４は△／ｌ）人力抵抗４２の一端
へ接続され、この抵抗／１２は、その他端に４３いてＤ
／Ａ増幅器１１へ接続され、かつ上記−９ニ；において
オー１−ゼロ（Ａ７）記伯］ンデンリ４６へ接続される
。ＡＺ記記憶コンデクリ４６沫ざらにＡ／Ｄコンパレー
タ／増幅器４ｏの負入力へ接続される。 Ａ／Ｄコンパレータ／増幅器４ｏの負入力および△／Ｄ
コンパレータ／増幅器４０の出力はさらに、ディジタル
的に制御されたＡＺスイッチ４７によってブリッジ接続
され、このスイッチ４７は増幅器制御スイッチとして説
明される一群のスイッチのうちの１つである。ストア１
１にはストア２スイツチ４８はＡ／Ｄコンパレータ／増
幅器４０の出力と△／Ｄ利得設定抵抗４４との間に配置
される。ディジタル的に制御された゛比較″スイッチ５
０は、ストア１またはストア２スイツチ４８とＡ／Ｄ利
得設定抵抗４４との接合部に接続され、かつその導通状
態においてその接合部をアナログ共通アース電位８へ接
続する。 △／Ｄコンパレータ／増幅器４０の正入力はディジタル
的に制御された’ＡＺ”スイッチ４９へ接続される。Ａ
／Ｄコンパレータ／増幅器４０の正の入力と出力とをブ
リッジ接続しているのは、２対のディジタル的に制御さ
れたスイッチ、すなわち“ストア１”スイッチ５２およ
び“°ストア３″スイッチ５４と、これに並列に配置さ
れた“ストア２″スイツチ５３および“ストア４″スイ
ツチ５５である。ストア１スイツチ５２とストア３スイ
ツチ５４との間に接続されているのは゛Ａ記憶″コンデ
ンサ５８であり、これはアナログ共通アース電４Ｄ８へ
接続されている。ストア１スイツチ５３とストア４スイ
ツチ５５との間で“Ｂ記憶″コンデンサ６０に接続され
、このコンデン！＋６０はさらにアナログアース電位８
へ接続されている。 導＠６４を介する主アナログ入力は、サンプルおよびホ
ールド回路９に接続され、さらにディジタル的に制御さ
れた゛入力″スイッチ６２を介してＡ／Ｄコンパレータ
／増幅器４０の正の入力へ接続される。 ブートストラップ（ＢＳ）電源１４は、Δ／Ｄ変換回路
１２へ接続され、ざらに゛’ＢＳフォロア″増幅器６６
を含み、この増幅器６６は、ＢＳフォロア抵抗６８によ
ってその負入力および出力を横切ってブリッジ接続され
ている。ＢＳフォロア増幅器の負入力は、ＢＳ入力制限
抵抗７０と、１対の反対方向に制限するツェナーダイオ
ード７２および７３とによってＡ／Ｄ増幅器４０の出力
へ接続される。ｌＢＳフォロア増幅器６６のｉｌ−の入
力は、△／［）コンパレータ／増幅器４０の正の入力と
、。 入力スイッチ６２と、ストア３スイツチ５４と、ストア
４スイツヂ５５と、オート１０スイツヂ４９とに接続さ
れている。 ＢＳフォロア増幅器６６の出力（，１，２つの電源設定
ツェナーダイオード７６および７８の間に接続され、こ
れらのツェナーダイオードに１それらの反対方向の端部
において各々＋おＪ：び−のバイアス抵抗８０および８
２へ接続されている。バイアス設定抵抗８０および８２
の端部は各１（正および角の電源電位へ接続されている
。電源設定ツェナーダイオード７６および７８と、＋お
Ｊ：び−のバイアス抵抗８０および８２との間の接合部
は各々゛電源フォロア″トランジスタ８４おＪ：び８６
の各々のベースへ接続されている。電源〕Ａロア８４お
よび８６は、＋および−の電源電位の間に配置されてい
る。電源フォロアトランジスタ８４おＪζび８６の間に
配置されているのはコンデンサ８７である。導線８８お
よび９０の近くの電源フォロア１〜ランジスタはΔ／Ｄ
コンパレータ／増幅器４０の電源として接続される。 次に、精密電圧基準回路１８を参照すると、子こには正
の温度係数のツェナーダイオード９２が、トランジスタ
９４の設定可能な反対の温度係数のエミッタベース接合
とともに示されている。このトランジスタとツェナーダ
イオードとは、一般に基準増幅器として指定される単一
の等渇パッケージに収納される。基準増幅器９０はそこ
に接続されたコレクタ抵抗９６を有している。ツェナー
電流／電源抵抗１００はノード１１８からツェナーノー
ド９０のカソードへ接続され、かつ第２のツェナー電流
／電源抵抗９８はノード１１２とツェナー９２のカソー
ドとの間に接続されている。 トランジスタ０４のコレクタおよびベースは、コンデン
サ１０１によってブリッジ接続され、かつトランジスタ
９４のベースはさらに抵抗１０２へ接続されている。抵
抗１０２は、ノード１０３によって、抵抗１０４および
１０５から偶成される抵抗回路網へ接続されている。抵
抗１０４は抵抗１０２をアナログ共通アース電位８およ
び増幅器１０６へ接続し、さらに抵抗１０５は、抵抗１
０２をノード１０７へ接続し、このノード１０７は、ダ
イオード９２と、第２のエミッタ抵抗９８の、］ユミツ
タに対して反対側にある端部とに接続する。 演算増幅器１０６は、アース電位８へ接続されたその正
の入力と、基準増幅器９０おＪ：びコレクタ抵抗９６の
間に接続されたその負の入力とを有している。演算増幅
器１０６の出力はダイオード１０８へ接続される。ダイ
オード１０８１よ次に、抵抗１１０によって負の電圧基
準出力ノード１１２に対して調製された負の電圧源であ
る。この負の出力ノード１１２はさらに、ツＩブー電流
源抵抗９８およびノード１０７に接続される。 負の出力ノード１１２はさらに、抵抗１１４へ接続され
、この抵抗１１４は次に演ｔｔｌ　ＩＮ幅器１１６の負
の入力へ接続される。演算増幅ｆｌｌｌｌ１６の正の入
力はアース電位８へ接続され、かつその出力は正電圧Ｍ
早出力ノード１１８へ接続される。 出力ノード１１８はさらに、利得設定抵抗１２０によっ
て演算増幅器１１６の負の入力へ接続される。 精密電圧基準回路１８の外部に接する負の出力ノード１
１２は、導線１２２によってスイッチ３５および３７へ
接続され、導線１２４によってスイッチ３１および３３
へ接続され、導線１２６によってスイッチ２９へ接続さ
れ、さらに導線１２８によってスイッチ２７へ接続され
る。正の出力ノード１１８は、梯子形の抵抗２５によっ
てＤ／Ａ変換回路１０における梯子形抵抗回路網１３へ
接続される。 動作の初期の段階は校正段階を含んでおり、これはシス
テムの残りの動作が理解された後に、叩解がより容易と
なるので、後で説明する。 動作の第２段階はオートゼロ段階であり、この期間中に
、システムは静止状態にあり、すべての電圧レベルは固
定され、かつ増幅器または抵抗回路網のいずれにおいて
もどのようなレベルの変動も生じない。オートゼロ期間
中に、オートゼ［］ススイッチ７および４９がオン状態
に切換えられる。 オー１−ゼロスイッチ４９は、Ａ／ｒ）−１ンバレ一タ
／増幅器４０の正の入力をアナログ共通アース電位８へ
接続し、かつオートゼロスイッチ４７はその出力を△／
Ｚ記憶コンデンサ４６に近い負の入力へ接続する。Ｄ／
Ａ増幅器１１、梯子形の抵抗回路１ＩＡ１３およびＡ／
Ｄ増幅器／コンパレータ４０からのすべてのオフセット
は、オートゼロ記憶コンデンサ４６−ヒヘ与えられる。 へ１０変挽回路１２にお【：」る他のすべてのスイッチ
はオフ状態にある。Ｄ／Ａ増幅器／コンパレータ１１出
力は、スイ・ソチ２７．−２８．３０，３２．３４およ
び３６をオン状態に切換えることによってＯにセットさ
れる。スイッチ２６．’２９，３１．３３．３５および
３７はオフ状態に切換えられる。 マイクロプロセッサ１５が比較段階を開始する命令を与
えるときに、アナログ−ディジタル変換の第１の動作段
階が開始する。比較段階の期間中に、サンプルおよびホ
ールド回路９に存在するアブログ入力は、オン状態に切
換えられている入力スイッチ６２を介して△／Ｄコンパ
１ノータ／増幅器４０の正の入力へ与えられる。ざらに
、比◆☆スイッチ５０がオン状態に切換えられる。 入力信号が与えられるときに、Ｄ／Ａ増幅器１１の出力
は、未だにアナログ共通アース電位８の出力であり、か
つアナログ入力は、Ａ　、／　ｌ）コンノ（レータ／増
幅器４０の出力を、アナログ入力の極性に従って１つの
端部または他の端部へ与える。 この発明は、極性を感知する必要なく、負から正の極性
の全範囲に対して作動し得るということに注目すべきで
ある。 マイクロプロセッサ１５からの１−リガの後に、制卿論
理回路１６は、ディジタルスイッチ２６ないし３７の開
閉を開始して、梯子形の抵抗１９ないし２４を、Ｄ、／
△増幅器１１の入力と、負の出力ノード１１２または共
通アース電位８との間へ選択的に接続する。 梯子形のスイッチ２６ないし３７の選択的なオン状態へ
の切換は、Ｉ）／Ａ増幅器１１の出力に、負のフルスケ
ールから正のフルスケールまで段階的な増加を開始させ
る。各々のスデップにおいて、その］ンバレータモード
において動作り−るＡ１０］ンバレータ／増！＠４０の
出力は極１１について検査される。もしも極性が正であ
れば、特定の梯子形のスイッチがオン状態に保持されか
つその後次のスイッチが次の抵抗接続に対して起動され
る。 もしも極性が負であれば、特定のスイッチがオフ状態に
切換えられ、かつこの対の他方のスイッチはオン状態に
切換えられてその抵抗をアナログ共通アース電位８へ接
続する。 すべての場合に、入力の双方の極性に対して、電流は梯
子形のスイッチを介して常に同一方向へ流れる。これは
、従来の双方向性のスイッチが、異なる方向に流れる電
流に対する１ｔ（１八６＋７の十分な）Ｕいを示して、
このためこの発明を具体化するタイプの高精度の装置に
著しい誤差を生じさせるということが発見されたからで
ある。 梯子形の抵抗回路網１３における抵抗の各々が試される
につれて、制御論理回路１６は、梯子形の抵抗のどれが
負の出力ノード１１２へ接続されたままかを記憶する。 梯子形抵抗は２進値で重み付（′Ｊされているので、上
述のプロセスの期間中に選択された抵抗の各々は、△／
Ｄコンパレータ／増幅器４０の正の入力におけるアナロ
グ入力の最も近いディジタル等価値を表わしている。Ａ
／Ｄコンパレータ／増幅器４０の出力は、したがってつ
ぎの完全な数字以下であり、かつ゛剰余″と定義される
。この＠様において、第１の数字が決定されてかつそれ
を表わす入力信号の部分がＡ／ＤＩンパレータ／増幅器
４０への正の入力から減算される。 △１０コンパレータ／増幅器４０から出力された剰余を
記憶するために、比較スイッチ５０はオフ状態に切換え
られかつストア１またはストア２スイツチ１１８は１オ
ン状態に切換えられる。入力スイッチ６２はオン状態の
ままにされ、かつストア１スイツチ５２はオン状態に切
換えられてＡ／Ｄコンパレータ／増幅器４０の出力を△
記憶コンデンサ５８へ接続する。 この次の段階の期間中に、△１０コンパレータ／ＩＭ幅
器４０はもはやコンパレータと１）では用いられず、か
つ代わりに増幅器として用いられる。 増幅器モードにおいて、ＡＩＤコンパ１ノータ／増幅器
４０の正の入力への入力は、所定の因数だＧｆ重枠され
る。好ましい実施例において、剰余がそれによって乗算
される所定の因数は１Ｇである。 増幅された出力はその後、へ記憶コンデンサを充電し、
かつ遅延時間が与えられて、△記憶コンデンサ５８を充
電した後にＡ／Ｄコンパ１ノータ／増幅器４０を安定さ
せる。その後ストア１スイツチ５２はオフ状態に切換え
られる。＠後に、入力スイッチ６２１よまたオフ状態に
切換えられてこの増幅器すなわち剰余記憶段階を完了り
る。 次の段階において、Ａ／Ｄコンパ１ノータ／増幅器４０
はその後、そのコンパレータモードに再度切換えられる
。比較スイッチ５０はオン状態に切換λられ、かつスト
ア１またはストア２スイツチ４８はオフ状態に切換えら
れる。ストア１スイツチ５４をオフ状態に切換えながら
、比較段階サイクルが可変開始される。Ａ記憶コンデン
サ５８に蓄積されＴ：電何は次に、△／Ｄコンパ１ノー
タ／増幅器４０の正入力に対する入力として本来の７１
ナログ信号を取餅える。前の通りに、梯子形のスイッチ
は制御論理回路１６によって間かれかつ閉じられ、そし
てＡ　、／　Ｉ）増幅器／コンパレータ４０１ｊその］
ンバレータモードにおいてその出力の極性に関してモニ
タされる。も１ノも特定の梯子形スイッチが出力の極性
を負にづると、イの特定のスイッチは負の出力ノード１
１２への接続から取除かれる。６つの梯子形スイッチの
各々が試された後に、精密電圧基準回路１８へ接続され
たまま留まっているこれらの抵抗は、前の比較段階から
の剰余の所定の倍数であるアナログＮｌｆのディジタル
等価値を表わしている。剰余の最上位ビットが決定され
るのはこの＠様においてである。 回路はその後、Ａ／Ｄコンパレータ／増幅器４０が増幅
器モードに変わるように切換えられる。 比較スイッチ５０はオフ状態に切換えられかつストア１
またはストア２スイツチ４８はオン状態に切換えられる
。ストア３スイツブ５４はオン状態のまま残され、かつ
Ｄ／△増幅器からの入力および△記憶コンデンサ５８か
らの電位はＡ／Ｄコンパレータ／増幅器４０の正の入力
に与えられる。 Ｄ／Ａ増幅器の出力と、△記憶コンデンサ５８からの電
荷どの差は、所定の因数だけ乗算されてかつ出力ノード
４５に現われる。 この段階の間に、出力ノード４５における電位は、スト
ア２スイツチ５３を介してＢ記憶コンデンリ゛６０に与
えられる。Ａ／Ｄコンパレータ／増幅器／ＩＯを安定さ
せるための十分な遅延時間の後に、ストア２スイツチ５
３は開かれかつＢ　ｇ［ｌ！ｉｌ！　コンデンサ６０に
かかる電荷は、Ｄ／Ａ出力と△記憶コンデンサ５８上に
既に存在する電荷との間の差を乗算した所定の回数を表
わしている。しかしながら、今回は、最後の比較段階中
に１呼出された梯子形のピッ１−を表ねずディジタル情
報が、第１の比較段階中にそねらが呼出されたときに同
一のビットによって表わされた値の１／１６に等しい。 次に、比較段階および増幅段階がＩ！ｉ！返さね、比較
段階は３回繰返されかつ増幅段階は２回繰返される。 比較および増＠段階がｌｌ返される度に、ＡおよびＢ記
憶コンデンサ５８および６０の役割はそれぞれ交替させ
られる。 各々の比較モード期間中に、最後の１つまたは２つの梯
子形スイッチがテストされるときに、Ａ／Ｄ増幅器、／
コンパレータ４０へ接続されたコンパレータモードが、
設定されずかつその出力極付を制御論理回路１６によっ
て不正確に解読させることは不可能である。この状況は
、梯子形のスイッチを不正確に選択させかつアナログ入
力を表ゎ７１最後のディジタル表示を誤ったものにさせ
る。 ］ンバレータの誤差が最も現われやすいポイント　−は
、基準点すなわち、１０１１１１から１１００００のよ
うな梯子形スイッチパターンの大ぎな変化が存在する値
に入力電圧レベルが非常に近いポイントである。 初期の剰余再循環システムにおいて、もしも梯子形スイ
ッチが不正確に選択されてその対応Ｊるアナログレベル
が与えられた入りよりもわずかに人込いならば、最終的
なディジタル結果は、その差によって誤差を生じ、かつ
ほとんどの場合に、△／Ｄ変換器は基準点付近のいくつ
かの誤った値またはコードを有するであろう。 一般に、梯子形スイッチパターンの大きな変化をもたら
す２つの接近した間隔で配置された読取値の間で基準点
は最も著しい。従来、梯子形スインｆまたは抵抗のどの
不一致も、その線形性曲線に大きな不連続を引起こした
。たとえば、等しく間隔が聞１−１られた入力電圧の増
大にり・１１ノで、連続的なディジタル読取値は、以下
のとおりである。 望ましい値　現実の値 ０９９９５　０９９９５ ０９９９６　０９９９６ Ｑ　９９９７　０９９９７ ０９９９８　０９９９７（不連続） ０９９９９　０９９９７（不連続） １００００　１００００ １０００１　１０００１ １０００２　１０００２ この発明において、回路の位相幾何学に組込まれた自己
訂正構成のために、基準点誤差が取除かれる。好ましい
実施例において、梯子形の抵抗１９ないし２４の等１ｉ
Ｉｌｉ値は、１６から１まで重み付けされる。負の１６
の重みを有し負のくまたはオフセット）値から２進数字
を開始でる梯子形の抵抗２５もまた存在する。これは、
スイッチ２６をＡンにすることがＤ／Ａ増幅器１１がら
の０出カをもたらずということを意味する。６つのスイ
ッチによって、各々の再循環のスイッチパターンは２つ
ずつ重なり合う。したがって、もしも剰余の再循環の１
つの期間中に誤差が生じると、誤差は剰余に加えられ、
かつ取消されあるい（ま減粋されてなくなるように次の
再循環におけるスイッチングパターンに影響を及ぼす。 すべての段階が完了された後に、制御論理回路１６にお
けるレジスタは、λカロイに与えられたアナログ信号の
２進表示を有している。この２進データはその後、後述
されるインターフェイスバス上に１但に６ビツトずつ直
列にシフトアウトされ、このバスはマイクロプロセッサ
１１ｊへ接続されている。マイクロプロセッサ１５はそ
の後、データを再編成し、さらに、梯子形の抵１ｉＬ回
路網１３、Δ／Ｄ変挽回路１２における種々のスイッチ
、および精密電圧基準回路１８からの重重による誤差を
訂正づるために適当な訂正因子を挿入する。 制御論理回路１６からバスインター７丁イス７０を介し
てデータが伝送される一方で、Δ／１〕変換回路１２は
、そのオートゼロ段階に（１りいて後ろに配置される。 ＢＳ電源１４は、Ａ／Ｄコンパレータ／増幅器４０への
入力を）Ｂ跡する電源を発生づることにＪ：つてＡ／Ｄ
増幅器／コンパレータ／１０の↑１１能を高める。比較
モードにおいてそれが用いられるときに、それは△／Ｄ
］ンパレータ／増幅器／ＩＯの出力の逸脱を制限するの
に役立つ。 Ａ／Ｄコンパレータ／増幅器４０がオートゼロ段階また
は増幅器段階にあるときに、ブートストラップフォロア
増幅器６６はフォロアと１．／で接続される。ＢＳフォ
ロア増幅器６６の出力は、その正の入力において電圧を
追跡４る。、ＢＳフォロア増幅器６６の正の入力は、Δ
／ＤＴＩンパ１ノータ／増幅器４０の正の入力へ接続さ
れる。１３８フＡロア増幅器６６の出力は、２つのツェ
ナーダイオードア６および７８の接続部に接続される。 これらの２つのツェナーダイオード７６および７８は、
各々正および負の電源供給フォロアトランジスタ８４お
よび８６の動作点を設定する。１〜ランジスタ８４およ
び８６は、導線８８および９０を介してＡ／Ｄ−１ンパ
レ〜り／増幅器４０ヘブートストラップ電源を供給する
ように設定される。したがって、ブートストラップ電源
１４は、Ａ／Ｉ）増幅器／コンパレータ４０の入力を追
跡づるとぎにブートストラップする電源を提供し、この
ため電源は、コモンモード入力信号に決して出会わない
。 このことは、Ａ／Ｄコンパレータ／増幅器４０に対して
可能であると従来信じられていたよりらより低い等級の
増幅器を使用でることを可能に覆る。 △／Ｄコンパレータ／増幅器／ＩＯがコンパレータモー
ドにおいで使用されるときに、その出力は、入ノフ信号
に依存するいずれかの極性で極大値を与えるように駆動
される。これが発生するときに、増幅器における出力装
置は、飽和状態になり、回路が増幅器に切換えられると
きに線形増幅器として機能するように時間内に回復しな
い。それゆえに、ブー１−ス］・ラップ電源１４は、電
源電圧を制限づることができ、したがってＡ／Ｄコンパ
１ノータ、／増幅器４０の出力の逸脱を制限して、比較
段階中に過負荷がかけられた後により素〒く回復づるよ
うに構成要素を含む。これは、抵抗７０と、背中合わせ
に接続された２つのツェナーダイ−オード７２および７
３とによって実行され、これらは、ＢＳ増幅器６６の負
入力と、／／Ｄ−１ンパレ一タ／増幅器４０の出力との
間に接続される。 △／Ｄコンパレータ／増幅器４０の出力が所定のレベル
を越えるとぎに、ツェナーグー＋’Ａ−ド（１１ブレー
クオーバしてブートストクツ１フ４日ア増幅器６６のｆ
ｌｉｔ様を７オロアモードから演輝モードさと変換し、
この結果それは反転増幅器どなる。 反転増幅器として、ブートストラップ１１１幅器６６は
、その電源を制限することによって△、／　ｌ）コンパ
レータ／増幅器４０の出力を制限する。△／Ｄ増幅器／
コンパレータ４０の出力１ノベルのこの制限は、増幅器
が、増幅段階中にイのｖ１作の線形モードへ非常に素早
く復帰することを可能とする。 ＷＪ密基卑電圧回路１８は、優れた長期間の安定性と、
小さな温度係数とを有し、製造時の手動による調整を必
要とせずに所望の出力電圧に設定可能イ【正および負の
基準電圧源を提供する。 基準増幅器９０およびコレクタ抵抗９６は、トランジス
タ９４のＴミッタベース電圧の温度係数がツェナーダイ
オード９２の温度係数に正確に等しくなるようにトラン
ジスタ９４を介する電流を設定するように選択される。 ツェナーダイオード９２の正味の温度係数および１〜ラ
ンジスタ９４のベー電圧ミツタ電汁は、ノード１０３お
よび１０７の間の電圧に対して０である。 基準増幅器９０は必要とされる電圧を提供して、演韓増
幅器１０６を適正にバイアスし、ノード１０３と１０７
との間の安定な電圧をアナログ共通アース電位８と負の
出力ノード１１２どの間の所望の電圧レベルにする。演
算増幅器１０６は、負の出力ノード１１２において負の
電圧１ノベルを制御する能動的素子である。抵抗１０　
’Ｉ　Ａ３　、及び１０５から形成された抵抗回路網は
また、アーＪ−ログ共通アース電位８と負の出力ノード
１１２との間の所望の出力電圧を設定する。ダイオード
１０８と抵抗１１０とは、負の出力ノード１１２におけ
る出力が常に負であることを保証する。 正の出力ノード１１８において正の精密基準電圧を出力
する精密基準電圧回路１８の部分は、演算増幅器１１６
と、２つの利得設定抵抗１１４および１２０とによって
構成される。この回路は、所望の正の出力を与え、かつ
それは、Ｍ準増幅器９０に対して要求された、抵抗９６
を介する０１度係数電流を設定するための安定した電源
である。 正および負の出力電圧は、基準ツェナーダイオード９２
に対する、抵抗９８および１００を介する所望の電流を
設定するために必要とされる正確な電圧レベルを与える
。 事実上、基ｔｌＩ−増幅器９０は演算増幅器の一部分と
考えることができる。基準増幅器トランジスタ９４のベ
ースと抵抗１０２とは、非反転入ツノであり、かつ基準
増幅器トランジスタ９４のエミッタは反転入力である。 ダイオード１０８と抵抗１１０とは増幅器１０６ととも
に演算増幅器の出力部分を形成する。 本質的に、負の出力ノード１１２におｔＪる出力電圧は
、ツェナーダイオード９２にかかる電圧に演算増幅器の
オフセット電圧を加えた電圧だＩプノード１０３におけ
るよりも負である。効率的な演算増幅器は、コレクタ抵
抗９６の値を選択することによって設定される調整可能
な温度係数を有すル入力オフセッ１〜電圧を存するであ
ろう。ツェナーダイオード９２は正の温度係数を有し、
さらに、等価的な演算増幅器は調整可能な負の湿度係数
を有するであろう。このように、基準増幅器９ｏのテス
ト期間中にお１プる］レクタ抵抗９６の適正な選択によ
って、トランジスタ９４０ベースと負の出力ノード１１
２との間の電圧は、温度と時間に依存しない安定した電
圧となるであるう。 アナログ共通アース電位８に関りる、ず１の出力ノード
１１２における電圧は、ツェナーダイオード９２にかか
る電圧に基準トランジスタ９４のベースエミッタ接合に
かかる電圧を加えた電圧より−も大きなどのようなレベ
ルにも調整され１４する。抵抗１０４と１０５とは、１
つの精密ト１１路網にあるため、分割は非常に安定して
行なわわ得る。 正の出力ノード１１８における正のＬ１準電圧は、負の
利得を用いる反転増幅器によっτｎ１ずる。 利得は、１つの回路網にありかつ非常に安定して形成さ
れ得る２つの抵抗１１４および１２０の比率によって設
定される。電圧オフセラｉ・および電圧温度係数は成る
誤差を生じさすが、しかしながらこの（△／１〕）応用
については誤差１、Ｌ無視することができる。 実際の製造に関しては、精密電圧基型回路１９はいくつ
かの理由で非常に独特であるということが発見された。 第１に、回路の出ツノ電Ｉ■は、基準増幅器９０のテス
ト１ｆｌｆ１１１中に２つの抵抗１０４および１０５か
らなる抵抗回路網をレーザ１〜リミングすることによっ
て非常に正確に設定され得る。 構成要素の集合は、手動的に抵抗を選択しまたは制御を
調整づる必要なくより大きなシステム内に設置され得る
。第２に、回路は、装置が最初にテストされた環境と同
じ電気的環境に基準増幅器９０を配置する。抵抗１０２
は、ベース側から見た抵抗値をデスト環境における抵抗
値と同じものに見えるＪ：うにする。抵抗９８およびｉ
　ｏ　ｏ　ｔ；ｔ、基準ツェナーダイオード９２に対す
るツＪナー電流に対づる電源抵抗値を、デスト環境にお
ける抵抗値と同じものにし、さらに第３に、完全な回路
は、わずか７つの構成要素のみを用いて構成され得る。 次に第２図を参照すると、そこには、１ＩＩＪ御論理回
路１６どじて指定されたブロックの内容が示されている
。 前置計数装置３０２は、△／Ｄ変換器を含む装置（図示
せず）からの設定周波数入力信号を受取る。信号は、１
窃１数器３０４１弓与えられる。主バ１数器３０４は、
ウオッチドックタイマ３０６に接続される。 主１数器３０４はさらに、タイミングｔＩＩＪｇ１１回
路３１４に接続され、このタイミング制御回路３１４は
、先入れ先出しくＦＩＦＯ）レジスタ３１２へ〈後述さ
れるタイミング図に従う）信号を与え、このレジスタ３
１２は、信号を３状態バツフア３１０へ進める。゛アン
ド／オア選択″論即回路３１６がタイミング制御回路３
１４へ接続されている。特に指定されていない場合に（
ま、これらはすべて、周知の形状で構成された従来の偶
成要素であり、または説明から当業者とって明白である
。 タイミング制御回路３１４はさらに、リンプルおよびホ
ールド回路９（第１図に示されている）へ接続された出
力導線３１８．３２（’）、３２２および３２４を有し
ている。 主君１数器３０４はさらに、ウオッチドックタイマ３０
６へ接続されており、このタイマ３０６は、マイクロプ
ロセッサ１５がシステムを周ＩＩＩ的に検査づることを
確実にするように検査するＩこめに用いられ、もしもそ
のようにしなければ、マイクロプロセッサプログラムカ
ウンタがその位ｎを消失したことが推定され、かつマイ
クロプロセッサ１５をリセッ１〜してソフトウェアとΔ
／Ｄステータスとを知られた状態に初期設定する。 ウオッチドックタイマ３０６は、（−Ｆ述のようにマイ
クロプロセッサ１５をリセットするための）リセットゲ
ート回路３２５と、バスインター７エイス７０への導線
３２６とに接続されている。バスインターフェイス７０
は、ＩＪ線３２８によってウオッチドックタイマ３０６
へ接続される。バスインターフェイス７０はさらに、導
線３３０によってトリガ制御回路３０８へ接続され、さ
らに導ＫＡ　３３２　、３３４　、３３６　、３３８　
、３４０　＃；　、及び３４２によって３状態バツフア
３１０がら接続される。これらの導線の各々は、個別的
に３状態バツフア３１０からアンド／オア選択論理回路
３１６へ接続される。１１３／Ｉ／Ｉは、タイミング制
御回路３１４をバスインターフェイス７ｏへ接続し、か
つ導線３４６はタイミング制御回路３１４を出力ノード
４５へ接続する。 アンド／オア選択論理回路３１６は、導線３４Ｂ　、　
３５０　、３５２　、３５４　、３５６および３５８に
よって、各々梯子形のスイッチ２６．２８゜３０．３２
．３４および３６（第１図に示されている）へ接続され
る。アンド／オア選択論理回路３１６はさらに、導線３
６０によって比較スイッチ５０に接続され、かつ導線３
６２によってオートピロスイッチ４７および４９に接続
される。アンド／オア選択論理回路３１６はさらに、導
線３６＝１．３６５，３６６．３７０および３７２に：
よって、各々増幅器制御スイッチ５２．４Ｂ、５３゜５
４および５５へ接続される。導１１３６８は入力゛スイ
ッチ６２へ接続される。 アナログ−ディジタル変換器の全体の動作を理解づるた
めに、第３図、第４図および第５図の７０−ヂャートを
順次参照し、同時に第６図および第７図の波形図を参照
することが必要である。 最初に、△／Ｄ変換器は待機状態にあり、ここでは、導
線３１８および３２０上の出力信号はオン状態にあり、
導線３２２および３２４．１−の信号はオフ状態にあり
、かつオー１〜ゼ「１モードが実行される。オートゼロ
モードにおいて、梯子形スイッチ２６に対する導線３４
８の上と、オートげロスイ′ツチ４７および４９に対す
る導線３６２の上とには信号が存在し、かつ他の一梯子
形スイッチに対する導線３５０，３５２，３５４，３５
６および３５Ｂの上と、比較スイッチ５０に対する導線
３６０の上と、増幅器制御スイッチに対する導線３６４
．３６６．３６８．３７０および３７２の上とには信号
が存在しない。 判断ブロック４０２によって示されるようにトリガ入力
がりえられた後に、轡１１３２０上の出力はブロック４
０４に示すようにオフ状態に切換えられる。次に、タイ
ミング制御回路３１４によって導線３１８上のｔ信号が
オフ状態に切換えられかつ導線３２２上の信号がオン状
態に切換えられる前に、遅延ブロック４０６によって示
されるように所定の期間が経過でる。導線３’１８，３
２０゜３２２および３２４上に与えられる種々の波形を
描くタイミング図である第６図を参照すると、ボインｌ
−５０２，５０４および５０６にお（Ｊる波形の変化が
示されている。 ブロック４１０によって示された所定の遅延１１１間の
後に、オートゼロモードはブロック４１２にＪ：って示
される。ようにオフ状態に切換えられる。 含まれる波形は、第７図のポイント５２２および５０８
において示されている。参照覆る場合に、ポイント５０
８および５１０は第６図および第７図において同一であ
る′ということに注患寸べきである。 次に、ポイント５０８と５１０どの間で入力スイッチ６
２が閉された状態に留まるときにブロック４１４によっ
て示されるように入力モードはオン状態に切換えられる
。入力モードがオン状態に切換えもれる一方で、ブロッ
ク４１６によって示される数字選択プロセス（これにＪ
：つ−Ｃ数字を格成するビットが選択される）が実行さ
れる。これは、第５図に示されるサブルーチンでありか
つ後でより詳細に議論されるであろう。 数字選択プロセスが完了するときに、入力モードは、ブ
ロック４１８によっておよび第６図おＪ：び第７図のポ
イント５１０において示されるＪ：うにオフ状態に切換
えられる。 次に、△コンデンサモードは、第７図のポイント５２８
においてスイッチ５４をオン状態に切換えることによっ
て始動される。 Ａコンデンサスイッチがオン状態にされた後に、１対の
同時処理が行なわれる。第１のプロセスは、ブロック４
３８の繰返される数字選択プロセスであり、これは第５
図に示される）Ｊ−ブルーチンである。サンプルおよび
ホールド回路９に関する第２のプロセスは、ブロック４
２２によって示されるように所定の遅延時間を伴なって
開始し、ぞの後で３２２上の信号はブロック４２４によ
って示されるようにそいで第６図のポイント５１２にお
いて示されるようにオフ状態に切換えられる。ブロック
４２６において他の所定の遅延が生じ、その後轡ＷＡ　
３２４　、Ｌの信号は第６図のポインｌ−５１４におい
て示されるようにブロック４２８においてオン状態に切
換えられる。この信号は、ブロック／１３０にＪ：って
示されるように所定の期間オン状態に留まり、かつその
後ブロック４３２およびポインｈ　５１６においてオフ
状態に切換えられる。 さらにブロック４３４によって示される遅延時間のｌｌ
ｔに、導線３１８および３２０」−の１４号は、ブロッ
ク４３６と、その後すぐに発生ずるポイン１−５１８お
よび５２０とによって示される。１：うにオン状態に切
換えられる。 信号は同時にオン状態およびオフ状態には切換えられな
いが、むしろ一般的には、一方の信号が開始する前に他
方の信号が終了するＪ：うに交互に切換えられるという
ことが第６図および第７図の破線から知られるべきであ
る。この゛１８続＋１ｔｇに切断″は、過渡状態を含む
誤差を取除くことによってシステムの精度に貢献でる。 ブロック４３６が生じる時間によって、４３８の数字選
択プロセスは完了され、かつプ「１グラムはブロック４
４０へ進み、ここでは、スイッチ５４をポイント５３２
においてオフ状態に切換えながら、△コンデンサスイッ
チがオフ状態に切換えられる。次に、Ｂコンデンサモー
ドが、ブロック４４２およびポイン１〜５３６によって
示されるように始動される。 次に、数字選択プロ＋３スは、ブ［１ツク４４４によっ
て示されるように残っている剰余に対して繰返される。 ブロック４４４における数字選択プ１コセスの完了後に
、Ｂコンデンサスイッチはブロック４４６によって示さ
れるようにオフ状態に切換えられ、かつＡコンデンサス
イッチは、ブロック４４８によって示されるようにオフ
状態に切換えられ、その後、数字選択プロセスは、ブロ
ック４５０によって承されるように残っている剰余に対
して繰返される。 ビット選択プロレスの完了後に、△コンデンサスイッチ
は、プ［ｆツク４５２にＪ：って示されるようにオフ状
態に切換えられ、かつＢコンアンサスイッチはブロック
４５４によって示されるようにオン状態に切換えられる
。次に、数字選択プロセスは、ブロック４５６によって
示されるように反復され、その後、Ｂコンデンサスイッ
チはブロック４５８によって示されるようにオフ状態に
切換えられる。 ］ンデンサ充電プロセスの期間中に、剰余値は記憶され
る。剰余値の記憶は、波形のポイント５２４から５２６
．５３３から５３４．５３８から５４０、および５４６
から５４８の間で４回発生覆る。 このポイン１〜において、オートゼロはブロック４６０
およびポイント５５８によって示されるよう１，１：　
′Ａオフ状態切換えられる。 数字選択プロセスは付加的な数字に対して反復され続け
るが、しかしながら、好ましい実施例におけるこのポイ
ントにおいて、オートゼロは、ブロック４６０およびポ
イント５５８にＪ：って示されるようにオン状態に切換
えられる。 次に、“データレディ”信号は、ブロック４６２におい
て示されるようにマイクロブ［１ｔ？ツサ１５へ送られ
る。“データレディ”信号がτ１１断ブロック４６４に
よって示されるように受１■られたときに、制御回路３
１４および論理回路１６は、［ＴＦＯバッファ３１２か
らマイクロブｎ　ｔツリ１５へ５バイトのデータを送信
して４６６で処１！Ｐシかつプログラムは第３図におけ
る判断ブロック４０２へ戻り次のアナログ−ディジタル
変換のためにシステムを再生する。 次に第５図を参照すると、ブロック４７０から開始する
数字選択ブＯセスサブルーチンが示されており、ここで
は、スイッチ２６．２Ｂ、３０゜３２．３４または３６
はオン状態に切換えられ、対応する対のスイッチ２７，
２９．３１，３３゜３５または３７はオフ状態に切換え
られる。ブロック４７２によって示される所定の遅延時
間の後に、第１の梯子形スイッチ２７はブロック４７４
においてオン状態に切換えられる。Ｄ／Ａ増幅器１１の
出力極性がブロック４７８によって判断されるまで、ブ
ロック４７６によって示されるように所定の期間だけス
イッチ２７はオン状態に留まる。もしも極性が変えられ
ていると、スイッチ２７はブロック４８０においてオフ
状態に切換えられ、かつもしも変えられていなければオ
フ状態に留まる。どちらにしても、プログラムは、ブロ
ック４８２によって示されるようにざらに遅延時間を介
して進む。 次に、第２の梯子形スイッチ２９はブロック４８４によ
って示されるようにオン状態に切換えられ、再度、ブロ
ック４８６によって示される所定の遅延時間の後に、判
断ブロック４９０によって示されるように比較が行なわ
れて、△／ｒ）コンパレータ／増幅器４０の出力の極性
の変化があったかどうかが判断される。サブルーチンの
この部分は、極性の変化が起こるまで、梯子形スイッチ
３１．３３．３５および３７の各々に対して繰返される
。もしも、スイッチがオン状態に切換えられたときに極
性の変化が起こると、そのスイッチはオフ状態に切換え
られかつプログラムは持続する。 １つの最終的な遅延時間によって、梯子形のスイッチの
オンまたはオフ状態は、ブロック４９６によって示され
るようにＦＩＦＯバッファ３１２において保持される。 次に、Ａコンデンサまたは８コンデンサは、ブロック４
９９によって示されるようにピットスイッチ状態に従っ
てその最後の値に到達し、かつサブルーチンは、ブロッ
ク４１６゜４３８．４４４．４５０または４５６におい
て主プログラムへと戻る。 ＦＩＦＯにおける状態の記憶は、波形のポイント５２４
，５３０，５３８．５４−６および５５４において好ま
しい実施例のプログラム期間中に５回発生する。 数字選択プロレスにおいて、種々の梯子形スイッチはオ
ン状態に切換えられて、対応する梯子形の抵抗を強制し
て、波形のポイント５０　Ｅ’、から５２４．５２８か
ら５３０．５３６から５３８．５４４から５４６、およ
び５５２から５５４の間の電圧を増幅器１う１へ与える
。 ３状態バツフア３１０およびバスインター−７丁イス７
０は、データをマイクロプロセツリ１５へ転送覆る。デ
ータ転送は、バイト直列ビット並列であり、かつバイト
は、それらが発生する順序（先入れ、先出し）と同じ順
序でマイクロプロセッサ１５へ転送される。好ましい実
施例において、各々のバイトは６ビツ１〜を含み、各々
のピットは梯子形のスイッチの状態を表わしている。 バスインターフェイス７０からマイクロプロセッサ１５
へ転送されたデータは王妃の表に示されるように、次の
ような重みを有している。 バイト１２１２°　２−’　２−’　２−’　２’バイ
ｌ−２２−３２−”　２−’　２”　２’　２−９バイ
ｈ３　２−’　２−’　２−’　２−１０２−”　２”
バイト４　２−＋＋　２−＋２２Ｌ＋ｊ　２．−１４２
−１′　２−１６バイト５　２−’　２−”　２−’り
　２−＋９２−’り　２−ノロマイクロプロセッサ１５
へ転送され！ごデータパターンにおいて論理１であるす
べてのビットに対して、マイクロプロセッサ１５は、上
述の表に示されるＪ：うに、２の重数によって乗算され
、梯子形抵抗１９ないし２５の知られた誤差に対して調
整され、校正メモリ１７に記憶された電圧を加える。 アナログ−ディジタル変換動作は以上のように説明され
たが、しかしながら、システムを初Ｉｌｌ　ｉ！Ｑ定す
るために、マイクロプロセッサ−１５は、△／Ｄアナロ
グ回路を表わす８変数方程式を発見的１Ｃ解くことにＪ
：ってＡ／Ｄ変換器を校正する。ｉ［確な方法（ユ、以
下の分析から当業者にと１）で明白であろう。 定義：Ｖ＋ｎ−入力端子： Ｎ１ないしＮｓ＝”ニブル″または、ピット選択プロセ
スの各々の繰返しにおいて派算された最も近い近似電圧
； Ｒ４ないしＲ４＝各々のピッ１ル選択プロセスの後に記
憶された剰余； Ａ、＝剰余増幅器利１η； 八−所望の利得； Ｆ＝利得誤差訂正要素： Ａ／に＝１＋Ｅに等しい１〈を伴なう実際の利得記憶さ
れた第１の剰余は次のとおりである。 ’１　＝　”ｒ　（ｖ、ｎ−Ｎ１’ 記憶された第２の剰余は次のとおりである。 ％＝”ｒ　（Ｒ１−Ｎ２’　＝”ｒ　（ｖｉｎ−Ｎ１’
　−￥２記憶された第３の剰余は次のとおりである。 −＝Ａｒ（Ｒ２−Ｎ３）＝Ａｒ３（ｖｎ−Ｎよ）−Ａｒ
２Ｎ２−Ａ／３記憶された第４の剰余は次のとおりであ
る。 Ｒ４＝Ａｒ′（ｖ、ｎ−Ｎ工）−Ａｒ３Ｎ２−Ａｒ２Ｎ
３−ＡｒＮ４好ましい実施例において、必要とされる精
度を犠牲にすることなく（ｔなわち剰余が放棄されて）
最後のニブルＮ、はＲ９に等しいものと仮定される。 次に、■、。について解くと次のようになる。 Ａｒ　”ｉｎ″ＡｒＮ１＋ＡｒＮ２＋ＡｒＮ３＋ＡｒＮ
４＋Ｎ５それゆえに、 ｖｉｎ＝Ｎ１＋Ｎ２／Ａｒ＋Ｎ３／Ａｒ＋Ｎ４Ａｒ十Ｎ
５／Ａｒ′もしも利ｍＡが正確に正しくなければ、記憶
された剰余と、したがって変換の結果と３．１誤ったち
のどなる。したがって、 Ａ　／　Ｄ　１７）　ｕ　ｌ−Ｎ、　＋　Ｋ　Ｎ２／Ａ
　＋　Ｋ２Ｎ３／Ａ２＋に’　Ｎ４／Ａ３＋　Ｋ’　Ｎ
５Ａ’ここでに＝１＋Ｅ Ｋ’　＝　（１＋Ｅ１２＝　１　＋　２Ｅ　＋　Ｒ２に
３＝（１＋ｒ：１３＝１＋死＋３Ｅ２＋Ｅ３に４＝　（
１＋　Ｅｌ’　＝　１　＋　４Ｅ　＋’　６Ｅ２＋　４
Ｅ３＋　Ｅ’もしも、Ｒ２，Ｅ’およびＲ４が１Ｊ：り
もはるかに小さいと仮定すると（Ｅは１より小さいので
）Ｋ＝１＋Ｅ Ｋ２＝　１　＋　２Ｅ Ｋ３＝　１　＋　３Ｅ Ｋ’　＝　１　＋４Ｅ 代入して、 上記の式において、第２の括弧の組の中の４つの項は、
誤差の合計である。 すべての変数が正確な数値で代入されるときに、以下の
方程式は好ましい実施例において△／Ｄ読、数値または
結果をもたらす。 △／Ｄの結果−２＋ １６０　［−（１−ａ）　（ＬＬ）　＋　ｂ（樹　＋　
ｃ（Ｌ３）　＋　ｄ（丁、４）　＋　ｅ（Ｌ５）　＋ｆ
（Ｌ６）］　＋（１＋Ｅｌ／１６１１−（１−ｑ）　（
叫＋ｈ（Ｌ２１　＋　ｉ山３）　＋　ｊ（Ｌ４）　＋　
ｋ（Ｌ５）　＋　１（Ｌ６）］　＋（１＋２Ｅｌ／１６
２［−４１−ｍ）　＋Ｌｌ）　＋　ｎ（Ｌ２）　＋　０
（Ｌ３）　＋　ｐ（Ｌ４１　＋　ｑ（Ｌ５）　＋　ｒ（
Ｌ６）】＋（１＋３Ｅ）／１６３［−（１−ｓ）　（Ｌ
ｌ）　＋−ｔ（Ｌ２）　＋　ｕ（Ｌ３）　＋　ｖ（Ｌ４
）　＋　ｗ（Ｌ５］　＋　ｘ（Ｌ６）］　＋＋１＋４Ｅ
ｌ／１６　［−（１−ｙ）　（Ｌｌｌ　＋　ｚ（Ｌ２）
　＋　Ｇ（Ｌ３）　＋　）Ｉ（Ｔ、４１　＋　Ｉ（Ｌ５
）　＋　Ｊ（Ｌ６）］ここで、 ａ、ｂ、ｃ、・・・ｈ、ｉ、ｊ、＝スイッチ選択パター
ンは（値Ｏまたは１） Ｌｌ、１２．ｌ−３，Ｉ−４，１５，ｌ−６・・実際の
梯子形ｉツト値・・・理想的にはＬ１＝２．Ｌ２＝１゜
Ｌ３＝０．５．Ｌ／Ｉ＝０．２５．１５＝０．１２５、
Ｌ６＝０．０６２５ Ｚ＝オフセット、理想的にはＯに等しいり、１．ｌ−２
，Ｌ３．Ｌ４．Ｌ５．Ｌ６．ＥおよびＺの餡は、形式的
には知られており、したがって、Ａ／Ｄ変換の実行にお
いて、特定のスイッチ選択パターンが必凹に応じて選択
され１ｑるように入力が選択され得る。校正期間中に、
知られた値の入力がＡ／Ｄ変換器に与えられ、かつ変数
Ｌ１゜Ｌ２．Ｌ３．Ｌ４．Ｌ５．Ｌ６．ＥおよびＺの各
々に対づる正確な値が経験的に決定される。 好ましい実施例において、Ａ／Ｄ結果は−Ｆ述の方程式
のすべての項に依存するが、しかしながら、変数の値を
決定するプロセスにおいては、始めの２つの項のみが、
繰返しプログラムにおいて特に考慮されて正確な値に到
達する。実際には、真の値と理想上の値との間の差すな
わち°゛誤差″のみが校正メモリ１７に記憶される。 Ａ／Ｄ変換器が計測を行なうために用いられるときに、
スイッチ選択パターンはハードウェアによって決定され
る。これらのパターンの値はイの後、方程式に代入され
、実際の梯子形の値が訂正要素（誤差）、Ｅの値、およ
びＺの値と結合されて最終的な△／Ｄの結果に到達する
。 以上の説明から、工場または現場のいずれかにおいてシ
ステムが校正されるべきときはいつでも、特定のレベル
を有する知られた外部校正信号がシステムに与えられる
ということは明白である。システムにおけるいくつかの
ビットを実行しようとする外部信号によって、校正と出
力されたディジタル信号との間の差は、多変数方稈式に
おける定数を決定するためのデータを与える。校ｉ１［
装舘（図示せず〉が、それが出力する仏５１ノベルに関
するコンピュータ制御を受けるどきに、マイクロプロは
ツサ１５はまた、］ンビュータ制御１されて、その校正
サイクルを開始してシステムの遠隔からの自動校正を行
なう。 発明の範囲から離れることな〈発明の多くの可能な実施
例が実行されるので、ここに述べられかつ添付された図
面に示されたすべての事項は図解的にかつ制限する意味
ではなく解釈されるべきであるということが理解される
べきである。

【図面の簡単な説明】

第１図は、部分的にブロック図の形で描かれた、好まし
い実施例の概略図である。 第２図は、部分的にブロック図の形でＩＩＩ′１かれた
、この発明の好ましい゛実施例の残りの部分の概略図で
ある。 第３図は、この発明の制御プログラムのフロー図の一部
分を示す図である。 第４図は、この発明の制ａｌｌプログラムのフロー図の
残りを示す図である。 第５図は、第３図および第４図に示されたフロー図にお
いて用いられるサブルーチンを示１゛図である。 第６図は、この発明をｌｌ１１　ｅｌ＋　１６信号のタ
イミング図の一部分を示す図である。 第７・図は、この発明°をｉ制御する信号のタイミング
図の残りを示す図である。 図において、９はザンブルおよびホールド回路、１０は
Ｄ／△変換回路、１１はＤ／△増幅器、１２はＡ／Ｄ変
換回路、１３は梯子形抵抗回路網、１４はブートストラ
ップ電源供給回路１．１５はマイクロプロセラ１す、１
６は制御ｌ論理回路、１７は校正メモリ、１８は精密電
Ｔｆ基準回路、４０はＡ／ｒ′）増幅器、６６はブート
ストラップフォロア増幅器、１０６，１１６は演算増幅
器、３０２は前＠組数装置、　’３０４は主組数器、３
０６はウオッチドックタイマ、３０８Ｉまトリガ制御回
路、３１０は３状態バツフア、３１２はＦＩＦＯレジス
タ、３１４はタイミングｔ−Ｉ　ｌ１ｌｕ路、３１６は
アンド／オア選択回路、３２５はリセッ１〜ゲート回路
を示す。 特許出願人　ジョン・フルーク・ マニコフ７クチャリング・ カンパニー・イン］−ボレーテッド ｒｔＧ３＾゛５ Ｆ２Ｏ３へ Ｍ帖 第１頁の続き ０発　明　者　ジョン・ミルフォー　アメリカ合衆国、
ド・アンホールム、ジ　−ス・ドライブ、ユニア ワシントン州、スノウホウミシュボズワ３０６

Claims (3)

【特許請求の範囲】
1. （１）　剰余再ＶＡ環アナログーディジタル変換器の誤
   差訂正回路であって、 前記アナログ−ディジタル変換器は、 入力アナ０グ信号を受取る入力端子（６４）と、ディジ
   タル基準信号を発生する選択可能なスイッチ手段（２６
   −３７）と、 前記ディジタル基準信号を前足の量だけオフセラ１〜さ
   せるオフセフ１ル手段（２５）と、前記スイッチ手段（
   ２６−３７３と前記オフセット手段（２５）とに応答し
   て前記ディジタル基準伏目を表わずアナログ基準信号を
   発生ずるディジタル−アナログ変換手段（１３）と、（
   ａ）　前記入力アナログ信号を前記アナログ基準信号と
   比較して前記アナログ入力信号とＭｔ￥信号とが所定の
   関係を右するときに表示信号を発生する比較器として、
   （ｂ）前記アナログ入力信号と前記アナログ基準信号と
   の間の差を増幅して再循環されるべきアナログ剰余信号
   を１ηる差動僧幅器として、および（Ｃ）前記アナログ
   再循環された剰余信号をアナログ基準信号と比較して＾
   ｒ■記入力アナログＭ準信号と剰余信号とが所定の関係
   を有するときに前記表示信９を発生する比較器として、
   選択的に作動可能な増幅器手段（４０）と、前記スイッ
   チ手段（２６−３７）を制御して１）ｒ１記ディジ汐ル
   基準信号を発生しかつ前記表示信号に応答して前記スイ
   ッチ手段＜２６−３７＞の出力を変更する制御手段（１
   ５）とを備え、前記ディジタル基準信号が前記剰余信号
   に対応するとともに、前記ディジタル基準信号（ま前記
   変更されたスイッチ手段（２６−３７＞の出力に対応し
   、前記ディジタル出力信号を構成し、 前記ｇＩ差訂正回路は、 前記スイッチ手段（２６−３７＞が、前記ア太ログーデ
   ィジタル変換器の出力の要求される正確度よりもより正
   確な所定の正確度を有づるディジタル基準信号を発生し
   、かつ連続的（ζ再循環されＩζ剰余が重複して、これ
   によって前記連続的な剰余における誤差が打消されるこ
   とをＱ：＋　ｌｆｉどする、アナログ−ディジタル変換
   器の誤差訂１１−回路。
2. （２）　剰余再循環アナログ−ディジタル変換器におけ
   る誤差訂正方法であって、 前記アナ「ｉグーディジタル変換器は、ディジタル基準
   信号を発生するスイッチ手段（２６−３７＞と、 前記スイッチ手段（２６−３７＞に応答して前記ディジ
   タル基準信号に応答するアナログ基準信号を発生しかつ
   変換されるべきアリ「Ｉグ信号を受取るための入力を発
   生するアナログー−ｉｃジタル変換器（１３）と、 マイクロプロレツ−り手段（１５）ど、前記マイクロプ
   ロセラ勺手段（１５）によって制御さＩＩ、（ａ）前記
   アシログ入力（＃Ｆ）を前記アナログ基準信号と比較し
   て前記アナログ入力信号および基準伏目が所定の関係を
   有するときに表示信号を発生づる比較器’（４０）とし
   て、（ｂ）前記アナログ入力とアナログＭ単信号との差
   を増幅してアナログ剰余信号をＦｌ差動増幅器（／ＩＯ
   ）として、および（Ｃ）前記アナログ剰余信号を前記ア
   ナログ基準信号と比較して前記アナ［Ｉグ人力信号とア
   ナログ剰余信号とが所定の関係を有１）るときに表示信
   号を発生する比較器（４０）として連続的に差動する増
   幅手段とを含み、前記マイクロプロセラ１Ｊ一手段（１
   ５）は、前記スイッチ１段（２６−３７）を制御して前
   記ディジタル基準信号を発生しかつ前記表示信号に応答
   して前記スイッチ手段の出力を変更し、前記変更された
   スイッチ手段（２６−３７）に対応づる前記ディジタル
   基準信号は、前記剰余信号に対応する前記ディジタル基
   準信号とともに、前記ディジタル出力信号を構成し、 前記方法は、へ 前記スイッチ手段（２６−３７＞から、が７８１Ｊアナ
   ログ−ディジタル変換器の必要どされる正確度よりもよ
   り正確な所定の正確度を有Ｊるディジタル基準信号を発
   生するステップと、　再循環された連続的な剰余の各部
   を重複させるステップとを含み、これによって前記連続
   する剰余における誤差が打消される、誤差訂正方法。
3. （３）　アナログ−ディジタル変換および誤差訂正方法
   であって、 必要とされる正確度よりもより正確＜’ｃ　ｉｔ確隠を
   右するディジタル基準信号を発生するステップと、ディ
   ジタル基準信号を等価アナ「１グＨ，ｔ　ｙ信号に変換
   づるステップと、 前記アナログ基準信号をへカアーノ」−１グｌｉｉ号と
   比較するステップと、 前記ディジタル基準Ｍ号をインクリメン１〜するステッ
   プと、 前記アナログ基準信号が前記アブ１１グ人力４：５￥″
   ３よりも小さいときに、それらの間の差を所定の要素に
   よって増幅してアナログ剰余を発生し、かつ他の比較の
   ために前記剰余を再循環１ノ、連続的な剰余を重複さし
   ！て共通誤差を打消すステップど、前記アナログＭ単信
   号またはア−）−ｒ＋グ剰余信号が前記入力アナログ信
   号よりも大きいときに、ディジタル基準信号をディクリ
   メン１−１ノ（曹求された程欧の１：確度を有する出力
   信号を発生でるステップとを含む、アナログ−ディジタ
   ル変換おにび誤差訂正方法。