DE3136783A1

DE3136783A1 - Analog/digital-umsetzer

Info

Publication number: DE3136783A1
Application number: DE19813136783
Authority: DE
Inventors: Yukio Iruma Saitama Akazawa; Atsushi Tokorozawa Saitama Iwata; Yasuyuki Tokyo Matsuya
Original assignee: Nippon Telegraph & Telephone Public Corp Tokyo; Nippon Telegraph and Telephone Corp
Current assignee: Nippon Telegraph and Telephone Corp
Priority date: 1981-07-13
Filing date: 1981-09-16
Publication date: 1983-01-27
Also published as: FR2509549A1; GB2102227B; JPS6326926B2; GB2102227A; NL8104264A; US4415882A; CA1175942A; JPS5810919A; DE3136783C2; FR2509549B1

Description

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ΤΡΟ-4690

Analog/Digital-Umsetzer

Die Erfindung bezieht sich auf einen Analog/Digital-Umsetzer mit sukzessiver Approximation zum Umwandeln eines Analogsignals in ein entsprechendes Digitalsignal. Insbesondere bezieht sich die Erfindung auf einen Analog/ Digital-Umsetzer, der eine hohe Genauigkeit und eine hohe Umwandlungsgeschwindigkeit besitzt, und zwar mit Komponenten niedriger Anpassungstoleranz, und wobei die digitale Eichung in einfacher Weise ausgeführt wird.

Bei einem Analog/Digital-Umsetzer (A/D-Umsetzer) kann die Eichung auf digitale Weise ausgeführt werden, so daß eine hohe Genauigkeitscharakteristik bei einem Digital/Analog-Umsetzer mit niedriger Genauigkeit erreicht wird. Beispielsweise wird ein monolithischer 13 Bit A/D-Umsetzer in der folgenden Literaturstelle (Session 1) beschrieben: A/D-und D/A-Umsetzer, Seiten 12 und 13 des "Digest of

Technical Papers, 1980 IEEE Internationale Solid-state Konferenz vom 13.Februar 1980. Im A/D-Umsetzer wird ein Örtlich vorhandener D/A-Umsetzer mit hoher Genuaigkeit dadurch realisiert, daß man einen üblichen A/D-Umsetzer mit sukzessiver Approximation mit einem analogen Addierer/ Subtrahierer kombiniert, und zwar weiterhin mit einem zusätzlichen D/A-Umsetzer zur Erzeugung eines analogen Eichungswertes und einer Eichungscodespeicherschaltung, wie einem ROM (read only memory).

Ein großes Problem bei einem A/D-Umsetzer mit sukzessiver Approximation besteht darin, daß ein solcher D/A-Umsetzer (im folgenden als DAC bezeichnet) verwendet werden muß, wobei eine hohe Betriebsgeschwindigkeit nicht erwartet werden kann. Obzwar es ausreicht, die Eichung nur hinsichtlich von Bits höherer Ordnung auszuführen, bei denen Fehler auftreten, so ist es doch im DAC erforderlich, Zugriff zu einer Speicherschaltung, wie beispielsweise einem ROM oder RAM (random access memory) zu haben, um einen ordnungsgemäßen Eichungscode auszulesen, und zwar jedesmal, wenn eine sukzessive Approximationsoperation der Bits höherer Ordnungs ausgeführt wird. Es besteht daher ein Nachteil darin, daß die Umwandlungsoperation außerordentlich verzögert wird, wenn die Anzahl der Bits erhöht wird, um die Genauigkeit der A/D-Umwandlung zu verbessern.

Wenn ein LSI-Verfahren der MOS-Familie zur Schaltungsherstellung verwendet wird, was viele Vorteile zur Folge hat, wie beispielsweise eine niedrige Verlustleistung, eine hohe Integrationsdichte und die Realisationsmöglichkeit eines mit hoher Genauigkeit erfolgenden Sample/Hold-Vorgangs (der für den sukzessiven Approximations-A/D-Umsetzer wesentlich ist), so wird eine Kondensatoranordnung vorzugsweise als eine Schaltungsanordnung für den

DAC verwendet. In diesem Falle kann zur Realisierung einer Genauigkeit von 14 Bit oder mehr eine Einheitskapazität vom Standpunkt der Komponentengenauigkeit aus gesehen nicht zuviel reduziert werden, selbst wenn die Eichung durchgeführt ist. Betrachtet man eine Beruhigungszeit des DAC, eine Zugriffszeit der Speicherschaltung und eine Beruhigungszeit des Addierer/Subtrahierers, so ist es schwieriger, die Umwandlungszeit des DAC zu verbessern, wenn eine höhere Genauigkeit gefordert wird. Demgemäß ist die Umwandlungszeit des A/D-Umsetzers viel schlechter, verglichen mit der des ursprünglichen A/D-Umsetzers, in dem die Eichung nicht ausgeführt ist. Wenn ein, eine hohe Leistungsfähigkeit besitzender A/D-Umsetzer mit einer Genaugkeit von 14 Bit oder mehr und einer Umwandlungsgeschwindigkeit von 60 ksps (kilo samples pro Sekunde), wie beispielsweise ein A/D-Umsetzer, erforderlich für die Sprachverarbeitung mit hoher Qualität, benötigt wird, so kann ein solcher A/D-Umsetzer kaum in der Form einer LSI-Schaltung ader dergl. realisiert werden.

Zur Verbesserung der Genauigkeit des A/D-Umsetzers sind ein analoger Addierer/Subtrahierer mit hoher Genauigkeit und ein zusätzlicher DAC zur Erzeugung eines analogen Eichungswertes erforderlich. Normalerweise ist es schwierig, eine Genauigkeit von 14 oder 15 Bits sicherzustellen, und zwar infolge des Nicht-Linearitätsfehlers des Addierer/Subtrahierers, der durch Rauschen usw. beeinflußt wird. Demgemäß verhindert der Addierer/Subtrahierer die Erhöhung der Genauigkeit des A/D-Umsetzers.

Zur Realisierung der analogen Subtrahierfunktion ist speziell eine Polaritätiavertierschaltung und eine Addierer/Subtrahierer-Steuerfunktion erforderlich. Dieses Erfordernis verhindert auch die Verbesserung der Genauig-

keit und die Reduzierung der Chipfläche.

Wie oben erwähnt, treten bei dem konventionellen A/D-Umsetzer dieser Bauart Probleme insofern auf, als nur eine geringe Verbessererung der Umwandlungsgeschwindigkeit möglich ist, daß eine Grenze hinsichtlich der Verbesserung der Genauigkeit durch die Eichung vorhanden ist, und daß insbesondere die Herstellung des Addierer/Subtrahierers schwierig ist.

Zusammenfassung der Erfindung. Ein Ziel der Erfindung besteht -darin, einen Analog/Digital-Umsetzer mit hoher Genauigkeit und verbesserter Uniwandlungszeit vorzusehen,wobei ein darin örtlich vorgesehener D/A-Umsetzer derart aufgebaut ist, daß sämtliche quantisierten Analogpegel existieren, die Eichungsbeträge in Form digitaler Codes gespeichert sind und die Eichungscodes einer digitalen Addition oder Subtraktion unterworfen werden, um korrekte digitale Ausgangsgrößen zu erhalten, wodurch die oben erwähnten Nachteile vermieden werden. Zur Erreichung dieses Ziels wird gemäß einem Aspekt der Erfindung ein Analog/Digital-Umsetzer vorgesehen, der folgendes aufweist: eine Sample/Hold-Schaltung zum Tasten(sampling) und Speiehern (holding) eines analogen Eingangssignals, einen örtlichen Digital/Analog-Umsetzer mit einem ersten Digital/Analog-Umsetzer' zur Erzeugung einer Ausgangsgröße von Bits höherer Ordnung und einen zweiten Digital/Analog-Umsetzer zur Erzeugung einer Vollbereichs-Ausgangsgröße als eine Ausgangsgröße der Bus niedriger Ordnung, wobei diese Ausgangsgröße stets größer ist als jedes Quantisierungsniveau des ersten Digital/Analog-Umsetzers, und wobei die Ausgangsgröße des ersten Digital/Analog-Umsetzers die Ausgangsgröße des zweiten Digital/Analog-Umsetzers hinzuaddiert wird, um eine analoge Ausgangsgröße zu erzeugen, einen Komparator zum Vergleichen der Sample/

Hold-Ausgangsgröße von der Sample/Hold-Schaltung mit einer analogen Ausgangsgröße vom örtlichen Digital/Analogumsetzer, ein sukzessives Approximationsregister zum Speichern eines Digitalcodes, erhalten durch die Ausführung einer sukzessiven Approximation entsprechend der Ausgangsgröße vom Komparator, einen Schiebecodegenerator zur Speicherung eines Schiebecodes zum Verschieben des Digitalcodes, der zuvor jedem Digitalcode zugewiesen wurde, und zwar vom sukzessiven Approximationsregister um die Kennlinie oder Charakteristik des örtlichen Digital/ Analog-Umsetzers für eine ideale Digital/Analog-Umwandlungscharakteristik zu eichen, und um einen Schiebecode infolge eines Digitalcodes vom sukzessiven Approximationsregister zu erzeugen,

und eine Codeschiebeschaltung zum digitalen Verschieben des Digitalcodes vom sukzessiven Approxinationsregister, entsprechend dem Schiebecode vom Schiebecodegenerator, um ein Analog/Digital-Umwandlungsausgangssignal zu korrigieren.

Gemäß einem bevorzugten Ausführungsbeispiel der Erfindung kann die Codeschiebeschaltung ein digitaler Addierer/Subtrahierer sein, um die digitale Addition/Subtraktion zwischen dem digitalen Ausgangscode und dem Schiebecode vorzunehmen.

Gemäß einem weiteren bevorzugten Ausführungsbeispiel der Erfindung wird die Linearität des zweiten Digital/ Analog-Umsetzers sichergestellt, und der Schiebecodegenerator speichert als den Schiebecode eine Differenz zwischen einem Eingangsdigitalcode, entsprechend einer ana- - logen Ausgangsgröße an einer idealen Kennlinie als einer Digital/Analog-Umwandlungskennlinie,erhalten durch Extrapolierung einer Ausgangskennlinie des zweiten Digital/ Analog-Umsetzers über einen sich zu den Bits höherer Ord-

AO

nung erstreckenden Bereich, und einem Eingangsdigitalcode, was gestattet, daß der örtliche Digital/Analog-Umsetzer eine ideale analoge Ausgangsgröße erzeugt.

Gemäß einem weiteren Aspekt der Erfindung weist ein Analog/Digital-Umsetzer folgendes auf: eine Sample/Hold-Schaltung zum Tasten und Speichern eines analogen Eingangssignals, einen örtlichen Digitai/Analog-Umsetzer zur Erzeugung einer Vollbereichsausgangsgröße eines Bitanteil! niedriger Ordnung, der stets größer ist als jedes Quantisierungsniveau des Bitteils höherer Ordnung, einen Komparator zum Vergleich der Sampie/Hold-Ausgangsgröße von der Sample/Hold-Schaltung mit der Analogausgangsgröße vom örtlichen Digital/Analog-Umsetzer, ein sukzessives Approximationsregister zum Speichern eines Digitalcodes, erhalten bei der Durchführung einer sukzessiven Approximation, entsprechend der Ausgangsgröße vom Komparator, einen Schiebecodegenerator zum Speichern eines Schiebecodes zum Verschieben des Digitalcodes, der zuvor jedem Digitalcode vom sukzessiven Approximationsregister zugewiesen wurde, um die Charakteristik des örtlichen Digital/Analog-Umsetzers für eine ideale Digital/ Analog-Umwandlungscharakteristik zu eichen, und zur Erzeugung eines Schiebecodes infolge eines Digitalcodes vom sukzessiven Approximationsregister, und eine Codeverschiebeschaltung zur digitalen Verschiebung des Digitalcodes vom sukzessiven Approximationsregister, entsprechend dem Schiebecode vom Schiebecodegenerator zur Korrektur eines Analog/Digital-Umwandlungsausgangssignals.

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Bei einem bevorzugten Ausführungsbeispiel der Erfindung kann die Codeverschiebeschaltung ein digitaler Addierer/ Subtrahierer sein, um die digitale Ausgangs-Additions/ Subtraktion zwischen dem Digitalcode und dem Schiebecode

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auszuführen.

Bei einem weiteren Ausführungsbeispiel der Erfindung speichert der Schiebecodegenerator als den Schiebecode' eine Differenz zwischen einem Eingangsdigitalcode entsprechend einer Analogausgangsgröße auf einer idealen Kennlinie als eine Digital/Analog-Umwandlungscharakteristik,erhalten durch Extrapolation einer Digital/Analog-Umwandlungsausgangskennlinie oder Charakteristik vom Bitanteil niedrigerer Ordnung Über einen Bereich hinweg, der sich über das niedrigstwertige Bit in den Bitteil höherer Ordnung erstreckt ,und wobei ein Eingangsdigitalcode gestattet, daß der örtliche Digital/Analog-Umsetzer eine ideale analoge Ausgangsgröße erzeugt.

Weitere Vorteile, Ziele und Einzelheiten der Erfindung ergeben sich insbesondere aus den Ansprüchen sowie aus der Beschreibung von Ausführungsbeispielen anhand der Zeichnung; in der Zeichnung zeigt:

Fig. 1 ein Blockdiagramm des sukzessiven Appro-

ximations-A/D-Umsetzers zur Durchführung der konventionellen Eichungstechnologie durch Digitalverarbeitung;

Fig. 2 eine graphische Darstellung zur Erläuterung des Prinzips der konventionellen Eichungstechnologie;

Fig. 3 ein Blockdiagramm des Grundaufbaus eines erfindungsgemäßen A/D-Umsetzers,

Fig. 4 eine graphische Darstellung zur Erläuterung des Prinzips der Erfindung;

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Fig. 5 ein schematisches Diagramm zur Erläuterung der Bedingungen für die erfindungs gemäße Eichung;

Fig. 6,7 und 8 Blockschaltbilder von drei Ausführungsbeispielen eines erfindungsgemäßen

Schiebecodegenerators;

Fig. 9 und 10 Schaltungsdiagramme von Ausführungsbeispielen eines örtlichen D/A-Umsetzers der Erfindung.

Im folgenden seien bevorzugte Ausführungsbeispiele der Er findung beschrieben.

Fig. 1 zeigt ein Ausführungsbeispiel eines konventionellen sukzessi/en Approximations-Analog/Digital-Umwandlers, der eine Digitaleichung ausführt, um eine Charakteristik oder Kennlinie hoher Genauigkeit zu erhalten, und zwar trotz der Verwendung von Komponenten mit geringer Genauigkeit. Mit dem Bezugszeichen 1 ist eine Analogeingangsklemme bezeichnet, ferner ist eine digitale Ausgangsklemme 2 sowie ein sukzessives Approximationsregister (abgekürzt als SAR) 3 vorhanden sowie ein örtlicher DAC, ein Komparator 5> eine Schiebecodegeneratorschaltung 6 in der Form eines Speichers, wie beispielsweise in der Form eines ROM zur Speicherung der Eichungscodes, eine analoge Addier/Subtrahiervorrichtung 7» ein DAC 8 zur Erzeugung eines analogen Eichungswertes eines ursprünglichen örtliehen DAC 9, der der Eichung unterworfen ist, und eine Sample/Hold-Schaltung 10. Zum Erhalt einer hohen Genauigkeit für den originalen örtlichen DAC 9 verwendet der in Fig. 1 gezeigte A/D-Umsetzer den analogen Addierer/ Subtrahierer 7, den DAC 8 zur Erzeugung eines analogen

♦ 1 * «· Λ

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Eichungswertes und das ROM 6 zur Speicherung der Eichungswerte, und zwar zusätzlich zum üblichen sukzessiven Approximations-A/D-Umsetzer.

Das Prinzip des sukzessiven Approximations-A/D-Umsetzers ist in dieser Anordnung in Fig. 2 dargestellt. Eine gestrichelte Linie zeigt in Fig. 2 die ideale Kennlinie des Örtlichen DAC an. Eine ausgezogene Linie zeigt eine Charakteristik oder Kennlinie des originalen örtlichen DAC 9 vor der Eichung. Im allgemeinen ist bei einer Fehlerkennlinie des D/A-Umsetzers der Beitrag der entsprechenden Bits zum Fehler größer,wenn die Bit-Ordnung höher ist und kleiner, wenn die Bit-Ordnung niedriger ist. Wie in Fig. 2 gezeigt, fällt die Kennlinienkurve des Original-DAC bei den Bits niedriger Ordnung im wesentlichen mit dem entsprechenden Teil der idealen Kennlinie zusammen.

Für die Eichung des DAC ist es üblich, daß Fehlerwerte der Bits höherer Ordnung entsprechend den Bits höherer Ordnung erzeugt werdn und einer Analogausgangsgröße vom originalen örtlichen DAC 9 hinzugefügt oder davon subtrahiert werden. Speziell sind die segment!erten, mit R^, R₂, ... Rg in Fig» 2 bezeichneten Zonen die durch die Bits höherer Ordnung in der digitalen Eingangsgröße segmentierten. Die Fehlerwerte, d.h. die Eichungsanalogwerte AC₁ ACp» ··♦ ACg werden entsprechend den jeweiligen Zonen erzeugt und dem Analogausgangssignal vom originalen örtlichen DAC 9 zur Durchführung der Eichung hinzugefügt oder davon abgezogen.

Im folgenden wird die Arbeitsweise der in Fig. 1 gezeigten Schaltungsanordnung beschrieben. Der DAC 8 erzeugt einen Absolutwert des Fehlers entsprechend den Bits höherer Ordnung in Eingangscodes zum original örtlichen DAC Der auf diese Weise erzeugte analoge Eichungswert wird

zum Ausgangssignal vom originalen örtlichen DAC 9 hinzuaddiert oder subtrahiert, und zwar durch den analogen Addierer/Subtrahierer 7· Ein Digitalsignal zur Bestimmung der Addition oder der Subtraktion und Eingangscodes zur Veranlassung des DAC 8 zur Erzeugung des analogen Eichungswertes zur Hervorrufung eines gegebenen Fehlerwerts werden zuvor in der Speicherschaltung 6 gespeichert.

Beim Betrieb des örtlichen DAC 4 erfolgt entsprechend dem Code, bezeichnet durch das SAR 3, der Zugriff zur Spei-

-]tj cherschaltung 6 durch die Bits höherer Ordnung dieses Codes, so daß der den analogen Eichungswert erzeugende DAC 8 einen Fehlerwert erzeugt, um so den Fehler des originalen örtlichen DAC 9 auszulöschen. Der Eichungswert und die Umwandlungsausgangsgröße vom DAC 9 werden der Addition oder Subtraktion im analogen Addierer/Subtrahierer 7 unterworfen. Vie oben beschrieben, wird bei der üblichen Arbeitsweise die Genauigkeitsverbesserung des aufeinanderfolgenden Approximations-A/D-Umsetzers mittels digitaler Verarbeitung dadurch ausgeführt, daß man den originalen örtlichen DAC 9 eicht.

Wenn der sukzessive Approximations-A/D-Umsetzer dadurch aufgebaut wird ,"'"'daß man einen solchen DAC verwendet, so tritt ein Problem insofern auf, als eine hohe Umwandlungsgeschwindigkeit nicht erwartet werden kann. Obwohl es ausreicht, -wenn das Eichungsverfahren nur bei den Bits höherer Ordnung der digitalen Eingangsgröße angewandt wird, so muß doch die Speicherschaltung 6, wie beispielsweise das ROM oder RAM, bei jedem sukzessiven

•35 Approximationsvorgang der Bits höherer Ordnung einem Zugriff unterworfen werden, um einen ordnungsgemäßen Eichungswert auszulesen. Es besteht somit der Nachteil, daß ein Umwandlungsvorgang stark verzögert wird, wenn die Anzahl der Bits zur Verbesserung der A/D-Umwandlungs-

-JH-

genauigkeit erhöht wird. Es sei hier angenommen, daß die Anzahl der Bits höherer und niederer Ordnung m bzw. 1 sind, wobei die Umwandlungsgeschwindigkeit Tq₀NV ^wie gegeben ist:

^TCONV ^{= m X CT}R ^{+ T}DAC ^{+ T}COM

dabei ist T_R eine Zugriffszeit der Speicherschaltung 6, ^TDAC ^eine Beruhigungszeit des örtlichen DAC 4, T_C0M eine Ansprechzeit des !Comparators 5 und T_SAR eine Verzögerungszeit des sukzessiven Approximationsregisters 3·

Wenn für die Schaltungsherstellung ein LSI-Verfahren der MOS Familie verwendet wird, was zahlreiche Vorteile zur Folge hat, wie beispielsweise eine niedrige Verlustleistung, eine hohe Integrationsdichte und die Möglichkeit einer Sample/Hold-Schaltung mit hoher Genauigkeit, was für den sukzessiven Approximations A/D-Konverter oder -Umsetzerwichtig ist, so wird vorzugsweise ein Kondensatoranordnung DAC verwendet als Schaltungsanordnung für den örtliche DAC. In diesem Falle kann zur Realisierung einer Genauigkeit von 14 Bit oder mehr eine Einheitskapazität nicht so sehr vom Standpunkt einer Genauigkeit der Komponenten aus vermindert werden, selbst wenn die Eichung ausgeführt wird. Die Beruhigungszeit T_DAC beträgt annähernd 500 ns. Die Zugriffszeit T_R der Speicherschaltung beträgt 400 bis 1000 ns. Eine Beruhigungszeit des Addierer/Subtrahierers 7 beträgt ungefähr 1 μβ. Diese Beruhigungszeit wird kaum verkürzt, wenn die Genauigkeit größer wird. Demgemäß hat sich die Umwandlungsgeschwindigkeit des A/D-Umsetzers stark gegenüber der des originalen oder ursprünglichen A/D-Umsetzers vor der Eichung verschlechtert.

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Wenn ein A/D-Umsetzer mit hoher Leistungsfähigkeit mit einer Genauigkeit von 14 Bit oder mehr und einer Umwandlungsgeschwindigkeit von 60 ksps (Umwandlungszeit T_CQNy= 16,7 με) verwendet wird, wie beispielsweise ein A/D-Um-, setzer, erforderlich für die Sprachverarbeitung, so kann ein solcher A/D-Umsetzer kaum in der Form der LSI-Technik oder dergl. realisiert werden.

Zur Verbesserung der Genauigkeit des A/D-Umsetzers ist ein analoger Addierer/Subtrahierer 7 mit hoher Genauigkeit und ein analog Eichwert erzeugender DAC 8 erforderlich. Normalerweise ist es sehr schwer, eine Genauigkeit von 14 oder 15 Bit sicherzustellen, und zwar infolge des Nichtlinearitätsfehlers des Addierer/Subtrahierers 7> der durch Rauschen usw. beeinflußt ist. Demgemäß verhindert der Addierer/Subtrahierer 7 eine Verbesserung der Genauigkeit des A/D-Umsetzers.

Um die analoge Subtrahierfunktion zu realisieren, ist eine Polaritätsinvertierschaltung und eine Addierer/Subtränierer-Steuerfunktion erforderlich. Das Erfordernis verhindert auch die Verbesserung der Genauigkeit und die Verminderung der Chipfläche.

Wie man aus obigen Ausführungen erkennt, hat der konventionelle A/D-Umsetzer dieser Bauart Probleme insofern, als er nur eine geringe Verbesserung der Umwandlungsgeschwindigkeit ermöglicht, eine Grenze hinsichtlich der Genauigkeit bei der Eichung aufweist, und ferner tritt noch eine Schwierigkeit speziell bei der Herstellung des Addierer/Subtrahierers auf.

Die Erfindung sieht einen A/D-Umsetzer vor, der in erfolgreicher Weise die oben erwähnten Nachteile vermeidet. Der Grundaufbau des erfindungsgemäßen A/D-Umsetzers ist in

Fig. 3 gezeigt. In Fig. 3 erkennt man eine analoge Eingangsklemme 11, eine digitale Ausgangsklemme 12, ein SAR 13, einen örtlichen DAC 14, einen Komparator 15, eine Eichungsverschiebecode-Generatorschaltung I6,die durch eine Speicherschaltung oder dergl. aufgebaut sein kann, eine Bezugsspannungsquelle 17 für eine Bezugsspannung V_-, eine Sample/Hold-Schaltung 20 und eine Codeschiebeschaltung 21, die durch einen üblichen Addierer/Subtrahierer gebildet sein kann.

Der örtliche DAC 14 weist einen ersten Digital-zu-Analog-Umsetzer (MDAC) auf, der eine Ausgangsgröße von Bits höherer Ordnung erzeugt, und ferner ist ein zweiter Digitalzu Analog-Umsetzer (LDAC) vorgesehen, der eine Vollbereichsausgangsgröße erzeugt, und zwar als eine Ausgangsgröße von Bits niedriger Ordnung, wobei die letztgenannte Ausgangsgröße stets größer ist als jeder Quantisierungspegel (Niveau) des ersten Digital-zu-Analog-Umsetzers. Die Ausgangsgrößen der ersten und zweiten DACs werden in Analogform addiert, um eine analoge Ausgangsgröße zu erzeugen.

Es sei hier angenommen, daß eine Linearität des MDAC nicht notwendigerweise sichergestellt ist, daß aber eine Linearität des LDAC sichergestellt ist. Es sei ferner angenommen, daß im Falle des örtlichen DAC 14 im vorliegenden AusfUhrungsbeispiel, das SAR 13 ebenfalls die SAR-Teile höherer und niederer Ordnung entsprechend den MDAC und LDAC jeweils aufweist.

Alternativ kann der folgende Digital-zu-Analog-Umsetzer als der örtliche DAC 14 verwendet werden. Beim örtlichen DAC 14 wird die Linearität über den Bereich der N Bits niedriger Ordnung sichergestellt, aber die Linearität ist nicht notwendigerweise über dem Bereich der Bits höherer Ordnung vom (N + i)ten Bit an sichergestellt. Zudem ist in diesem örtlichen DAC 14 eine Differenz zwischen einer

analogen Ausgangsgröße bezüglich einer Eingangsgröße, bei der die N Bits niedriger Ordnung alle "1" sind, und einer weiteren analogen Ausgangsgröße,erhalten durch Addition von "1" zu einer Eingangsgröße, von der die N Bits niedriger Ordnung alle "1" sind, so daß die N Bits niederiger Ordnung alle "O" werden und das (N + i)te Bit "1" wird, stets negativ.

Eine Kennlinie des örtlichen DAC 14 und das Prinzip der Eichung wird nunmehr unter Bezugnahme auf Fig. 4 erläutert. In Fig. 4 bezeichnet die Abszisse eine Digitaleingangsgröße, und auf der Ordinate ist eine Analogausgangsgröße dargestellt.

Wie gezeigt nimmt die Analogausgangsgröße stets ab an den Änderungspunkten der Eingangscodes des MDAC. Dies zeigt an, daß die digitale Eingangsgröße stets kontinuierlich entsprechend der analogen Ausgangsgröße existiert. Demgemäß erkennt man, daß die Eichung dadurch ausgeführt werden kann, daß man den Eingangscode derart verschiebt, daß er zusammenfällt mit einer Kennlinienkurve, dargestellt als eine ideale Kennlinienkurve, die man dadurch erhält, daß man eine Kennlinienkurve des IJDAC erweitert. Wenn die Auslegung derart erfolgt, daß ein zu verschiebender Code entsprechend dem Code des MDAC erzeugt wird, so kann der derart ausgelegte DAC einen richtigen Ausgangscode durch einen A/D-Umsetzvorgang erzeugen, der später erläutert wird. Wenn ferner der A/D-Umsetzvorgang betrachtet wird, so repräsentiert die Abszisse die digitale Ausgangsgröße, und die Ordinate repräsentiert die analoge Eingangsgröße in Fig. 4.

Nach Empfang einer Analogeingangsgröße A, wie in Fig. 4 gezeigt, wird ein Code D₁ aus dem SAR 13 erhalten, und zwar durch den sukzessiven Approximationsvorgang. Durch

Verwendung eines Codes "5" (Dezimalwert) entsprechend einer Eingangsgröße des D₁ zum MDAC wird ein vorbestimmter Schiebewert SCc erzeugt, und der Schiebewert SC₅ wird digital vom Code D- zum Erhalt des geeichten Codes Dp abgezogen.
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Der A/D-Umsetzvorgang -wird ferner unter Bezugnahme auf den Schaltungsaufbau gemäß Fig. 3 beschrieben. Durch den üblichen sukzessiven Approximationsvorgang werden Codes erzeugt, welche gestatten, daß ein Eingangsanalogsignal von der Klemme 11,gespeichert durch die Sample/Hold-Schaltung 20, mit einem Ausgangssignal vom örtlichen DAC 14 coincident ist. Durch die Codes höherer Ordnung entsprechend der MDAC Eingangsgröße des örtlichen DAC 14, und zwar unter den erhaltenen Codes, wird die Schiebecodeerzeugungsschaltung 16 betrieben, um einen vorbestimmten Schiebecodt,- zu erzeugen. In der Codeschiebeschaltung 21 wird der Schiebecode subtrahiert vom Code von SAR 13» und zwar gebildet durch den sukzessiven Approximationsvorgang, um so einen richtigen Ausgangscode zu erzeugen, der von Klemme 12 abgenommen wird.

Die Eichungsbedingung der Erfindung wird unter Bezugnahme auf Fig. 5 erläutert. In Fig. 5 bezeichnet eine ausgezogene Linie I eine charakteristische oder Kennlinien-Kurve des originalen örtlichen DAC. Zwischen den digitalen Codes D und E gibt es einen Übertrag vom Eingangssignal des LDAC zum Eingangssignal des MDAC, und die Ausgangsgröße des örtlichen DAC nimmt ab. Eine gestrichelte Linie II zeigt ein ideales Ausgangsniveau des originalen örtlichen DAC an, und eine gestrichelte Linie III zeigt ein ideales Niveau an, welches durch die Codeverschiebung erzeugt werden kann. Es sei angenommen, daß eine Pegelabweichung der tatsächlichen Kennlinie des originalen örtlichen DAC bezüglich der idealen Kennlinie, d.h. der Fehler, innerhalb + 1/2 LSB,

liegt. Es wird ferner angenommen, daß der Addierer zum Addieren des Ausgangssignals von dem LDAC zum Ausgangssignal vom MDAC kein Fehler besitzt,und daß der Komparator, wenn er den A/D-Umsetzer bildet, ebenfalls Iceinen Fehler besitzt. Bei Ausführung der Eichung durch Verschiebung des Eingangscodes des örtlichen DAC kann ein Änderungswert V kontinuierlich jeden Wert annehmen, wenn der Code derart verschoben wird, daß ein idealer Pegel IV,angedeutet durch eine Strichpunktlinie, erzeugt wird, und zwar darauffolgend auf die Ausgangsgröße des Digitalcode

D. Wenn infolgedessen der Idealpegel III, der mit der Strichpunktlinie IV zusammenfällt, ausgewählt wird, so kann der Idealpegel innerhalb eines Bereichs eines Schrittwerts eines Pegels eingestellt werden, der erzeugt werden kann durch Codeverschiebung, d.h. auf dem Bereich VI von

i 1/2 LSB. Die Ausgangspegel E,F,G, bis zu einem

Ausgangspegel, wo der nächste Übertrag erzeugt wird, variieren um eine Fehlßrkomponente von ,+ 1/2 LSB bezüglich des Idealpegels, so daß ein Abfall innerhalb des Bereichs VII von +_ 1 LSB auftreten kann. Wenn demgemäß der Addierer und der Komparator keinen Fehler besitzen, so existiert mindestens ein Pegel im Bereich von +_ 1 LSB bezüglich des Idealpegels, wenn der Fehler des LDAC + 1/2 LSB ist. Wenn demgemäß ein Quantisierungspegel 2 LSB ist, so kann der DAC geeicht werden, um dieser Linearität zu genügen, d.h., um einen Fehler kleiner als +, 1 LSB zu besitzen. Wenn der Addierer und der Komparator Fehler haben, so kann die Eichung dadurch realisiert werden, daß man den Fehler des LDAC in einem solchen Ausmaß vermindert, d.h. so, daß er kleiner ist als +1/2 LSB, oder aber daß man den Quantisierungspegel (Quantisierungsniveau) vermindert.

In den Fig. 6,7 und 8 sind drei Ausführungsbeispiele der EichungsverschJebungscode-Generatorschaltung 16 gemäß Fig. 3 gezeigt.

1Λ

Die Eichungsverschiebungscode-Generatorschaltung in Fig. 6 wird durch eine einzige Speicherschaltung gebildet, in der ein Eichungscode zuvor bezüglich der Codes des MDAC gespeichert ist und entsprechend dem Code des MDAC ausgelesen wird. Wenn beispielsweise die Anzahl der Bits des MDAC m ist, so wird ein Signal, bestehend aus in Bits decodiert in eines von (2^m - 1) decodierten Signalen. Das decodierte Signal bezeichnet eine entsprechende Adresse in der Speicherschaltung 16 für den Zugriff. Daher sind die Anzahl der Speicherelemente und die Speicherkapazität (2^m - 1) χ C, wenn ein Eichungscode durch ein Digitalsignal von C Bits ausgedrückt ist.

Das in Fig. 7 gezeigte Ausführungsbeispiel weist folgendes auf: einen eine UND-Anordnung 30 und eine Sequenzschaltung 31 enthaltenden Block, eine erste Speicherschaltung 32, eine zweite Speicherschaltung 33ι eine Bus-Wählschaltung 34, einen Addierer 35 und eine Verriegelungsschaltung (latch) 36 zur Bildung der Eichungsverschiebecode-Generatorschaltung 16. Die Sequenzschaltung 31 kann durch einen üblichen Zähler 37 und einen üblichen Decodierer gebildet sein, der die Binärausgangsgröße vom Zähler 37 in ein Signal umwandelt, um die einzelnen UND-Gatter der UND-Anordnung 30 eines nach dem anderen sukzessive vom Bit höchster Ordnung aus auszuwählen.

Wenn allgemein der Fehler des DAC hervorgerufen wird nur durch die Fehlgewichtung oder nicht abhängig ist von der Klemmenspannung und dem Zweigstrom der Schaltungselemente im DAC, so gilt folgendes. Wenn eine Ausgangsspannung V₁ + ^V₁ für ein Eingangssignal 1000 ... erzeugt wird, und in gleicher Weise eine Ausgangsspannung V₄ + & Va für das Eingangssignal 0010 ... erzeugt wird usw., und zwar aus der niedrigen Ordnung, so wird eine Ausgangspannung (V₁ + V₄) + ( V₁ + ^V₄) für das Eingangssignal 1010...

erzeugt. D.h., wenn die Fehler AV₁ und Δ V^ sind, so wird ein addierter Fehler ΔV₁ + Δ V^ für das Eingangssignal 1010 ... erhalten. Dies ergibt eine Charakteristik oder Kennlinie, bei der ein addierter Fehler, wie Av₁ t Δ V^ für das Eingangssignal 1010 ... erhalten wird, wenn

Δν^ und ^ V^ die Fehler sind. Beim Ausführungsbeispiel gemäß Fig. 7 wird, wenn man diese Kennlinie verwendet, ein Fehler, wenn nur ein Bit im Eingangscode "1" ist, in der ersten Speicherschaltung 32 gespeichert. Berücksichtigt man, daß es einen gewissen Nichtlinearitätsfehler gibt, der erzeugt wird durch einen Grund mit Ausnahmeder Fehlgewichtungskomponenten in einem tatsächlichen örtlichen DAC, so wird eine solche Fehlerkomponente entsprechend dem Code höherer Ordnung in der zweiten Speicherschaltung 33» wie im Falle der Fig. 6, gespeichert. Ein Fehler bezüglich eines willkürlichen Eingangscodes wird durch die folgende Formel ausgedrückt:

( J₁J₁ eR0Ml_N) + eR0M2 _/ (1)

²^ dabei ist €.R0M1 der Fehler jedes Bit, gespeichert in

der ersten Speicherschaltung 32,

ifR0M2 der Nichtlinearitätsfehler, gespeichert

in der zweiten Speicherschaltung 33, 30

^w die Gesamtsumme der Bits, bei der der Eingangscode"1" ist.

Die Schaltungsanordnung gemäß Fig. 7 verkörpert die Gleichung 1. Die Sequenzschaltung 31 erzeugt ein Ausgangssignal mit Bits in Anzahl gleich der Zahl der Bits des MDAC. Im Ausgangssignal wird nur ein Bit sukzessive "1" im Lo-

gikpegel von der höchsten Ordnung. Die Anzahl der die UND-Anordnung 30 bildenden UND-Gatter ist gleichfalls gleich der Anzahl der Bits des MDAC. Nur wenn "1" in entsprechenden Bits des Eingangscode enthalten ist, erzeugt das UND-Gatter entsprechend diesem "1" Bit an seinem Ausgang eine "1". Die erste Speicherschaltung 32, welche Fehler entsprechend der Anzahl der Bits in dem MDAC speichert, wird fortlaufend durch das Ausgangssignal von der UND-Anordnung 30 betrieben, um nur einen der Fehlerwerte, gespeichert entsprechend den Bitpositionen in dem MDAC auszulesen. Eine erste Kontrolle wird durchgeführt, so daß der Bus-Selektor 34 gestattet, daß ein Lesezugriffssignal von der Speicherschaltung 32 hindurchläuft. Der Fehler jedes Bits wird akkumuliert, und zwar entsprechend dem Eingangscode durch die Kombination des Addierers und der Verriegelungsschaltung 36, so daß die Operation \\k\ eROMl^ ausgeführt wird. Zu einem Zeitpunkt, den der Eingangscode zum MDAC angibt durch Betätigung des SAR 13, wird die zweite Speicherschaltung durch den erhaltenen Eingangscoed zum MDAC betrieben, wodurch der Wert e R0M2 in obiger Gleichung erhalten wird, d.h., der Nichtlinearitätsfehler, und schließlich werden die beiden Fehler durch den Digitaladdierer 35 zur Bildung einer Federkomponente addiert.

Bezüglich der Anzahl der Speicherelemente in dieser Anordnung sei bemekrt, daß die erste Speicherschaltung 32 m χ C₁ Elemente enthält, wenn die entsprechenden Fehlerwerte ausgedrückt werden durch C, Bits, und die zweite Speicher-

m-1
schaltung 33 weist 2- χ C₂ Elemente auf, wenn die entsprechenden Fehlerwerte durch C₂ Bits ausgedrückt werden. Die Nichtlinearität-Fehlerkomponente ist üblicherweise sehr klein, so daß im Ausführungsbeispiel der Fig. 7 die Anzahl der Speicherelemente stärker reduziert sein kann als im Falle der Fig. 6.

2© -

Das Prinzip des Ausführungsbeispiels gemäß Fig. 8 ist ähnlich dem der Fig. 7, wobei aber die Anzahl der Speicherelemente kleiner ist als im Fall der·Fig. 7. Bei diesem Ausführungsbeispiel wird wie folgt zur Reduzierung der Anzahl der Elemente vorgegangen. Aufmerksamkeit wird dabei gerichtet auf einen negativen Übergang in der Ausgangskennlinie an einem Punkt, der den Eingangscode des MDAC ändert. Es sei nunmehr angenommen, daß der örtliche DAC keinen Fehler mit Ausnahme des negativen Übergangs besitzt, und sodann ergibt sich der Fehler wie folgt:

_#

C mh ² > ^{x JUMP (2)}

* -m-1
wobei _mi!0 ein Dezimalwert des Eingangscode zum MDAC ist. JUMP ist ein Digitalwert entsprechend dem negativen Übergang in den Ausgangskennlinien an einem Punkt, wo der Eingangscode des MDAC sich ändert.

Wenn demgemäß der JUMP und die Linearitäts- und Nichtlineritätsfehler tatsächlich vorhanden in dem örtlichen DAC gespeichert werden, so kann eine Fehlerkomponente erzeugt werden, die sämtliche der · tatsächlichen Fehlerfaktoren berücksichtigt. Obwohl zur Durchführung der Arbeitsweise gemäß obiger Gleichung (2) ein Multiplizierer erforderlich ist, so kann die Arbeitsweise gemäß der obigen Gleichung (2) in einem einfachen Verschiebebetrieb dann ausgeführt werden, wenn dem JUMP eine Binärgewichtung 2,4, 8,16 ... gegeben wird. Beim Ausführungsbeispiel gemäß Fig. 8 ist der JUMP in der Form eines Binärwerts in der ersten Speicherschaltung 40 gespeichert, und das Schieberregister 41 führt eine Multiplikation des JUMP aus. In der zweiten Speicherschaltung 42 ist das Ergebnis der Subtraktion des JUMP in der obigen Gleichung vom tatsächlichen Fehler im örtlichen DAC gespeichert. Infolgedessen kann der Gesamtfehler im Falle der Fig. 7 erzeugt werden. Die

ι» * η

- ar-

Anzahl der Speicherelemente in diesem Falle beträgt (m + 2 χ CU) auf der Basis der gleichen Definition wie beim Falle der Fig. 7, wobei C-, die Anzahl der Bits wiedergibt, die den Nichtlinearitätsfehlerwert repräsentieren. In Fig. 8 werden die gleichen Bezugszeichen, wie in Fig. 7 zur Bezeichnung gleicher Teile, wie in Fig. 7, verwendet, und aus Gründen der Einfachheit sind Erläuterungen dieser Teile hier weggelassen.

Fig. 9 zeigt ein Ausführungsbeispiel des örtlichen DAC 14 mit einer analogen Additionsfunktion. In Fig. 9 sind die gleichen Bezugszeichen,wie in Fig. 3 zur Bezeichnung gleichartiger Teile, wie in Fig. 3, verwendet, und deshalb sind Erläuterungen dieser Teile hier weggelassen. Im vorliegenden Ausführungsbeispiel besitzt der örtliche DAC 14 eine Kondensatoranordnung von Kondensatoren Cqq, C_lo, C^₁ ,... Cl₁^₁ niedriger Ordnung, sowie eine Kondensator anordnung aus Kondensatoren höherer Ordnung, nämlich der Kondensatoren C_Mq, C_M-j ... ^cM_m_-j» wobei ferner ein Kopplungskondensator C_c vorgesehen ist, der diese Kondensatoranordnung koppelt, und wobei schließlich eine Analogschalteranordnung S_L0, S_L1 ... Sl_1-1, S_mo, S'_m1... S^₁ vorgesehen ist.

Beim vorliegenden Ausführungsbeispiel ist eine Sample/Hold-Schaltung 20 und der DAC 14 in integraler Weise dadurch ausgebildet, daß man die Tatsache ausnutzt, daß der DAC 14 unter Verwendung der Kondensatoranordnung auch die Tast- und Halteoperationen(sampling and holding operations) ausführt. Alle der Analogschalter sind zueirst durch Schalter-Positionen 3 geerdet, um in sämtlichen Kondensatoren gespeicherte Ladungen zu entladen. Sodann werden die Analogschalter in die Schaltpositionen 1 gebracht, und zwar entsprechend einem Signal, geliefert an Klemme 18, und es wird ebenfalls der Analogschalter Sq geschlossen. Infolge-

IC

32. -

dessen werden die Kondensatoren höherer und niedriger Ordnung entsprechend einer Analogspannung von der Klemme 11 geladen. Das Signal an der Klemme 18 wird zum Öffnen des Schalters Sq beendet, wodurch die Analogspannung in der Kondensatoranordnung gehalten wird. Zu diesem Zeitpunkt wird die Analogschalteranordnung in der Weise gesteuert, daß dann, wenn ein Eingangscode, geliefert an den Analogschalter entsprechend den SAR Ausgangssignalen oberer und unterer Ordnung, von dem SAR 13, d.h. der Digitaleingangscode, "1" ist, die Bezugsspannung Vref von der Leistungsquelle 17 an die Kondensatoranordnung durch die Schalterpositionen 2 angelegt wird, und daß ferner dann, wenn der Eingangscode "0" ist, das Erdpotential GND durch die Schalterpositionen 3 an die Kondensatoranordnung angelegt wird. Bei dieser Steuerung durch die Analogschalteranordnung wird die Ladung entsprechend dem Code erzeugt, in dem SAR 13 von der Ladung subtrahiert, die entsprechend dem Analogeingangssignal erzeugt ist. Am Ende der sukzessiven Approximation wird wenig Ladung in sämtlichen Kondensatoren übriggelassen, so daß ein Digitalcode des ursprünglichen DAC entsprechend dem Eingangsanalogwert erhalten wird. Die Digitalausgangsgröße von diesem ursprünglichen oder originalen DAC wird dem Eichungsvorgang der Codeverschiebung unterworfen, wie dies in Fig.3 gezeigt ist, so daß ein korrektes digitales Ausgangssignal erhalten wird.

Eine Kennlinie des örtlichen DAC, gezeigt in Fig. 9, wird durch die folgende Gleichung ausgedrückt:

(2* + C_c) x J 2^m + C_c Σ 2*

V_n - —, Vref (3)

⁰ (2* + C) x (2^m + C + 1)

Wenn hier ein Kapazitätswert des LDAC, gesehen vom MDAC aus, durch den Kopplungskondensai
Einheitskapazität Cq, d.h., wenn

aus, durch den Kopplungskondensator C gleich ist der

c_c -'{ i^% I C2^A - i) > C₀,

so wird die Gleichung (3) in folgende Gleichung umgewandelt

ρ * τη * 9

2* Σ 2^m + Σ 2
V₀ £ Vref (4).

Die Gleichung (4) zeigt, daß der örtliche DAC als ein üblicher DAC mit einer Auflösung von (m + 1) dient. Wenn

C₀ > (2"V(Z¹ -1)^ Cq, so wird eine Kennlinie erhalten, bei der die Ausgangsänderung des DAC stets an jedem Punkt verkleinert wird, wo der Eingangscode von MDAC sich ändert. Auf diese Weise kann eine gewünschte Kennlinie in kombinierter Weise ohne Verwendung des Analogaddierers realisiert werden.

Fig. 10 zeigt ein Ausführungsbeispiel, bei dem eine einzige Kondensatoranordnung anstelle der gesonderten Kondensatoranordnung hoher und niedriger Ordnung, wie in Fig. 9 gezeigt, verwendet wird, um den DAC aufzubauen. Beim vorliegenden Ausführungsbeispiel werden Analogschalter S-yy S_L1 ...., Sl_1-1, S_mo, S ..., S_m__v wie im Falle der Fig. 9 gesteuert, um die sukzessive Approximation auszu— führen. Die Kapazitäten der Kondensatoren Cq₀, C_lq, C^... Cj^* i Cj/[q» Cj^^... , Cjjjjk_^ sind 1,1C, 1,1C, 2,<£C, ·.., 2,2C, ..., (1,1 χ 8¹^)Cj 2¹C, 2¹⁺¹C, ..., 2^m+l"¹C. Der Bitteil niedriger Ordnung der Kondensatoren C₀₀ - ^cli_i

W* W

entspricht dem LDAC, und sein voller Bereich beträgt (8,8C/128,8C). Vref, wenn 1=3 und derart ausgewählt, daß er größer ist als ein Schritt der Kondensatoren C_MQ, ..., Cj₁₁J_1n-1 im Bitteil höherer Ordnung entsprechend dem MDAC, beispielsweise (8C/i28,8C)Vref, wenn m = 4 ist. Ein A/D-Umsetzer gemäß der vorliegenden Erfindung kann derart ausgebildet sein, daß man den DAC im vorliegenden Ausführungsbeispiel für den DAC 14 in Fig. 3 verwendet.

Bei den oben erwähnten Ausführungsbeispielen erfolgte die Erläuterung der Codeschiebeschaltung 21 in der Form eines Subrahierers, bei dem der Shiftcode vom Shiftcodegenerator 16 von der SAR Ausgangsgröße höherer Ordnung vom SAR 13 abgezogen wird. Alternativ kann die Schiebecodeschaltung 21 in der Form eines Addierers vorliegen, und ein 2er Komplement des Shiftcode wird in der Shiftcodegeneratorschaltung 16 gespeichert. Die Komplement- oder Komplementärausgangsgröße wird der SAR Ausgangsgröße höherer Ordnung durch den Addierer hinzuaddiert.

Wie oben beschrieben, wird der Nichtlinearitätsfehler wie beispielsweise ein Umwandlungsfehler infolge eines Übertrags während des Laufs der A/D-Umwandlung, in der Art der Codeumwandlung geeicht. Um den Shiftcode zu erzeugen, ist es beim Ausführungsbeispiel der Fig. 7 nicht notwendig, Zugriff zur Speicherschaltung zu jeder Zeit des sukzessiven ApproximationsVorgangs zu nehmen, sondern es reicht vielmehr aus, daß die Speicherschaltung nur einmal dem Zugriff unterworfen wird, und zwar zum Zeitpunkt der Beendigung des sukzessiven Approximationsvorgangs der Bits höherer Ordnung, und der Zugriff zum Speicher kann parallel mit dem sukzessiven Approximationsvorgang der Bits niedriger Ordnung erfolgen. Infolgedessen wird die Umwandlungszeit beträchtlich verbessert. Normalerweise beträgt die Zugriffszeit zur Speicherschaltung ungefähr

300 ns bis 1 μβ, und die Umwandlungszeit wird durch die Multiplikation der Bits, beispielsweise 4 bis 14 με für 14 Bits, verbessert. Die Ansprechzeiten des örtlichen DAC und des Komparators werden im wesentlichen gleich der der Speicherschaltung. In diesem Falle wird die Umwandlungszeit ungefähr um das 2-fache verbessert. In den Fällen der Fig. 7 und 8 entspricht die Anzahl der Zugriffe zur Speicherschaltung der Anzahl der Bits im MDAC, und daher wird die Umwandlungsgeschwindigkeit in einem solchen Ausmaße verbessert.

Wenn die in Fig. 9 gezeigte Kondensatoranordnung höherer und niedriger Ordnung oder die in Fig. 10 gezeigte Einzelkondensatoranordnung für den örtlichen DAC verwendet wird, so ist kein Analogaddierer erforderlich, so daß ein großer Fehler verursachender Faktor infolge des Gebrauchs des Analogaddierers eliminiert wird, und demgemäß eine hohe Genauigkeit und eine hohe Geschwindigkeit erreichbar sind. In einem allgemein üblichen Analogaddierer ist es schwer, dessen Fehler innerhalb eines Genauigkeitsbereichs von 14 oder 15 Bit zu halten. Das bedeutet, daß die Verwendung des Analogaddierers nahezu eine Grenze für die Verbesserung der Genauigkeit des A/D-Umsetzers bestimmt. Bei einer Anordnung, wie der vorliegenden Erfindung, die keinen Analogaddierer verwendet, bestimmt nur der Fehler des Komparators die Grenze der Genauigkeitsverbesserung, und man erhält somit eine bemerkenswerte Verbesserung der Genauigkeit. Zudem wird die A/D-Umwandlungsgeschwindigkeit in dem Ausmaße der Ansprechzeit des Analogaddierers verbessert.

Es sei die Umwandlungszeit betrachtet, wenn der A/D-Umsetzer mit 14 Bit gemäß der Erfindung realisiert wird. Die Kondensatoren höherer Ordnung mit 8 Bits und die Kondensatoren niedrigerer Ordnung mit 8 Bits werden für den örtlichen DAC verwendet. Die Gesamtauflösung beträgt 16 Bit..

- ae -

2 Bit werden für die Eichung benutzt, und ein Ausgangspegel kann ausgewählt werden mit einer Auflösung von 1/4 LSB. Die Anpassungstoleranz des Einheitskondensators von 1 pF beträgt ungefähr 1,26 % (3<f ), wenn ein übliches CMOS Verfahren verwendet wird, und ein Fehler des DAC von 8 Bit beträgt ungefähr 0,04 LSB. Daher wird der Linearität des LDAC gut Genüge getan. Ein Fehler des !Comparators ist in diesem Falle bis zu einem Wert von £ 0,21 LSB zulässig, und zwar erhalten durch Subtraktion des Fehlers 0,04 LSB des LDAC und der Eichungsauflösung 1/4 LSB von 1/2 LSB für 14 Bit, und zwar basierend auf der Konzeption der Fig. 3 und 6. Die Umwandlungszeit ist grob berechnet. Eine von uns durchgeführte Simulation zeigte, daß 400 ns für die Beruhigungszeit der Kondensatoranordnung möglich sind, obwohl die Beruhigungszeit von der Schalterabmessung abhängt. Wenn die Genauigkeit des Komparators ± 0,21 LSB beträgt, so können 100 ns für die Betriebszeit des Komparators erhalten werden. Die Betriebszeit einer sukzessiven Approximation beträgt ungefähr 550 ns, wenn die Verzögerung des logischen Schaltungsabschnitts ungefähr 50 ns beträgt. Da die Anzahl von Malen, mit der die sukzessive Approximation ausgeführt wird, der Anzahl der Bits in dem örtlichen DAC, d.h. dem 16-fachen, entspricht, ist die Umwandlungszeit ungefähr 8,8 με. Schließlich ergibt sich dann,wenn die Verzögerung des Addierers 200 ns beträgt, die Gesamtumwandlungszeit, die auf diese Weise erhalten wird, zu 9 με, d.h. 110 ksps.

Aus der vorstehenden Beschreibung erkennt man, daß gemäß der Erfindung ein A/D-Umsetzer von der Verwendung des CMOS - Verfahrens mit einer Genauigkeit von 14 Bit mit einer hohen Geschwindigkeit von 110 ksps realisiert werden kann, wie dies durch übliche Verfahrensweisen der LSI-Technik nicht möglich ist.

Da ein A/D-Umsetzer für hohe Leistungsfähigkeit in der konventionellen Technik durch Verwendung diskreter Komponenten realisiert wird, sind die Herstellungskosten sehr hoch. Andererseits ermöglicht die vorliegende Erfindung die Realisierung des A/D-Umsetzers unter Verwendung des üblichen CMOS Verfahrens, wodurch sich eine beträchtliche Kostenverminderung ergibt.

Der erfindungsgemäße A/D-Umsetzer ist für verschiedene digitale Signalverarbeitungen effektiv einsetzbar, welche eine hohe Geschwindigkeit und eine hohe Genauigkeit erforderlich machen; beispielsweise ist dies der Fall beim Breitband-Brach-CODEC, einer Sprachsynthetisiervorrichtung, einer Spracherkennungsvorrichtung oder dergl., bei denen ein Analogsignal in ein Digitalsignal für die digitale Signalverarbeitung umgewandelt wird. Ein gemäß der Erfindung ausgebildeter A/D-Umsetzer kann in kompakter Größe in der Form eines LSI-Chips vorgesehen sein, und er kann somit in effektiver Weise für verschiedene Signalverarbeitungen, zusammen mit einem 1-Chlp-Mikroprozessor benutzt werden. Der erfindungsgemäße A/D-Umsetzer kann durch Verwendung zweier konventioneller DAC-IC¹S aufgebaut sein, die im Handel verfügbar sind und eine niedrige Auflösung besitzen, wobei noch einige diskrete Komponenten hinzukommen. In diesem Falle werden eine hohe Genauigkeit und eine hohe Auflösung ebenfalls erreicht.

Die Erfindung ist also auch vorteilhaft beim Aufbau nicht nur durch die LSI-Technik, sondern auch bei Verwendung diskreter Komponenten.

Vorstehend wird DAC kurz für Digital-zu-Analog-Uinsetzer verwendet.

LSB = least significant bit = niedrigwertiges Bit, MSB = most significant bit = höchstwertiges Bit, Der Ausdruck "Schiebe-" oder "Shift-" wird wechselweise verwendet.

Claims

313-733 1ο Patentansprüche

1. Analog-zu-Digital-Umsetzer,

gekennzeichnet durch

eine Tast/Halte-Schaltung zum Tasten und Halten eines analogen Eingangssignals,

einen örtlichen Digital-zu-Analog-Urasetzer mit einem ersten Digital-zu-Analog-Umsetzer zur Erzeugung einer Ausgangsgröße von Bits höherer Ordnung und einem zweiten Digital-zu-Analog-Umsetzer zur Erzeugung einer Vollbereichsausgangsgröße als einer Ausgangsgröße von Bits niedriger Ordnung, und zwar stets größer als Jeder Quantisierungspegel des ersten Digital-zu-Analog-Umsetzers, und wobei darin die Ausgangsgröße des ersten Digital-zu-Analog-Umsetzers zur Ausgangsgröße des zweiten Digital-zu-Analog-Umsetzers hinzuaddiert wird, um eine Analog-Ausgangsgröße zu erzeugen,

einen Komparator zum Vergleichen der Tast/Speicher-Ausgangsgröße von der Tast/Speicher-Schaltung mit der Analog-Ausgangsgröße von dem örtlichen Digitalzu-Analog-Umsetzer ,
ein sukzessives Approximationsregister zum Speichern eines Digitalcodes, erhalten durch die Ausführung der sukzessiven Approximation entsprechend der Ausgangsgröße von dem Komparator,

eine Schiebecode-Generatorschaltung zur Speicherung eines Schiebecodes zum Verschieben des Digitalcodes, der zuvor jedem Digitalcode vom sukzessiven Approximationsregister zugewiesen wurde, so daß eine tatsächliche Digital-zu-Analog-Umwandlungskennlinie in dem örtlichen Digital-zu-Analog-Umsetzer geeicht wird auf eine ideale Digital-zu-Analog-Umwandlungskennlinie und um einen Verschiebecode infolge des Digitalcodes von dem sukzessiven Approximationsregister zu erzeugen,

und eine Codeverschiebeschaltung zur digitalen Verschiebung des Digitalcodes von dem sukzessiven Approximationsregister entsprechend dem erwähnten Schiebecode von der Schiebecode-Generatorschaltung zur Erzeugung eines Analog-zu-Digital-Umwandlungsausgangssignals.

2. Umsetzer nach Anspruch 1, dadurch gekennzeichnet, daß die Codeschiebeschaltung ein digitaler Addierer/Subtrahierer ist, um die digitale Addition/Subtraktion zwischen dem Digitalcode und dem Schiebecode auszuführen.

3. Umsetzer nach Anspruch 1 und/oder 2, dadurch gekennzeichnet, daß die Linearität des zweiten Digital-zu-Analog-Umsetzers sichergestellt wird, und daß die Verschiebecode-Generatorschaltung als Shiftcode eine Differenz speichert, und zwar zwischen einem Eingangsdigitalcode, entsprechend einer Analog-Ausgangsgröße en einer digitalen Kennlinie als eine Digital-zu-Analog-Umwandlungskennlinie, erhalten durch Extrapolation einer Ausgangskennlinie des zweiten Digitalzu-Analog-Umsetzers über einen Bereich, der sich zu den Bits der höheren Ordnung erstreckt, und einem Eingangsdigitalcode, der gestattet, daß der örtliche

- wo -

Digital-zu-Analog-Umsetzer eine Analog-Ausgangsgröße der idealen Kennlinie erzeugt.

4. Analog-zu-Digital-Umsetzer, gekennzeichnet durch

eine Sample/Hold-Schaltung zum Sampeln und Spei-

^XKJ ehern eines analogen Eingangssignals, einen örtlichen Digital-zu-Analog-Umsetzer zum Erzeugen einer Vollbereichsausgangsgröße eines Bitteils niedriger Ordnung, der stets größer ist als jeder Quantisierungspegel eines Bitteils hö-

'-* herer Ordnung,

einen Komparator zum Vergleichen der Sample/Hold-Ausgangsgröße von der Sample/Hold-Schaltung mit der Analog-Ausgangsgröße von dem örtlichen Digital-zu-Analog-Umsetzer ,

^iU ein sukzessives Approximationsregister zum Speichern eines Digitalcodes, erhalten bei der Durchführung der sukzessiven Approximation entsprechend dem Ausgang von dem Komparator, eine Schiebecode-Generatorschaltung zur Speiche-

^5 rung eines Schiebecodes und zur Verschiebung des Digitalcodes, der zuvor jedem Digitalcode von dem sukzessiven Approximationsregister zugewiesen ist, so daß eine tatsächliche Digital-zu-Analog-Umwandlungskennlinie in dem örtlichen Digital-zu-

Analog-Umsetzer geeicht wird auf eine ideale Digital-zu-Analog-Umwandlungskennlinie, und um einen Verschiebecode zu erzeugen, und zwar infolge des Digitalcodes von dem sukzessiven Approximationsregister,

-35 und eine Codeverschiebeschaltung zum digitalen Verschieben des Digitalcodes vom sukzessiven Approximationsregister gemäß dem Schiebecode von

der Schiebecode-Verschiedeschaltung zur Erzeugung eines Analog-zu-Digital-Umwandlungsausgangssignals.

5. Umsetzer nach Anspruch 4, dadurch gekennzeichnet, daß die Codeverschiebeschaltung ein digitaler . Addierer/Subtrahierer ist zur Durchführung der digitalen Addition/Subtraktion zwischen dem Digitalcode und dem Verschiebecode.

6. Umsetzer nach Anspruch 4 oder 5, dadurch gekennzeichnet, daß die Schiebecode-Generatorschaltung als Schiebecode eine Differenz speichert, und zwar eine Differenz zwischen einem Eingangsdigital- code entsprechend einer Analogausgangsgröße an einer idealen Kennlinie als eine Digital-zu-Analog-Umwandlungskennlinie, erhalten durch Extrapolation einer Digital-zu-Analog-Umwandlungsausgangsgrößenkennlinie von dem Bitteil niedriger Ordnung über einen Bereich hinweg, der sich über das niedrigstwertige Bit in dem Bitteil höherer Ordnung hinauserstreckt, und einem Eingangsdigitalcode, was dem Örtlichen Digital-zu-Analog-Urasetzer gestattet, eine Analogausgangsgröße der idealen Kennlinie zu erzeugen.