JPS6112124A - アナログ信号処理装置 - Google Patents
アナログ信号処理装置Info
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- JPS6112124A JPS6112124A JP60129083A JP12908385A JPS6112124A JP S6112124 A JPS6112124 A JP S6112124A JP 60129083 A JP60129083 A JP 60129083A JP 12908385 A JP12908385 A JP 12908385A JP S6112124 A JPS6112124 A JP S6112124A
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- H03M1/164—Conversion in steps with each step involving the same or a different conversion means and delivering more than one bit with scale factor modification, i.e. by changing the amplification between the steps the steps being performed sequentially in series-connected stages
- H03M1/167—Conversion in steps with each step involving the same or a different conversion means and delivering more than one bit with scale factor modification, i.e. by changing the amplification between the steps the steps being performed sequentially in series-connected stages all stages comprising simultaneous converters
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Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
〔産業上の利用分野〕
本発明は、アナログ信号処理装置、特にテレビジョン装
置等の映像及び音声信号処理装置に関する。
置等の映像及び音声信号処理装置に関する。
アナログ・デジタル変換器（以下″’ＡＤＣ”という）
は、アナログ電気信号の遅延を必要とする場合に、しば
しば用いられる。例えば、入力テレビジョン（ＴＶ）信
号の映像部分を基準映像信号に同期させるために用いる
フレーム同期装置（フレーム・シンクロナイザ、以下″
’ＦＳ”という）では、入力映像信号を入力映像信号の
副搬送波バーストに関係するタイミングでサンプリング
し、連続するサンプルをデジタル形式に変換してメモリ
に書き込む。
は、アナログ電気信号の遅延を必要とする場合に、しば
しば用いられる。例えば、入力テレビジョン（ＴＶ）信
号の映像部分を基準映像信号に同期させるために用いる
フレーム同期装置（フレーム・シンクロナイザ、以下″
’ＦＳ”という）では、入力映像信号を入力映像信号の
副搬送波バーストに関係するタイミングでサンプリング
し、連続するサンプルをデジタル形式に変換してメモリ
に書き込む。
次に、デジタル信号を、メモリから読み出し、基準信号
の副搬送波バーストで制御するタイミングでアナログ信
号に変換する。更に、入力信号の映像と音声部分とを所
望の厳密さで同期させるために、音声部分を遅延させる
必要がある場合があり、これは音声部分をデジタル形式
に変換し、アナログ信号に再変換する前にデジタル遅延
線を用いて選択量だけデジタル信号を遅延させて行える
。デジタル遅延線は本来、アナログ遅延線より正確であ
るので、特にこの目的には好ましい。
の副搬送波バーストで制御するタイミングでアナログ信
号に変換する。更に、入力信号の映像と音声部分とを所
望の厳密さで同期させるために、音声部分を遅延させる
必要がある場合があり、これは音声部分をデジタル形式
に変換し、アナログ信号に再変換する前にデジタル遅延
線を用いて選択量だけデジタル信号を遅延させて行える
。デジタル遅延線は本来、アナログ遅延線より正確であ
るので、特にこの目的には好ましい。
しかし、アナログ及びデジタル間の変換操作を行う際、
幾つかの問題が起きる。例えば、ＡＤＣが逐次比較レジ
スタ、デジタル・アナｐグ変換器（以下″ＤＡＣ”とい
う）及び比較器を含む逐次比較型であると、ＤＡＣの伝
達関数の非直線性によりデジタル遅Ｊｇ線に供給される
デジタル信号がアナログ入力信号を正確に表わさなくな
る。また、デジタル信号を上位ビットに変換する際の非
直線性により、特定のアナログ入力値を表わすことがで
きなくなる場合がある。即ち、ＤＡＣの伝達関数は、ア
ナログ入力信号値がある大きさＫなると、不確定である
ことがある。
幾つかの問題が起きる。例えば、ＡＤＣが逐次比較レジ
スタ、デジタル・アナｐグ変換器（以下″ＤＡＣ”とい
う）及び比較器を含む逐次比較型であると、ＤＡＣの伝
達関数の非直線性によりデジタル遅Ｊｇ線に供給される
デジタル信号がアナログ入力信号を正確に表わさなくな
る。また、デジタル信号を上位ビットに変換する際の非
直線性により、特定のアナログ入力値を表わすことがで
きなくなる場合がある。即ち、ＤＡＣの伝達関数は、ア
ナログ入力信号値がある大きさＫなると、不確定である
ことがある。
従来の逐次比較型ＤＡＣに起きる他の問題は、サンプル
・ホールド・ドループと呼ばれているものである。ＡＤ
Ｃは、その動作中、比較器への入力信号を一定に保つた
めに入力部にサンプル・ホールド回路を有する。このサ
ンプル・ホールド回路は、蓄積コンデンサを用いている
が、コンデンサの電荷漏洩のため、比較器の入力端子に
印加される電圧は降下する。予想できるように、降下電
圧は漏洩Ｎ流の関数となる。サンプル・ホールド回路が
出力する信号を、最上位ピッ） （ＭＳＢ）から始まっ
て相次ぐビットでデジタイズ゛し、サンプル・ホールド
回路の出力が安定する以前に、 ＭＳＢ変換が行われ、
ドリフトの振幅が上位ＤＡＣの分解能より大きいとする
と、上位ＤＡＣが供給するデジタル出力信号は、不正確
になり（即ち、サンプル・ホールド回路の安定出力を表
わさない）、下位ＤＡＣが供給するデジタル出力信号は
、通常なんの意味も持たな（なる。
・ホールド・ドループと呼ばれているものである。ＡＤ
Ｃは、その動作中、比較器への入力信号を一定に保つた
めに入力部にサンプル・ホールド回路を有する。このサ
ンプル・ホールド回路は、蓄積コンデンサを用いている
が、コンデンサの電荷漏洩のため、比較器の入力端子に
印加される電圧は降下する。予想できるように、降下電
圧は漏洩Ｎ流の関数となる。サンプル・ホールド回路が
出力する信号を、最上位ピッ） （ＭＳＢ）から始まっ
て相次ぐビットでデジタイズ゛し、サンプル・ホールド
回路の出力が安定する以前に、 ＭＳＢ変換が行われ、
ドリフトの振幅が上位ＤＡＣの分解能より大きいとする
と、上位ＤＡＣが供給するデジタル出力信号は、不正確
になり（即ち、サンプル・ホールド回路の安定出力を表
わさない）、下位ＤＡＣが供給するデジタル出力信号は
、通常なんの意味も持たな（なる。
従って、本発明の目的は、正確なＡＤ変換をするアナロ
グ信号処理装置を提供することである。
グ信号処理装置を提供することである。
〔問題点を解決するための手段及び作用〕本発明の第１
の特徴によれば、本発明のアナログ出力信号を選択した
タイミングでデジタル処理装置に供給する出力端子とを
有するＡＤＣを含む。
の特徴によれば、本発明のアナログ出力信号を選択した
タイミングでデジタル処理装置に供給する出力端子とを
有するＡＤＣを含む。
コノ人ＤＣは、前述の選択したタイミングの前に順次Ａ
ＤＣで発生した一連のデジタル信号を受け、各デジタル
信号に応答して、このデジタル信号に対応する中間アナ
ログ信号を出力するＤＡＣを含み、この出力は最終デジ
タル入力信号を発生するためのアナログ入力信号と比較
するために用いられる。
ＤＣで発生した一連のデジタル信号を受け、各デジタル
信号に応答して、このデジタル信号に対応する中間アナ
ログ信号を出力するＤＡＣを含み、この出力は最終デジ
タル入力信号を発生するためのアナログ入力信号と比較
するために用いられる。
このＤＡＣは、更にデジタル処理装置からデジタル出力
信号を受は取るように接続され、デジタル出力信号に対
応するアナログ出力信号を供給する。
信号を受は取るように接続され、デジタル出力信号に対
応するアナログ出力信号を供給する。
本発明の第２の特徴によれば、アナログ入力信号処理方
法は、（ａ）アナログ入力信号を第１の選択タイミング
で出力可能となる最終デジタル人力信号に変換し、（ｂ
）最終デジタル入力信号をデジタル処理装置に供給し、
最終デジタル入力信号を処理して、デジタル出力信号を
供給し、（ｃ）Ｐｆｒ定の伝達特性に応じてデジタル出
力信号をアナログ入力信号に変換する工程を含む。工程
（ａ）は、上記第１の選択タイミングより前に、順次、
一連のデジタル信号を発生し、一連の次のデジタル信号
を発生するためアナログ入力信号と比較するため所定の
伝達特性に応じて各デジタル信号をアナログ形式に変換
し、連続するデジタル信号の数を限定し、一連のデジタ
ル信号の最後の信号が最終デジタル出力信号となる。
法は、（ａ）アナログ入力信号を第１の選択タイミング
で出力可能となる最終デジタル人力信号に変換し、（ｂ
）最終デジタル入力信号をデジタル処理装置に供給し、
最終デジタル入力信号を処理して、デジタル出力信号を
供給し、（ｃ）Ｐｆｒ定の伝達特性に応じてデジタル出
力信号をアナログ入力信号に変換する工程を含む。工程
（ａ）は、上記第１の選択タイミングより前に、順次、
一連のデジタル信号を発生し、一連の次のデジタル信号
を発生するためアナログ入力信号と比較するため所定の
伝達特性に応じて各デジタル信号をアナログ形式に変換
し、連続するデジタル信号の数を限定し、一連のデジタ
ル信号の最後の信号が最終デジタル出力信号となる。
本発明の第３の特徴によれば、 ＤＡＣは、デジタル信
号の複数の上位桁ビットをアナログ形式に変換する上位
桁ＤＡＣ手段と、デジタル信号の下位桁ビットをアナロ
グ形式に変換する下位桁ＤＡＣ手段とを含み、下位桁Ｄ
ＡＣ手段の最大差分アナログ出力は、上位桁ＤＡＣ手段
の最小差分アナログ出力よりも大きい。
号の複数の上位桁ビットをアナログ形式に変換する上位
桁ＤＡＣ手段と、デジタル信号の下位桁ビットをアナロ
グ形式に変換する下位桁ＤＡＣ手段とを含み、下位桁Ｄ
ＡＣ手段の最大差分アナログ出力は、上位桁ＤＡＣ手段
の最小差分アナログ出力よりも大きい。
周知の様に、ＴＶ信号は音声部分及び映像部分を含む。
異なる信号源からの複数のＴＶ信号を円滑に切換えを行
うために、ＴＶ信号の映像部分はＴＶ表示器即ちモニタ
ー又は受像機の動作を制御するための同期情報を含んで
いるので、 ＴＶ信号の映像部分間の関係は、音声部分
間の関係よりもクリティカルである。従って、プロダク
ション・スイッチャで第１ＴＶ信号源の選択から第２Ｔ
Ｖ信号源の選択に切換える必要があるとき、又はデジタ
ル映像効実装置で異なる信号源からの信号の映像部分を
合成するとき、従来第２ＴＶ信号の映像部分を第１ＴＶ
信号の映像部分と同期させるＦＳを使用している。
うために、ＴＶ信号の映像部分はＴＶ表示器即ちモニタ
ー又は受像機の動作を制御するための同期情報を含んで
いるので、 ＴＶ信号の映像部分間の関係は、音声部分
間の関係よりもクリティカルである。従って、プロダク
ション・スイッチャで第１ＴＶ信号源の選択から第２Ｔ
Ｖ信号源の選択に切換える必要があるとき、又はデジタ
ル映像効実装置で異なる信号源からの信号の映像部分を
合成するとき、従来第２ＴＶ信号の映像部分を第１ＴＶ
信号の映像部分と同期させるＦＳを使用している。
ＴＶ信号の映像部分がＦＳを通過すると、必然的に、映
像部分は遅延する。遅延が問題にならないこともあるが
、しばしば起きるようＫもし、遅延まず話が聞こえ、そ
の後に対応した***の動きが見えるもので、映像部分の
遅延差がＴＶ視聴者に知覚される。従って、 ＴＶ信号
の映像部分が遅延するとき、音声部分も対応する量だけ
遅延させることが望ましい。
像部分は遅延する。遅延が問題にならないこともあるが
、しばしば起きるようＫもし、遅延まず話が聞こえ、そ
の後に対応した***の動きが見えるもので、映像部分の
遅延差がＴＶ視聴者に知覚される。従って、 ＴＶ信号
の映像部分が遅延するとき、音声部分も対応する量だけ
遅延させることが望ましい。
好適には、 ＴＶ信号の音声部分はデジタル遅延線を使
って遅延させる。アナログ音声信号をデジタル形式に変
換し、デジタル信号を所望量だけ遅延させて、アナログ
形式に再変換する。第２図は、入力ＴＶ信号を基準ＴＶ
信号に同期させる動作を示す流れ図であり、ＴＶ信号の
映像部分は処理及び付随遅延を受け、音声部分はまずデ
ジタル形式に変換し、次に所定量だけデジタル信号を遅
延して、最終的にデジタル信号をアナログ信号に変換し
直すことにより対応する遅延を生じさせる。ＴＶ信号の
遅延した音声及び映像部分は、その後再合財る。
って遅延させる。アナログ音声信号をデジタル形式に変
換し、デジタル信号を所望量だけ遅延させて、アナログ
形式に再変換する。第２図は、入力ＴＶ信号を基準ＴＶ
信号に同期させる動作を示す流れ図であり、ＴＶ信号の
映像部分は処理及び付随遅延を受け、音声部分はまずデ
ジタル形式に変換し、次に所定量だけデジタル信号を遅
延して、最終的にデジタル信号をアナログ信号に変換し
直すことにより対応する遅延を生じさせる。ＴＶ信号の
遅延した音声及び映像部分は、その後再合財る。
デジタル遅延線を使用する際に起きる問題は、ＤＡＣの
伝達関数が非直線性であるので、遅延した音声信号が入
力音声信号と正確に対応しないことである。ここで、Ｄ
ＡＣを含む逐次比較製変換器を用いてＡＤ変換を行うと
、付加的誤差が生じる場合がある。
伝達関数が非直線性であるので、遅延した音声信号が入
力音声信号と正確に対応しないことである。ここで、Ｄ
ＡＣを含む逐次比較製変換器を用いてＡＤ変換を行うと
、付加的誤差が生じる場合がある。
第１図は、入力ＴＶ信号の音声部分を処理する本発明の
アナログ信号処理装置に関するブロック図である。サン
プル・ホールド回路（２）は、その入力端子（２つに音
声入力信号を受け、その出力端子を比較器（財）の入力
端に接続する。比較器の出力は、スイッチ（ハ）及びバ
ス（至）に接続した出力端子を有する逐次比較型レジス
タ（以下″’ＳＡＲ”とい５１ＤＫ供給する。スイッチ
四は、５ＡＲ（２Ｇの出力端子を電流ＤＡＣ（３ａに接
続するために使用する。ＤＡＣＣ（３の出力は、電流−
電圧変換増幅器（至）に供給し、増幅器−の出力は、サ
ンプル・ホールド回路−の出力と比較するため比較器（
財）に帰還する。比較器（財）、ＳＡＲ翰、ＤＡＣ（３
２及び増幅器（至）の組合わせは逐次比較部、ＡＤＣと
して働き、その動作原理は、例えば１９７４年、ハイブ
リッド・システム・コーポレーション出版のり、Ｂ、プ
ルツク著「データ変換ノ為ンドブツク」の３乃至７ペー
ジ及びアナログ・デバイス・コーポレーション出版のり
、 Ｐ、ツクートン及ヒＡ、Ｌ、テックスター著「マイ
クロプルセッサ・システム・ハンドブック」１４２及び
１４３ページに記載されている。変換サイクル中、スイ
ッチ（ハ）は閉状態を保ち、 ＳＡＲ＠の出力端子をＤ
Ａｃ＊ａに接続する。変換サイクルの終りで、スイッチ
翰は開き、最終デジタル信号がバス（７）上に現われる
。バス（至）上で出力可能になったデジタル信号をデジ
タル遅延線■に供給し、遅延デジタル信号なりＡＣＣ３
ａ及び増幅器（至）によりアナログ形式に再変換し、生
じた遅延アナログ信号を出力線−に供給する。
アナログ信号処理装置に関するブロック図である。サン
プル・ホールド回路（２）は、その入力端子（２つに音
声入力信号を受け、その出力端子を比較器（財）の入力
端に接続する。比較器の出力は、スイッチ（ハ）及びバ
ス（至）に接続した出力端子を有する逐次比較型レジス
タ（以下″’ＳＡＲ”とい５１ＤＫ供給する。スイッチ
四は、５ＡＲ（２Ｇの出力端子を電流ＤＡＣ（３ａに接
続するために使用する。ＤＡＣＣ（３の出力は、電流−
電圧変換増幅器（至）に供給し、増幅器−の出力は、サ
ンプル・ホールド回路−の出力と比較するため比較器（
財）に帰還する。比較器（財）、ＳＡＲ翰、ＤＡＣ（３
２及び増幅器（至）の組合わせは逐次比較部、ＡＤＣと
して働き、その動作原理は、例えば１９７４年、ハイブ
リッド・システム・コーポレーション出版のり、Ｂ、プ
ルツク著「データ変換ノ為ンドブツク」の３乃至７ペー
ジ及びアナログ・デバイス・コーポレーション出版のり
、 Ｐ、ツクートン及ヒＡ、Ｌ、テックスター著「マイ
クロプルセッサ・システム・ハンドブック」１４２及び
１４３ページに記載されている。変換サイクル中、スイ
ッチ（ハ）は閉状態を保ち、 ＳＡＲ＠の出力端子をＤ
Ａｃ＊ａに接続する。変換サイクルの終りで、スイッチ
翰は開き、最終デジタル信号がバス（７）上に現われる
。バス（至）上で出力可能になったデジタル信号をデジ
タル遅延線■に供給し、遅延デジタル信号なりＡＣＣ３
ａ及び増幅器（至）によりアナログ形式に再変換し、生
じた遅延アナログ信号を出力線−に供給する。
バス上に２つの信号が同時に印加されないように５ＡＲ
（ハ）及び遅延線（至）によるバス（至）へのアクセス
を制御する必要がある。これを行い、 ５ＡＲ（ハ）と
関連してスイッチ（２）の動作を制御するためにとられ
る方法は、当業者には明らかであろう。
（ハ）及び遅延線（至）によるバス（至）へのアクセス
を制御する必要がある。これを行い、 ５ＡＲ（ハ）と
関連してスイッチ（２）の動作を制御するためにとられ
る方法は、当業者には明らかであろう。
逐次比較型ＡＤ変換動作の伝達関数がＨｌであるとする
と ［Ｙｎ ） ＝ＨＩＸ （ｔ）
・・・・・・（１）ここで、Ｘ（ｔ）はＡＤＣが受ける
アナログ入力信号を表わし、（Ｙｎ）は遅延線（至）Ｋ
供給するデジタル信号を表わす。
と ［Ｙｎ ） ＝ＨＩＸ （ｔ）
・・・・・・（１）ここで、Ｘ（ｔ）はＡＤＣが受ける
アナログ入力信号を表わし、（Ｙｎ）は遅延線（至）Ｋ
供給するデジタル信号を表わす。
ＤＡ（Ｊａの伝達関数がＨｌであるとするとＺ （ｔ）
＝ Ｈｌ （Ｙｎ ：ｌ ・＝
・（２）ここで、Ｚ（ｔ）はライン顛に供給するアナロ
グ出力信号を表わし、デジタル遅ＸＭ（至）により生じ
る遅延は、単Ｋ（Ｊｉｒ号の基準フレームに変化を与え
、他の点では信号に影響を与えないので、無視できる。
＝ Ｈｌ （Ｙｎ ：ｌ ・＝
・（２）ここで、Ｚ（ｔ）はライン顛に供給するアナロ
グ出力信号を表わし、デジタル遅ＸＭ（至）により生じ
る遅延は、単Ｋ（Ｊｉｒ号の基準フレームに変化を与え
、他の点では信号に影響を与えないので、無視できる。
しかし、比較器（財）及び５ＡＲ（ハ）の伝達関数は共
に不変である。従ってＨｌはＨ，の逆数であり、よって Ｚ（ｔ） ＝ Ｘ （ｔ）
・・・・・・（３）従って、入力ＡＤＣ及び出力Ｄ
ＡＣ間でＤＡＣ＠２）を共有することにより、アナログ
及びデジタル間の変換における非直線性が自己相殺され
ることが分かる。
に不変である。従ってＨｌはＨ，の逆数であり、よって Ｚ（ｔ） ＝ Ｘ （ｔ）
・・・・・・（３）従って、入力ＡＤＣ及び出力Ｄ
ＡＣ間でＤＡＣ＠２）を共有することにより、アナログ
及びデジタル間の変換における非直線性が自己相殺され
ることが分かる。
この効果を、以下直線性誤差相殺（キャンセレーション
）と呼ぶことにする。
）と呼ぶことにする。
音声入力信号をデジタル化し、遅延させ、再生するとき
、この信号に大きな歪が生じないように、音声信号を１
６ビツトにデジタル化する。１６個の位置を有する単一
のＳＡＲを使用する代わりに、複数の上位ビット（最上
位ワード即ちＭＳＷ）及び複数の下位ビット（最下位ワ
ード即ちＬＳＷ）を夫々割当てた２個の８ビツトＳＡＲ
（２８ａ）及び（２８ｂ）を用いて、順次動作させる。
、この信号に大きな歪が生じないように、音声信号を１
６ビツトにデジタル化する。１６個の位置を有する単一
のＳＡＲを使用する代わりに、複数の上位ビット（最上
位ワード即ちＭＳＷ）及び複数の下位ビット（最下位ワ
ード即ちＬＳＷ）を夫々割当てた２個の８ビツトＳＡＲ
（２８ａ）及び（２８ｂ）を用いて、順次動作させる。
同様に、音声信号を再生するために、単一の１６ビツ）
ＤＡＣを用いる代わりに、ＭＳＷ及びＬＳＷに夫々割
当てた２個の８ピツ） ＤＡＣ（３４ａ）及び（３４ｂ
）を用いる。
ＤＡＣを用いる代わりに、ＭＳＷ及びＬＳＷに夫々割
当てた２個の８ピツ） ＤＡＣ（３４ａ）及び（３４ｂ
）を用いる。
上位ビットに割当てた１つのＤＡＣ及び下位ビットに割
当てた第２のＤＡＣを用いた従来のＤＡＣ装置において
、各ＤＡＣの理想的変換特性は、等間隔の直線的ドツト
配列になる。説明を簡単にするため、音声信号を実際の
場合の１６ビツトに代わり、６ビツトでデジタル化する
と仮定する。ビット０．１及び２は上位ＤＡＣ（３４ａ
）に供給し、ビット３．４及び５は下位ＤＡＣ（３４ｂ
）に供給する。第３ａ図に示す様に、上位ＤＡＣの理想
的特性は、３個の上位ビットカニもつ８個の可能なデジ
タル値に相当する８個のドツトの直線的配列により表わ
される。ＤＡＣの電流出力は、可能なデジタル入力信号
に対応する不連続アナログ値のうち一つだけをとる。同
様に、下位ＤＡＣ（３４ｂ）の理想特性は、３個の下位
ビットカーもつ８個の可能なデジタル値に相当する８個
のドツトの直線的配列により表わされる。（０００）力
）ら（１１１）への下位ビットの変化に対応するＤＡＣ
（３４ｂ）の最大差分出力電流が、３個の上位ビットの
うちの最下位ビットの変化、例えば（１０１）から（１
１０）への変化に相当するＤＡＣ（３４ａ）の公称最小
差分出力電流に等しくなるように、ＤＡＣ（３４ａ）及
び（３４ｂ）の電流源を調節する。当然下位ＤＡＣ（３
４ｂ）の特性は、上位ビットの可能な値毎に繰り返す。
当てた第２のＤＡＣを用いた従来のＤＡＣ装置において
、各ＤＡＣの理想的変換特性は、等間隔の直線的ドツト
配列になる。説明を簡単にするため、音声信号を実際の
場合の１６ビツトに代わり、６ビツトでデジタル化する
と仮定する。ビット０．１及び２は上位ＤＡＣ（３４ａ
）に供給し、ビット３．４及び５は下位ＤＡＣ（３４ｂ
）に供給する。第３ａ図に示す様に、上位ＤＡＣの理想
的特性は、３個の上位ビットカニもつ８個の可能なデジ
タル値に相当する８個のドツトの直線的配列により表わ
される。ＤＡＣの電流出力は、可能なデジタル入力信号
に対応する不連続アナログ値のうち一つだけをとる。同
様に、下位ＤＡＣ（３４ｂ）の理想特性は、３個の下位
ビットカーもつ８個の可能なデジタル値に相当する８個
のドツトの直線的配列により表わされる。（０００）力
）ら（１１１）への下位ビットの変化に対応するＤＡＣ
（３４ｂ）の最大差分出力電流が、３個の上位ビットの
うちの最下位ビットの変化、例えば（１０１）から（１
１０）への変化に相当するＤＡＣ（３４ａ）の公称最小
差分出力電流に等しくなるように、ＤＡＣ（３４ａ）及
び（３４ｂ）の電流源を調節する。当然下位ＤＡＣ（３
４ｂ）の特性は、上位ビットの可能な値毎に繰り返す。
従って、ＤＡＣＣ４Ｂの理想的全体特性は、６４個のド
ツトの直線配列であり、第３ｂ図に示す様に、連続直線
に近似する。
ツトの直線配列であり、第３ｂ図に示す様に、連続直線
に近似する。
しかし、上述した様に、ＤＡＣＣ３３の特性の非直線性
を避けることは、はとんど不可能である。ＤＡＣ（３４
ｂ）の特性の非直線性は普通無視でき、直線性誤差相殺
により、どのような現象でも適切に補償できる。従って
、ＤＡＣＣ１ａの実際の全体特性は、第３ｃ図に示す様
に得られるアナログ出力電流の範囲で間隙Ｒを有する場
合がある。逐次比較変換では、直線性誤差相殺による補
償に必要な条件は、各可能入力レベルに対するデジタル
信号があることなので、この様な間隙は補償されない。
を避けることは、はとんど不可能である。ＤＡＣ（３４
ｂ）の特性の非直線性は普通無視でき、直線性誤差相殺
により、どのような現象でも適切に補償できる。従って
、ＤＡＣＣ１ａの実際の全体特性は、第３ｃ図に示す様
に得られるアナログ出力電流の範囲で間隙Ｒを有する場
合がある。逐次比較変換では、直線性誤差相殺による補
償に必要な条件は、各可能入力レベルに対するデジタル
信号があることなので、この様な間隙は補償されない。
第１図において、ＤＡＣ（３４ｂ）の最大差分出力電流
が、ＤＡＣ（３４ａ）の公称最小差分出力電流及び上位
ＤＡＣ（３４ａ）の特性の最大予想差分非直線性に対応
する出力電流の和より大きくなるように、ＤＡＣ（３４
ａ）及び（３４ｂ）に関連する電流源を調節する。即ち
、この最大値は、ＭＳＷの２個の隣接する値に関する出
力電流の差が、ＤＡＣ（３４ａ）の公称最小差分出力電
流を超えると予想される最大量である。この様に、ＤＡ
Ｃ（３４ｂ）の最大差分出力電流が、ＤＡＣ（３４ａ）
の実際（公称に対照して）の最小差分出力電流の最大値
を超えるようにする。好適には、ＤＡＣ（３４ｂ）の最
大差分出力電流は、ＤＡＣ（３４ａ）の公称最小差分出
力電流の２倍である。更に、ＤＡＣ（３４ｂ）の出力電
流は、（ｏｏｏ）から（１１１）のＬＳＷ値の範囲で大
きさが単純増加する同じ極性のままにとどまらず、むし
ろ出力電流は公称直線形式で、ＬＳＷ値と共に変化し、
ＬＳＷ値の範囲全体の約１／４の点即ちＬＳＷ値（０１
０）の点で、零を通過する。例えば、ＤＡＣ（３４ｍ）
の出力電流が正で、（０００）から（１１１）までＭＳ
Ｗの関数として増加し、即ちＤＡＣ（３４ａ）が電流ソ
ースであると、ＤＡＣ（３４ｂ）はＬＳＷ値（０００）
及び（００１）に関して電流シンクとして働き、ＬＳＷ
値（０１０）に関しては零であり、ＬＳＷ値（０１１）
から（１１１）に関して電流ソースとして働く。合成し
たＤＡＣＣ３３の全体特性を第３ｄ図に示す。
が、ＤＡＣ（３４ａ）の公称最小差分出力電流及び上位
ＤＡＣ（３４ａ）の特性の最大予想差分非直線性に対応
する出力電流の和より大きくなるように、ＤＡＣ（３４
ａ）及び（３４ｂ）に関連する電流源を調節する。即ち
、この最大値は、ＭＳＷの２個の隣接する値に関する出
力電流の差が、ＤＡＣ（３４ａ）の公称最小差分出力電
流を超えると予想される最大量である。この様に、ＤＡ
Ｃ（３４ｂ）の最大差分出力電流が、ＤＡＣ（３４ａ）
の実際（公称に対照して）の最小差分出力電流の最大値
を超えるようにする。好適には、ＤＡＣ（３４ｂ）の最
大差分出力電流は、ＤＡＣ（３４ａ）の公称最小差分出
力電流の２倍である。更に、ＤＡＣ（３４ｂ）の出力電
流は、（ｏｏｏ）から（１１１）のＬＳＷ値の範囲で大
きさが単純増加する同じ極性のままにとどまらず、むし
ろ出力電流は公称直線形式で、ＬＳＷ値と共に変化し、
ＬＳＷ値の範囲全体の約１／４の点即ちＬＳＷ値（０１
０）の点で、零を通過する。例えば、ＤＡＣ（３４ｍ）
の出力電流が正で、（０００）から（１１１）までＭＳ
Ｗの関数として増加し、即ちＤＡＣ（３４ａ）が電流ソ
ースであると、ＤＡＣ（３４ｂ）はＬＳＷ値（０００）
及び（００１）に関して電流シンクとして働き、ＬＳＷ
値（０１０）に関しては零であり、ＬＳＷ値（０１１）
から（１１１）に関して電流ソースとして働く。合成し
たＤＡＣＣ３３の全体特性を第３ｄ図に示す。
ＤＡＣ（３４ａ）の特性における実質的非直線性は、得
られる出力電流の範囲で間隙を生じないことが分かるだ
ろう。
られる出力電流の範囲で間隙を生じないことが分かるだ
ろう。
ＤＡＣ（３４ｂ）の最大差分出力電流をＤＡＣ（３４ａ
）の公称最小差分出力電流より大きくすることはアナロ
グ入力電圧レベルをデジタル入力信号に変換する際に不
確定性を生じさせ、即ち３個もの異なるデジタル入力信
号が第３ｄ図の電流値範囲にあるアナログ入力電圧の特
定レベルに対応する場合がある。２個以上の電流範囲カ
ー重なるところでは、相当する入力電圧レベルをデジタ
ル値にマツピングする際に、どの範囲を使用するかを決
定する各電流範囲に関連する確率分布がある。確率分布
は、その範囲の中心に最大値をもち、範囲の両端で零に
なるベル形である。この様に、入力電圧が電流レベルｈ
（第３ｄ図）に対応すると、範囲Ｑ１を使用するだろ
うし、入力電圧がレベル１２に対応すると、範囲Ｑ２を
使用するだろ５゜ 合成したＤＡＣＣｌａの伝達関数は、各範囲に関連する
確率分布の合成効果を表わす。従って、範囲の重なりは
必然的に伝達関数を非直線性にする。しかし、この非直
線性は直線性誤差相殺により相殺される。全てのアナロ
グ・レベルが少なくとも１つのデジタル値を有する即ち
ＤＡＣの伝達関数が全てのアナログ・レベルに対して指
定されることを保証する機能が、直線性誤差相殺に必須
である。
）の公称最小差分出力電流より大きくすることはアナロ
グ入力電圧レベルをデジタル入力信号に変換する際に不
確定性を生じさせ、即ち３個もの異なるデジタル入力信
号が第３ｄ図の電流値範囲にあるアナログ入力電圧の特
定レベルに対応する場合がある。２個以上の電流範囲カ
ー重なるところでは、相当する入力電圧レベルをデジタ
ル値にマツピングする際に、どの範囲を使用するかを決
定する各電流範囲に関連する確率分布がある。確率分布
は、その範囲の中心に最大値をもち、範囲の両端で零に
なるベル形である。この様に、入力電圧が電流レベルｈ
（第３ｄ図）に対応すると、範囲Ｑ１を使用するだろ
うし、入力電圧がレベル１２に対応すると、範囲Ｑ２を
使用するだろ５゜ 合成したＤＡＣＣｌａの伝達関数は、各範囲に関連する
確率分布の合成効果を表わす。従って、範囲の重なりは
必然的に伝達関数を非直線性にする。しかし、この非直
線性は直線性誤差相殺により相殺される。全てのアナロ
グ・レベルが少なくとも１つのデジタル値を有する即ち
ＤＡＣの伝達関数が全てのアナログ・レベルに対して指
定されることを保証する機能が、直線性誤差相殺に必須
である。
入力部にサンプル・ホールド回路を有する従来の逐次比
較型ＡＤＣを使用するとき、サンプル・ホールド回路が
供給する電圧信号は、逐次サンプリング時の間にコンデ
ンサからの電荷漏洩のためにドリフトする。理想的には
、デジタル化する電圧レベルは、第４ａ図に示す線（６
）、０３及び０養の左側の点（４２ａ）、（４３ａ）及
び（４４ｇ）で示す様な、サンプル・ホールド回路が保
持を始めたときに得たレベルである。しかし、逐次比較
型ＡＤＣでは、実際の出力ワードは変換サイクルの終り
のサンプル・ホールド出力である。従って、第４図の様
に（再び、図を２個の３ビツトＳＡＲ及び２個の３ビツ
トＤＡＣに簡略化する）、入力電圧が線（ハ）をたどれ
ば、ＳＡＲから得る最終デジタル信号は、（ＩＯＩＡＢ
Ｃ）であろう。ここで、ＡＢＣは点（４２ｂ） （ｂ五
ｔ５の変換時）でステップ（１０１）より上のライン（
６）のレベルに対応するデジタル信号を表わし、電圧が
Ｓ−をたどると得られる信号は、点（４４ｂ）で（１０
０ＤＥＦ）である。線（６）及び＠荀の間には線（至）
があり、 ＬＳＷの値はＭＳＷ値が（１０υのとき点（
４３ｂ）に対応する値に出力電流な減少できないので、
対応する最終デジタル信号（１０１０００）になる。と
ころが実際には、点（４３ｂ）に対する最終デジタル信
号は、 （１００ＧＨＩ）のはずであり、よって、ＭＳ
Ｗは誤りであり、ＡＤＣの特性は非直線である。
較型ＡＤＣを使用するとき、サンプル・ホールド回路が
供給する電圧信号は、逐次サンプリング時の間にコンデ
ンサからの電荷漏洩のためにドリフトする。理想的には
、デジタル化する電圧レベルは、第４ａ図に示す線（６
）、０３及び０養の左側の点（４２ａ）、（４３ａ）及
び（４４ｇ）で示す様な、サンプル・ホールド回路が保
持を始めたときに得たレベルである。しかし、逐次比較
型ＡＤＣでは、実際の出力ワードは変換サイクルの終り
のサンプル・ホールド出力である。従って、第４図の様
に（再び、図を２個の３ビツトＳＡＲ及び２個の３ビツ
トＤＡＣに簡略化する）、入力電圧が線（ハ）をたどれ
ば、ＳＡＲから得る最終デジタル信号は、（ＩＯＩＡＢ
Ｃ）であろう。ここで、ＡＢＣは点（４２ｂ） （ｂ五
ｔ５の変換時）でステップ（１０１）より上のライン（
６）のレベルに対応するデジタル信号を表わし、電圧が
Ｓ−をたどると得られる信号は、点（４４ｂ）で（１０
０ＤＥＦ）である。線（６）及び＠荀の間には線（至）
があり、 ＬＳＷの値はＭＳＷ値が（１０υのとき点（
４３ｂ）に対応する値に出力電流な減少できないので、
対応する最終デジタル信号（１０１０００）になる。と
ころが実際には、点（４３ｂ）に対する最終デジタル信
号は、 （１００ＧＨＩ）のはずであり、よって、ＭＳ
Ｗは誤りであり、ＡＤＣの特性は非直線である。
直前に説明した非直線性は、差分非直線性であり、これ
は、 ＡＤＣの伝達特性の間隙を意味する。
は、 ＡＤＣの伝達特性の間隙を意味する。
ＭＳＷの各位に対応する入力電圧範囲に関して、常に（
０００）として表わされる入力電圧レベルの帯がある。
０００）として表わされる入力電圧レベルの帯がある。
上述した理由により、この種の非直線性は、ＤＡＣの関
数なＡＤＣ（ハ）及びＤＡＣ（財）に共有することでは
簡単に補正できない。しかし、 ＤＡＣ（３６ｂ）の最
大差分出力電流は、 ＤＡＣ（３４ａ）の公称最小差分
出力電流の２倍に相当する第１図の場合、各電圧レベル
に対し、普通、２個の重なるＬＳＷ量子化範囲があり、
特定の電圧レベルは、そのレベルに近接した中心（最高
選択確率）をもつどちらかの範囲に量子化される。従っ
て、第４ｂ図に示す様に、点（４２ｂ） ハ（１０１Ａ
ＢＣ） トＬ テ量子化し、点（４４ｂ）ハ（１００Ｄ
ＥＦ） トＬ テ量子化’Ｌ、、点（４ａｂ） Ｇ！Ｑ
ｏＩＧＨＩ）として量子化する。ＬＳＷ（ＧＨＩ）はＭ
ＳＷの値から減じる量を表わし、ＤＡＣ（財）が供給す
る電流と反対極性で流れる電流を供給するＤＡＣ（３４
ｂ）の機能により発生される。ＡＤＣの最終特性は、サ
ンプル・ホールド・ドループの量により理想的特性から
はずれるが、直線的である。このはずれは、非直線性よ
りは問題にならず、特に音声応用技術では、ずれは出力
アナログ信号のＡＣカップリングで普通、除去できるの
で、問題にならない。
数なＡＤＣ（ハ）及びＤＡＣ（財）に共有することでは
簡単に補正できない。しかし、 ＤＡＣ（３６ｂ）の最
大差分出力電流は、 ＤＡＣ（３４ａ）の公称最小差分
出力電流の２倍に相当する第１図の場合、各電圧レベル
に対し、普通、２個の重なるＬＳＷ量子化範囲があり、
特定の電圧レベルは、そのレベルに近接した中心（最高
選択確率）をもつどちらかの範囲に量子化される。従っ
て、第４ｂ図に示す様に、点（４２ｂ） ハ（１０１Ａ
ＢＣ） トＬ テ量子化し、点（４４ｂ）ハ（１００Ｄ
ＥＦ） トＬ テ量子化’Ｌ、、点（４ａｂ） Ｇ！Ｑ
ｏＩＧＨＩ）として量子化する。ＬＳＷ（ＧＨＩ）はＭ
ＳＷの値から減じる量を表わし、ＤＡＣ（財）が供給す
る電流と反対極性で流れる電流を供給するＤＡＣ（３４
ｂ）の機能により発生される。ＡＤＣの最終特性は、サ
ンプル・ホールド・ドループの量により理想的特性から
はずれるが、直線的である。このはずれは、非直線性よ
りは問題にならず、特に音声応用技術では、ずれは出力
アナログ信号のＡＣカップリングで普通、除去できるの
で、問題にならない。
サンプル・ボールド・ドリフト現象を補償するために、
下位ＤＡＣ（３４ｂ）の最大差分出力電流が、サンプル
・ホールド回路（イ）がＭＳＷの変換即ち上位ビットの
最下位の変換及びＬＡＷの変換の時間間隔に、ドリフト
する量を超える必要がある。
下位ＤＡＣ（３４ｂ）の最大差分出力電流が、サンプル
・ホールド回路（イ）がＭＳＷの変換即ち上位ビットの
最下位の変換及びＬＡＷの変換の時間間隔に、ドリフト
する量を超える必要がある。
以上の説明は、本発明の好適な実施例について述べたが
、本発明の要旨を逸脱することなく種々の変更及び変形
が可能である。例えば、 ＳＡＲの変換のタイミングを
決める方法は記載していないが、変換時間は均一でない
ことが好ましい。これは、下位ビットに対する変換時間
を短かくすることにより、サンプル・ホールド回路の出
力がドリフトする時間が短くなるという利点がある。更
に、１９８３年４月８日出願の米国特許出願番号４８３
，３２３号（対応日本特許特願昭５９−６９，９０２号
）の明細書に記載された診断技術を本発明の逐次比較型
ＡＤＣに応用してもよい。本発明は、単一ビットを一時
に変換する逐次比較型ＡＤＣに限定されない。１９８２
年１１月２６日出願の米国特許出願番号４４４，７６６
号（対応日本特許特願昭５８−２２１，９３８号）の明
細書に記載されたｆ１類の映像ＦＳにおいては、入力１
ｏピッ）ＡＤＣは、デュアル・フラッシュ変換器でよく
、入力ＡＤＣのＤＡＣは出力ＤＡＣと共用する。第５図
に示す様に、入力ＡＤＣは、第５ビツト・フラッシュ変
換器■、５ビット信号をアナ四グ形式に変換するＤＡＣ
５２、入力信号及びＤＡＣ（５７Ｊの出力信号の差を発
生する差動増幅器（５４）、遅延線６の及び第２の６ビ
ツト・フラッシュ変換器５１１９を含む。２個のＡＤＣ
の出力信号は、誤差補正値と合成し、フレーム・シンｐ
ｏナイザのメモリーに供給される１０ビツト・ワードが
形成される。ＤＡＣＳａ ＆′！、１０ビットの精度で
あり、したがつ又、メモリＨのデジタル出力から映像信
号を再生するために、別々の１０ピツ） ＤＡＣを使用
する代わりに、メモリの出力は、デジタル・スイッチ（
６３を介してＤＡＣ５３に供給され、端子−に出力アナ
ログ信号を供給する。これにより、直線性誤差相殺及び
部品数低減の効果がある。
、本発明の要旨を逸脱することなく種々の変更及び変形
が可能である。例えば、 ＳＡＲの変換のタイミングを
決める方法は記載していないが、変換時間は均一でない
ことが好ましい。これは、下位ビットに対する変換時間
を短かくすることにより、サンプル・ホールド回路の出
力がドリフトする時間が短くなるという利点がある。更
に、１９８３年４月８日出願の米国特許出願番号４８３
，３２３号（対応日本特許特願昭５９−６９，９０２号
）の明細書に記載された診断技術を本発明の逐次比較型
ＡＤＣに応用してもよい。本発明は、単一ビットを一時
に変換する逐次比較型ＡＤＣに限定されない。１９８２
年１１月２６日出願の米国特許出願番号４４４，７６６
号（対応日本特許特願昭５８−２２１，９３８号）の明
細書に記載されたｆ１類の映像ＦＳにおいては、入力１
ｏピッ）ＡＤＣは、デュアル・フラッシュ変換器でよく
、入力ＡＤＣのＤＡＣは出力ＤＡＣと共用する。第５図
に示す様に、入力ＡＤＣは、第５ビツト・フラッシュ変
換器■、５ビット信号をアナ四グ形式に変換するＤＡＣ
５２、入力信号及びＤＡＣ（５７Ｊの出力信号の差を発
生する差動増幅器（５４）、遅延線６の及び第２の６ビ
ツト・フラッシュ変換器５１１９を含む。２個のＡＤＣ
の出力信号は、誤差補正値と合成し、フレーム・シンｐ
ｏナイザのメモリーに供給される１０ビツト・ワードが
形成される。ＤＡＣＳａ ＆′！、１０ビットの精度で
あり、したがつ又、メモリＨのデジタル出力から映像信
号を再生するために、別々の１０ピツ） ＤＡＣを使用
する代わりに、メモリの出力は、デジタル・スイッチ（
６３を介してＤＡＣ５３に供給され、端子−に出力アナ
ログ信号を供給する。これにより、直線性誤差相殺及び
部品数低減の効果がある。
本発明のアナログ信号処理装置では、少なくとも２個の
ＤＡＣにデジタル・ワードの上位ビット及び下位ビット
を夫々割当て、下位ビット用ＤＡＣの最大差分アナログ
出力電流を上位ビット用ＤＡＣの公称最小差分アナログ
出力電流より大きくしたのでＤＡＣの出力電流特性に間
隙が生じず正しい出力電流が得られる。
ＤＡＣにデジタル・ワードの上位ビット及び下位ビット
を夫々割当て、下位ビット用ＤＡＣの最大差分アナログ
出力電流を上位ビット用ＤＡＣの公称最小差分アナログ
出力電流より大きくしたのでＤＡＣの出力電流特性に間
隙が生じず正しい出力電流が得られる。
第１図は、本発明のアナログ信号処理装置を示すブロッ
ク図、第２図は入力ＴＶ信号及び基準信号間の同期動作
を示すブロック図、第３図は各ＤＡＣの入力に対するア
ナ買グ出力を示すグラフ、第４図はアナログ信号及びデ
ジタル値の関係を示すグラフ、第５図は本発明を適用し
たＦＳを示すブロック図である。 図中において、Ｑ養は比較器、弼は逐次比較レジスタ手
段、０３はＤＡＣである。
ク図、第２図は入力ＴＶ信号及び基準信号間の同期動作
を示すブロック図、第３図は各ＤＡＣの入力に対するア
ナ買グ出力を示すグラフ、第４図はアナログ信号及びデ
ジタル値の関係を示すグラフ、第５図は本発明を適用し
たＦＳを示すブロック図である。 図中において、Ｑ養は比較器、弼は逐次比較レジスタ手
段、０３はＤＡＣである。
Claims (1)
- 直流電圧を一方の入力端子に供給した比較手段と、該比
較手段の出力に応じて、出力デジタル・ワードの各ビッ
トを決定する逐次比較レジスタ手段と、上記出力デジタ
ル・ワードに相当する出力電圧を上記比較手段の能力の
入力端子に供給する所定の伝達特性を有したデジタル・
アナログ変換手段とを具えることを特徴とするアナログ
信号処理装置。
Applications Claiming Priority (2)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| US06/620,195 US4598269A (en) | 1984-06-13 | 1984-06-13 | Method and apparatus for processing an analog signal |
| US620195 | 1984-06-13 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPS6112124A true JPS6112124A (ja) | 1986-01-20 |
| JPH0614615B2 JPH0614615B2 (ja) | 1994-02-23 |
Family
ID=24484975
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP60129083A Expired - Lifetime JPH0614615B2 (ja) | 1984-06-13 | 1985-06-13 | アナログ信号処理装置 |
Country Status (4)
| Country | Link |
|---|---|
| US (1) | US4598269A (ja) |
| EP (1) | EP0164748B1 (ja) |
| JP (1) | JPH0614615B2 (ja) |
| DE (1) | DE3587752T2 (ja) |
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS6479686A (en) * | 1987-09-22 | 1989-03-24 | Takamisawa Cybernetics | A/d converter circuit for measuring seismic vibration, crustal alteration or the like |
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| US5298902A (en) * | 1992-12-08 | 1994-03-29 | Tektronix, Inc. | Analog-to-digital converter employing multiple parallel switching capacitor circuits |
| US5471208A (en) * | 1994-05-20 | 1995-11-28 | David Sarnoff Research Center, Inc. | Reference ladder auto-calibration circuit for an analog to digital converter |
| FR2743243B1 (fr) * | 1995-12-29 | 1998-01-30 | Thomson Multimedia Sa | Circuit de traitement numerique a controle de gain |
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| US7150770B2 (en) * | 2004-06-18 | 2006-12-19 | 3M Innovative Properties Company | Coated abrasive article with tie layer, and method of making and using the same |
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| US4160243A (en) * | 1976-09-28 | 1979-07-03 | Fujitsu Limited | Asynchronous reversible analog to digital converter |
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-
1984
- 1984-06-13 US US06/620,195 patent/US4598269A/en not_active Expired - Lifetime
-
1985
- 1985-06-12 EP EP85107270A patent/EP0164748B1/en not_active Expired - Lifetime
- 1985-06-12 DE DE3587752T patent/DE3587752T2/de not_active Expired - Fee Related
- 1985-06-13 JP JP60129083A patent/JPH0614615B2/ja not_active Expired - Lifetime
Patent Citations (1)
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|---|---|---|---|---|
| JPS5810919A (ja) * | 1981-07-13 | 1983-01-21 | Nippon Telegr & Teleph Corp <Ntt> | アナログ・デイジタル変換器 |
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Also Published As
| Publication number | Publication date |
|---|---|
| DE3587752T2 (de) | 1994-06-01 |
| DE3587752D1 (de) | 1994-03-31 |
| EP0164748A2 (en) | 1985-12-18 |
| JPH0614615B2 (ja) | 1994-02-23 |
| EP0164748A3 (en) | 1989-12-13 |
| EP0164748B1 (en) | 1994-02-23 |
| US4598269A (en) | 1986-07-01 |
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