KR100630902B1

KR100630902B1 - 나누기-더하기 회로와 이를 이용한 고해상도 디지털아날로그 변환기

Info

Publication number: KR100630902B1
Application number: KR1020050041989A
Authority: KR
Inventors: 조규형; 김상경; 손영석
Original assignee: 한국과학기술원
Priority date: 2005-05-19
Filing date: 2005-05-19
Publication date: 2006-10-04
Also published as: JP4455515B2; US7283077B2; US20060261998A1; JP2006325184A

Abstract

본 발명은 입력 디지털 코드를 적어도 두개 이상의 세그먼트로 나누어 나누어진 적은 수의 비트의 코드를 각각의 DAC를 통해 변환한 후, 각각의 DAC의 출력을 캐패시터와 스위치만으로 간단하게 구성된 나누기-더하기 회로를 이용하여 전체 출력을 낼 수 있도록 함으로써 10비트 이상의 고해상도를 구현할 수 있도록 한 나누기-더하기 회로와 이를 이용한 고해상도 디지털 아날로그 변환기를 제공한다.

이러한 본 발명의 고해상도 디지털 아날로그 변환기는 적어도 2비트 이상으로 된 복수개의 세그먼트로 나뉘어진 입력 디지털 코드를 DA변환하는 복수개의 DAC; 상기 DAC 중 입력 디지털 코드의 LSB를 포함하는 세그먼트에 대한 DA변환을 행하는 DAC로부터 MSB를 포함하는 세그먼트에 대한 DA변환을 행하는 DAC에 이르기까지 상기 각각의 DAC의 변환결과를 가산하여 상기 입력 디지털 코드 전체에 대한 DA변환 결과를 얻는 복수개의 나누기-더하기 회로부를 포함하여 구성되며, 이러한 본 발명은 고해상도의 DAC를 용이하게 구현할 수 있게 된다.

고해상도, DAC, 나누기-더하기 회로, 캐패시터, 스위치

Description

나누기-더하기 회로와 이를 이용한 고해상도 디지털 아날로그 변환기{DIVIDE-ADD CIRCUIT AND HIGH RESOLUTION DIGITAL-TO -ANALOG CONVERTER USING THE DIVIDE-ADD CIRCUIT}

도 1은 일반적인 DAC의 구성도.

도 2는 도 1의 출력 파형도.

도 3은 본 발명에 따른 나누기-더하기 회로의 구성도.

도 4는 본 발명에 다른 나누기-더하기 회로를 이용한 고해상도 디지털 아날로그 변환기의 일 실시 예도.

도 5 및 도 6은 본 발명의 다른 실시 예도.

<도면의 주요부분에 대한 부호의 설명>

110,210,310 : 제1 DAC 120,220,320 : 제2 DAC

230, 330 : 제3 DAC 130 : 나누기-더하기 회로부

240,340 : 제1 나누기-더하기 회로부

250,350 : 제2 나누기-더하기 회로부

본 발명은 나누기-더하기 회로와 이를 이용한 디지털 아날로그 변환기에 관한 것으로, 특히 캐패시터와 스위치만으로 나누기-더하기 회로를 구현하고 이를 이용하여 디지털 신호를 아날로그 신호로 변환시 입력 디지털 코드를 작은 비트수의 세그먼트로 나누어 처리할 수 있도록 하여 고해상도의 디지털 아날로그 변환기를 구현할 수 있도록 한 나누기-더하기 회로와 이를 이용한 고해상도 디지털 아날로그 변환기에 관한 것이다.

디지털 신호를 아날로그 신호로 변환하는 디지털 아날로그 변환기(Digital-to-Analog Converter : 이하, DAC라 칭함)를 구성함에 있어 고려하여야 할 성능으로서는 해상도, 정확도, 전력 소모, 회로의 면적, 변환 속도 등 여러 가지가 있다.

이러한 각 성능의 향상을 위하여 수많은 형태의 DAC가 제안되어 왔으며, 어떤 집적 시스템의 일부로서 DAC가 필요할 경우, 그 회로의 면적과 전력 소모를 줄이는 것이 매우 중요한 일이 된다.

종래의 DAC에 있어서 복잡성이 상대적으로 가장 낮은 DAC를 도 1에 도시하였다.

이 DAC는 Algorithmic DAC 또는 Cyclic DAC라 불리는 것으로, 값이 같은 두개의 캐패시터(C1),(C2)와 상기 캐패시터(C1),(C2)의 충방전 제어를 위한 다수의 스위치(S1-S3) 및 회로 초기화를 위한 스위치(S4)로 구성되어 있다.

이와 같은 종래의 DAC에서는 변환을 시작하기 전에 스위치(S4)를 온 시켜 출 력전압(Vda)을 0V로 방전시킨다.

이후, 충방전 제어신호 및 변환할 디지털 신호의 값에 따라 스위치(S1) 또는 스위치(S2)가 온 되며, 스위치(S1),(S2)가 오프 되면 스위치(S3)가 온 되고, 다시 스위치(S3)가 오프 되면 스위치(S1)나 스위치(S2)가 온 되며, 이러한 과정이 입력 디지털 코드의 LSB(Least Significant Bit)로부터 MSB(Most Significant Bit)까지 반복된다.

즉, 상기 스위치(S4)가 온 되어 출력전압(Vda)이 초기화된 후, 입력 디지털 코드의 LSB 값이 1로 입력되면 스위치(S1)가 온 되고, 스위치(S2),(S3)는 오프 상태이다. 이때, 캐패시터(C1)는 입력전압(Vref)으로 충전된다.

이후, 스위치(S1)가 오프 되고 스위치(S3)가 온 되면 캐패시터(C1)에 충전되어 있는 전하가 캐패시터(C2)로 일부 충전되어 캐패시터(C1)와 캐패시터(C2)는 균등한 상태가 된다. 즉, 스위치(S3)는 캐패시터(C1)와 캐패시터(C2)의 전압을 평균하는 역할을 하게 된다.

그리고 상기 스위치(S3)는 다시 오프 되고, 스위치(S1),(S2)가 입력 디지털 코드의 값에 따라 온 된다. 만일, 입력 디지털 코드가 0이면 스위치(S2)가 온 되고 스위치(S1)는 오프 상태가 되며, 이때 캐패시터(C1)는 0V로 방전된다.

이러한 과정이 입력 디지털 신호의 MSB까지 반복적으로 이루어지면 출력전압(Vda)은 입력전압(Vref)으로부터 입력 디지털 코드에 해당하는 아날로그 전압을 출력하게 된다(도 2참조).

상기와 같은 DAC에 있어서 설계시 고려되어야 할 점은, 우선 두 캐패시터와 의 정합 문제이다. 두 캐패시터의 값이 정확히 일치하지 않으면 에러가 발생한다. 이러한 캐패시터 간의 정합 오차에 의한 에러는 프로세스의 정확도에 많은 영향을 받으며, 특히 저렴한 디지털 공정을 이용하는 경우에 캐패시터간의 정확한 매칭을 얻기는 더욱 어렵다.

또한, 스위치의 전하 주입에 의한 스위칭 노이즈 에러는 스위치가 오프 될 때 캐패시터에 저장되었던 전하가 주변 노드로 유입되어 발생하며, 이는 상기와 같은 DAC의 정확도에 심각한 영향을 주게 된다.

이와 같이 종래의 Algorithmic DAC 또는 Cyclic DAC 형태의 DAC는 면적이 작고, 전력 소모가 매우 작은 장점이 있으나, 여러 에러 요인이 발생되어 최근의 저전압 공정으로는 8비트 이상의 높은 해상도를 구현하기 어려운 문제점이 있다.

본 발명은 이러한 점을 감안한 것으로, 본 발명의 목적은 입력 디지털 코드를 적어도 두개 이상의 세그먼트로 나누어 나누어진 적은 수의 비트의 코드를 각각의 DAC를 통해 변환한 후, 각각의 DAC의 출력을 캐패시터와 스위치만으로 간단하게 구성된 나누기-더하기 회로를 이용하여 전체 출력을 낼 수 있도록 함으로써 10비트 이상의 고해상도를 구현할 수 있도록 한 나누기-더하기 회로와 이를 이용한 고해상도 디지털 아날로그 변환기를 제공함에 있다.

상기 목적을 달성하기 위한 본 발명에 따른 나누기-더하기 회로는, 제1, 제2 전압에 의해 각각 제1, 제3 캐패시터에 전하가 충전되고, 상기 제3 캐패시터에 연결된 제1 경로 제어용 스위치를 통해 상기 제1, 제3 캐패시터를 연결함에 있어 상기 제1 전압에 대하여 상기 제1 캐패시터와 병렬 연결되는 제2 캐패시터를 상기 제1 경로 제어용 스위치를 통해 제3 캐패시터와 직렬로 연결한 후 상기 제1 캐패시터와 연결하여, 상기 제2 캐패시터와 제3 캐패시터가 연결되기 전에 제1 캐패시터에 걸리는 전압인 제1 전압과 상기 제3 캐패시터에 걸리는 제2 전압을 제2 캐패시터의 값과의 비에 비례하는 적절한 비로 나누어진 전압값이 더해지도록 하여, 상기 제1 경로 제어용 스위치를 통해 제2 캐패시터가 제3 캐패시터와 연결되고, 다시 제3 캐패시터가 제1 캐패시터와 연결된 상태에서의 상기 제1 캐패시터에 걸리는 전압값 나누기와 더하기의 계산형태로 얻을 수 있도록 한 것을 특징으로 한다.

또한, 상기 목적을 달성하기 위한 나누기-더하기 회로를 이용한 고해상도 디지털 아날로그 변환기는, 고해상도 DAC를 구성함에 있어, 입력 디지털 코드를 비트수가 적어도 2 이상인 복수개의 세그먼트로 나눈 후, 각각의 세그먼트에 대하여 각각의 DAC를 통해 DA변환한 후, 상기 각각의 DAC 출력 전압을 상기 제 1 항의 나누기-더하기 회로를 통하여 입력 디지털 코드 전체에 대한 최종 DA변환 출력을 얻도록 된 것을 특징으로 한다.

상기 나누기-더하기 회로는 상기 DAC 중 입력 디지털 코드의 LSB를 포함하는 세그먼트에 대한 DA변환을 행하는 DAC로부터 MSB를 포함하는 세그먼트에 대한 DA변환을 행하는 DAC에 이르기까지 상기 각각의 DAC의 변환결과를 가산하여 상기 입력 디지털 코드 전체에 대한 DA변환 결과를 얻도록 복수개의 나누기-더하기 회로부로 구성되는 것을 특징으로 한다.

이하, 본 발명을 첨부된 도면을 참조로 하여 보다 상세하게 설명한다. 단, 하기 실시예는 본 발명을 예시하는 것일 뿐 본 발명의 내용이 하기 실시예에 한정되는 것은 아니다.

도 3은 본 발명에 따른 나누기-더하기 회로를 나타낸 것이다.

도시한 바와 같이, 본 발명의 나누기-더하기 회로는 3개의 캐패시터(C11-C13) 및 이들 캐패시터(C11-C13)의 연결 경로를 제어하며, 서로 반대로 작동되는 스위치(S11-S12)로 구성된다.

상기 캐패시터(C11),(C12)는 그 일측단을 통해 동일한 전압(V1)에 의해 전하가 충전될 수 있도록 서로 병렬 연결되며, 캐패시터(C11)의 타측단은 접지에 연결되고, 캐패시터(C12)의 타측단은 상기 경로 제어용인 스위치(S12)을 통해 접지에 연결되어 있다.

상기 캐패시터(13)는 일측단은 접지에 연결되고 타측단은 상기 경로 제어용인 스위치(S11)를 통해 상기 캐패시터(C12)에 직렬로 연결되어 있다.

상기와 같이 구성된 본 발명의 나누기-더하기 회로의 초기 상태에서는 도 3a와 같이, 스위치(S12)는 온 되어 있고 스위치(S11)는 오프되어 있다. 물론, 이들 스위치(S11),(S12)는 도시하지는 않았지만 외부로부터의 경로제어신호에 따라 스위칭 된다.

이러한 초기상태에서는 상기 캐패시터(C11),(C12)에는 전압(V1)이 충전되어 있으며, 캐패시터(C13)에는 전압(V2)이 충전되어 있게 된다. 또한, 캐패시터(C12)와 캐패시터(C13)는 비연결상태이다.

이후, 도 3b와 같이, 상기 스위치(S11)와 스위치(S12)의 동작을 반대로 하여 스위치(S12)는 오프시키고, 스위치(S11)는 온 시키면 캐패시터(C12)와 캐패시터(C13)는 직렬 연결 상태가 되며, 캐패시터(C13)에 전압(V2)에 의해 충전되어 있던 전하가 이동하여 캐패시터(C11)의 충전 전압값이 전압(V1) 값 보다 증가하게 된다. 여기서, 도 3의 캐패시터(C13)는 도 1의 캐패시터(C2)에 해당하며, 도 1에서 DA동작은 MSB가 입력된 후, 스위치(S3)가 온 되었다가 다시 오프되는 순간 종료하게 된다. 즉, 도 3b의 경우 전압(V1),(V2)은 이러한 도 1의 동작이 완료된 후의 전압으로 볼 수 있다.

한편, 캐패시터의 직렬 연결시 초기 합성 전압은 각각의 전압을 합한 것이 되고, 합성 용량은 각각의 용량의 역수를 더한 수의 역수가 된다. 병렬 연결시 합성 전압은 각각의 캐패시터가 가지고 있던 전하량의 합을 합성용량으로 나눈 값이 되고, 합성 용량은 각각의 용량을 합한 값이 된다.

따라서 상기 스위치(S12)가 온 되어 있고 스위치(S11)가 오프 되어 있을 경우, 캐패시터(C11),(C12)는 서로 병렬 연결 상태이므로 캐패시터(C11),(C12)의 합성 전압은 전압(V1) 값이며, 합성 용량은 캐패시터(C11),(C12)의 용량이 C11,12일 경우 C11+C12가 된다.

이후, 스위치(S12)는 오프 되고 스위치(S11)가 온 되면 캐패시터(C12)와 캐패시터(C13)는 직렬 연결 상태가 되고, 이에 캐패시터(C11)가 병렬로 연결된 상태 가 되므로 상기 캐패시터(C11),(C12),(C13)의 합성 용량은 C11 + (C12C13/C12+C13)가 된다.

그리고 전체 전하량은 (C11V1) + (V1+V2)*(C12C13 / (C12 + C13))일 것이다. 따라서 전체 전하량을 전체 합성용량으로 나누면 캐패시터(C11)의 충전 전압(V1')은 V1 + (V2*C12C13/(C11C12+C12C13+C11C13))으로 된다.

이때, C11 = C13 = m*C12이면, 상기 캐패시터(C11)의 전압(V1')은 V1 + (V2/m+2)......식(1)과 같이 나타낼 수 있다.

즉, 상기 캐패시터(C11)에 걸리는 전체 전압은 캐패시터(C13)에 걸리는 전압(V2)을 캐패시터(C13)와 캐패시터(C12)의 비에 비례하는 어떤 수(m)에 2를 더하여 나눈 값에 전압(V1)을 더한 값으로 나타낼 수 있다.

이는 나누기-더하기 회로가 캐패시터와 스위치만으로 간단히 구성될 수 있음을 보여주는 것이다.

다음은 상기와 같이 캐패시터와 스위치만으로 구성된 나누기-더하기 회로를 이용한 고해상도 DAC에 대하여 살펴본다.

도 4는 본 발명에 따른 캐패시터와 스위치만으로 구성된 나누기-더하기 회로를 이용한 고해상도 디지털 아날로그 변환기의 일 실시 예를 나타낸 것으로, 10비트 DAC를 각각 5비트인 두개의 세그먼트로 나누고 이를 각각 도 1과 같은 DAC를 통해 신호를 변환하며, 변환된 결과를 도 3의 나누기-더하기 회로를 통해 10비트 디지털-아날로그 변환을 완성하는 실시 예이다.

도시한 바와 같이, 입력 디지털 코드의 LSB 및 MSB쪽 5비트를 각각 DA변환하 여 입력전압(Vref)으로부터 각각의 입력 디지털 코드에 해당하는 아날로그 전압을 출력하는 제1, 제2 DAC(110),(120), 상기 제1, 제2 DAC(110),(120)의 출력을 더하여 입력 디지털 코드 전체에 대한 변환 출력을 얻는 나누기-더하기 회로부(130)로 구성된다.

상기 제1, 제2 DAC(110),(120)는 입력전압(Vref)에 대하여 서로 병렬로 연결되며, 상기 도 1의 DAC와 마찬가지로 제1,제2 DAC(110),(120)는 각각 두개의 캐패시터(C111),(C112),(C121),(C122)와 상기 캐패시터(C111),(C112),(C121),(C122)의 충방전 제어를 위한 다수의 스위치(S111-S113),(S121-S123)로 구성된다.

상기 나누기-더하기 회로부(130)는 상기 도 3과 마찬가지로 서로 병렬 연결된 캐패시터(C131),(C132) 및 상기 캐패시터(C132)에 스위치(S131)를 통해 직렬 연결되는 캐패시터(C133)로 구성되며, 상기 스위치(S131)는 상기 제1,제2 DAC(110),(120)가 DA변환을 하는 동안 오프되고 나누기-더하기 회로부(130)가 나누기-더하기 하는 동안 온 되어 상기 캐패시터(C132)와 캐패시터(C133)가 직렬 연결 상태가 되도록 구성된다.

상기 제2 DAC(120)의 캐패시터(C121),(C122)의 접지측과 연결되는 신호선에 상기 캐패시터(C121),(C122) 사이에 스위치(S124)가 구성되며, 상기 스위치(S124)는 상기 제2 DAC(120)가 DA변환을 하는 동안은 온 되고 나누기-더하기 회로부(130)가 나누기-더하기하는 동안 오프 되어 제2 DAC(120)의 DA변환과 나누기-더하기 회로부(130)의 나누기-더하기 동작을 분리하도록 구성된다.

또한, 본 발명은 도시하지는 않았지만 제어부 등에서 입력 디지털 코드를 각 각의 DAC(110),(120)에서 처리할 세그먼트로 나누고 이를 해당 DAC(110),(120)로 보내주도록 구성된다.

이와 같은 본 발명의 고해상도 DAC는 입력 디지털 코드의 LSB쪽 5비트는 제1 DAC(110)를 통해 변환하고, MSB쪽 5비트는 제2 DAC(120)를 통해 변환하며, 이때 스위치(S124)는 온 상태이고, 스위치(S131)는 오프 상태이다. 여기서, 상기 제1, 제2 DAC(110),(120)의 변환 동작은 도 1의 DAC와 동일하므로 이에 대한 상세한 설명은 약한다.

상기 제1, 제2 DAC(110),(120)에 의해 입력 디지털 코드의 LSB쪽 5비트와 MSB쪽 5비트에 대한 변환이 완료되면 스위치(S124)는 오프되고, 스위치(S131)는 온 되어 나누기-더하기 회로부(130)가 동작하게 된다.

상기 제1 DAC(110)에 의해 변환된 LSB쪽 5비트의 변환된 전압값이 VL이고, 상기 제2 DAC(120)에 의해 변환된 MSB쪽 5비트의 변환된 전압값을 VM이라 할 경우, 나누기-더하기 회로부(130)에 의한 전체 DAC의 출력 전압(Vda)은 상기 식(1)과 마찬가지로 Vda = VM + (VL/32)......식(2)로 나타낼 수 있다.

이는 상기 나누기-더하기 회로부(130)의 캐패시터(C131)가 도 3의 나누기-더하기 회로의 캐패시터(C11)에 해당하고, 제2 DAC(120)의 구성요소이면서 나누기-더하기 회로부(130)의 구성요소인 캐패시터(C132)가 도 3의 캐패시터(C12)에 해당하며, 제1 DAC(110)의 구성요소이면서 나누기-더하기 회로부(130)의 구성요소인 캐패시터(C133)가 도 3의 캐패시터(C13)에 해당되므로 캐패시터(C131),(C132),(C133)의 합성용량은 C131 + (C132C133/C132+C133)가 되며, 최종 출력전압(Vda)은 VM + (VL*C132C133/(C131C132+C132C133+C131C133))이 된다.

이때, 상기 도 3에서와 마찬가지로 C131 = C133 = m*C132이고, 각 캐패시터(C131-C133)의 값이 도 4의 각 캐패시터(C131-C133) 옆에 표시한 값(이 값은 가장 작은 값의 캐패시터로 정규화 된 숫자임)을 가지면 m = C133/C132 = 30이므로 출력전압(Vda)은 Vda = VM + (VL/32)로 나타낼 수 있게 되는 것이다.

이는 10비트 DAC를 5비트인 두개의 세그먼트로 나눈 후, 이를 제1, 제2 DAC(110),(120)를 통해 신호 변환하고, 이 결과를 나누기-더하기 회로부(130)를 통해 10비트 디지털-아날로그 변환을 완성할 수 있음을 보여주는 것이다.

도 5는 본 발명에 따른 디지털 아날로그 변환기의 다른 실시 예를 나타낸 것으로, 10비트 DAC를 2비트, 4비트, 4비트 세개의 세그먼트로 나누고, 이를 각각 도 1과 같은 DAC를 통해 신호를 변환하며, 변환된 결과를 도 3의 나누기-더하기 회로를 통해 10비트 디지털-아날로그 변환을 완성하는 실시 예이다.

도시한 바와 같이, 입력 디지털 코드의 LSB 2비트와 4비트 및 MSB 4비트를 각각 디지털-아날로그 변환하여 입력전압(Vref)으로부터 각각의 입력 디지털 코드에 해당하는 아날로그 전압을 출력하는 제1-제3 DAC(210),(220),(230), 상기 제1, 제2 DAC(210),(220)의 출력을 가산하는 제1 나누기-더하기 회로부(240), 상기 제1 나누기-더하기 회로부(240)에 의한 제1, 제2 DAC(210),(220)의 디지털-아날로그 변환 출력의 가산 출력과 상기 제3 DAC(230)의 디지털-아날로그 변환 출력을 가산하는 제2 나누기-더하기 회로부(250)로 구성된다.

상기 제1-제3 DAC(210),(220),(230)는 상기 도 1의 DAC와 동일 형태의 구성 을 가지며, 제1,제2 나누기-더하기 회로부(240),(250)는 상기 도 3의 나누기-더하기 회로와 동일 형태로 구성되므로 이들에 대한 상세 구성 및 상기 도 4와 반복되는 동작 설명은 약한다.

다만, 도 4에 비해 추가되는 구성인 제1 나누기 더하기 회로부(240)의 스위치(S241)는 제2 DAC(220)의 DA변환 동작시 오프 되고, 제1 나누기-더하기 회로부(240)의 나누기-더하기 동작시 온 되어 DA변환 동작과 나누기-더하기 동작을 분리하기 위해 구성된다.

이와 같은 본 발명의 다른 실시 예에서는 제1, 제2 DAC(210),(220)의 제1 나누기-더하기 회로부(240)를 통한 가산출력과 이들 가산출력을 다시 제3 DAC(230)와 가산하는 부분의 동작에 대해서만 살펴보기로 한다.

만일, 제1 DAC(210)의 변환출력이 VN이고, 제2 DAC(220)의 변환출력이 VL일 경우, 제1 나누기-더하기 회로부(240)에 의해 얻어지는 제1, 제2 DAC(210),(220)의 변환 출력의 가산 결과인 제1 출력전압(Vda1)은 상기 식(1)과 같이 Vda1 = VL + (VN/m+2)로 나타낼 수 있다.

이때, 상기와 마찬가지로 C241 = C243 = m*C242이면, 도 5에서 캐패시터(C242)의 값이 1이고, 캐패시터(C243)의 값이 14로 되어 있으므로 m= 14/1 = 14이므로 제1,제2 DAC(210),(220)의 변환 출력의 가산 결과인 제1 출력전압(Vda1)은 VL + (VN/16)......식(3)로 나타낼 수 있게 된다.

그리고 상기 제2 나누기-더하기 회로부(250)는 상기 제1 나누기-더하기 회로부(240)의 제1 출력전압(Vda1)과 제3 DAC(230)의 변환 출력을 가산하여 제2 출력전 압(Vda2)을 최종 출력으로 내게 된다.

즉, 제3 DAC(230)의 변환 출력이 VM일 경우, 역시 상기 식(1)과 같이 Vda2 = VM + (Vda1/m+2)로 나타낼 수 있다.

여기서, 상기와 마찬가지로 C251 = C253 = m*C252이면, 도 5에서 캐패시터(C252)의 값이 1이고, 캐패시터(C253)의 값이 14로 되어 있으므로 m= 14/1 = 14이므로 제2 출력전압(Vda2)은 VM + (Vda1/16) = VM + ((VL+VN/16))/16 = VM + VL/16 + VN/256......식(4)로 나타낼 수 있게 된다.

이는 10비트 DAC를 2비트, 4비트, 4비트의 세그먼트로 나눈 후, 이를 각각 제1 -제3 DAC(210),(220),(230)를 통해 입력전압(Vref)으로부터 입력 디지털 코드에 해당하는 아날로그 전압(VN),(VL),(VM)을 얻으며, 제1 나누기-더하기 회로부(240)를 통해 제1, 제2 DAC(210),(220)의 변환 출력의 가산 결과(Vda1)를 얻고 이를 다시 제2 나누기-더하기 회로부(250)를 통해 제3 DAC(230)의 변환 출력인 VM과 가산하여 최종적으로 10비트입력에 대한 출력을 얻을 수 있게 됨을 보여주는 것이다.

도 6는 본 발명의 고해상도 디지털 아날로그 변환기의 또 다른 실시 예를 나타낸 것으로, 12비트 DAC를 4비트, 4비트, 4비트 세개의 세그먼트로 나누고, 이를 각각 도 1과 같은 DAC를 통해 신호를 변환하며, 역시 변환된 결과를 도 3의 나누기-더하기 회로를 통해 12비트 디지털-아날로그 변환을 완성하는 실시 예이다.

도시한 바와 같이, 입력 디지털 코드의 LSB 4비트와 4비트 및 MSB 4비트를 각각 DA변환하여 입력전압(Vref)으로부터 각각의 입력 디지털 코드에 해당하는 아 날로그 전압을 출력하는 제1-제3 DAC(310),(320),(330), 상기 제1, 제2 DAC(310),(320)의 출력을 가산하는 제1 나누기-더하기 회로부(340), 상기 제1 나누기-더하기 회로부(340)에 의해 가산된 제1, 제2 DAC(310),(320)의 DA변환 출력의 가산 결과와 상기 제3 DAC(330)의 DA변환 출력을 가산하는 제2 나누기-더하기 회로부(350)로 구성된다.

이러한 본 발명의 또 다른 실시 예는 상기 도 5의 실시 예에 비해 LSB비트가 4비트인 점을 제외하면 도 5와 그 구성형태 및 동작이 동일하므로 이에 대한 상세한 설명은 약한다.

상기와 같은 본 발명은 높은 해상도의 DAC를 구현함에 있어 입력 디지털 코드를 두개 또는 그 이상의 세그먼트로 나누고 이렇게 나누어진 적은 수의 비트의 코드를 각각의 DAC를 통해 변환하고, 그 각각의 DAC 출력을 통해 전체 DAC의 출력을 만들어 낼 수 있도록 된 것으로, 본 발명은 Algorithmic DAC를 예를 통해 설명하였지만 캐패시터의 전압으로 출력을 내는 DAC의 경우는 어떤 형태든지 적용 가능하다.

또한, 10비트, 12비트를 4 내지 5비트의 세그먼트로 나누어 설명하였지만 어떤 비트 수의 세그먼트로도 구현이 가능함은 물론이다.

상술한 바와 같이, 본 발명의 바람직한 실시예를 참조하여 설명하였지만, 해당 기술 분야의 숙련된 당업자는 하기의 특허청구범위에 기재된 본 발명의 사상 및 영역으로부터 벗어나지 않는 범위 내에서 본 발명을 다양하게 수정 또는 변경하여 실시할 수 있다.

이상에서 살펴본 바와 같이, 본 발명은 캐패시터와 스위치만으로 구성된 간단한 나누기-더하기 회로를 통해 작은 비트 수의 세그먼트로 나누어진 고해상도의 DAC를 용이하게 구현할 수 있게 된다.

또한, 각 세그먼트 DAC의 출력이 캐패시터의 전압 형태로 나오는 경우에 그 구현이 더욱 간단하며, 전체 DAC의 면적이 작아야하고 전력 소모가 적어야 하는 경우에 매우 유용하게 적용할 수 있다.

Claims

제1, 제2 전압에 의해 각각 제1, 제3 캐패시터에 전하가 충전되고, 상기 제3 캐패시터에 연결된 제1 경로 제어용 스위치를 통해 상기 제1, 제3 캐패시터를 연결함에 있어 상기 제1 전압에 대하여 상기 제1 캐패시터와 병렬 연결되는 제2 캐패시터를 상기 제1 경로 제어용 스위치를 통해 제3 캐패시터와 직렬로 연결한 후 상기 제1 캐패시터와 연결하여, 상기 제2 캐패시터와 제3 캐패시터가 연결되기 전에 제1 캐패시터에 걸리는 전압인 제1 전압과 상기 제3 캐패시터에 걸리는 제2 전압이 제2 캐패시터의 값과의 비에 비례하는 적절한 비로 나누어진 전압값이 더해지도록 하여, 상기 제1 경로 제어용 스위치를 통해 제2 캐패시터가 제3 캐패시터와 직렬 연결되고, 다시 제3 캐패시터가 제1 캐패시터와 병렬 연결된 상태에서의 상기 제1 캐패시터에 걸리는 전압값을 나누기와 더하기의 계산형태로 얻을 수 있도록 한 것을 특징으로 하는 나누기-더하기 회로.
제 1 항에 있어서, 상기 제2 캐패시터에는 상기 제1 경로 제어용 스위치 온시 오프되어 상기 제2 캐패시터와 제3 캐패시터의 직렬 연결을 가능토록 하는 제2 경로 제어용 스위치가 접속되어 있는 것을 특징으로 하는 나누기-더하기 회로.
제 1 항에 있어서, 상기 제1 및 제3 캐패시터의 용량은 동일하고, 제2 캐패시터의 용량은 제1 및 제3 캐패시터의 용량보다 작은 값을 갖는 것을 특징으로 하는 나누기-더하기 회로.
고해상도 DAC를 구성함에 있어, 입력 디지털 코드를 비트수가 적어도 2 이상인 복수개의 세그먼트로 나눈 후, 각각의 세그먼트에 대하여 각각의 DAC를 통해 DA변환한 후, 상기 각각의 DAC 출력 전압을 상기 제 1 항의 나누기-더하기 회로를 통하여 입력 디지털 코드 전체에 대한 최종 DA변환 출력을 얻도록 된 것을 특징으로 하는 나누기- 더하기 회로를 이용한 고해상도 디지털 아날로그 변환기.
제 4 항에 있어서, 상기 DAC는 캐패시터의 전압 형태의 출력을 가지는 DAC인 것을 특징으로 하는 나누기- 더하기 회로를 이용한 고해상도 디지털 아날로그 변환기.
제 4 항에 있어서, 상기 DAC는 서로 병렬 연결된 것을 특징으로 하는 나누기- 더하기 회로를 이용한 고해상도 디지털 아날로그 변환기.
제 4 항에 있어서, 상기 DAC는 Algorithmic DAC 또는 Cyclic DAC인 것을 특징으로 하는 나누기- 더하기 회로를 이용한 고해상도 디지털 아날로그 변환기.
제 4 항에 있어서, 상기 나누기-더하기 회로는

상기 DAC 중 입력 디지털 코드의 LSB를 포함하는 세그먼트에 대한 DA변환을 행하는 DAC로부터 MSB를 포함하는 세그먼트에 대한 DA변환을 행하는 DAC에 이르기까지 상기 각각의 DAC의 변환결과를 가산하여 상기 입력 디지털 코드 전체에 대한 DA변환 결과를 얻도록 복수개의 나누기-더하기 회로부로 구성되는 것을 특징으로 하는 나누기- 더하기 회로를 이용한 고해상도 디지털 아날로그 변환기.