JPS6051332A - 逐次比較型ａｄ変換器 - Google Patents
逐次比較型ａｄ変換器Info
- Publication number
- JPS6051332A JPS6051332A JP16002383A JP16002383A JPS6051332A JP S6051332 A JPS6051332 A JP S6051332A JP 16002383 A JP16002383 A JP 16002383A JP 16002383 A JP16002383 A JP 16002383A JP S6051332 A JPS6051332 A JP S6051332A
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- Japan
- Prior art keywords
- converter
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- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Granted
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Classifications
-
- H—ELECTRICITY
- H03—ELECTRONIC CIRCUITRY
- H03M—CODING; DECODING; CODE CONVERSION IN GENERAL
- H03M1/00—Analogue/digital conversion; Digital/analogue conversion
- H03M1/06—Continuously compensating for, or preventing, undesired influence of physical parameters
- H03M1/08—Continuously compensating for, or preventing, undesired influence of physical parameters of noise
-
- H—ELECTRICITY
- H03—ELECTRONIC CIRCUITRY
- H03M—CODING; DECODING; CODE CONVERSION IN GENERAL
- H03M1/00—Analogue/digital conversion; Digital/analogue conversion
- H03M1/12—Analogue/digital converters
- H03M1/34—Analogue value compared with reference values
- H03M1/38—Analogue value compared with reference values sequentially only, e.g. successive approximation type
- H03M1/46—Analogue value compared with reference values sequentially only, e.g. successive approximation type with digital/analogue converter for supplying reference values to converter
Landscapes
- Engineering & Computer Science (AREA)
- Theoretical Computer Science (AREA)
- Analogue/Digital Conversion (AREA)
Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
本発明は、逐次比較型ＡＤ変換器に関する。
従来より、放射線計測装置、シングルフォトン型螢光寿
命測定装置のように、マルチチャンネルアナライザ（Ｍ
ＣＡ）を使用した測定装置においては、主として１分型
ＡＤｆ換器が用いられており、逐次比較型ＡＤ変換器は
余り用いられていなかった。
命測定装置のように、マルチチャンネルアナライザ（Ｍ
ＣＡ）を使用した測定装置においては、主として１分型
ＡＤｆ換器が用いられており、逐次比較型ＡＤ変換器は
余り用いられていなかった。
これは、逐次Ｌ１；較型Ａ１１変換器が、変換器７ｉ
（７）点では偵ｊＪ）望ＡＩ）を換器上り優れてはいる
ものの微分非直線性（ＤＮＬ）の点で劣るためである。
（７）点では偵ｊＪ）望ＡＩ）を換器上り優れてはいる
ものの微分非直線性（ＤＮＬ）の点で劣るためである。
第１図は逐次比較ｔｌＩ′ＨＡ Ｉ）変換器のＤ Ｎ
１．パターンを模式化［、て表わしたものであるが、大
きな非直線誤差（図中、糸１保８１４）はビットパター
ンが大きく変化するモードで発生］７ている（例えば０
１１１１−１００００のＡ１警１＜）。また、この場合
、あるコー ド（Ｏｌｌｌｌ）の所で口の非的線誤差を
持つと、このコー ドと−ｔり合うコード（１００００
）の所では略同Ｍの１［の弗曲線誤差を持つことが多い
。
１．パターンを模式化［、て表わしたものであるが、大
きな非直線誤差（図中、糸１保８１４）はビットパター
ンが大きく変化するモードで発生］７ている（例えば０
１１１１−１００００のＡ１警１＜）。また、この場合
、あるコー ド（Ｏｌｌｌｌ）の所で口の非的線誤差を
持つと、このコー ドと−ｔり合うコード（１００００
）の所では略同Ｍの１［の弗曲線誤差を持つことが多い
。
このような非直線ｆＡ差は、主しとて変換中に変換器の
アナログ部に混入［７た外米ノイズによって生ずるが、
ＩＣを用いているこの種ｙ換器ではＩＣ内部のクロック
ノイズによっても発生する。
アナログ部に混入［７た外米ノイズによって生ずるが、
ＩＣを用いているこの種ｙ換器ではＩＣ内部のクロック
ノイズによっても発生する。
而して、ｌＬ理速度が装求されるときは、積分型ＡＤｆ
換器に代えて逐次ＩＬ較型Ａ Ｉ）変換器が用いられる
が、−上述の欠点を除去するため、データのピッ１以上
のピッ）＆を自するＩＣを用い、下位ビットを必要な精
度に合わせて使用しないようにするいわゆる下位ビット
落しを行なって精ノＬを向上させている。
換器に代えて逐次ＩＬ較型Ａ Ｉ）変換器が用いられる
が、−上述の欠点を除去するため、データのピッ１以上
のピッ）＆を自するＩＣを用い、下位ビットを必要な精
度に合わせて使用しないようにするいわゆる下位ビット
落しを行なって精ノＬを向上させている。
即ち、Ｄ Ｎ Ｌを±１％以下に抑えようとする場合、
８ビツトのデータを取るのに１４ビツトのＩＣを用い、
下位６ビツトを使用［７ないという方法である。
８ビツトのデータを取るのに１４ビツトのＩＣを用い、
下位６ビツトを使用［７ないという方法である。
第２図はこの方法によるコード表を示すもので図示する
例では下位１ビツトを使用していない。
例では下位１ビツトを使用していない。
このような単なる下位ビット落］７は、隣り合うコード
を順次２つずつまとめてグループ化したことと結果的に
は同じであるが、このようなグループ化では第１図のＡ
部と同様にビットパターンが大きく変化する部分（Ｂ部
）が依然存在することとなり、逐次比較４１ＡＤ変換器
のＤＮＬ特性は改善されたとはいえない。
を順次２つずつまとめてグループ化したことと結果的に
は同じであるが、このようなグループ化では第１図のＡ
部と同様にビットパターンが大きく変化する部分（Ｂ部
）が依然存在することとなり、逐次比較４１ＡＤ変換器
のＤＮＬ特性は改善されたとはいえない。
本発明は、逐次比較型ＡＤ変換器のビットパターンが大
きく変化するモードにおける相隣り合う２つのコードが
、正負の符号が互いに反対でかつ略等量の非直線誤差を
有するというこの種ＡＤ変１＊器独特のｒ）ＮＩ、特性
に看目１７、コードのグループ化に際し、ビットパター
ンが大きく変化する組合せが対になるように１．てＡｌ
ｌ’換器のＤＮＬ特性を反中に改善することを目的とす
る。
きく変化するモードにおける相隣り合う２つのコードが
、正負の符号が互いに反対でかつ略等量の非直線誤差を
有するというこの種ＡＤ変１＊器独特のｒ）ＮＩ、特性
に看目１７、コードのグループ化に際し、ビットパター
ンが大きく変化する組合せが対になるように１．てＡｌ
ｌ’換器のＤＮＬ特性を反中に改善することを目的とす
る。
以下本発１１１１の゛火ｂイ１例を図面に基づいて説Ｉ
’１１する嘉３図において、１はＭピッｌ−（７） Ａ
Ｉ） ｆ換器で入力側に加紳回路２、出力１１１１Ｊ
にＲＯＭ等のデジタルメモリ３をそれぞれ接続している
。
’１１する嘉３図において、１はＭピッｌ−（７） Ａ
Ｉ） ｆ換器で入力側に加紳回路２、出力１１１１Ｊ
にＲＯＭ等のデジタルメモリ３をそれぞれ接続している
。
加算回路２はアナログ人力ＶＨＮと、このアナログ人力
ＶＡＮをデジタル的にシフト［７たシフト祉に相当する
オフセット電匝とを加算してＡ、Ｄｆｌ奥器１に入力し
ている。前記オフセット電圧は例えば次のように設定さ
れる。即ち、ＭビットのＡＤｉ換器ｌの出力をｐコード
だけシフトする場合、アナログ人力ＶＩＮのフルスケー
ル値をＶＦＳとするときのオフセット電圧Ｅｏｓは、 デジタルメモリ３は、前記ＡＤｆ換器ｌのコード出力ｐ
を、２（イロし、ｎは不使用ビット数）を除くコード数
だけコードシフトした後所定ビット＆Ｎのデータとして
変換し、これをデータＬＪｉ力ｑとして出力するもので
ある。（Ｍ＝Ｎ＋ｎである。）例えば、このデジタルメ
モリ３内に、ＡＤｆ換器１のＭビットの出力ｐのうち、
下位の故ビット（１又はそれ以上のビット）を未使用ビ
ットとしてビット数を減らし、必要ビット（例えばＮビ
ット）を有するデータ出力ｑとするような変換表を書き
込んだものである。
ＶＡＮをデジタル的にシフト［７たシフト祉に相当する
オフセット電匝とを加算してＡ、Ｄｆｌ奥器１に入力し
ている。前記オフセット電圧は例えば次のように設定さ
れる。即ち、ＭビットのＡＤｉ換器ｌの出力をｐコード
だけシフトする場合、アナログ人力ＶＩＮのフルスケー
ル値をＶＦＳとするときのオフセット電圧Ｅｏｓは、 デジタルメモリ３は、前記ＡＤｆ換器ｌのコード出力ｐ
を、２（イロし、ｎは不使用ビット数）を除くコード数
だけコードシフトした後所定ビット＆Ｎのデータとして
変換し、これをデータＬＪｉ力ｑとして出力するもので
ある。（Ｍ＝Ｎ＋ｎである。）例えば、このデジタルメ
モリ３内に、ＡＤｆ換器１のＭビットの出力ｐのうち、
下位の故ビット（１又はそれ以上のビット）を未使用ビ
ットとしてビット数を減らし、必要ビット（例えばＮビ
ット）を有するデータ出力ｑとするような変換表を書き
込んだものである。
第４図は、ｌコードシフト１．た後、下位１ビツトを落
すときの変換表を示ｔ／、ロー較のために、従来の単な
る下位ビット落しによるコードも示しである。
すときの変換表を示ｔ／、ロー較のために、従来の単な
る下位ビット落しによるコードも示しである。
この図から判るように、本発明では１コードずらしてか
ら使用ビットを減らしく下位ビットを落とし）でいるの
で、１グループとしてまとめられるコード中には、必ら
ずビットパターンの大きく変化する組合せが対になって
入ることになる（図中Ｃ）。従って、この部分における
非直線誤差は正負互いに相殺され、ＤＮＬ特性が大１］
に改善される。
ら使用ビットを減らしく下位ビットを落とし）でいるの
で、１グループとしてまとめられるコード中には、必ら
ずビットパターンの大きく変化する組合せが対になって
入ることになる（図中Ｃ）。従って、この部分における
非直線誤差は正負互いに相殺され、ＤＮＬ特性が大１］
に改善される。
第５図から第゛７図は、それぞれデジタルメモリ３内に
潜き込まれる変換表の例を示すもので、第５図は１コー
ドシフトした後、下位２ビツトを落としたもの、第６図
は２コードシフトした後、下位２ビツトを落としたもの
、第７図は３コードシフトした後、下位２ビツトを落と
したものである。
潜き込まれる変換表の例を示すもので、第５図は１コー
ドシフトした後、下位２ビツトを落としたもの、第６図
は２コードシフトした後、下位２ビツトを落としたもの
、第７図は３コードシフトした後、下位２ビツトを落と
したものである。
また、第８図は４コードシフトした後、下位２ビツトを
落したものを示すが、これは単に下位２ビツトを落した
場合と同じことになり具合が悪い例である。
落したものを示すが、これは単に下位２ビツトを落した
場合と同じことになり具合が悪い例である。
＠９図はｌＯビットのＡＩ）変換器を用いて測定したＭ
ＣＡ出力ＤＮＬ特性図で、（ａ）は１０ビツトのＡＤ変
換器をそのまま用いた場合、（ｂ）は単に下位２ビツト
を落と１−１上位８ビットだけを利用するようにした場
合、（Ｃ）は本発明による場合をそれぞれ示している。
ＣＡ出力ＤＮＬ特性図で、（ａ）は１０ビツトのＡＤ変
換器をそのまま用いた場合、（ｂ）は単に下位２ビツト
を落と１−１上位８ビットだけを利用するようにした場
合、（Ｃ）は本発明による場合をそれぞれ示している。
この図からも明らかなように、本発明による逐次比較１
９！Ａ Ｄ変換器は従来のこの種装置ｄに比較してその
精度が大中に改善されている。
９！Ａ Ｄ変換器は従来のこの種装置ｄに比較してその
精度が大中に改善されている。
第１０図は、本発明の他の実施例を示すものでこの図に
示すものは、ＭビットＡＤ変換器１１の出力をそのまま
ＭビットのＭＣＡｌ２に蓄積し、蓄積後のデータを演算
器１３によって隣合ったチャンネル（ＡＤ変喚器１１の
隣合った各コード）ずつを１グループ化して加算するよ
うにしたものである。
示すものは、ＭビットＡＤ変換器１１の出力をそのまま
ＭビットのＭＣＡｌ２に蓄積し、蓄積後のデータを演算
器１３によって隣合ったチャンネル（ＡＤ変喚器１１の
隣合った各コード）ずつを１グループ化して加算するよ
うにしたものである。
なお、図において、１４はＮビットのデジタルメモリ、
１５は加算回路、１６はデータバス、１７はアドレスバ
スである。
１５は加算回路、１６はデータバス、１７はアドレスバ
スである。
以」ユ詳述したように、本発明は、ＡＤｆ換器の出力側
にデジタルメモリを接続し、このデジタルメモリが、前
記ＡＤ変換器のコード出力をまずコードシフトし、その
後コード出力の下位ビットを落して所定のデータ出力を
出力するように構１＋１ｊ Ｉ−。
にデジタルメモリを接続し、このデジタルメモリが、前
記ＡＤ変換器のコード出力をまずコードシフトし、その
後コード出力の下位ビットを落して所定のデータ出力を
出力するように構１＋１ｊ Ｉ−。
ているので、逐次比較型ＡＤ変換器のＤＮＬ特性を改善
することができ、その精度を大幅に向上させることがで
きる。従って、この種Ａｎ変換器の応用分４７）の拡大
が期待できるものである。
することができ、その精度を大幅に向上させることがで
きる。従って、この種Ａｎ変換器の応用分４７）の拡大
が期待できるものである。
第１図は従来の逐次比較型ＡＩ）跋換器のＤ Ｎ Ｉ−
パターンを示す説５１列図、第２図はｑ［に下ｒ１７ビ
ツトを落【７た場合のコード表、第３図は本発明に係る
逐次比較、！＋、！Ｉ Ａ Ｄ変換２：４の構成例を示
すブロック図、＠４図乃至第８図１．．１コードシフト
後十位ビットを落した場合の変換表、第９図は逐次比較
をＡＤ変換器のＭＣＡ出力ＤＮＩ−特性図、第１０図は
末完１月の他の構１＋Ｖ、Ｉ！Ａ’を示すブロック線図
である。 １．１１・・ＡＩ）変換器、３，１４ ・デジタルメモ
リ、ｐ・コード出力、ｑ ・データ出力０−へＦ） ＜
ｕ’＋°−−−−ｇツ♀≧ ８５○Ｆ（’Ｊ（ｖ）”
−３Ｌｊ’） ” ” ４ Ｌｎ Ｃｊ） ト・−’
−０ｔ−ｆ吟ｖ１−ｖ−（’ｌＦ） 第５図 ３１ １ １１ １ １ 本領甲 第６図 第７図 第８図 ６ ５１ＮｒｌＯＪ ５１ＮｒｌＯＪ 手続補正書（方式） □ １、事件の表示 昭和５８年 特 許 願第１６００２３号２ 発明の名
称 逐次比較型ＡＤ変換器３、 補正をする者 事件との関係 特許出願人 ４、代理人 ５、補正命令の日付 昭和５８年１１月２９日（発送日
）６、 補正により増加する発明の数 ７、補正の対象 明細書の図面の簡単な説明の欄 （１）明泊ｆｌ−Ｌ！！第８百：３行の１コ一ド表」を
「コード対称図１にｔ１正１７寸す。 （２）同第８頁６行の「変換表」を「変換を示す説明図
−１にバＴｉＥＩ、寸す。
パターンを示す説５１列図、第２図はｑ［に下ｒ１７ビ
ツトを落【７た場合のコード表、第３図は本発明に係る
逐次比較、！＋、！Ｉ Ａ Ｄ変換２：４の構成例を示
すブロック図、＠４図乃至第８図１．．１コードシフト
後十位ビットを落した場合の変換表、第９図は逐次比較
をＡＤ変換器のＭＣＡ出力ＤＮＩ−特性図、第１０図は
末完１月の他の構１＋Ｖ、Ｉ！Ａ’を示すブロック線図
である。 １．１１・・ＡＩ）変換器、３，１４ ・デジタルメモ
リ、ｐ・コード出力、ｑ ・データ出力０−へＦ） ＜
ｕ’＋°−−−−ｇツ♀≧ ８５○Ｆ（’Ｊ（ｖ）”
−３Ｌｊ’） ” ” ４ Ｌｎ Ｃｊ） ト・−’
−０ｔ−ｆ吟ｖ１−ｖ−（’ｌＦ） 第５図 ３１ １ １１ １ １ 本領甲 第６図 第７図 第８図 ６ ５１ＮｒｌＯＪ ５１ＮｒｌＯＪ 手続補正書（方式） □ １、事件の表示 昭和５８年 特 許 願第１６００２３号２ 発明の名
称 逐次比較型ＡＤ変換器３、 補正をする者 事件との関係 特許出願人 ４、代理人 ５、補正命令の日付 昭和５８年１１月２９日（発送日
）６、 補正により増加する発明の数 ７、補正の対象 明細書の図面の簡単な説明の欄 （１）明泊ｆｌ−Ｌ！！第８百：３行の１コ一ド表」を
「コード対称図１にｔ１正１７寸す。 （２）同第８頁６行の「変換表」を「変換を示す説明図
−１にバＴｉＥＩ、寸す。
Claims (1)
- ＡＤ変換器の出力側にデジタルメモリを接続し前記ＡＤ
変換器のビット数をデータ出力のビット数よりも大きく
設定するとともに、前記デジタルメモリが、前記ＡＤｆ
換器からのコード出力を、２（但し、ｎは未使用ビット
＆）を除くコード故だけコードシフトした後、所定ビッ
ト数を有するデータ出力として出力するように構成した
ことを特徴とする逐次比較型ＡＤ変換器。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP16002383A JPS6051332A (ja) | 1983-08-30 | 1983-08-30 | 逐次比較型ａｄ変換器 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP16002383A JPS6051332A (ja) | 1983-08-30 | 1983-08-30 | 逐次比較型ａｄ変換器 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPS6051332A true JPS6051332A (ja) | 1985-03-22 |
| JPH0139248B2 JPH0139248B2 (ja) | 1989-08-18 |
Family
ID=15706295
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP16002383A Granted JPS6051332A (ja) | 1983-08-30 | 1983-08-30 | 逐次比較型ａｄ変換器 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPS6051332A (ja) |
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2018182717A (ja) * | 2017-04-03 | 2018-11-15 | エルエス産電株式会社Lsis Co., Ltd. | Ａｄコンバータ |
Citations (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS57118432A (en) * | 1981-01-14 | 1982-07-23 | Matsushita Electric Ind Co Ltd | Analog-to-digital converter |
| JPS5810919A (ja) * | 1981-07-13 | 1983-01-21 | Nippon Telegr & Teleph Corp <Ntt> | アナログ・デイジタル変換器 |
-
1983
- 1983-08-30 JP JP16002383A patent/JPS6051332A/ja active Granted
Patent Citations (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS57118432A (en) * | 1981-01-14 | 1982-07-23 | Matsushita Electric Ind Co Ltd | Analog-to-digital converter |
| JPS5810919A (ja) * | 1981-07-13 | 1983-01-21 | Nippon Telegr & Teleph Corp <Ntt> | アナログ・デイジタル変換器 |
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2018182717A (ja) * | 2017-04-03 | 2018-11-15 | エルエス産電株式会社Lsis Co., Ltd. | Ａｄコンバータ |
Also Published As
| Publication number | Publication date |
|---|---|
| JPH0139248B2 (ja) | 1989-08-18 |
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