JP5050951B2 - 逐次比較型ａ／ｄ変換器 - Google Patents
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Description
本発明は、一般にＡ／Ｄ変換器に関し、詳しくは自己補正逐次比較型Ａ／Ｄ変換器に関する。
逐次比較型Ａ／Ｄ変換器（逐次比較型Ａ／Ｄ変換回路）は、比較的単純な回路構成で実現でき、CMOSプロセスとの整合性が高く、比較的安価に製造可能であり、比較的高速な変換時間を達成できる。そのため、逐次比較型Ａ／Ｄ変換器は、製品用途が多く、例えばマイクロコントローラ内蔵のＡ／Ｄ変換回路として多く用いられている。
代表的な逐次比較型Ａ／Ｄ変換器の回路は、Ｍビット容量主DAC（Ｄｉｇｉｔａｌ−ｔｏ−Ａｎａｌｏｇ Ｃｏｎｖｅｒｔｅｒ）、Ｎビット抵抗副DAC、コンパレータ、及び制御回路を含む（例えば特許文献１、特許文献２、特許文献３、特許文献７）。前述の変換器では、DACを構成する容量素子や抵抗素子のばらつきが変換誤差の要因となる。そのため、実現可能な精度は１０から１２ビット程度にとどまっていた。
代表的な逐次比較型Ａ／Ｄ変換器の回路は、Ｍビット容量主DAC（Ｄｉｇｉｔａｌ−ｔｏ−Ａｎａｌｏｇ Ｃｏｎｖｅｒｔｅｒ）、Ｎビット抵抗副DAC、コンパレータ、及び制御回路を含む（例えば特許文献１、特許文献２、特許文献３、特許文献７）。前述の変換器では、DACを構成する容量素子や抵抗素子のばらつきが変換誤差の要因となる。そのため、実現可能な精度は１０から１２ビット程度にとどまっていた。
Ａ／Ｄ変換の精度を改善する構成として、自己補正逐次比較型Ａ／Ｄ変換器は、DACを構成する素子の製造時の誤差を自己補正する機能を備えている。この自己補正逐次比較型Ａ／Ｄ変換器は、あらかじめ誤差測定を行って容量誤差を算出しておき、通常変換時に誤差を補正しながら変換を行う（例えば非特許文献１、非特許文献２、特許文献４、特許文献５、特許文献６）。しかし補正回路によって回路規模が増大し面積が大きくなる問題や、Ａ／Ｄ変換の速度が十分でない等の問題があった。
特開平４−２２００１６号公報
特開２００４−３２０８９号公報
特開２００４−８００７５号公報
特開昭５９−８３４１８号公報
特開平７−８６９４７号公報
特開平５−１６７４４９号公報
特開２００７−１４２８６３号公報
Ｈ． Ｓ． Ｌｅｅ， Ｄ． Ａ． Ｈｏｄｇｅｓ， "Ｓｅｌｆ−Ｃａｌｉｂｒａｔｉｏｎ ｔｅｃｈｎｉｑｕｅ ｆｏｒ Ａ／Ｄ ｃｏｎｖｅｒｔｅｒｓ，" ＩＥＥＥ Ｔｒａｎｓａｃｔｉｏｎｓ ｏｎ Ｃｉｒｃｕｉｔｓ ａｎｄ Ｓｙｓｔｅｍｓ， Ｖｏｌ． ＣＡＳ−30， Ｎｏ． 3， Ｍａｒｃｈ １９８３
Ｈ． Ｓ． Ｌｅｅ， Ｄ． Ａ． Ｈｏｄｇｅｓ， Ｐ． Ｒ． Ｇｒａｙ，"Ａ Ｓｅｌｆ−Ｃａｌｉｂｒａｔｉｎｇ １５ Ｂｉｔ ＣＭＯＳ Ａ／Ｄ Ｃｏｎｖｅｒｔｅｒ，" ＩＥＥＥ Ｊｏｕｒｎａｌ ｏｆ Ｓｏｌｉｄ−Ｓｔａｔｅ Ｃｉｒｃｕｉｔｓ Ｖｏｌ． ＳＣ−１９， Ｎｏ． ６， Ｄｅｃｅｍｂｅｒ １９８４
以上を鑑みて本発明は、回路規模を低減し、Ａ／Ｄ変換の速度を向上させた自己補正逐次比較型Ａ／Ｄ変換器を提供することを目的とする。
逐次比較型Ａ／Ｄ変換器は、入力ノードに供給される入力電圧に応じた電荷を蓄える複数の容量素子を含み、該複数の容量素子の接続をＪ（Ｊ：自然数）ビットの第１のデジタル信号に応じて切り換えることにより該入力電圧及び該第１のデジタル信号に応じた電圧を出力ノードに生成する容量Ｄ／Ａ変換器と、抵抗素子列による分圧により第２のデジタル信号に応じた電圧を生成する抵抗Ｄ／Ａ変換器と、該抵抗Ｄ／Ａ変換器の生成する電圧を該出力ノードに容量結合する容量素子と、該出力ノードに現れる電圧に応じた比較結果信号を生成する比較器と、該比較器からの該比較結果信号に応じて、該第１のデジタル信号を該容量Ｄ／Ａ変換器に供給すると共に、該容量Ｄ／Ａ変換器の該複数の容量素子の容量誤差補正値を示す第３のデジタル信号と、Ｋ（Ｋ：自然数）ビットの第４のデジタル信号を出力する制御回路と、該第３のデジタル信号と該第４のデジタル信号とに基づいてＫビット以上のビット数の該第２のデジタル信号を生成して該抵抗Ｄ／Ａ変換器に供給するデジタル演算回路を含み、該入力電圧に応じた（Ｊ＋Ｋ）ビットのデジタルデータを生成することを特徴とする。
また差動型の逐次比較型Ａ／Ｄ変換器は、第１の入力ノードに供給される第１の入力電圧に応じた電荷を蓄える複数の容量素子を含み、該複数の容量素子の接続をＪ（Ｊ：自然数）ビットの第１のデジタル信号に応じて切り換えることにより該第１の入力電圧及び該第１のデジタル信号に応じた電圧を第１の出力ノードに生成する第１の容量Ｄ／Ａ変換器と、第２の入力ノードに供給される第２の入力電圧に応じた電荷を蓄える複数の容量素子を含み、該複数の容量素子の接続を該第１のデジタル信号に応じて切り換えることにより該第２の入力電圧及び該第１のデジタル信号に応じた電圧を第２の出力ノードに生成する第２の容量Ｄ／Ａ変換器と、抵抗素子列による分圧により第２のデジタル信号に応じた電圧と第３のデジタル信号に応じた電圧とを生成する抵抗Ｄ／Ａ変換器と、該抵抗Ｄ／Ａ変換器の生成する該第２のデジタル信号に応じた電圧を該第１の出力ノードに容量結合する容量素子と、該抵抗Ｄ／Ａ変換器の生成する該第３のデジタル信号に応じた電圧を該第２の出力ノードに容量結合する容量素子と、該第１の出力ノードと該第２の出力ノードとに現れる電圧に応じた比較結果信号を生成する比較器と、該比較器からの該比較結果信号に応じて、該第１のデジタル信号を該第１及び第２の容量Ｄ／Ａ変換器に供給すると共に、該第１の容量Ｄ／Ａ変換器の該複数の容量素子の容量誤差補正値を示す第４のデジタル信号と、該第２の容量Ｄ／Ａ変換器の該複数の容量素子の容量誤差補正値を示す第５のデジタル信号と、Ｋ（Ｋ：自然数）ビットの第６のデジタル信号を出力する制御回路と、該第４のデジタル信号と該第６のデジタル信号とに基づいてＫビット以上のビット数の該第２のデジタル信号を生成し、該第５のデジタル信号と該第６のデジタル信号とに基づいてＫビット以上のビット数の該第３のデジタル信号を生成し、該第２のデジタル信号と該第３のデジタル信号とを該抵抗Ｄ／Ａ変換器に供給するデジタル演算回路を含み、該入力電圧に応じた（Ｊ＋Ｋ）ビットのデジタルデータを生成することを特徴とする。
本発明の少なくとも１つの実施例によれば、上位ビットに対応する容量Ｄ／Ａ変換器の容量値補正用のデジタルデータと下位ビットのデジタルデータとをデジタル演算することにより、補正項と下位ビットデジタルデータとが纏まった１つのデジタルデータを抵抗Ｄ／Ａ変換器に供給する。アナログ演算ではなくデジタル演算に基づく補正により、小面積、高速で安定したＡ／Ｄ変換を実現することができる。
以下に、本発明の実施例を添付の図面を用いて詳細に説明する。まず本発明の前提となる技術について説明する。
図１は、逐次比較型Ａ／Ｄ変換器の回路の一例を示す図である。このような回路は、特許文献１、特許文献２、特許文献３などに見る事ができる。図１の逐次比較型Ａ／Ｄ変換回路は、Ｍビット容量主DACであるMDAC1、Ｎビット抵抗副DACであるSDAC1、コンパレータCMP1、制御回路CNTL1を含む。図１の回路の構成をここでは、Ｃ−Ｒ型と呼ぶことにする。図１を用いて、逐次比較型Ａ／Ｄ変換器の動作を説明する。
図１のRS0からRS2 N -1は抵抗である（以下、Rで始まる素子の参照符号は抵抗を、RSで始まる素子の参照符号は抵抗副DACの抵抗を示すものとする）。VrefはＡ／Ｄ変換の基準電圧源およびその電圧値（例えば５V）を示す。GNDは0Vの電位を示す。Vinはアナログ入力信号およびその電圧値を示す。SDAC1はＮビット抵抗副DAC（Ｄ／Ａ変換器）を示す（以下、SDACで始まる素子の参照符号は副DACを示すものとする）。MDAC1はＭビット容量主DACを示す（以下、MDACで始まる素子の参照符号は主DAC示すものとする）。CMP1はコンパレータを示す（以下、CMPで始まる素子の参照符号はコンパレータを示すものとする）。CMP10はコンパレータCMP1の出力を示す。NTOP1はMDAC1のトッププレートを示す（以下、Nで始まる参照符号はノードを示すものとする）。CNTL1はSDAC1、MDAC1、スイッチSWcの制御回路を示す（以下、CNTLで始まる素子の参照符号は制御回路を示すものとする）。SS0からSS2 N -1は抵抗副DAC内部のスイッチを示す（以下、SSで始まる素子の参照符号は抵抗副DAC内部のスイッチを示し、Sで始まる素子の参照符号はスイッチを示すものとする）。VSUBはSDAC1の出力端子および出力電圧を示す（以下、Vで始まる参照符号はノードもしくは電圧を示すものとする）。DSUBはSDAC1のデジタル入力を示す（以下、Dで始まる参照符号はDACに入力するデジタル信号入力を示すものとする）。C0'、C0、C1からCM-1はMDAC1内部の容量素子および容量値を示す（以下、Cで始まる素子の参照符号は容量を示すものとする）。また容量及びその容量値は同じ記号で示すものとする。SM0'、SM0、SM1からSMM-1はMDAC1の内部のスイッチを（以下、SMで始まる素子の参照符号は主DAC内部のスイッチを示すものとする）。SWcはコンパレータ制御のためのスイッチを示す。CSWcはSWcの制御信号を示す。DMAINはMDAC1のデジタル入力を示す。RS0からRS2 N -1に添えられた1Rは、それぞれの抵抗の抵抗値を示し、すべての抵抗が同じ抵抗値を持つことを表している（以下、図中の1R、4R等は抵抗の抵抗値を示しているものとする）。Ｍビット主DACは、容量アレイとそれぞれの容量の下端に接続されたスイッチからなる。CMは容量アレイの合計の容量であり、全ての容量の和とする（式(1)）。容量アレイは、式(2)に示すように二進加重されている．すなわち、C0はC1の1/2，C1はC2の1/2，...CmはCm+1の1/2と重み付けされている．また，C0'はC0と等しく、合計の容量CMの1/2Mである（式(3)）。
各容量の下端は、スイッチによって基準電圧Vref、0V電位であるGND、アナログ入力信号Vinに接続できるようになっている（以下、各容量の下端をボトムプレートと呼ぶことにする）。スイッチの状態は、デジタル入力信号DMAINを介して制御回路によって決定される。DMAINはＭビットのバイナリコードであり、各ビットは各スイッチの状態に対応するものとする。
DMAINはDM0、DM1からDMM-1のＭビットからなり、DMAIN=2M-1DMM-1+2M-2DMM-2+…+21DM1+20DM0とする。このDMM-1、DMM-2、…、DM1、DM0が比較動作時のスイッチSMM-1、SMM-2、…、SM1、SM0の制御信号に対応する。つまり、DM1が1のときはSM1はVrefに接続され、DM1が0のときはSM1はGNDに接続されるものとする。スイッチSMM-1、SMM-2、…、SM1、SM0を制御する信号は、それぞれビットDMM-1、DMM-2、…、DM1、DM0だが、図１では、図を簡単にするために、DMAIN（=2M-1DMM-1+2M-2DMM-2+…+21DM1+20DM0）を制御信号として図示している。
例えば、5ビットの容量主DACの場合、容量主DACを構成する容量は、C0'、C0、C1、C2、C3、C4となる。またこれに対応するスイッチはSM0'、SM0、SM1、SM2、SM3、SM4となる。DMAINは、DMAIN=16*DM4+8*DM3+4+DM2+2*DM1+1*DM0となる。すなわちDMAINは0〜31の範囲の整数となる。スイッチSM0'、SM0、SM1、SM2、SM3、SM4を制御する信号は、それぞれ、DM0'、DM0、DM1、DM2、DM3、DM4となる。
副DACは、ＮビットデジタルのバイナリコードDSUBをデジタル入力信号、アナログ出力電圧をVSUBとするＮビット抵抗ストリング型のDACである。DSUBはＮビットで、10進数で表記すると0〜2N-1の整数である。
抵抗RS0からRS2 N -1は全て同一抵抗値であり、直列に2N個接続されている。そのため各接点には、0V〜Vrefの電圧がVref/2N間隔で生じる。各抵抗の接点にはスイッチSS0からSS2 N -1がそれぞれ接続されている。SS0〜SS2 N -1の開閉は、信号DSUBの値によって制御される。DSUBの値が0ならば、SS0が閉じ、それ以外は開く。DSUB=1ならば、SS1が閉じ、それ以外は開く。つまり、DSUBが入力されると、DSUB番目のスイッチのみが閉じる。これをDSUBとVSUBの関係で考えると、DSUB=0ならばVSUB=0Vが出力され、DSUB=1ならばVSUB=1/(2N)*Vrefが出力される。一般的には式(4)に示すようになる。式(4)は、DSUBの値によって出力電圧を2N段階に変化でき、その間隔はVref/(2N)である事を表している。
コンパレータCMP1の入力NTOP1と出力CMP1Oの間には、スイッチSWcが接続されている。スイッチSWcは制御回路CNTL1から来る信号CSWcにより開閉される。SWcが閉じた場合には、コンパレータCMP1の入出力間の電圧は等しくなり、電圧はコンパレータの論理しきい値電圧VTとなる。その後SWcを開くと、入力ノードNTOP1はVT、出力ノードCMP1OもVTの状態を保つ。この状態から、NTOP1がVTよりも少しでも下がると、CMP1Oはデジタル値1を出力する。逆に、VTよりも少しでも上がるとCMP1Oはデジタル値0を出力する。デジタル値0は0Vで、デジタル値1は制御回路の電源電圧に相当する。つまり、コンパレータは、アナログ電圧をVTよりも高いか低いかを判定し、その判定結果をデジタル信号に変換する役割を持つ。デジタル値とされた判定結果CMP1Oは、制御回路CNTL1へ送られる。
制御回路CNTL1は、コンパレータの出力CMP1を入力とし、制御信号を出力する。CNTL1は、デジタル回路で構成されている。CNTL1は、コンパレータから入力された信号CMP1に基づいて次の状態を決定し、制御信号をＡ／Ｄ変換器の各部へ送出し、Ａ／Ｄ変換器全体を制御する。
逐次比較型Ａ／Ｄ変換器は、アナログ信号Vinを主DACのサンプリング容量（C0'、C0、C1からCM-1）にサンプリングした後、DACで発生した比較する電位とアナログ入力信号Vinの大小関係をコンパレータCMP1で判定し、アナログ入力電圧の値の範囲を狭めていく。最終的にサンプリングしたVinの値と、DACで発生した電位が最も近い値となるDAC入力デジタルコードを、Ａ／Ｄ変換結果とする。
以下、サンプリング動作とサンプリング後の逐次比較動作を、式と図を用いながら説明していく。（主DACを容量DACで構成した逐次比較型Ａ／Ｄ変換回路では、入力アナログ信号をサンプリングし、記憶した電荷を再分配することで、DAC出力電圧を操作するので、電荷再分配の動作とも呼ばれる。）
サンプリング動作とは、アナログ入力電圧Vinをサンプリング容量(主DACの容量）に記憶する動作である。サンプリング時には、スイッチSWcを閉じ、スイッチSMM-1〜SM0'をVin側に倒す（スイッチSMM-1〜SM0'の矢印側の端子はVinに接続される）。スイッチSWcを閉じる事により、トッププレートNTOP1の電位はコンパレータのしきい値VTとなり、容量の下端（ボトムプレート）の電位はVinとなる。このとき、キャパシタアレイ全体（容量アレイ全体、主DACのサンプリング容量、主DACの容量）に蓄えられる電荷Qsampは、容量のトッププレートとボトムプレートの電位差に容量値を乗じた値である。（式(5)）
サンプリング動作とは、アナログ入力電圧Vinをサンプリング容量(主DACの容量）に記憶する動作である。サンプリング時には、スイッチSWcを閉じ、スイッチSMM-1〜SM0'をVin側に倒す（スイッチSMM-1〜SM0'の矢印側の端子はVinに接続される）。スイッチSWcを閉じる事により、トッププレートNTOP1の電位はコンパレータのしきい値VTとなり、容量の下端（ボトムプレート）の電位はVinとなる。このとき、キャパシタアレイ全体（容量アレイ全体、主DACのサンプリング容量、主DACの容量）に蓄えられる電荷Qsampは、容量のトッププレートとボトムプレートの電位差に容量値を乗じた値である。（式(5)）
式(9)は、逐次比較動作時のDACの入力信号Dとトッププレート電位Vout、アナログ入力電位Vinの関係を示している。
式(9)より、VoutがVTより大きいとDAC出力(ここでは、式(9)の一番下、Vrefの項をさすものとする)がVinより大きいことが分かる。逆に、VoutがVTより小さいと、DAC出力がVinより小さい事がわかる。
比較動作の最初に、Vref/2とVinの大小関係を判定する事で、VinがVref/2より大きいか小さいかを判定する事ができる。
仮にVinがVref/2より小さい場合には、２回目の比較で、VinとVref/4を比較する。この結果VoutがVTより大きいとVinはVref/4より小さいことがわかる。２回目の比較でVoutがVTより小さいとVinはVref/4より大きく、Vref/2より小さいことがわかる。
１回目の比較で、VinがVref/2より大きい場合には、２回目の比較で、Vinと3Vref/4を比較する。この結果VoutがVTより大きいとVinは3Vref/4より小さく、Vref/2より大きいことがわかる。２回目の比較でVoutがVTより小さいとVinは3Vref/4より大きいことがわかる。
このように、Vinの値が存在する値の範囲を1/2ずつ狭めていく検索方法により、決定しようとしているビットの数分の比較を繰り返すことで、VoutとVTの値が最も近い値となるDACのデジタル入力コードが得られる（ここでは、このような値の検索方法を二分検索と称することにする。）。これはつまり、Vinの値に最も近いDAC出力値が得られるDACデジタル入力コードが得られることを意味しており、このDACのデジタル入力コードが、VinのＡ／Ｄ変換結果となる。二分検索が終了した時点では、VT≒Voutである。式(10)にVT=Voutを反映して書き直すと、式(11)が得られる。
ここまで説明した図１の従来のＡ／Ｄ変換器の場合では、主DACを5ビット(M=5)、副DACを５ビット(N=5)などと分割すれば、単位容量は32個、単位抵抗は32個が必要である。
仮に、容量DACのみ、又は抵抗DACのみのシングルステージDACを用いて同じ10ビットＡ／Ｄ変換回路を構成する場合では、1024個の単位容量又は単位抵抗が必要となる。
つまり、ダブルステージDACを用いる事によって回路規模を大きく削減できる。また、例えば、主DACが5ビット(M=5)容量DAC、副DACも5ビット(N=5)抵抗DACの場合、抵抗の精度は5ビット精度でよく、小さな面積の抵抗DACで構成できることも利点の一つである。
以上従来の逐次比較型Ａ／Ｄ変換器の最も代表的な回路を図１を例に説明した。図１のような従来回路により、回路規模の小さい逐次比較型Ａ／Ｄ変換回路が実現されていた。
現実の変換器では、素子のばらつきが変換誤差の要因となる。中でも、主DACを構成する容量素子は上位ビットの変換を担っているため、容量素子の（製造時に生じる）ばらつきの影響は大きく、Ａ／Ｄ変換器の分解能、精度を制限する主な要因となる。図１のような回路構成のＡ／Ｄ変換器で、実現可能な精度は、一般的なプロセスで製造した場合で１０から１２ビット程度と言われている。まず、図１の回路を例に、主DACを構成する容量素子の製造時の誤差が、Ａ／Ｄ変換の結果に与える影響を説明する。
図１の主DACの各容量に存在する誤差を、式(12)に示すようにモデル化する。式(12)は、容量C0'、C0、…、CM-1は、理想的な容量値C0,ideal'、C0,ideal、…、CM-1,idealと、容量誤差ΔC0'、ΔC0、…、ΔCM-1のそれぞれの和でできていることを示している。
また、ここで各容量の理想値は、式(1)のCM（容量アレイの合計容量）を基準とした理想値だとする。すなわち、CM-1,ideal=CM/2、CM-2,ideal=CM/22、C1,ideal=CM/2M-1、C0,ideal=C0,ideal'=CM/2M、だとする。このように考えると、全ての誤差ΔC0'、ΔC0、…、ΔCM-1の総和は0となる。ΔCmは正、負の値を持つ、CMを基準とした理想値からのずれの量となる。以下本明細ではこのような誤差の表現を採用するものとする。
以上説明したように、図１のような逐次比較型Ａ／Ｄ変換では、主DACを構成する容量素子の製造時の誤差が、Ａ／Ｄ変換結果に影響し、実現可能な精度は１０から１２ビット程度にとどまっていた。
逐次比較型Ａ／Ｄ変換器では、容量誤差が変換精度を制限する事を先に述べた。この問題を解決してより高い分解能のＡ／Ｄ変換器を実現する方法として、自己補正型Ａ／Ｄ変換器が考案され、実用化されている。この回路例を図２、図３に示す。自己補正逐次比較型Ａ／Ｄ変換器は、あらかじめ誤差測定を行って容量誤差を算出しておき、通常変換時に誤差を補正しながら変換を行う機能を備えている。例えば非特許文献１、非特許文献２、特許文献４、特許文献５、特許文献６にその例を見る事ができる。後で説明する図２あるいは図３のような従来技術により、製造時の容量誤差を補正できる、高精度な自己補正逐次比較型Ａ／Ｄ変換回路が実現されていた。
図２と図３の違いは、副DACと補正DACの構成にあり、図２では副DACと補正DACに独立した抵抗ストリングを用いているのに対し、図３は副DACと補正DACは共通の抵抗ストリングを用いている。両者は副DACの構成に違いがあるものの、動作の仕組みは同じである。以下、図２と図３を用いて、従来の自己補正逐次比較型Ａ／Ｄ変換回路の動作を説明する。
従来の自己補正逐次比較型Ａ／Ｄ変換器では、まず最初に、容量誤差の測定を行う。そして、その測定誤差から、補正DACに入力すべき補正データを算出し、補正データをメモリに記憶する。その準備の後、Ａ／Ｄ変換を行う。Ａ／Ｄ変換は、メモリに記憶しておいた補正データ使用して容量誤差を補正しながら行う。
従来の自己補正逐次比較型Ａ／Ｄ変換回路には、自己補正の機能を実現するために、誤差測定を行い補正データを算出し、補正データを記憶する機能と、Ａ／Ｄ変換中に容量誤差を補正する機能が追加されている。これら機能は、補正DAC(CDAC2)と、CDAC2の出力に接続されたCCALと、これらを適切に制御する制御回路によって実現される。
まず、従来の自己補正逐次比較型Ａ／Ｄ変換回路（図２、図３）が、誤差補正を行う事によって、高精度のＡ／Ｄ変換結果を得る原理を説明する。
自己補正逐次比較型Ａ／Ｄ変換器には、抵抗ストリング型のPビット補正DACが（図１の回路に対して）新たに設けられており、その出力は結合容量CCALを介してトッププレートへ接続されている。制御回路には、誤差測定および誤差補正を適切に行うための機能が備えられているものとする。容量CCALは、例えば、C0、C0'と同じ大きさの容量として実現される場合が多い。
図２、図３おいて、CDAC2はPビット補正DACを示す。SDAC2はＮビット副DACを示す。RCm（mは整数）は補正DACを構成する抵抗を示す。SCm（mは整数）は補正DACを構成するスイッチを示す。DCALは補正DACの制御入力を示す。MDAC2は主DACを示す。CCALは補正DAC出力をトッププレートNTOP1にアナログ加算するための結合容量を示す。VCALは補正DAC出力を示す。CNTL2は制御回路を示す。
図２、図３おいて、図１の素子と同じ働きをもつ素子には同じ記号を、図１のノードに対応するノードには同じ記号を与えて、対応関係が分かるように示したので、重複する部分の説明は省略する。
RCm（mは整数）、RSm（mは整数）に添えられた1R、2Rはそれぞれの抵抗の抵抗値を示している。CDAC2は1Rの抵抗値をもつ抵抗で構成されているのに対して、SDAC2は2Rの抵抗値をもつ抵抗で構成されているものとする。このように、CDAC2、SDAC2を構成する抵抗の抵抗値を設計しておくと、図３の回路のように、共通の抵抗ストリングを用いることが可能となる。図３では、補正DAC（CDAC2）の出力電圧は、1R毎に抵抗ストリングのタップ（電圧を分圧した取り出し口）から出力電圧VCALを選べるようにする。一方、副DAC（SDAC2）の出力電圧は、2R毎に抵抗ストリングのタップから出力電圧VCALを選べるようにする。
補正DACは、PビットデジタルのバイナリコードDCALをデジタル入力信号、アナログ出力電圧をVCALとするPビット抵抗ストリング型DACである。このDACの動作は、副DACの場合と同様である。式(15)に示すようにデジタル入力信号DCALの値によって、アナログ出力電圧VCALを変化させることができる。
より具体的には、通常変換の逐次比較時（二分検索時）に、主DACに入力されているバイナリコードDMAINの最上位ビットDMM-1が1となった場合には、
となるようなVCALの電位を補正DACから出力する。DMM-1が1、DMM-2も1となった場合には、
となるようなVCALの電位を補正DACから出力する。以下同様に、DMm（mは整数）が1となった場合には、1となっているDMmに対応したVCDAC,mを全て加算して、その符号を反転した電圧が
となるようなVCALの電位を補正DACから出力すればよい。
ΔCmは正、負の値を持つ、CMを基準とした理想値からのずれの量なので、補正電圧VCDAC,mも正、負の値を取りえる。VCALの初期値を、例えば1/2Vrefとするとして説明をすすめたのは、VCAL-VCAL,init＝VCDAC,mが正、負の値を取りえるためである。
ここまでで式(19)第２項の誤差項を消去する方法を説明したが、第３項の誤差が残っていた。第３項は第２項と比較するとVSUBが係数として加わっているものの、ΔC0'とVSUBが分かれば補正可能である。
一般的には、ΔC0'の持つ重みは主DACの1LSB分と軽いので、式(20)の誤差補正だけで十分な場合が多い。
補正DACの分解能は、容量アレイの1LSBに対してCCAL/（2P*C0)であり、補正範囲は±CCAL/(2*C0)である。CCALや補正DACは、容量アレイの誤差を十分網羅し、かつ、必要な精度を得るよう設計される。
以上説明したように、図２、図３の従来の自己補正逐次比較型Ａ／Ｄ変換回路では、容量誤差により生じる主DACの電圧誤差を打ち消すような補正DAC出力VCALを発生することで容量誤差を補正することが可能となっていた。主DACを構成する各容量の誤差は、あらかじめ測定し、例えばメモリに記憶しておく。Ａ／Ｄ変換時にはメモリに記憶した誤差を打ち消す電圧（補正項）を読み出して、主DACの出力に加算する。主DACを構成する各容量の誤差をあらかじめ測定する必要があるので、次に、各容量の誤差の測定方法を説明する。
主DACを構成する各容量の誤差を測定し、補正項を算出する手順を、図３を用いて説明する。
容量アレイの容量Cmに対し、これと相補的なキャパシタ（容量）/Cmを式(23)で定義する。例えば/C3は、/C3≡C2+C1+C0+C0'のように、/C2は、/C2≡C1+C0+C0'という意味である。ここの文章中での「/」記号は、数式における上線とする。
最上位容量CM-1の容量誤差の測定では、トッププレートNTOP1の電位をコンパレータのしきい値VTとして、最上位容量CM-1をVrefで充電する。CM-1と相補的な容量はＧＮＤで充電する。トッププレートをフローティングとし、最上位容量CM-1のボトムプレートをＧＮＤに、最上位容量CM-1と相補的な容量のボトムプレートをVrefに入れ替える。トッププレートの電位の変化を、補正DACの入力デジタルコードを二分検索制御して、デジタル値に変換する。
最上位容量CM-1の容量誤差の測定では、まず、SWcを閉じ、SMM-1をVref側に、SMM-2以下をGND側に倒す。SWcを閉じる事により、トッププレートNTOP1の電位はコンパレータのしきい値VTとなる。また、VCALは初期値VCAL,initとする。このとき容量アレイ全体に蓄えられた電荷Qx,M-1は、式(25)のように表される。
しかし、実際には容量は誤差をもつため（CM-1≠/CM-1）、第２項は0ではなく、トッププレートの電位Vx,M-1は変化する。この変化分を測定する事により、容量誤差を測定できる。
容量の誤差を測定するために、Vx,M-1=VTに近づくVCAL（VCAL,M-1）を、DCALを制御して二分検索する。検索終了時にはVx,M-1≒VTなので、式(27)より式(28)が得られる。
ここで得られた補正項（(VCAL,M-1-VCAL,init)を1/2した値、デジタル値）の符号を反転してVCAL,initを発生しているときの補正DAC入力に加算する。この加算されたデジタル値を補正DACに入力すると、出力される補正DAC出力は、最上位容量CM-1の誤差により発生する誤差電圧を打ち消す電位となっている。（式(30)、式(21)、式(20)、式（22）を比較することでこのことが分かる。）
以上説明した方法で最上位容量CM-1の誤差、補正項を測定、算出することができる。次に、上位から2番目の容量の誤差測定について説明する。
以上説明した方法で最上位容量CM-1の誤差、補正項を測定、算出することができる。次に、上位から2番目の容量の誤差測定について説明する。
上位から2番目の容量の誤差の測定動作では、トッププレートNTOP1の電位をコンパレータのしきい値VTとして、CM2をVrefで充電する。CM-2より上位の容量、CM-2と相補的な容量はＧＮＤで充電する。トッププレートをフローティングとし、CM-2のボトムプレートをＧＮＤに、CM-2と相補的な容量のボトムプレートをVrefに入れ替える。CM-2より上位の容量のボトムプレートの電位はＧＮＤのまま変化させない。トッププレートの電位の変化を、補正DACの入力デジタルコードを二分検索制御して、デジタル値に変換する。
上位から2番目の容量の誤差の測定動作では、まず、SWcを閉じ、SMM-1をGND側に、SMM-2をVref側に、SMM-3以下をGND側に倒す。SWcを閉じる事により、トッププレートの電位はコンパレータのしきい値VTとなる。また、VCALは初期値VCAL,initとする。このとき容量アレイ全体に蓄えられた電荷Qx,M-2は、式(31)のように表される。
しかし、実際には容量は誤差をもつため（CM-2≠/CM-2）、第２項は0ではなく、トッププレートの電位Vx,M-2は変化する。この変化分を測定する事により、容量誤差を測定できる。
容量の誤差を測定するために、Vx,M-2=VTに近づくVCAL（VCAL,M-2）を、DCALを制御して二分検索する。検索終了時にはVx,M-2≒VTなので、式(33)より式(34)が得られる。
以上説明した方法で上位から2番目の容量の誤差測定、補正項の算出が可能となる。同様の方法で、残りの容量の誤差測定、補正項の算出が可能である。他のより下位の容量の誤差測定、補正項の算出について説明する。
上位から3番目の容量(CM-3)以降の誤差の測定手順も、CM-1、CM-2の場合と同様である。つぎに、CM-3以降をより一般化して、Cmの誤差の測定手順として説明する。
Cmの容量誤差の測定動作では、トッププレートNTOP1の電位をコンパレータのしきい値VTとして、誤差を測定しようとしている容量CmをVrefで充電する。誤差を測定しようとしている容量Cmより上位の容量、誤差を測定しようとしている容量Cmと相補的な容量はＧＮＤで充電する。トッププレートをフローティングとし、誤差を測定しようとしている容量CmのボトムプレートをＧＮＤに、誤差を測定しようとしている容量Cmと相補的な容量のボトムプレートをVrefに入れ替える。誤差を測定しようとしている容量Cmより上位の容量のボトムプレートの電位はＧＮＤのまま変化させない。トッププレートの電位の変化を、補正DACの入力デジタルコードを二分検索制御して、デジタル値に変換する。
一般のCmの誤差測定、誤差を測定しようとしている容量CmをVrefで充電したときに容量アレイ全体に蓄えられた電荷Qx,mは、式(37)のように表される。VCALは初期値VCAL,initとする。
容量の誤差を測定するために、Vx,m=VTに近づくVCAL（VCAL,m）を、DCALを制御して二分検索する。検索終了時にはVx,m≒VTなので、式(39)より式(40)が得られる。
また、C0'については、ΔC0'+ΔC0+ΔC1+…+ΔCM-1=0であることから、式(43)の各容量の誤差が分かると、ΔC0'が（誤差の定義より）得られる。
以上説明したように、図２、図３の従来の自己補正逐次比較型Ａ／Ｄ変換回路では、主DACを構成する各容量の誤差の測定、容量誤差により生じる主DACの電圧誤差を打ち消すような補正DAC出力VCALを発生するための補正項の算出が可能な仕組みを備えていた。これにより容量誤差を補正することが可能となっていた。以上、従来の自己補正逐次比較型Ａ／Ｄ変換器の仕組みについて説明した。
次に、本発明の背景となる、自己補正型ではない差動逐次比較型Ａ／Ｄ変換回路の仕組みを説明する。図４は従来の（自己補正型ではない）差動逐次比較型Ａ／Ｄ変換回路の回路例を示している。
図４のVinpは＋側のアナログ入力信号を示す。Vinnは−側のアナログ入力信号を示す。SMで始まる素子は容量主DACのスイッチを示す。MDACP1は＋側の容量主DACを示す。MDACN1は−側の容量主DACを示す。Cで始まる素子は容量を示す。CMP2はコンパレータを示す。CMP2OはコンパレータCMP2の出力を示す。VCMは電源電圧の1/2程度の電位を示す。SDACPN1は抵抗副DACを示す。CNTL3は制御回路を示す。VSUBPは＋側の抵抗副DACの出力電圧を示す。VSUBNは−側の抵抗副DACの出力電圧を示す。DSUBはSDACPN1のデジタル入力を示す。DMAINは容量主DACのデジタル入力を示す。RS0からRS31は抵抗を示す。SELN、SELPはセレクタを示す。NTOPP1は＋側の容量主DACのトッププレートを示す。NTOPN1は−側の容量主DACのトッププレートを示す。NINP1はVinpが伝達される内部の入力ノードを示す。NINN1はVinnが伝達される内部の入力ノードを示す。NCINP1、NCINN1はコンパレータの入力を示す。
図４おいて、図１、図２、図３等の素子と同じ働きをもつ素子には同じ記号を、図１、図２、図３等のノードに対応するノードには同じ記号を与えて、対応関係が分かるように示したので、重複する部分の説明は省略する。
RS0からRS31に添えられた1Rは、それぞれの抵抗の抵抗値を示し、すべての抵抗が同じ抵抗値を持つことを表しているものとする。図４の回路は9ビットの主DACと5ビットの副DACを組み合わせた14ビットの差動Ａ／Ｄ変換回路として働く。
図４の＋側の容量主DACは、サンプリング時のトッププレートの電位がVinpとVinnのコモン電位となる点、最上位の容量Cp9が比較動作に入るとボトムプレートがVrefに接続される点を除いて、図１の従来回路とほぼ同様の動作をする。最上位の容量Cp9はサンプリング終了後、比較動作に入るとそのボトムプレートはVrefに接続される。Cp8、Cp1等の容量のボトムプレートはDMAINの値に従ってVrefあるいはGNDに接続される。−側の容量主DACは＋側の容量主DACと相補な動作を行う。最上位の容量Cn9はサンプリング終了後、比較動作に入るとそのボトムプレートはGNDに接続される。Cpm（mは整数）のボトムプレートがVrefに接続される場合には、CnmのボトムプレートはGNDに接続される。差動の入力信号を扱えるように回路が変更されているが、逐次比較Ａ／Ｄ変換回路としての基本的な動作は図１の回路と共通である。
Ａ／Ｄ変換のために、まず、サンプリング容量にアナログ信号を記憶（サンプリング）する。その後、DAC入力を操作して、DAC出力電位と、サンプリングしたアナログ入力信号の値が最も近い値となるDAC入力コードを検索し、最終的なDAC入力コードをＡ／Ｄ変換結果とする。
図４のような回路構成で、従来回路により（自己補正型ではない）差動の逐次比較型Ａ／Ｄ変換回路が実現されていた。
図４の従来回路の動作を簡単に説明する。
＋側の9ビット主DAC（MDACP1）は、容量アレイとそれぞれの容量の下端に接続されたスイッチからなる。2進に重み付けされた容量C0=C0'=1C、C1=2C、C2=4C、C3=8C、…、C8=256C、C9=512Cからなるものとする。容量アレイの合計の容量は1024Cとなる。
図５の従来回路では、5ビット容量主DAC（MDAC6）の合計の容量は32C=25Cとなるのに対して、図４の従来回路では、
＋側9ビット容量主DAC（MDACP1）の合計の容量は1024C=210Cとなる。これは、図４の回路では差動の入力信号を扱うために、分解能9ビットとは別に、信号の符号の情報が必要となるためである。
＋側9ビット容量主DAC（MDACP1）の合計の容量は1024C=210Cとなる。これは、図４の回路では差動の入力信号を扱うために、分解能9ビットとは別に、信号の符号の情報が必要となるためである。
後のために、まず、＋側の抵抗副DACについて説明する。＋側副DACは、5ビットデジタルのバイナリコードDSUBをデジタル入力信号、アナログ出力電圧をVSUBPとする5ビット抵抗ストリング型のDACである。DSUBは5ビットで、10進数で表記すると0から31の整数である。
抵抗RS0からRS31は全て同一抵抗値であり、直列に32個接続されている。そのため各接点には、0VからVrefの電圧がVref/32間隔で生じる。各抵抗の接点にはスイッチがそれぞれ接続されている。図４では、図を簡単にするために、スイッチは図示せず、まとめてセレクタSELPとして示した。これらスイッチの開閉（つまりセレクタの選択するノード）は、信号DSUBの値によって制御される。DSUBが入力されると、GND側からDSUB番目のスイッチのみが閉じるものとする。DSUBとVSUBPのは式(44)に示すようになるものとする。式(44)は、DSUBの値によって出力電圧を25段階に変化でき、その間隔はVref/(25)である事を表している。
次に、−側の抵抗副DACについて説明する。−側副DACは、5ビットデジタルのバイナリコードDSUBをデジタル入力信号、アナログ出力電圧をVSUBNとする5ビット抵抗ストリング型のDACである。DSUBは5ビットで、10進数で表記すると0から31の整数である。
−側の抵抗副DACの抵抗ストリングは＋側副DACの抵抗副DACの抵抗ストリングと兼用されている。セレクタSELNの選択するノード電位は、信号DSUBの値によって制御される。DSUBが入力されると、VrefからDSUB番目のスイッチのみが閉じるものとする。DSUBとVSUBNのは式(45)に示すようになる。式(45)は、DSUBの値によって出力電圧を25段階に変化でき、その間隔はVref/(25)である事を、＋側副DACと逆に、DSUBが大きくなると、VSUBNの電位はより低くなること、を表している。
以下、サンプリング動作とサンプリング後の逐次比較動作を、式も用いながら説明していく。説明を簡単にするために、＋側のアナログ入力Vinpの電位は、−側のアナログ入力Vinnの電位より、高い電位となっていることを仮定して、説明をすすめる。
まず＋側の容量主DACについて、説明する。サンプリング時には、スイッチSMp9からSMp0'をVinp側（Vinp側、NINP1側）に倒す（スイッチSMp9からSMp0'の矢印側の端子はNINP1に接続される）。これにより、容量の下端（ボトムプレート）の電位はVinpとなるものとする。NTOPP1（トッププレート）の電位はVTOPIとなるものとする。このとき、キャパシタアレイ全体（容量アレイ全体、主DACのサンプリング容量、主DACの容量）に蓄えられる電荷Qsamppは、式(46)となる。
もどって、
式(52)の電荷と、式（53）の電荷は等しいので、式(52)と式（53）より式(55)を得る。
式(52)の電荷と、式（53）の電荷は等しいので、式(52)と式（53）より式(55)を得る。
式(50)のトッププレート電位Voutpと、式(57)のトッププレート電位Voutnを足して2で割ると、VoutpとVoutnのコモン電位が得られる。
(Voutp+Voutn)/2=VTOPI+(1/2)Vref-(Vinp+Vinn)/2
この逐次比較時のトッププレートのコモン電位が1/2電源電圧程度（Vref/2）であるためには、サンプリング時のトッププレート電位VTOPIは入力信号（VinpとVinn）のコモン電位としなければならない。
この逐次比較時のトッププレートのコモン電位が1/2電源電圧程度（Vref/2）であるためには、サンプリング時のトッププレート電位VTOPIは入力信号（VinpとVinn）のコモン電位としなければならない。
VTOPI=(Vinp+Vinn)/2
サンプリング時のトッププレート電位VTOPIは入力信号（VinpとVinn）のコモン電位とする方法については、後で説明する。
サンプリング時のトッププレート電位VTOPIは入力信号（VinpとVinn）のコモン電位とする方法については、後で説明する。
式(50)と、式(57)により、入力信号（VinpとVinn）と、＋側容量主DACのトッププレート電位Voutp、−側容量主DACのトッププレート電位位Voutnの関係が得られた。図４の回路では、コンパレータCMP2は、VoutpとVoutnの電位差が+か-かを判断するので、トッププレートの電位差Voutp-Voutnと入力信号の関係を求める。
式(50)から、式(57)を引く。
式(58)より、Voutp-Voutnが0より大きい（正だ）と、DAC出力がアナログ入力電位差Vinp-Vinnより大きいことが分かる。逆に、Voutp-Voutnが0より小さい（負だ）と、DAC出力がアナログ入力電位差Vinp-Vinnより小さい事がわかる。
このことを利用して、single-ended（図１の回路）の場合と同じように、Vinp-Vinnの値が存在する値の範囲を1/2ずつ狭めていく（例えば）二分検索により、決定しようとしているビットの数分の比較を繰り返すことで、Vinp-VinnとDAC出力の値が最も近い値となるDACのデジタル入力コードが得られる。このDACのデジタル入力がVinp-VinnのＡ／Ｄ変換結果となる。二分検索が終了した時点では、Voutp-Voutn≒0である。式(58)にVoutp-Voutn≒0を反映して書き直すと、式(60)が得られる。
以上説明したような、図４に示すような従来回路により（自己補正型ではない）差動の逐次比較型Ａ／Ｄ変換回路が実現されていた。
以下に、図４の従来回路で、サンプリング時のトッププレート電位VTOPIを入力信号のコモン電位とする方法について、簡単に説明する。
サンプリングに先立って、スイッチSMp9からSMp0'をVinp側（Vinp側、NINP1側）に倒す。同時にSMDp1も閉じる（ONする）。これにより、＋側容量主DACのトッププレート電位とボトムプレート電位は等しくなる。このとき、SMSp1は開いておく（OFFする）。つまり＋側容量主DACのすべての容量の電荷は0となる。同時に、スイッチSMn9からSMn0'をVinn側（Vinn側、NINN1側）に倒し、SMDn1を閉じる（ONする）。−側容量主DACのトッププレート電位とボトムプレート電位は等しくなり、−側容量主DACのすべての容量の電荷は0となる。
このとき、SMEQ1もONしておく。＋側容量主DACのトッププレート電位と−側容量主DACのトッププレート電位は等しく、すべての容量の電荷は0となる。
この初期化の後、SMDp1、SMDn1をOFFし、アナログ入力をサンプリングする。SMSp1をON、SMSn1をONすると、＋側容量主DACのトッププレート電位と−側容量主DACのトッププレート電位は、ほぼ入力信号のコモン電位とすることができる。
図５は従来の自己補正型ではない逐次比較Ａ／Ｄ変換回路で、抵抗副DAC出力を２つに分割し、主DAC出力に容量でこれら２つの副DAC出力を加算する逐次比較型Ａ／Ｄ変換回路の回路例で、特許文献２、特許文献３に見る事ができる。次に、図５のような抵抗副DACを上位と下位に分割した従来の構成について説明する。
図５のRSで始まる素子の参照符号は副DACの抵抗を示す。SDAC4は5ビット抵抗副DACを示す。MDAC6は5ビット容量主DACを示す。CNTL6は制御回路を示す。SSU0からSSU28は抵抗副DACの上位側出力を選択するためのスイッチを示す。SSL0からSSL3は抵抗副DACの下位側出力を選択するためのスイッチを示す。VSUBUはSDAC4（抵抗副DAC）の上位側出力電圧を示す。VSUBLはSDAC4（抵抗副DAC）の下位側出力電圧を示す。DSUBはSDAC4のデジタル入力を示す。CADDはVSUBLをMDAC6出力NTOP1に加算するための容量を示す。
図５おいて、図１等の素子と同じ働きをもつ素子には同じ記号を、図１等のノードに対応するノードには同じ記号を与えて、対応関係が分かるように示したので、重複する部分の説明は省略する。
RSm（mは整数、あるいは整数-整数で表記された記号）に添えられた1R、4Rは、それぞれの抵抗の抵抗値を示しているものとする。
図５の従来回路では、抵抗副DAC出力を２つに分割し、主DAC出力に容量でこれら２つの副DAC出力を加算することで、副DAC出力を選択するためのスイッチの数を削減する特性を実現していた。例えば図１の回路の構成では副DACのスイッチの数は、5ビット抵抗副DACの場合、32となる。これに対して図５の従来回路では、5ビット抵抗副DACのうち、上位3ビットに相当するVSUBUを選択するためのスイッチの数は8、下位2ビットに相当するVSUBLを選択するためのスイッチの数は4となり、合計で12個のスイッチに削減されている。これらのスイッチの数を削減することで、この部分の寄生容量が減少し、副DACの時定数を小さくすることができる。
図５の回路の動作は後で必要に応じて説明するが、図５のような回路構成で、従来回路により、抵抗副DAC出力を２つに分割し、主DAC出力に容量でこれら２つの副DAC出力を加算する（自己補正型ではない）逐次比較型Ａ／Ｄ変換回路が実現されていた。
ここまでの従来の技術の記載で説明したように、従来より各種の逐次比較型Ａ／Ｄ変換回路が提案され、また実用に供されてきた。図２あるいは図３のような従来技術により、製造時の容量誤差を補正できる、高精度な自己補正型逐次比較Ａ／Ｄ変換回路も実現されていた。
しかしながら、図２、図３の従来回路には、以下に説明するような問題が残っていることに発明者らは気づいた。以下従来回路の問題を図６を用いながら説明する。
図６は、従来技術を適用した14ビットの自己補正逐次比較型Ａ／Ｄ変換器の回路例を示している。図６では主DACを9ビット、副DACを5ビット、補正DACを7ビットとする場合の回路例を示している。図６のＡ／Ｄ変換器の分解能は主DAC9ビット＋副DAC5ビット＝14ビットとなる。補正DACは、14ビットの1LSBに対して1/4LSBの間隔で補正できるように設計されている。また、補正範囲は主DACの1Cに対して±1/2Cの範囲であり、これは14ビットの1LSBで換算すると±16LSBとなる。
図６のCDAC3は7ビット補正DACを示す。SDAC3は5ビット副DACを示す。RCm（mは整数）は補正DACを構成する抵抗を示す。SCm（mは整数）は補正DACを構成するスイッチを示す。SSm（mは整数）は副DACを構成するスイッチを示す。DCALは補正DACの制御入力を示す。MDAC3は主DACを示す。CCALは補正DAC出力をトッププレートNTOP1にアナログ加算するための結合容量を示す。VCALは補正DAC出力を示す。CNTL4は制御回路を示す。
図６おいて、図１、図２、図３の素子と同じ働きをもつ素子には同じ記号を、図１、図２、図３のノードに対応するノードには同じ記号を与えて、対応関係が分かるように示したので、重複する部分の説明は省略する。RCm（mは整数）に添えられた1Rはそれぞれの抵抗の抵抗値を示している。
図６の回路例では、補正DACには128個のスイッチ、副DACには32個のスイッチが必要となる。集積回路の面積は製造コストに直結するため、同じ機能を保ちつつ、可能な限り回路規模を削減し、面積を小さく設計する事が求められる。図６の回路は、高分解能であるうえに自己補正の機能部分が加わるため、回路規模が増大し、占有面積が大きい。
また、図６の回路の補正DACと副DACは多くのスイッチを必要とするため、スイッチの寄生容量が大きい。副DAC出力VSUBおよび補正DAC出力VCALの時定数は、抵抗ストリングの総抵抗で決まる出力抵抗とスイッチおよび図６のCCAL、C0'の寄生容量で決まる。このため、この部分の時定数がＡ／Ｄ変換器全体の変換速度を制限する要因となっていた。
つまり、図２、図３、図６の従来回路には、高い分解能で、容量主DACの容量の誤差を補正する必要があるために、補正DACおよび副DACの出力電圧の選択のためのスイッチの数が増加し（補正DACおよび副DACのビット数に相当するスイッチ数となる）、回路の占有面積が増大する問題、補正DAC出力および副DAC出力の時定数がＡ／Ｄ変換器全体の変換速度を制限する問題があった。
図５の従来技術では、自己補正型ではない逐次比較Ａ／Ｄ変換回路の抵抗副DAC出力を上位出力と下位出力に分割し、抵抗副DACのスイッチ数を削減して、この部分の時定数を削減する方法が開示されていた。しかしながら、自己補正型逐次比較Ａ／Ｄ変換回路の補正DAC出力の時定数を削減する方法、考え方は開示されておらず、自己補正型逐次比較Ａ／Ｄ変換回路に特有の事情は考慮されていない。
従って、図６の自己補正型逐次比較Ａ／Ｄ変換回路の補正DAC出力および副DAC出力の時定数が自己補正型逐次比較Ａ／Ｄ変換器全体の変換速度を制限する問題を解決することが好ましい。また従来回路に対して、補正DACおよび副DACのビット数が従来回路と同じであっても、補正DACおよび副DACのスイッチの数を削減することが可能な自己補正型逐次比較Ａ／Ｄ変換回路を提供することすることが好ましい。図5の従来技術では考慮されていない自己補正型逐次比較Ａ／Ｄ変換回路に特有の構成に踏み込んで、補正DACおよび副DACのスイッチの数を削減し、補正DAC出力および副DAC出力の時定数を小さくすることが可能な自己補正型逐次比較Ａ／Ｄ変換回路を提供することすることが好ましい。
自己補正型逐次比較Ａ／Ｄ変換回路により、高精度な逐次比較Ａ／Ｄ変換回路が実現されていたが、差動入力をＡ／Ｄ変換する差動逐次比較Ａ／Ｄ変換回路の自己補正回路は開示されていなかった。高精度なＡ／Ｄ変換が要求される場合、差動入力の逐次比較Ａ／Ｄ変換回路が使用される場合がある。図２、図３、図６の技術では、自己補正型逐次比較Ａ／Ｄ変換回路の原理的な考え方、回路は開示され、singleendedの回路構成は開示されているが、差動入力の逐次比較Ａ／Ｄ変換回路の場合、どう回路を構成すべきかという観点での検討がなされていない。
一方、図４の従来技術では、自己補正型ではない差動逐次比較型Ａ／Ｄ変換回路が開示されているが、自己補正機能をどう実現すべきかという観点では、回路が検討されていない。
従って、差動逐次比較型Ａ／Ｄ変換回路に自己補正機能を適用した場合に必要となる機能を備えた、補正DACおよび副DACのスイッチの数を削減することが可能な自己補正型差動逐次比較Ａ／Ｄ変換回路を提供することすることが好ましい。
また、図４の従来技術では検討されていない差動逐次比較型Ａ／Ｄ変換回路に自己補正機能を適用した場合に必要となる機能を備えた、補正DACおよび副DACのスイッチの数を削減し、補正DAC出力および副DAC出力の時定数を小さくすることが可能な自己補正型差動逐次比較Ａ／Ｄ変換回路を提供することが好ましい。
また、図４の従来技術では検討されていない差動逐次比較型Ａ／Ｄ変換回路に自己補正機能を適用した場合に必要となる機能を備えた、補正DACおよび副DACのスイッチの数を削減し、補正DAC出力および副DAC出力の時定数を小さくすることが可能な自己補正型差動逐次比較Ａ／Ｄ変換回路を提供することが好ましい。
従来の回路（図６）では、補正デジタルコードを入力とする補正DAC（図６、図７ＡのCDAC3）と、通常のＡ／Ｄ変換動作時の二分検索時のDACデジタルコードの下位ビット（図６、図７ＡのDSUB）を入力とする副DAC（図６、図７ＡのSDAC3）が独立に設けられていた。
これら従来の補正DAC（CDAC3）、副DAC（SDAC3）を、本発明の回路では、統合された副・補正DAC（図８、図７ＢのSCDAC5、SCDAC5U、SCDAC5L）とする。本発明の概念図を図７Ｂに示す。
これら従来の補正DAC（CDAC3）、副DAC（SDAC3）を、本発明の回路では、統合された副・補正DAC（図８、図７ＢのSCDAC5、SCDAC5U、SCDAC5L）とする。本発明の概念図を図７Ｂに示す。
副DACに入力すべき検索用デジタルコード（下位コード）（図８、図７ＢのDSUB）と補正DACに入力すべき補正用デジタルコード（補正コード）（図８、図７ＢのDCAL）から、新たに準備した副・補正DACに入力する単一の（検索＋補正）デジタルコード（図８、図７ＢのDSC）を算出（加算）するデジタル演算回路（図８、図７ＢのDADD1）を設ける。
従来回路（図６、図７Ａ）では、Ａ／Ｄ変換器内部のD/A変換器（DAC）は、上位項＋下位項＋補正項に対応するそれぞれのDACが用意されていた（図６、図７Ａの主DAC（MDAC3）、副DAC（SDAC3）、補正DAC（CDAC3））。これら主DAC、副DAC、補正DACの出力（図７ＡのNTOP1'、VSUB、VCAL）をアナログ的に加算していた（図７ＡのAADD1）。（ここで、NTOP1'は、アナログ加算を説明するための仮想的なトッププレート電位を表しているものとする。また、AADD1はアナログ加算を説明するための仮想の加算器を表しているものとする。）
本発明の構成（図８、図７Ｂ）では、従来の副DACおよび補正DACをまとめ、（統合された）副・補正DAC（図８、図７ＢのSCDAC5、SCDAC5U、SCDAC5L）を用意する。そして下位項（図８、図７ＢのDSUB）と補正項（図８、図７ＢのDCAL）はあらかじめデジタル加算しておく（図８、図７ＢのDSC）。
本発明の構成（図８、図７Ｂ）では、従来の副DACおよび補正DACをまとめ、（統合された）副・補正DAC（図８、図７ＢのSCDAC5、SCDAC5U、SCDAC5L）を用意する。そして下位項（図８、図７ＢのDSUB）と補正項（図８、図７ＢのDCAL）はあらかじめデジタル加算しておく（図８、図７ＢのDSC）。
統合副・補正DAC（図８のSCDAC5）の出力を上位と下位に分割し、上位副・補正DAC（図８、図７ＢのSCDAC5U）、下位副・補正DAC（図８、図７ＢのSCDAC5L）を用意する。
上位副・補正DAC（図８、図７ＢのSCDAC5U）のデジタル入力は、単一の（検索＋補正）デジタルコード（図８、図７ＢのDSC）の上位ビットとする（図８、図７ＢのDSCU）。
下位副・補正DAC（図８、図７ＢのSCDAC5L）のデジタル入力は、単一の（検索＋補正）デジタルコード（図８、図７ＢのDSC）の下位ビットとする（図８、図７ＢのDSCL）。
これら、上位副・補正DAC（SCDAC5U）、下位副・補正DAC（SCDAC5L）の出力（図８、図７ＢのVSCU、VSCL）、主DAC出力（図７ＢのNTOP1'）をアナログ的に加算する（図７ＢのAADD1）。
上位副・補正DAC、下位副・補正DAC、主DACの出力をアナログ的に加算するために、サンプリング容量とは別に結合容量（図８のCSCU、CSCL）を設ける。
従来回路（図６）では、副DAC出力（図６のVSUB）をアナログ的に加算するための結合容量は、サンプリング容量を兼ねる場合が多かった。一方、本発明の回路では、上位副・補正DAC、下位副・補正DAC出力を主DAC出力にアナログ加算するための結合容量は、後で説明するように、サンプリング容量と兼用できないので、専用の結合容量とする。
上位副・補正DACの出力をアナログ的に加算するための結合容量（図８のCSCU）は、主DACを構成する最小容量の（例えば）2倍の容量とする。
下位副・補正DACの出力をアナログ的に加算するための結合容量（図８のCSCL）は、主DACを構成する最小容量の（例えば）1倍の容量とする。
更なる本発明の構成（図１２）では、＋側の主DAC、−側の主DACにそれぞれ、副DAC（図１２のSDACPN1）および補正DAC（図１２のCDACPN1）を設ける。
さらに、＋側の主DAC、−側の主DACそれぞれの誤差を補正するための補正用デジタルコード（補正コード）（図１２のDCALP、DCALN）を設ける。
あるいは、別の本発明の構成（図１６）では、＋側の主DAC、−側の主DACにそれぞれ、統合された副・補正DAC（図１６のSCDACPN1）を設ける。
さらに、＋側の主DAC、−側の主DACそれぞれの誤差を補正するための補正用デジタルコード（補正コード）（図１６のDCALP、DCALN）を設ける。
＋側の主DAC、−側の主DACにそれぞれにおいて、副DACに入力すべき検索用デジタルコード（下位コード、図１６のDSUB）と補正DACに入力すべき補正用デジタルコード（図１６のDCALP、DCALN）から、新たに準備した副・補正DACに入力する単一の（検索＋補正）デジタルコード（図１６のDSCP、DSCN）を算出（加算）するデジタル演算回路（図１６のDADD1、DADD2）を設ける。
統合副・補正DAC（図１６のSCDACPN1）の出力を上位と下位に分割し、上位副・補正DAC、下位副・補正DACを用意する。
上位副・補正DACのデジタル入力は、単一の（検索＋補正）デジタルコード（図１６のDSCP、DSCN）の上位ビットとする。
下位副・補正DACのデジタル入力は、単一の（検索＋補正）デジタルコード（図１６のDSCP、DSCN）の下位ビットとする。
これら、上位副・補正DAC、下位副・補正DACの出力（図１６のVSCUP、VSCLP、VSCUN、VSCLN）、主DAC出力をアナログ的に加算する。
上位副・補正DAC、下位副・補正DAC、主DACの出力をアナログ的に加算するために、サンプリング容量とは別に結合容量（図１６のCSCUP、CSCLP、CSCUN、CSCLN）を設ける。
上位副・補正DACの出力をアナログ的に加算するための結合容量（図１６のCSCUP、CSCUN）は、主DACを構成する最小容量の（例えば）2倍の容量とする。
下位副・補正DACの出力をアナログ的に加算するための結合容量（図１６のCSCLP、CSCLN）は、主DACを構成する最小容量の（例えば）1倍の容量とする。
あるいは、別の本発明の構成（図１７）では、＋側の主DAC、−側の主DACにそれぞれ、統合された副・補正DAC（図１７のSCDACPN2）を設ける。
さらに、＋側の主DAC、−側の主DACの誤差を補正するための1つの補正用デジタルコード（補正コード）（図１７のDCAL）を設ける。
＋側の主DAC、−側の主DACにそれぞれにおいて、副DACに入力すべき検索用デジタルコード（下位コード、図１７のDSUB）と補正DACに入力すべき補正用デジタルコード（図１７のDCAL）から、新たに準備した副・補正DACに入力する単一の（検索＋補正）デジタルコード（図１７のDSC）を算出（加算）するデジタル演算回路（図１７のDADD3）を設ける。
統合副・補正DAC（図１７のSCDACPN2）の出力を上位と下位に分割し、上位副・補正DAC、下位副・補正DACを用意する。
上位副・補正DACのデジタル入力は、単一の（検索＋補正）デジタルコード（図１７のDSC）の上位ビットとする。
下位副・補正DACのデジタル入力は、単一の（検索＋補正）デジタルコード（図１７のDSC）の下位ビットとする。
これら、上位副・補正DAC、下位副・補正DACの出力（図１７のVSCUP、VSCLP、VSCUN、VSCLN）、主DAC出力をアナログ的に加算する。
上位副・補正DAC、下位副・補正DAC、主DACの出力をアナログ的に加算するために、サンプリング容量とは別に結合容量（図１７のCSCUP、CSCLP、CSCUN、CSCLN）を設ける。
上位副・補正DACの出力をアナログ的に加算するための結合容量（図１７のCSCUP、CSCUN）は、主DACを構成する最小容量の（例えば）2倍の容量とする。
下位副・補正DACの出力をアナログ的に加算するための結合容量（図１７のCSCLP、CSCLN）は、主DACを構成する最小容量の（例えば）1倍の容量とする。
以上を纏めると、本発明の構成は以下のようになる。
従来の副DACおよび補正DACをまとめ、統合された副・補正DAC（図８のSCDAC5）を用意し、副DACに入力すべき検索用デジタルコード（下位コード）（図８、図７ＢのDSUB）と補正DACに入力すべき補正用デジタルコード（補正コード）（図８、図７ＢのDCAL）を加算するデジタル演算回路（図８、図７ＢのDADD1）を設ける。また副DACに入力すべき下位項（図８、図７ＢのDSUB）と補正DACに入力すべき補正項（図８、図７ＢのDCAL）をデジタル加算する。さらに、統合副・補正DAC（図８のSCDAC5）出力を上位副・補正DAC（図８、図７ＢのSCDAC5U）、下位副・補正DAC（図８、図７ＢのSCDAC5L）に分割する。上位副・補正DAC（図８、図７ＢのSCDAC5U）のデジタル入力を、デジタル加算された（検索＋補正）デジタルコード（図８、図７ＢのDSC）の上位ビットとし（図８、図７ＢのDSCU）、下位副・補正DAC（図８、図７ＢのSCDAC5L）のデジタル入力を、デジタル加算された（検索＋補正）デジタルコード（図８、図７ＢのDSC）の下位ビットとし（図８、図７ＢのDSCL）、上位副・補正DAC、下位副・補正DAC出力を主DAC出力にアナログ加算する。以上により、図７Ｃに示すように、副DACおよび補正DACのスイッチの数が削減できる。
また副DACに入力すべき検索用デジタルコード（下位コード）（図８、図７ＢのDSUB）と補正DACに入力すべき補正用デジタルコード（補正コード）（図８、図７ＢのDCAL）を加算するデジタル演算回路（図８、図７ＢのDADD1）を設ける。副DACに入力すべき下位（図８、図７ＢのDSUB）と補正DACに入力すべき補正項（図８、図７ＢのDCAL）をデジタル加算することで、従来2つに分かれていた補正DAC（図６、図７ＡのCDAC3）と、副DAC（図６、図７ＡのSDAC3）にかえて、統合された単一の副・補正DACを使用することが可能となる。
また統合副・補正DAC（図８のSCDAC5）出力を上位副・補正DAC（図８、図７ＢのSCDAC5U）、下位副・補正DAC（図８、図７ＢのSCDAC5L）に分割することで、副DACおよび補正DACのスイッチの数を削減できる。
また上位副・補正DACの出力をアナログ的に加算するための結合容量（図８のCSCU）を、主DACを構成する最小容量の（例えば）2倍の容量とし、下位副・補正DACの出力をアナログ的に加算するための結合容量（図８のCSCL）を、主DACを構成する最小容量の（例えば）1倍の容量とする。これにより、副・補正DAC（図８のSCDAC5）の等価的な出力電圧範囲を、主DACのLSBの2倍とできる。
また副・補正DAC（図８のSCDAC5）の等価的な出力電圧範囲を、主DACのLSBの2倍とできる。従って、従来の副DACに入力すべき検索用デジタルコード（下位コード）（図８、図７ＢのDSUB）と補正DACに入力すべき補正用デジタルコード（補正コード）をデジタル加算した結果（図８、図７ＢのDSC）を、副・補正DAC（図８のSCDAC5）に入力することが可能となる。
また＋側の主DAC、−側の主DACにそれぞれ、副DAC（図１２のSDACPN1）および補正DAC（図１２のCDACPN1）を設け、＋側の主DAC、−側の主DACそれぞれの誤差を補正するための補正用デジタルコード（補正コード）（図１２のDCALP、DCALN）を設ける。これにより、＋側の主DAC、−側の主DACそれぞれ独立に、容量誤差を補正することが可能となる。これにより高精度な差動逐次比較Ａ／Ｄ変換回路を実現できる。
また＋側の主DAC、−側の主DACにそれぞれ、統合された副・補正DAC（図１６のSCDACPN1）を設け、＋側の主DAC、−側の主DACそれぞれの誤差を補正するための補正用デジタルコード（補正コード）（図１６のDCALP、DCALN）を設ける。＋側の主DAC、−側の主DACにそれぞれにおいて、副DACに入力すべき検索用デジタルコード（下位コード、図１６のDSUB）と補正DACに入力すべき補正用デジタルコード（図１６のDCALP、DCALN）から、新たに準備した副・補正DACに入力する単一の（検索＋補正）デジタルコード（図１６のDSCP、DSCN）を算出（加算）する（図１６のDADD1、DADD2）。統合副・補正DAC（図１６のSCDACPN1）の出力を上位と下位に分割し、上位副・補正DAC、下位副・補正DACを用意する。上位副・補正DACのデジタル入力は、単一の（検索＋補正）デジタルコード（図１６のDSCP、DSCN）の上位ビットとする。下位副・補正DACのデジタル入力は、単一の（検索＋補正）デジタルコード（図１６のDSCP、DSCN）の下位ビットとする。これら、上位副・補正DAC、下位副・補正DACの出力（図１６のVSCUP、VSCLP、VSCUN、VSCLN）、主DAC出力をアナログ的に加算する。上位副・補正DAC、下位副・補正DAC、主DACの出力をアナログ的に加算するために、サンプリング容量とは別に結合容量（図１６のCSCUP、CSCLP、CSCUN、CSCLN）を設ける。上位副・補正DACの出力をアナログ的に加算するための結合容量（図１６のCSCUP、CSCUN）は、主DACを構成する最小容量の（例えば）2倍の容量とする。下位副・補正DACの出力をアナログ的に加算するための結合容量（図１６のCSCLP、CSCLN）は、主DACを構成する最小容量の（例えば）1倍の容量とする。以上の構成により、＋側の主DAC、−側の主DACそれぞれ独立に、容量誤差を補正することが可能となる。これにより高精度な差動逐次比較Ａ／Ｄ変換回路を実現できる。さらに、副DACおよび補正DACのスイッチの数が削減でき、変換時間を短縮することが可能となる。
また＋側の主DAC、−側の主DACにそれぞれ、統合された副・補正DAC（図１７のSCDACPN2）を設ける。＋側の主DAC、−側の主DACの誤差を補正するための1つの補正用デジタルコード（補正コード）（図１７のDCAL）を設ける。＋側の主DAC、−側の主DACにそれぞれにおいて、副DACに入力すべき検索用デジタルコード（下位コード、図１７のDSUB）と補正DACに入力すべき補正用デジタルコード（図１７のDCAL）から、新たに準備した副・補正DACに入力する単一の（検索＋補正）デジタルコード（図１７のDSC）を算出（加算）するデジタル演算回路（図１７のDADD3）を設ける。統合副・補正DAC（図１７のSCDACPN2）の出力を上位と下位に分割し、上位副・補正DAC、下位副・補正DACを用意する。上位副・補正DACのデジタル入力は、単一の（検索＋補正）デジタルコード（図１７のDSC）の上位ビットとする。下位副・補正DACのデジタル入力は、単一の（検索＋補正）デジタルコード（図１７のDSC）の下位ビットとする。これら、上位副・補正DAC、下位副・補正DACの出力（図１７のVSCUP、VSCLP、VSCUN、VSCLN）、主DAC出力をアナログ的に加算する。上位副・補正DAC、下位副・補正DAC、主DACの出力をアナログ的に加算するために、サンプリング容量とは別に結合容量（図１７のCSCUP、CSCLP、CSCUN、CSCLN）を設ける。上位副・補正DACの出力をアナログ的に加算するための結合容量（図１７のCSCUP、CSCUN）は、主DACを構成する最小容量の（例えば）2倍の容量とする。下位副・補正DACの出力をアナログ的に加算するための結合容量（図１７のCSCLP、CSCLN）は、主DACを構成する最小容量の（例えば）1倍の容量とする。以上の構成により、＋側の主DAC、−側の主DACのそれぞれの合計容量、結合容量の相互の誤差が小さい場合には、＋側の主DAC、−側の主DACの容量誤差を一括して、補正することが可能となる。これにより比較的高精度な差動逐次比較Ａ／Ｄ変換回路を実現できる。さらに、副DACおよび補正DACのスイッチの数が削減でき、変換時間を短縮することが可能となる。また、誤差補正のための回路規模を削減できる。
以下に、本発明の実施例を説明する。図８は、本発明を適用した自己補正逐次比較型Ａ／Ｄ変換器の回路例である。
SCDAC5は、8ビット副・補正DACを示す。SCDAC5Uは、副・補正DACの上位を担うDACを示す。SCDAC5Lは、副・補正DACの下位を担うDACを示す。VSCUは、SCDAC5Uの出力ノードを示す。また、この出力ノードの電圧も同じ記号VSCUとする。VSCLは、SCDAC5Lの出力ノードを示す。また、この出力ノードの電圧も同じ記号VSCLとする。DSCは、DADD1の出力するコードを示す。DSCUは、SCDAC5Uの入力デジタルコードを示す。DSCLは、SCDAC5Lの入力デジタルコードを示す。CSCUは、VSCUを容量アレイのトッププレートに接続する結合容量である。また、この容量値も同じ記号CSCUを示す。CSCLは、VSCLを容量アレイのトッププレートに接続する結合容量である。また、この容量値も同じ記号CSCLを示す。DADD1は、デジタル演算回路を示す。図８において、図１、図２、図３、図４、図５、図６、等の素子と同じ働きをもつ素子には同じ記号を示す。図１、図２、図３等のノードに対応するノードには同じ記号を与えて、対応関係が分かるように示したので、重複する部分の説明は省略す
る。
る。
従来の回路（図６）では、下位コードDSUBを入力する副DAC(SDAC3)と、補正コードDCALを入力する補正DAC(CDAC3)が独立に設けられていた。そして、制御回路で生成された下位コードと補正コードは、独立にそれぞれ副DACと補正DACに入力されていた。このことを、概念的に説明したものが(図７Ａ)である。従来は、上位項DMAIN(9bit)と下位項DSUB(5bit)と補正項DCAL(7bit)を、それぞれ独立したDACに入力し、それぞれ独立したアナログ信号を生成し、そのアナログ信号をトッププレートで加算している。
本発明では、概念図(図７Ｂ)に示すように、副DACと補正DACを統合し、単一コードDSCを入力とする副・補正DAC(SCDAC5）とし、さらにその副・補正DACを上位DAC(SCDAC5U)と、下位DAC(SCDAC5L)に分割する。単一コードDSCは、新たに設けられたデジタル演算回路（DADD1)によって生成する。デジタル演算回路には、従来の下位項DSUBおよび補正項DCALが入力される。そして、主DAC（MDAC4)と、副・補正DAC上位（SCDAC5U)と、副・補正DAC下位（SCDAC5L)でアナログ電圧VTOP1'と、VSCUと、VSCLをそれぞれ生成し、容量アレイのトッププレートでアナログ加算を行う。
図７Ｃに示す表の構成の概略に、従来技術（図６）と、発明の回路（図８）の、各DACの重み配分の数直線を示す。数直線はバイナリで重み付けされている。左側が上位で、右側が下位を表している。1目盛り左に進むと、値は2倍となる。そのため1目盛りは1ビットに相当する。
従来技術（図６）では、副DACの最上位ビットと、補正DACの最上位ビットは同じ重みで設計されている。図７Ｃの構成の概略の従来技術（図６）に示した数直線では、縦方向に揃っていることがそれを表している。本発明の手段である下位項DSUBと、補正項DCALのデジタル加算は、最上位の重みが揃っている事から、22*DSUB+DCALのようになる。図６の場合では、7ビット同士の加算であり、結果は8ビットとなる。この8bitの結果を、後のアナログ加算で正しく反映するために、副・補正DACは1ビット上位に拡張し、8bitとする必要ある。発明の手段ではさらに、8ビットを上位4ビットと下位4ビットに分割する。
これを数直線で示したのが、図７Ｃの構成の概略の発明の回路（図８）である。副・補正DACが上位4ビット、下位4ビットに分割されており、また上位ビットの最上位ビットの重みが、主DACの最下位ビットの重みと重なる。つまり、従来技術（図６）に比べて1ビット上位に拡張されていることが分かる。また一方で、従来技術の補正項の分解能は、14ビットの1LSBに換算すると(1/4)LSBであったが、発明の回路（図８）でも同じ分解能を得られるよう設計されており、結果的に8ビットの副・補正DAC(SCDAC5)となっている。
ここまで説明した発明の概念を、実際に14ビット自己補正逐次比較型Ａ／Ｄ変換器に適用した場合の回路例を図８に示す。8ビット副・補正DAC(SCDAC5)は、4ビット副・補正DAC上位(SCDAC5U)と、4ビット副・補正DAC下位（SCDAC5L)から成る。また、図６に比べると、新たに演算回路（DADD1)が設けられている。
副・補正DACのビット幅を、上位側に1ビット拡張する必要があることは先に述べた。実際の回路では、例えば、図８のように、副・補正DACの出力電圧VSCUの範囲を、0〜Vrefと設計し、その出力を容量値2Cの結合容量CSCUを介して、容量アレイのトッププレートへ接続する事によって、実現できる。
誤差測定の段階には、主DAC容量（図６では、C0'、C0〜C8）の下端は、VrefやGNDに接続する必要がある。そのため、補正DACの出力VSCU、VSCLはC0'の下端へ接続せず、新たに結合容量CSCUとCSCLを設け、その下端に副・補正DACの出力VSCUとVSCLを接続する。
本発明のＡ／Ｄ変換回路（図８）は、内部容量アレイの容量値が二進加重されていることを利用して、容量アレイの誤差測定を行い、誤差測定の結果から補正データを算出し、補正データをメモリに格納する。その後、Ａ／Ｄ変換時には、補正データを読み出して誤差電圧を消去するよう制御を行い、容量アレイの誤差を消去し、高精度のＡ／Ｄ変換を達成する。この動作と基本的な考え方は、従来の自己補正逐次比較型Ａ／Ｄ変換回路の例（図２）と、従来の自己補正逐次比較型Ａ／Ｄ変換回路の他の回路例（図３）と同じである。
従来の自己補正逐次比較型Ａ／Ｄ変換回路の例（図２、図３）と、本発明の回路（図８）では、副DACと補正DACは、統合された副・補正DACとして備えているかどうかが異なる。また、副・補正DACに入力するデジタルコードDSCを生成するために、デジタル演算回路が新たに設けられている。
次に、本発明を適用した14ビットＡ／Ｄ変換回路（図８）が、誤差測定を行い、補正データDCALを算出し、補正データDCALに基づいて誤差を消去しながらＡ／Ｄ変換を実行する動作を、詳細に説明してゆく。そして、本発明を適用した回路（図８）において、自己補正Ａ／Ｄ変換器の機能が実現できることを示す。
先に述べたように、副・補正DAC(SCDAC5)は、上位DAC（SCDAC5U）と下位（SCDAC5L）のダブルステージ構成である。抵抗ストリングは、RSC0〜RSC127の単位抵抗128個が直列に接続されている。
SCDAC5Uは、DSCUを入力デジタル信号、VSCUを出力アナログ信号とする4ビット抵抗ストリング型DACである。SCDAC5Uは、8個の単位抵抗ごと（8Rごと）の接点にスイッチSSCU8〜SSCU120が、合計16個設けられている。出力電圧VSCUと、入力デジタル信号DSCUとの関係は、式(61)で表される。DSCUの取りうる範囲は、0から15の間の整数である。
副・補正DACの分解能は、容量DACの1Cに対して1/128であり、これは14ビットの1LSBに換算すると1/4LSBである。副・補正DACの補正範囲は、主DACの1Cに対して1Cである。（副・補正DACの出力範囲は、主DACの1Cに対して2Cとなる。このうち1C相当は、従来の副DACの出力範囲として使用され、残りの1C相当が従来の正DACの補正範囲として使用される。）
また、DSUBとDCALから、DSCを算出するためのデジタル演算回路が新たに加えられている。制御回路は自己補正シーケンスを適切に行うための機能が追加されているものとする。制御回路内で、補正項DCALを格納するのに使用するメモリをMEM0〜MEM8として、説明を進める。誤差測定の測定では、DSCの値を制御して各容量の誤差をデジタル値に変換する。DSCの値を制御してデジタル値に変換された容量の誤差は、補正項DCALとしてメモリに記憶する。
また、DSUBとDCALから、DSCを算出するためのデジタル演算回路が新たに加えられている。制御回路は自己補正シーケンスを適切に行うための機能が追加されているものとする。制御回路内で、補正項DCALを格納するのに使用するメモリをMEM0〜MEM8として、説明を進める。誤差測定の測定では、DSCの値を制御して各容量の誤差をデジタル値に変換する。DSCの値を制御してデジタル値に変換された容量の誤差は、補正項DCALとしてメモリに記憶する。
まず最初に、最上位容量C8の誤差を測定する。図８の回路において、SWcを閉じ、SM8をVref側に、SM7以下をGND側に倒す。SWcを閉じる事により、トッププレートNTOP1の電位はコンパレータのしきい値VTとなる。また、副・補正DACに初期値DSC,init=01000000(2進表記)=64(10進表記)を入力する。これにより、VSCU=VSCU,init、VSCL=VSCL,initとされる。このとき容量アレイ全体に蓄えられた電荷Q8、M-1は、式(63)のように表される。（C9は容量アレイの合計容量を表しているものとする。）
Vx,8がVTよりも低いと判定された場合、上位から2ビット目のビットを1と決定する。Vx,8がVTよりも高いと判定された場合、上位から2ビット目のビットを0と決定する。
次に、上位から3ビット目を1としてから、再度判定を行う。Vx,8がVTよりも低いと判定された場合、上位から3ビット目のビットを1と決定する。Vx,8がVTよりも高いと判定された場合、上位から3ビット目のビットを0と決定する。
次に、上位から4ビット目を1としてから、再度判定を行う。Vx,8がVTよりも低いと判定された場合、上位から4ビット目のビットを1と決定する。Vx,8がVTよりも高いと判定された場合、上位から4ビット目のビットを0と決定する。
以下この動作を、最下位ビットまで、より下位に向かって繰り返す。この動作（二分検索）が終了した時点では、Vx,8≒VTなので、これを式(66)に反映すると、検索終了時のコードと、補正項の関係式(67)が求まる。DSC8は、二分検索が終了した時点のDSCの値とする。（式(67)は、従来回路の式(30)に相当する。）
二分検索は、DSCの初期値、DSC,init=01000000(2進表記)から開始し、上位2ビット目から下位に向かって進めるので、誤差測定時にDSCが取りうる範囲は、00000000〜01111111(2進表記)、0〜127(10進表記)である。二分検索が終了した後、演算回路は式(67)に基づいて補正項算出の演算を行う。例えば、ここで得られたDSCが、DSC=01100000（2進表記)=96(10進表記)であった場合には、DSC-DSC,initは、DSC-DSC,init=96-64=32(10進表記）となる。それに1/2を乗じたものが補正項であり、値は、16となる。また、ここで得られたDSCが、DSC=00100000(2進表記)=32(10進表記)であった場合には、DSC-DSC,initは、DSC-DSC,init=32-64=-32(10進表記)となる。それに1/2を乗じたものが補正項であり、値は、-16となる。この例のように、DSC-DSC,initは正、負の値をとるので注意が必要である。演算に際しては、正負を適切に考慮する必要がある。
計算された補正項は、補正項DCALとして、メモリMEM8に格納し、保持する。(式(68))
次に、上位から3ビット目を1としてから、再度判定を行う。Vx,7がVTよりも低いと判定された場合、上位から3ビット目のビットを1と決定する。Vx,7がVTよりも高いと判定された場合、上位から3ビット目のビットを0と決定する。
次に、上位から4ビット目を1としてから、再度判定を行う。Vx,7がVTよりも低いと判定された場合、上位から4ビット目のビットを1と決定する。Vx,7がVTよりも高いと判定された場合、上位から4ビット目のビットを0と決定する。
以下この動作を、最下位ビットまで、より下位に向かって繰り返す。この動作（二分検索）が終了した時点では、Vx,7≒VTなので、これを式(72)に反映すると、検索終了時のコードと、補正項の関係式(73)が求まる。DSC7は、二分検索が終了した時点のDSCの値とする。
二分検索は、DSCの初期値DSC,init=01000000(2進表記)から開始し、上位2ビット目から下位に向かって進めるので、誤差測定時にDSCが取りうる範囲は、00000000〜01111111(2進表記)、0〜127(10進表記)である。
二分検索が終了した後、演算回路は式(73)に基づいて補正項算出の演算を行う。例えば、ここでここで得られたDSC7が、DSC7=00100000(2進表記)=32であり、メモリMEM8の値が16であったならば、DSC7-DSC,initは、DSC7-DSC,init=32-64=-32である。これに1/2を乗じて-16とする。さらに、-16から、MEM8の値に1/2を乗じた値を減じる。すなわち、-16-(16/2)=-24が補正項となる。この演算も、正負を適切に考慮して実行する。
計算された補正項DCALは、メモリMEM7に格納し、保持する。(式(74))
Ａ／Ｄ変換時には、あらかじめメモリに格納してある補正項DCALを読み出し、容量アレイの誤差を消去するようにＡ／Ｄ変換を行う。その具体的な手順とメカニズムを説明する。
サンプル時には、スイッチSWcを閉じる。SWcを閉じる事により、トッププレートNTOP1の電位はコンパレータのしきい値VTとなる。また、スイッチSM8〜SM0'をVin側に倒す。これにより、容量アレイのC8〜C0'、C0の下端（ボトムプレート）の電位はアナログ入力電圧Vinとなる。また、副・補正DACに初期値DSC,init=01000000(2進表記)=64(10進表記)を入力する。これにより、VSCU=VSCU,init、VSCL=VSCL,initとされる。このとき容量アレイ全体に蓄えられた電荷Qsampは、式(76)のように表される。（C9は容量アレイの合計容量を表しているものとする。）
次に、上位から2ビット目を1としてから、再度判定を行う。最上位ビットが1と決定されたいた場合、DMAIN=110000000である。DSCは、式(81)に基づいて、DSC=DSC,init-MEM8-MEM7とする。それにより、Voutは、式(83)となり、誤差が消去される。
以下この動作を、最下位ビットまで、より下位に向かって繰り返し、DMAINの最下位ビットまで(上位9ビット)決定する。
次に、上位から10ビット目を決定するときには、現在のDSCに22*DSUB=01000000を加え（DSC=DSC+01000000）、コンパレータによって判定を行う。DSUBの最下位ビットは14ビットの1LSBの重みに相当し、これに対応するDSCの重みは下から3ビット目であるので、DSUBは22を乗じている。これ以降のDSCの演算は、式(85)のように表せる。式(85)は、式(81)にDSUBの項を考慮したもので、より一般的である。そのため、式(85)はＡ／Ｄ変換時の全ての場合に適用できる。
次に、上位から11ビット目を決定するときには、現在のDSCに00100000を加え(DSC=DSC+00100000）、コンパレータによって判定を行う。VoutがVTよりも低いと判定された場合、上位から10ビット目は1と決定する。VoutがVTよりも高いと判定された場合、上位から10ビット目は0と決定する。
以下この動作を、最下位ビット、つまりDSC=DSC+00000100とする判定まで繰り返す。
このように動作させる事によって、Ａ／Ｄ変換の結果が上位ビットから決定されていく。Ａ／Ｄ変換の結果は、DMAINを上位、DSUBを下位として2進表記で並べたものとして、得られる（DMAIN*25+DSUB）。
式(85)では、副・補正DACの入力デジタルコードDSCの計算方法を示した。この計算は、例えば図９のような回路で実現できる。MEM0〜MEM8は、7ビットレジスタを示す。TREG1はMEM0〜MEM8で構成されたレジスタファイルを示す。SEL0からSEL8はセレクタを示す。DADD1は加減算回路を示す。図９おいて、図１、図２、図３、図４、図５、図６、図７、図８等の素子と同じ働きをもつ素子には同じ記号を、図１、図２、図３等のノードに対応するノードには同じ記号を与えて、対応関係が分かるように示したので、重複する部分の説明は省略する。
MEM0〜MEM8には、それぞれ補正データが格納されている。SEL1は、選択信号DM0〜DM8が1ならばMEM0〜MEM8のデータを出力し、DM0〜DM8が0ならば値0を出力する。DM0〜DM8は、DMAINの各ビットに対応する。セレクタの出力は、DM0MEM0〜DM8MEM8のように、式(85)の部分積になる。
DADD1は、入力された信号の加算又は減算を行ってDSCを出力する演算回路である。加算の入力には+記号を、減算の入力には-記号を図中に示した。演算回路には部分積DM0MEM0〜DM8MEM8、下位データDSUBと、初期値DSC,initが印加される。演算回路DADD1は、入力に応じて演算を行い、DSC信号を出力する。
以上ここまで、本発明の回路（図８）を用いて、容量アレイの誤差測定を行い、測定結果を元に補正データDCALを算出し、算出した補正データをメモリに格納し、格納した補正データDCALを読み出し、変換誤差を消去しながらＡ／Ｄ変換できることを説明した。すなわち、本発明の回路を適用しても、従来の機能を損なうことなく、自己補正Ａ／Ｄ変換を実行する事ができる。
図１０は、本発明を適用した自己補正逐次比較Ａ／Ｄ変換器の他の回路例である。図１０の実施例は、図８の実施例で8ビット副・補正DACを2段（4ビット+4ビット）と構成していたものを、４段（2ビット＋2ビット＋2ビット＋2ビット）と構成したものである。
SCDAC6は、8ビット副・補正DACを示す。SCDAC6Aは、8ビット副・補正DAC最下位ビット〜下から2ビット目を担うDACを示す。SCDAC6Bは、8ビット副・補正DACの下から3ビット目〜下から4ビット目を担うDACを示す。SCDAC6Cは、8ビット副・補正DACの下から5ビット目〜下から6ビット目を担うDACを示す。SCDAC6Dは、8ビット副・補正DACの下から7ビット目〜最上位ビットを担うDACのを示す。SA0〜SA3は、SCDAC6Aを構成する電圧選択のためのスイッチを示す。SB0〜SB3は、SCDAC6Bを構成する電圧選択のためのスイッチを示す。SC0〜SC3は、SCDAC6Cを構成する電圧選択のためのスイッチを示す。SD0〜SD3は、SCDAC6Dを構成する電圧選択のためのスイッチを示す。VSCAは、SCDAC6Aの出力ノードおよび出力電圧を示す。VSCBは、SCDAC6Bの出力ノードおよび出力電圧を示す。VSCCは、SCDAC6Cの出力ノードおよび出力電圧を示す。VSCDは、SCDAC6Dの出力ノードおよび出力電圧を示す。CSCAは、CSCDAC6Aの出力を接続する結合容量を示す。CSCBは、CSCDAC6Bの出力を接続する結合容量を示す。CSCCは、CSCDAC6Cの出力を接続する結合容量を示す。CSCDは、CSCDAC6Dの出力を接続する結合容量を示す。
図１０において、図１、図２、図３、図４、図５、図６、図７、図８、図９等の素子と同じ働きをもつ素子には同じ記号を、図１、図２、図３等のノードに対応するノードには同じ記号を与えて、対応関係が分かるように示したので、重複する部分の説明は省略する。
図１０において、抵抗ストリングはRSC0〜RSC127の128個の抵抗から成り、その抵抗値は全て1Rである。このことは、図８の抵抗ストリングと同様である。最下位ビット〜下から2ビット目の重みを担うDAC(SCDAC6A)は、抵抗1RごとにスイッチSA0〜SA3が設けられている。また、SCDAC6Aの出力VSCAは、容量1Cの結合容量CSCAを介して主DACの容量アレイのトッププレートに接続されている。このことにより、VSCAの一段階分の電圧変化は、主DACの容量アレイの1LSBに対し1/128に相当する。
下から3ビット目〜下から4ビット目の重みを担うDAC(SCDAC6B)は、抵抗4RごとにスイッチSB0〜SB3が設けられている。また、SCDAC6Bの出力VSCBは、容量1Cの結合容量CSCBを介して主DACの容量アレイのトッププレートに接続されている。このことにより、VSCBの一段階分の電圧変化は、主DACの容量アレイの1LSBに対し1/32に相当する。
下から5ビット目〜下から6ビット目の重みを担うDAC(SCDAC6C)は、抵抗16RごとにスイッチSC0〜SC3が設けられている。また、SCDAC6Cの出力VSCCは、容量1Cの結合容量CSCCを介して主DACの容量アレイのトッププレートに接続されている。このことにより、VSCCの一段階分の電圧変化は、主DACの容量アレイの1LSBに対し1/8に相当する。
下から7ビット目〜最上位ビットの重みを担うDAC(SCDAC6D)は、抵抗32RごとにスイッチSD0〜SD3が設けられている。また、SCDAC6Dの出力VSCCは、容量2Cの結合容量CSCDを介して主DACの容量アレイのトッププレートに接続されている。このことにより、VSCDの一段階分の電圧変化は、主DACの容量アレイの1LSBに対し1/2に相当する。
上記のように構成することにより、SCDAC6A、SCDAC6B、SCDAC6C、SCDAC6Dはそれぞれ4倍ずつ重みが異なる。結果として8ビットの副・補正DACとして動作させることができる。副・補正DACの分解能は容量アレイの1LSBに対して1/128であり、その補正範囲は容量アレイの1LSBに対して1LSBである。（副・補正DACの出力範囲は容量アレイの1LSBに対して2LSBとなり、そのうち1LSBは、副DAC出力として使用される。残り1LSBが補正範囲となる。）
図１０の回路の基本的な機能は図８の実施例と同等である。容量アレイの誤差測定方法、補正データの算出方法、Ａ／Ｄ変換の手順に関しても、図８と同等であるので、その説明は省略する。図１０の発明の回路は、図８との実施例と比較すると、結合容量は3Cから5Cに増加する一方、副・補正DACのスイッチは、32個から16個に減少している。
図１０の回路の基本的な機能は図８の実施例と同等である。容量アレイの誤差測定方法、補正データの算出方法、Ａ／Ｄ変換の手順に関しても、図８と同等であるので、その説明は省略する。図１０の発明の回路は、図８との実施例と比較すると、結合容量は3Cから5Cに増加する一方、副・補正DACのスイッチは、32個から16個に減少している。
ここで示した分割方法に限らず、他にも各種の分割を考えることが出来る。例えば、8ビット副・補正DACを8段（1ビット＋1ビット＋1ビット＋1ビット＋1ビット＋1ビット＋1ビット＋1ビット）とすることもでき、この場合、結合容量は最上位のみ2C、それ以外は1Cなので、10Cとなる。この場合の副・補正DACのスイッチ数は16個となる。
以上図１０の実施例を説明し、副・補正DACの段数は任意で選択できる事、段数が増すと結合容量は増加し、スイッチの数は減少することを示した。
図１１は、本発明を適用した自己補正逐次比較Ａ／Ｄ変換器の他の回路である。図１１の実施例は、図８の実施例および図１０の実施例において分割されていた8ビット副・抵抗DACを、分割せずに構成したものである。
SCDAC7は、8ビット副・補正DACを示す。SSC0〜SSC255は、SCDAC7を構成する電圧選択のためのスイッチを示す。VSCは、SCDAC7の出力ノードおよび出力電圧を示す。
図１１において、図１、図２、図３、図４、図５、図６、図７、図８、図９、図１０等の素子と同じ働きをもつ素子には同じ記号を、図１、図２、図３等のノードに対応するノードには同じ記号を与えて、対応関係が分かるように示したので、重複する部分の説明は省略する。
図１１において、抵抗ストリングはRSC0〜RSC255の256個の抵抗からなり、抵抗値は全て1Rである。副・補正DAC(SCDAC7)は、抵抗1RごとにスイッチSSC0〜SSC255が設けられている。また、SCDAC7の出力VSCは、容量2Cの結合容量CSCを介して主DACの容量アレイのトッププレートに接続されている。
上記のように構成することにより、8ビットの副・補正DACとして動作させることができる。副・補正DACの分解能は容量アレイの1LSBに対して1/128、その補正範囲は容量アレイの1LSBに対して1LSBであり、機能的に、図８、図１０の実施例と同じである。容量アレイの誤差測定方法、補正項の算出方法、Ａ／Ｄ変換の手順に関しても、図８と同様であるので、その説明は省略する。
以上図１１の実施例に示すように、副DACと補正DACを統合し、単一のDAC（副・補正DAC）として実装する本発明の手段は、副・補正DACを分割しない構成についても適用できる。副・補正DACを分割した構成では、副・補正DAC自身の単調増加性は、抵抗ストリング型のDACを使用する事により保証されているが、結合容量の誤差が単調性を損なう可能性があった。図１１に示した回路例では、誤差測定で使用される結合容量と、誤差補正で使用される結合容量は同一であり、また結合容量はCSCで単一である。そのため、結合容量の誤差は単調性に影響せず、分割する場合に比べて高精度なＡ／Ｄ変換を達成できる。なお図８の実施例と比較すると、結合容量は3Cから2Cに減少する一方、副・補正DACのスイッチは、32個から256個に増加している。このように、分割を行わないと、スイッチの数は削減されない。
図１２に本発明の差動逐次比較型Ａ／Ｄ変換回路の回路例を示す。図１２の回路は、逐次比較Ａ／Ｄ変換回路としては、図４の従来回路とほぼ同じ動作を行うが、図４の従来回路では、容量誤差の自己補正機能がなかったのに対して、図１２の発明の回路では、サンプリング容量とは別に設けた補正DAC出力の加算のための結合容量CCALP、CCALPを設けて、補正DAC出力VCALP、VCALNを主DAC出力に加える点が異なる。
図１２の回路は、図８の回路にあわせて14ビットＡ／Ｄ変換回路に発明を適用した場合の回路例となっている。主DACの分解能は9ビット、副DACの分解能は5ビット、補正DACの分解能は7ビットとなっている。
図１２のRS0からRS127は抵抗を示す。VrefはＡ／Ｄ変換の基準電圧（例えば５V）およびその電圧値を示す。GNDは0Vの電位を示す。Vinpは＋側のアナログ入力信号を示す。Vinnは−側のアナログ入力信号を示す。SMで始まる素子は容量主DACのスイッチを示す。MDACP2は＋側の容量主DACを示す。MDACN2は−側の容量主DACを示す。Cで始まる素子は容量を示す。CMP2はコンパレータを示す。CMP2OはコンパレータCMP2の出力を示す。VCMは電源電圧の1/2程度の電位を示す。SDACPN1は抵抗副DACを示す。CDACPN1は抵抗補正DACを示す。CNTL7は制御回路を示す。VSUBPは＋側の抵抗副DACの出力電圧を示す。VCALPは＋側の抵抗補正DACの出力電圧を示す。VSUBNは−側の抵抗副DACの出力電圧を示す。VCALNは−側の抵抗補正DACの出力電圧を示す。DSUBは副DACに入力するデジタル信号を示す。DMAINは容量主DACのデジタル入力を示す。SELNC1は−側の補正DACの出力セレクタを示す。SELNS1は−側の副DACの出力セレクタを示す。SELPC1は＋側の補正DACの出力セレクタを示す。SELPS1は＋側の副DACの出力セレクタを示す。NTOPP1は＋側の容量主DACのトッププレートを示す。NTOPN1は−側の容量主DACのトッププレートを示す。NINP1はVinpが伝達される内部の入力ノードを示す。NINN1はVinnが伝達される内部の入力ノードを示す。NCINP1、NCINN1はコンパレータの入力を示す。CCALP、CCALNはVCALP、VCALNをトッププレート電位に加算するための結合容量を示す。
RS0からRS127に添えられた1Rは、それぞれの抵抗の抵抗値を示し、すべての抵抗が同じ抵抗値を持つことを表しているものとする。また、図中容量（Cp0'、Cp0、Cp1等）に添えられた1C等は、それぞれの容量の容量値を示しているものとする。
図１２おいて、図１、図２、図４、図８等の素子と同じ働きをもつ素子には同じ記号を、図１、図２、図４、図８等のノードに対応するノードには同じ記号を与えて、対応関係が分かるように示したので、重複する部分の説明は省略する。
図１２の回路は、図４の回路と同様、Vinp-Vinnの電位差をＡ／Ｄ変換する逐次比較型Ａ／Ｄ変換回路として働く。図１２の回路の特徴は、＋側の主DAC、−側の主DACにそれぞれ、副DAC（SDACPN1）および補正DAC（CDACPN1）を設け、＋側の主DAC、−側の主DACそれぞれの誤差を補正するために、＋側、−側それぞれ独立の補正用デジタルコード（補正コード）（図１２のDCALP、DCALN）を用意する点にある。
以下、図１２の回路の構成を説明する。図４の従来回路の説明で述べたように、図４の差動逐次比較型Ａ／Ｄ変換回路では、＋側の容量主DAC、−側の容量主DACは、それぞれ、従来のsingle-endedの逐次比較型Ａ／Ｄ変換回路とほぼ同様の動作を行う。違いは、サンプリング時のトッププレートの電位を、入力アナログ信号のコモン電位とすること、−側の容量主DACは、＋側の容量主DACと相補な動作を行う点となる。このため、例えば、＋側の容量主DAC単独で考えると、従来のsingle-endedの自己補正逐次比較型Ａ／Ｄ変換回路と同じ方法で容量誤差を補正することが可能となる。−側の容量主DACについても、電位の関係が、＋側の容量主DACと逆になることを考慮すると、従来のsingle-endedの自己補正逐次比較型Ａ／Ｄ変換回路と同じ方法で容量誤差を補正することが可能となる。
従って、＋側容量主DAC、−側容量主DAC、それぞれ独立に容量誤差を測定し、＋側容量主DAC、−側容量主DAC、それぞれ独立に補正用デジタルコード（補正コード）をメモリに記憶し、通常Ａ／Ｄ変換時には、これら＋側、−側それぞれ独立の補正用デジタルコード（補正コード）（図１２のDCALP、DCALN）を使用して、容量誤差を補正すればよい。
以上述べたような誤差補正と、通常Ａ／Ｄ変換時の動作を両立させるための工夫を以下説明する。まず図１３を使って通常Ａ／Ｄ変換時の各部のスイッチの動作を説明する。
図１３は、図１２の発明の回路の通常Ａ／Ｄ変換時のスイッチ制御の例を示している。図１３の横軸は時間を、縦軸はそれぞれのスイッチの制御信号の電圧のH、Lをあらわしている。図中のスイッチ名は図１２のスイッチに対応し、サンプリング前の初期化、サンプリング期間、その後の逐次比較期間のスイッチの制御方法を示している。（スイッチSMp9からSMp0'、Smn9からSMn0'の動作は、従来回路の逐次比較動作、サンプリング動作の説明と重複するので、図１３で動作を示したスイッチの制御の考え方を中心に説明する。）
図１２の発明の回路では、通常Ａ／Ｄ変換時には、図４の従来回路と同様にスイッチを使用する。１つの目的は、サンプリング時のトッププレート電位を入力信号のコモン電位とすることにある。
図１２の発明の回路では、通常Ａ／Ｄ変換時には、図４の従来回路と同様にスイッチを使用する。１つの目的は、サンプリング時のトッププレート電位を入力信号のコモン電位とすることにある。
サンプリングに先立って、スイッチSMp9からSMp0'をVinp側（Vinp側、NINP1側）に倒す。同時にSMDp1も閉じる（ONする）（図１３の時刻t0までの期間）。これにより、＋側容量主DACのトッププレート電位とボトムプレート電位は等しくなる。このとき、SMSp1は開いておく（OFFする）。つまり＋側容量主DACのすべての容量の電荷は0となる。同時に、スイッチSMn9からSMn0'をVinn側（Vinn側、NINN1側）に倒し、SMDn1を閉じる（ONする）（図１３の時刻t0までの期間）。−側容量主DACのトッププレート電位とボトムプレート電位は等しくなり、−側容量主DACのすべての容量の電荷は0となる。
このとき、SMEQ1もONしておく。＋側容量主DACのトッププレート電位と−側容量主DACのトッププレート電位は等しく、すべての容量の電荷は0となる。
この初期化の後、（時刻t0）SMDp1、SMDn1をOFFし、SMSp1をON、SMSn1をONとして（時刻t1）、アナログ入力をサンプリングする。SMEQ1もONしておく。＋側容量主DACのすべての容量の電荷は0、−側容量主DACのすべての容量の電荷は0となっているので、サンプリング動作は、等しい容量で、Vinpと、Vinnを分圧する動作となる。＋側容量主DACのトッププレート電位と−側容量主DACのトッププレート電位は、ほぼ入力信号のコモン電位となる。
サンプリング期間には、コンパレータのオフセットを、例えば、コンパレータ内部の容量に記憶し、オフセットをキャンセルする場合が多い。この目的のために、SMPp1、SMPn1をONとして、コンパレータの入力電位を、あらかじめ逐次比較でのコンパレータの入力電位の最終値にバイアスしておく。このため、＋側容量主DACのトッププレート電位と−側容量主DACのトッププレート電位（NTOPP1、NTOPN1）をコンパレータ入力（NCINP1、NCINN1）に伝達するためのスイッチSMAp1、SMAn1はOFFしておく。
サンプリング期間の終わりに（時刻t2）、SMEQ1をOFFする。SMSp1、SMSn1もOFFとする。サンプリング期間終了後の逐次比較期間ではコンパレータにより、入力電圧とDAC出力を比較するので、SMPp1、SMPn1もOFFとする。
逐次比較期間では（時刻t3）、SMAp1、SMAn1をONとして、DAC入力を操作し、トッププレート電位（NTOPP1、NTOPN1）をコンパレータ入力（NCINP1、NCINN1）に伝達して、Ａ／Ｄ変換結果を上位から1ビットずつ決定していく。
次に、図１４を使って＋側容量主DACの誤差測定時の各部のスイッチの動作を説明する。
図１４は、図１２の発明の回路の＋側容量主DACのCp9の誤差測定を例に、誤差測定時のスイッチ制御の例を示している。図１４の横軸は時間を、縦軸はそれぞれのスイッチの制御信号の電圧のH、Lをあらわしている。図中のスイッチ名は図１２のスイッチに対応し、誤差測定時のサンプリング期間、その後の逐次比較期間のスイッチの制御方法を示している。
すでに説明したように容量誤差の測定動作では、トッププレートNTOP1の電位をコンパレータのしきい値VTとして、誤差を測定しようとしている容量をVrefで充電する。誤差を測定しようとしている容量より上位の容量、誤差を測定しようとしている容量と相補的な容量はＧＮＤで充電する。トッププレートをフローティングとし、誤差を測定しようとしている容量のボトムプレートをＧＮＤに、誤差を測定しようとしている容量と相補的な容量のボトムプレートをVrefに入れ替える。誤差を測定しようとしている容量より上位の容量のボトムプレートの電位はＧＮＤのまま変化させない。トッププレートの電位の変化を、補正DACの入力デジタルコードを二分検索制御して、デジタル値に変換する。誤差測定時のサンプリング期間は、誤差を測定しようとしている容量をVrefで充電する期間を指す。
通常Ａ／Ｄ変換時と異なり、SMDp1、SMDn1、SMSp1、SMSn1、SMAn1は全期間OFFとする。SMPn1、SMAp1は全期間ONとする。誤差を測定しようとしている容量をVrefで充電する期間、誤差測定時のサンプリング期間（時刻t0まで）は、SMEQ1、SMPp1をONとする。
＋側容量主DACのCp9の誤差を測定するので、＋側容量主DACのトッププレート電位の変化を補正DAC出力を使って、デジタル値に変換する必要がある。このため、コンパレータのもう一方の入力はVCMの電位に固定する。この目的のために、SMPn1は全期間ONとする。また、−側容量主DACのトッププレート電位は、側容量主DACの誤差測定に使用しないので、SMAn1は全期間OFFとする。
誤差測定時のサンプリング期間の＋側容量主DACのトッププレート電位は、VCMの電位に固定する。この目的のために、SMPp1、SMEQ1は差測定時のサンプリング期間中ONとする。誤差測定のサンプリング期間は、誤差を測定しようとしている容量をVrefで充電する。このために、Cp9のボトムプレートをVrefとする。残りの容量のボトムプレートはGNDとする。
時刻t0にSMPp1、SMEQ1をOFFする。時刻t1に誤差を測定しようとしている容量のボトムプレートをＧＮＤに、誤差を測定しようとしている容量と相補的な容量のボトムプレートをVrefに入れ替える。誤差を測定しようとしている容量より上位の容量のボトムプレートの電位はＧＮＤのまま変化させない。＋側容量主DACの容量に誤差がある場合、＋側容量主DACのトッププレート電位が変化するので、＋側容量主DACの補正DACを使ってこの電位差をデジタル値に変換する。（図１４では誤差電圧の検索期間として示した。）
＋側容量主DACのトッププレート電位、コンパレータの＋側容量主DAC側入力は、通常Ａ／Ｄ変換時と異なり、違う電位とする必要はない。このため、SMAp1は全期間ONとする
図１４のようなスイッチの操作により、＋側容量主DACの容量誤差を−側容量主DACと関係なく測定することができる。また、通常Ａ／Ｄ変換時と、＋側容量主DACの容量誤差の測定を両立させることが可能となる。
＋側容量主DACのトッププレート電位、コンパレータの＋側容量主DAC側入力は、通常Ａ／Ｄ変換時と異なり、違う電位とする必要はない。このため、SMAp1は全期間ONとする
図１４のようなスイッチの操作により、＋側容量主DACの容量誤差を−側容量主DACと関係なく測定することができる。また、通常Ａ／Ｄ変換時と、＋側容量主DACの容量誤差の測定を両立させることが可能となる。
図１５は、図１２の発明の回路の−側容量主DACのCn9の誤差測定を例に、誤差測定時のスイッチ制御の例を示している。図１５の横軸は時間を、縦軸はそれぞれのスイッチの制御信号の電圧のH、Lをあらわしている。図中のスイッチ名は図１２のスイッチに対応し、誤差測定時のサンプリング期間、その後の逐次比較期間のスイッチの制御方法を示している。
図１５では、誤差を測定しようとしている容量をＧＮＤで充電する。誤差を測定しようとしている容量より上位の容量、誤差を測定しようとしている容量と相補的な容量はVrefで充電する。トッププレートをフローティングとし、誤差を測定しようとしている容量のボトムプレートをVrefに、誤差を測定しようとしている容量と相補的な容量のボトムプレートをＧＮＤに入れ替える。誤差を測定しようとしている容量より上位の容量のボトムプレートの電位はVrefのまま変化させない。トッププレートの電位の変化を、補正DACの入力デジタルコードを二分検索制御して、デジタル値に変換する。誤差を測定しようとしている容量をＧＮＤ電位に充電するのは、−側容量主DACの動作が、＋側容量主DACと逆の動作となっていることに対応している。誤差を測定しようとしている容量をVrefに充電する方法でも、測定される誤差の符号が逆になるだけで、同じ結果が得られるので、誤差を測定しようとしている容量のボトムプレートの電位は、図１４のように制御してもよい。
各スイッチの制御の考え方は、図１４とp、nの関係を入れ替える関係となっているので、重複する説明は省略する。図１５のようなスイッチの操作により、−側容量主DACの容量誤差を＋側容量主DACと関係なく測定することができる。
以上説明したような、スイッチの操作と、従来回路の説明、図８の説明で述べたような容量誤差の補正の方法を、＋側容量主DAC、−側容量主DAC、それぞれに独立に適用することで、自己補正差動逐次比較型Ａ／Ｄ変換回路を実現することができる。
図１６に本発明の差動逐次比較型Ａ／Ｄ変換回路の回路例を示す。図１６の回路は、図１２の発明の回路に図８の技術も適用した回路例を示している。図１２の回路との違いは、＋側の主DAC、−側の主DACそれぞれの容量誤差を補正するための補正DACと副DACが、統合された副・補正DACに置き換えられている点、これに対応して、下位項（DSUB）と補正項（DCALP、DCALN）をあらかじめデジタル加算する演算回路DADD1、DADD2が追加されている点となる。図４の従来回路、図１２の回路では、サンプリング容量Cp0’、Cn0’に抵抗DAC出力VSUBP、VSUBNを加えていたのに対して、図１２の発明の回路では、サンプリング容量とは別に設けたCSCUP、CSCLP、CSCUN、CSCLNに副・補正DAC出力VSCUP、VSCLP、VSCUN、VSCLNを加える点も異なる。
図１６の回路は、図１２の回路にあわせて14ビットＡ／Ｄ変換回路に発明を適用した場合の回路例となっている。主DACの分解能は9ビット、副・補正DACの分解能は8ビットとなっている。この部分のビット配分の考え方は、図８の回路と同じである。
図１６のRS0からRS127は抵抗を示す。VrefはＡ／Ｄ変換の基準電圧（例えば５V）およびその電圧値を示す。GNDは0Vの電位を示す。Vinpは＋側のアナログ入力信号を示す。Vinnは−側のアナログ入力信号を示す。SMで始まる素子は容量主DACのスイッチを示す。MDACP5は＋側の容量主DACを示す。MDACN5は−側の容量主DACを示す。Cで始まる素子は容量を示す。CMP2はコンパレータを示す。CMP2OはコンパレータCMP2の出力を示す。VCMは電源電圧の1/2程度の電位を示す。SCDACPN1は抵抗副・補正DACを示す。CNTL7は制御回路を示す。VSCUPは＋側の抵抗副・補正DACの上位出力電圧を示す。VSCLPは＋側の抵抗副・補正DACの下位出力電圧を示す。VSCUNは−側の抵抗副・補正DACの上位出力電圧を示す。VSCLNは−側の抵抗副・補正DACの下位出力電圧を示す。DSUBは従来の副DAC入力に相当するデジタル信号を示す。DMAINは容量主DACのデジタル入力を示す。DCALP、DCALNは＋側容量主DAC、−側容量主DACそれぞれの補正用デジタルコードを示す。DSCP、DSCNは＋側容量主DAC、−側容量主DACそれぞれのデジタル加算された（検索＋補正）デジタルコードを示す。DADD1、DADD2は加算回路を示す。SELNL1、SELNU1、SELPU1、SELPL1はセレクタを示す。NTOPP1は＋側の容量主DACのトッププレートを示す。NTOPN1は−側の容量主DACのトッププレートを示す。NINP1はVinpが伝達される内部の入力ノードを示す。NINN1はVinnが伝達される内部の入力ノードを示す。NCINP1、NCINN1はコンパレータの入力を示す。CSCUP、CSCLP、CSCUN、CSCLNはVSCUP、VSCLP、VSCUN、VSCLNをトッププレート電位に加算するための結合容量を示す。
RS0からRS127に添えられた1Rは、それぞれの抵抗の抵抗値を示し、すべての抵抗が同じ抵抗値を持つことを表しているものとする。また、図中容量（Cp0'、Cp0、Cp1等）に添えられた1C等は、それぞれの容量の容量値を示しているものとする。
図１６おいて、図１２、図２、図４、図８等の素子と同じ働きをもつ素子には同じ記号を、図１２、図２、図４、図８等のノードに対応するノードには同じ記号を与えて、対応関係が分かるように示したので、重複する部分の説明は省略する。
図１６の回路は、図１２の回路と同様、Vinp-Vinnの電位差をＡ／Ｄ変換する逐次比較型Ａ／Ｄ変換回路として働く。図８、図１２の回路と同様、逐次比較Ａ／Ｄ変換回路としての基本的な動作原理、考え方は従来回路と同じとなる。
図１２の回路の説明で、＋側の容量主DAC、−側の容量主DACをそれぞれ独立なsingle-endedの逐次比較回路と考えた場合、それぞれの逐次比較回路の主DACを構成する容量の誤差は、図２、図３、図８の回路と同様の考え方で、測定、デジタル化できることを説明した。つまり、＋側の容量主DAC、−側の容量主DACをそれぞれ独立なsingle-endedの逐次比較回路と考えて、容量誤差を測定し、それぞれの補正コードを求めておけば、＋側の容量主DAC、−側の容量主DACの誤差をそれぞれ補正できる。
図１６の回路では、これに加えて、図８の構成も適用している。図８の構成の効果、スイッチの数の削減の効果を得ることができる。＋側の容量主DAC、−側の容量主DACそれぞれの誤差補正と、差動逐次Ａ／Ｄ変換回路としての通常のＡ／Ｄ変換時の動作を両立させるための各部のスイッチの動作、考え方は図１２の回路と同様なので、詳細な説明は省略する。
以図１６の回路により、＋側容量主DAC、−側容量主DACそれぞれの誤差を独立に補正できる、高精度な自己補正差動逐次比較型Ａ／Ｄ変換回路を実現することができる。
図１７に差動逐次比較型Ａ／Ｄ変換回路に、本発明を適用した回路例を示す。図１７の回路は、図４の従来回路とほぼ同じ動作を行うが、図４の従来回路では、サンプリング容量Cp0’、Cn0’に抵抗DAC出力VSUBP、VSUBNを加えていたのに対して、図１７の発明の回路では、サンプリング容量とは別に設けたCSCUP、CSCLP、CSCUN、CSCLNに副・補正DAC出力VSCUP、VSCLP、VSCUN、VSCLNを加える点が異なる。図１６の回路と図１７の回路の違いは、図１６の回路では、＋側の容量主DAC、−側の容量主DACをそれぞれ独立なsingle-endedの逐次比較回路と考えて、容量誤差を測定し、それぞれの補正コードを求め、＋側の容量主DAC、−側の容量主DACの誤差をそれぞれ補正していたのに対して、図１７の回路では、＋側の容量主DAC、−側の容量主DACの容量の誤差を一括して測定し、補正コードを求める点となる。図１７の回路では、＋側の容量主DAC、−側の容量主DACの容量の誤差を一括して測定し、求めた＋側容量主DAC、−側容量主DAC一括の補正項を使用して誤差補正を行う。
逐次比較制御回路が発生する逐次比較のためのデジタルコード（従来回路のDACに入力するデジタルデータDMAIN、DSUB）のうち、DSUBと従来回路の補正DACの入力DCALを加算してDSCを発生し、このDSCを副・補正DACの入力とすることは、図８の回路と同様である。
図１７の回路は、図８の回路にあわせて14ビットＡ／Ｄ変換回路に発明を適用した場合の回路例となっている。主DACの分解能は9ビット、副・補正DACの分解能は8ビットとなっている。
図１７のRS0からRS127は抵抗を示す。VrefはＡ／Ｄ変換の基準電圧（例えば５V）およびその電圧値を示す。GNDは0Vの電位を示す。Vinpは＋側のアナログ入力信号を示す。Vinnは−側のアナログ入力信号を示す。SMで始まる素子は容量主DACのスイッチを示す。MDACP6は＋側の容量主DACを示す。MDACN6は−側の容量主DACを示す。Cで始まる素子は容量を示す。CMP2はコンパレータを示す。CMP2OはコンパレータCMP2の出力を示す。VCMは電源電圧の1/2程度の電位を示す。SCDACPN2は抵抗副・補正DACを示す。CNTL8は制御回路を示す。VSCUPは＋側の抵抗副・補正DACの上位出力電圧を示す。VSCLPは＋側の抵抗副・補正DACの下位出力電圧を示す。VSCUNは−側の抵抗副・補正DACの上位出力電圧を示す。VSCLNは−側の抵抗副・補正DACの下位出力電圧を示す。DSUBは従来の副DAC入力に相当するデジタル信号を示す。DMAINは容量主DACのデジタル入力を示す。DCALは補正用デジタルコードを示す。DSCはデジタル加算された（検索＋補正）デジタルコードを示す。DADD3は加算回路を示す。SELNL2、SELNU2、SELPU2、SELPL2はセレクタを示す。NTOPP1は＋側の容量主DACのトッププレートを示す。NTOPN1は−側の容量主DACのトッププレートを示す。NINP1はVinpが伝達される内部の入力ノードを示す。NINN1はVinnが伝達される内部の入力ノードを示す。NCINP1、NCINN1はコンパレータの入力を示す。CSCUP、CSCLP、CSCUN、CSCLNはVSCUP、VSCLP、VSCUN、VSCLNをトッププレート電位に加算するための結合容量を示す。
図１７おいて、図１６、図２、図４、図８等の素子と同じ働きをもつ素子には同じ記号を、図１６、図２、図４、図８等のノードに対応するノードには同じ記号を与えて、対応関係が分かるように示したので、重複する部分の説明は省略する。
図１７の回路は、図１６の回路と同様、Vinp-Vinnの電位差をＡ／Ｄ変換する逐次比較型Ａ／Ｄ変換回路として働く。図１６の回路と同様、逐次比較Ａ／Ｄ変換回路としての基本的な動作原理、考え方は従来回路と同じとなる。
以下、まず、図１６の回路の＋側の抵抗副・補正DAC、−側の抵抗副・補正DACについて説明する。次に、容量誤差を考慮して、＋側の容量主DAC、−側の容量主DACについて説明する。
まず、＋側の抵抗副・補正DACについて説明する。＋側副・補正DACは、8ビットデジタルのバイナリコードDSCをデジタル入力信号とし、VSCUP、VSCLPをアナログ出力電圧をする。7ビット抵抗ストリング型のDACとなっている。抵抗ストリングは、RS0〜RS127の単位抵抗128個が直列に接続されている。DSCは8ビットで、10進数で表記すると0から255の整数である。
副・補正DAC(SCDACPN2)は、上位4ビットDAC出力VSCUPと下位4ビットDAC出力VSCLPを主容量DACのトッププレートで、結合容量CSCUP、CSCLP、によりアナログ加算する構成となっている。VSCUPはCSCUPに、VSCLPはCSCLPに接続される。結合容量CSCUPが2C、CSCLPが1Cの大きさとなっているので、トッププレートNTOPP1でアナログ加算されるときに、上位DAC出力VSCUPの重みは、下位DAC出力VSCLPに対して2倍となる。
このため、8ビット副・補正DACを実現しているにもかかわらず、7ビット抵抗ストリング型のDACで回路が構成されている。下位4ビットDAC出力VSCLPは、27分割されたVrefから隣り合う電圧を16個選ぶ。上位4ビットDAC出力VSCUPは、結合容量CSCUPにより重みが2倍になるので、24分割されたVrefの電位、16個から１つの電位を選ぶ。
9ビット主DAC、8ビット副・補正DACの単純な合計のビット数は、17ビットとなるが、このうち8ビット副・補正DACの最上位ビットは、9ビット主DACの最下位ビットと重なるので、動作的な合計のビット数は16ビットとなる。14ビットのＡ／Ｄ変換結果を得るために、さらに2ビットの誤差補正のためのビットをもっているといえる。副・補正DACの分解能は、容量DACの1Cに対して1/128であり、これは14ビットの1LSBに換算すると1/4LSBである。副・補正DACの補正範囲は、主DACの1Cに対して1Cである。
DSCの上位4ビットをDSCU、下位4ビットをDSCLとして、上位4ビットDAC出力電圧VSCUPと、入力デジタル信号DSCUとの関係は、式(86)で表される。DSCUの取りうる範囲は、0から15の間の整数である。
副・補正DAC(SCDACPN2)は、上位4ビットDAC出力VSCUNと下位4ビットDAC出力VSCLNを主容量DACのトッププレートで、結合容量CSCUN、CSCLN、によりアナログ加算する構成となっている点も＋側副・補正DACと同様である。VSCUNはCSCUNに、VSCLNはCSCLNに接続される。結合容量CSCUNが2C、CSCLNが1Cの大きさとなっているので、トッププレートNTOPN1でアナログ加算されるときに、上位DAC出力VSCUNの重みは、下位DAC出力VSCLNに対して2倍となる点も＋側副・補正DACと同様である。
8ビット副・補正DACを実現しているにもかかわらず、7ビット抵抗ストリング型のDACで回路が構成されている。下位4ビットDAC出力VSCLNは、27分割されたVrefから隣り合う電圧を16個選ぶ。上位4ビットDAC出力VSCUNは、結合容量CSCUPにより重みが2倍になるので、24分割されたVrefの電位、16個から１つの電位を選ぶ。
DSCをの上位4ビットをDSCU、下位4ビットをDSCLとして、上位4ビットDAC出力電圧VSCUNと、入力デジタル信号DSCUとの関係は、式(88)で表される。DSCUの取りうる範囲は、0から15の間の整数である。式(88)は、＋側副・補正DACと逆に、DSCUが大きくなると、VSCUNの電位はより低くなること、を表している。
以下に、＋側の容量主DACについて説明する。サンプリング時には、スイッチSMp9からSMp0'をVinp側（Vinp側、NINP1側）に倒す（スイッチSMp9からSMp0'の矢印側の端子はNINP1に接続される）。これにより、容量の下端（ボトムプレート）の電位はVinpとなるものとする。NTOPP1（トッププレート）の電位はVTOPIとなるものとする。このとき、キャパシタアレイ全体（容量アレイ全体、主DACのサンプリング容量、主DACの容量）に蓄えられる電荷Qsamppは、式(90)となる。全体のサンプリング容量を基準とし、これを1024Cと表現するものとする。各容量の誤差は、このサンプリング容量の合計1024Cに対して、定義するものとする。また、副・補正DACに、例えば、初期値DSC,init=01000000(2進表記)=64(10進表記)を入力し、＋側副・補正DACの初期値をVSCUP=VSCUP,init、VSCLP=VSCLP,initとあらわすものとする。
式(96)から、式(104)を引く。
＋側の容量主DAC、−側の容量主DACのそれぞれの合計容量がほぼ等しく、CSCUP、CSCLP、CSCUN、CSCLNが理想値に近いと近似できる場合には、理想DAC出力が、CSCUP、CSCLP、CSCUN、CSCLNに依存しないと近似できる。従って、＋側の容量主DAC、−側の容量主DACの誤差をまとめた形で測定し、単一の補正項で、誤差補正を行うことが可能となる。
図１８は、図１７の回路の誤差補正時のスイッチ制御の例を示している。図１８は、図１７の発明の回路の容量主DACのCp9、Cn9の誤差測定を例に、誤差測定時のスイッチ制御の例を示している。図１８の横軸は時間を、縦軸はそれぞれのスイッチの制御信号の電圧のH、Lをあらわしている。図中のスイッチ名は図１７のスイッチに対応し、誤差測定時のサンプリング期間、その後の（副・補正DACでの）逐次比較期間のスイッチの制御方法を示している。
すでに説明したように容量誤差の測定動作では、トッププレートNTOP1の電位をコンパレータのしきい値VTとして、誤差を測定しようとしている容量をVrefで充電する。誤差を測定しようとしている容量より上位の容量、誤差を測定しようとしている容量と相補的な容量はＧＮＤで充電する。トッププレートをフローティングとし、誤差を測定しようとしている容量のボトムプレートをＧＮＤに、誤差を測定しようとしている容量と相補的な容量のボトムプレートをVrefに入れ替える。誤差を測定しようとしている容量より上位の容量のボトムプレートの電位はＧＮＤのまま変化させない。トッププレートの電位の変化を、補正DACの入力デジタルコードを二分検索制御して、デジタル値に変換する。誤差測定時のサンプリング期間は、誤差を測定しようとしている容量をVrefで充電する期間を指す。
通常Ａ／Ｄ変換時と異なり、SMDp1、SMDn1、SMSp1、SMSn1は全期間OFFとする。誤差を測定しようとしている容量をVrefで充電する期間、誤差測定時のサンプリング期間（時刻t0まで）は、SMEQ1、SMPp1、SMPn1をONとする。
容量主DACのCp9、Cn9の誤差を測定するので、容量主DACのトッププレート電位の変化を補正DAC出力を使って、デジタル値に変換する必要がある。誤差測定のサンプリング期間は、誤差を測定しようとしている容量Cp9をVrefで充電する。Cn9のボトムプレートはこれと対称に、GNDとする。＋側容量主DACの残りの容量のボトムプレートはGNDとする。をVrefとする。−側容量主DACの残りの容量のボトムプレートはVrefとする。
時刻t0にSMPp1、SMPn1、SMEQ1をOFFする。時刻t1に誤差を測定しようとしている容量のボトムプレート、それと相補的な容量のボトムプレートの電位のＧＮＤとVrefを入れ替える。誤差を測定しようとしている容量より上位の容量のボトムプレートの電位はＧＮＤのまま変化させない。容量主DACの容量に誤差がある場合、容量主DACのトッププレート電位が変化するので、副・補正DACを使ってこの電位差をデジタル値に変換する。（図１８では誤差電圧の検索期間として示した。）
図１８のようなスイッチの操作により、容量主DACの容量誤差を一括で測定することができる。また、通常Ａ／Ｄ変換時と、容量主DACの容量誤差の測定を両立させることが可能となる。通常Ａ／Ｄ変換時のスイッチ操作は図１２、図１３で説明したので、重複する説明は省略する。
図１８のようなスイッチの操作により、容量主DACの容量誤差を一括で測定することができる。また、通常Ａ／Ｄ変換時と、容量主DACの容量誤差の測定を両立させることが可能となる。通常Ａ／Ｄ変換時のスイッチ操作は図１２、図１３で説明したので、重複する説明は省略する。
以上説明したように、図１７の回路により、＋側容量主DAC、−側容量主DACの誤差を一括して補正できる、比較的高精度な差動逐次比較Ａ／Ｄ変換回路を実現できる。さらに、副DACおよび補正DACのスイッチの数が削減でき、変換時間を短縮することが可能となる。また、誤差補正のための回路規模を削減できる効果が得られる。
図１９に、本発明の他の回路例を示す。図１９の回路は、図１７の回路とほぼ同じ回路なので、図１７の回路との違いだけを説明する。図１９おいて、図１７、図２、図４、図８等の素子と同じ働きをもつ素子には同じ記号を、図１７、図２、図４、図８等のノードに対応するノードには同じ記号を与えて、対応関係が分かるように示した。
図１７の回路との違いは、セレクタSELDSC1、SELDMA1が図１７の回路に対して追加されている点となる。図１９のDSCCは図１７のDSCに相当するＡ／Ｄ変換時に使用する（検索＋補正）デジタルコードを示している。DSCMは主DACの容量誤差を測定するときの副・補正DAC入力を示している。同様にDMAINCは図１７のDMAINに相当するＡ／Ｄ変換時に使用する容量主DACのデジタル入力を、DMAINMは主DACの容量誤差尾を測定するときの容量主DACのデジタル入力を、示している。
セレクタSELDSC1、SELDMA1は、逐次比較Ａ／Ｄ変換回路としての通常のＡ／Ｄ変換時の動作と、容量主DACの誤差測定時の制御を両立させるための回路として働く。通常のＡ／Ｄ変換時には、SELDSC1によりDSCCを選択し、SELDMA1によりDMAINCを選択する。容量主DACの誤差測定時には、SELDSC1によりDSCMを選択し、SELDMA1によりDMAINMを選択する。主DACの誤差測定時には、副・補正DACだけを使用して誤差を測定するので、通常のＡ／Ｄ変換時とはことなる制御が必要になるが、セレクタSELDSC1により誤差補正時の動作と、逐次比較Ａ／Ｄ変換回路としての通常のＡ／Ｄ変換時の動作を両立させることが可能となる。
同様に、誤差測定時には、誤差を測定しようとしている容量をVrefで充電する。誤差を測定しようとしている容量より上位の容量、誤差を測定しようとしている容量と相補的な容量はＧＮＤで充電し、その後、誤差を測定しようとしている容量のボトムプレートをＧＮＤに、誤差を測定しようとしている容量と相補的な容量のボトムプレートをVrefに入れ替え、誤差を測定しようとしている容量より上位の容量のボトムプレートの電位はＧＮＤのまま変化させない制御が必要となる。セレクタSELDMA1により誤差補正時の動作と、逐次比較Ａ／Ｄ変換回路としての通常のＡ／Ｄ変換時の動作を両立させることが可能となる。
図１９の発明の回路では、図１７の回路を例に、セレクタSELDSC1、SELDMA1を追加する回路例を説明したが、図１７の回路に限らず、本発明の回路にSELDSC1、SELDMA1を追加できることは明らかであろう。
以上説明したように、図１９の回路の考え方により、通誤差補正時の動作と、常のＡ／Ｄ変換時の動作を両立させた自己補正逐次比較型Ａ／Ｄ変換回路を実現できる。
図２０に、本発明の回路の全体のブロック図の例を示す。図２０Vinpは＋側のアナログ入力信号を示す。Vinnは−側のアナログ入力信号を示す。MDACPN6は容量主DACを示す。CMP3はコンパレータを示す。CMP3OはコンパレータCMP3の出力を示す。SCDACPN1は抵抗副・補正DACを示す。CNTL9は制御回路を示す。VSCは抵抗副・補正DACの出力電圧を示す。DMAINは容量主DACのデジタル入力を示す。DSCは容量主DACのデジタル加算された（検索＋補正）デジタルコードを示す。NTOPP1は＋側の容量主DACのトッププレートを示す。NTOPN1は−側の容量主DACのトッププレートを示す。TREG1は一時レジスタを示す。DCREG1は補正項を記憶するデータレジスタを示す。DCALはDCREG1から読み出される補正データ（補正項）を示す。DCALAはアキュムレータとして働くDADD4の加算結果を一時記憶した結果を示す。DADD3、DADD4は加算回路を示す。DSCCは通常のＡ／Ｄ変換時に使用される容量主DACのデジタル加算された（検索＋補正）デジタルコードを示す。DSUBは従来の副DAC入力に相当するデジタル信号を示す。DCALTはDADD4で加算された一時結果を示す。CCDRはデータレジスタDCREG1の制御信号を示す。CSWは各部のスイッチの制御信号を示す。CALENは自己補正機能のイネーブル制御信号を示す。CLKは外部から入力される通常Ａ／Ｄ変換時用のクロック信号を示す。SPCは通常のＡ／Ｄ変換時のサンプリング期間を制御するための信号を示す。D[13:0]は14ビットのＡ／Ｄ変換結果を示す。EOCは通常のＡ／Ｄ変換時の変換終了を示すフラグ信号を示す。MEASは容量の誤差測定モードを指定する制御信号を示す。MCLKは容量の誤差測定時のクロック入力を示す。MEC[3:0]は誤差を測定する容量を指定するための4ビットの信号を示す。MSPCは容量の誤差測定時のサンプリング期間を制御するための信号を示す。MCAL[7:0]は8ビットの容量の誤差測定結果を示す。EOMは容量の誤差測定の終了を示すフラグ信号を示す。DTRSは外部からデータレジスタDCREG1を書き込むことを指示する制御信号を示す。RＡ／Ｄ[3:0]は外部からデータレジスタDCREG1へ値を書き込む場合のDCREG1内のアドレスを示す。RDT[7:0]はデータレジスタDCREG1へ書き込む8ビットの補正データを示す。
図２０は図１７の回路のＡ／Ｄ変換回路全体のブロック図を示している。図１７の構成を例に、Ａ／Ｄ変換回路全体のブロック図を示してはいるが、容量DAC、抵抗DACの詳細な回路構成は図１７に限らないことはいうまでもない。また、差動容量DACを使用したブロック図となっているが、図８の回路のようなsingle-endedの回路であっても、図２０の考え方に違いがないことも明らかであろう。図２０おいて、図１７等の素子と同じ働きをもつ素子には同じ記号を、図１７等のノードに対応するノードには同じ記号を与えて、対応関係が分かるように示したので、重複する部分の説明は省略する。
図２０の構成に特有の部分及び動作原理を以下に説明する。図８の回路の説明では、通常のＡ／Ｄ変換時に、容量誤差補正のための補正DAC入力を容量DAC入力に従って発生する回路例として、図９のような構成を使用できることを説明した。補正DAC入力は図２０のDADD4のような方法で発生することも可能である。
Ａ／Ｄ変換の逐次比較期間の最初には、Vref/2と入力電圧の比較から始めるので、例えば図１７の構成では、Cp9のボトムプレートはVref、Cn9のボトムプレートはGND、Cp8のボトムプレートはVref、Cn8のボトムプレートはGNDとなる。逐次比較期間の最初に、Cp9、Cn9、Cp8、Cn8の誤差を補正することが必要になる。Cp9とCn9の誤差（誤差を補正するための副・補正DAC入力）は例えば図１７のような方法でまとめて測定され、データレジスタDCREG1に記憶されているものとする。Cp8とCn8の誤差も例えば図１７のような方法でまとめて測定され、データレジスタDCREG1に記憶されているものとする。
逐次比較期間が始まる以前に、データレジスタDCREG1から、Cp9とCn9の誤差（誤差を補正するための副・補正DAC入力）を読み出し、例えば、0と加算し（つまり読み出した値は変化しない）、一時レジスタTREG1に記憶する。その後、データレジスタDCREG1から、Cp8とCn8の誤差を読み出し、一時レジスタTREG1に保存されたCp9とCn9の誤差と加算する。これが、逐次比較期間での最初の比較に使用する補正項となる。このDADD4の結果と、副DAC入力DSUBをDADD3で加算すれば、副・補正DAC入力が得られる。
上位から2ビット目の比較では、最上位ビットが1となるか、0となるかで、使用する補正項が変化する。最上位ビットが1となった場合は、最上位ビットの比較に使用した補正項に、Cp7とCn7の誤差補正データを加算しなければならない。最上位ビットが1となった場合は、最上位ビットの比較に使用した補正項が加算回路DADD4の結果としてDCALTに得られているので、このDCALTを一時レジスタTREG1に保存し、一時レジスタTREG1出力DCALAに最上位ビットの比較に使用した補正項を出力する。TREG1出力DCALAとデータレジスタDCREG1から読み出したCp7とCn7の誤差補正データを加算することで、上位から2ビット目の比較で使用する補正項が得られる。
一方、最上位ビットが0となった場合は、Cp9とCn9の誤差補正データとCp7とCn7の誤差補正データを加算しなければならない。DADD4の結果として残っている最上位ビットの比較に使用した補正項DCALTは使用しないので、DCALTを一時レジスタTREG1に保存せず、一時レジスタTREG1の値は、Cp9とCn9の誤差から更新しない。Cp9とCn9の誤差補正データDCALTと、データレジスタDCREG1から読み出したCp7とCn7の誤差補正データを加算することで、上位から2ビット目の比較で使用する補正項が得られる。
このように、一時レジスタTREG1と、加算回路DADD4をアキュムレータとして使用することでも、容量誤差補正のための補正DAC入力を得ることができる。補正DAC入力と副DAC入力DSUBをDADD3で加算すれば、副・補正DAC入力が得られることはすでに説明したとおりである。
以下に、逐次比較Ａ／Ｄ変換回路全体の制御の考え方を説明する。自己補正機能のイネーブル制御信号CALENを用意しておくことで、容量誤差の自己補正機能を使用するか否かを選択することができる。これは例えば、テスト時などに、誤差を補正しない結果を得たい場合に使用することができる。例えば、通常Ａ／Ｄ変換時用のクロック信号CLKと、容量誤差測定時用のクロックMCLKを別クロックとしておくことで、通常Ａ／Ｄ変換時のサイクル時間と、容量誤差測定時のサイクル時間を別の値とすることが容易となる。
通常Ａ／Ｄ変換時のサンプリング期間制御信号SPCと、容量誤差測定時のサンプリング期間制御信号MSPCを、設けておくことで、通常Ａ／Ｄ変換時のサンプリング期間制御とそれとは独立の容量誤差測定時のサンプリング期間の制御が容易となる。通常Ａ／Ｄ変換時の変換終了を示すフラグ信号EOCと容量誤差測定の終了を示すフラグ信号EOMの意味も同様である。
主容量DACの容量の誤差測定は、通常Ａ／Ｄ変換時と動作が異なるので、動作モードを指定する信号、誤差測定モードを指定する制御信号MEASが必要となる。容量誤差測定にあたっては、主容量DACの容量のどの容量の誤差を測定するのかを指定する信号MEC[3:0]を用意する。例えば、このMEC[3:0]により、Cp9（Cp9とCn9）の誤差測定なのか、Cp8（Cp8とCn8）の誤差測定なのか、Cp7（Cp7とCn7）の誤差測定なのか、を指定する。
MEC[3:0]により指定された容量の誤差（副・補正DACで検索しデジタル化したトッププレート電位の変化量）はMCAL[７:0]として出力される。図１７の回路例では副・補正DACは8ビットのDACなので、容量の誤差測定結果MCAL[７:0]も8ビットデータとして示した。このMCAL[７:0]を、例えば、同一チップ上のCPUで演算して、データレジスタDCREG1に記憶すべき個別の容量の補正データを得ることができる。データレジスタDCREG1に記憶すべき個別の容量の補正データを得るための演算回路をＡ／Ｄ変換回路内に用意することも技術的には可能であるが、DCREG1に記憶すべき個別の容量の補正データを得るための演算回路は誤差測定結果から補正データを得るためにしか使用されず、コストの観点から同一チップ上のCPUを使用することが望ましい。
DTRSは外部からデータレジスタDCREG1を書き込むことを指示する制御信号で、同一チップ上のCPUで演算したデータレジスタDCREG1に記憶すべき個別の容量の補正データを、CPUからデータレジスタDCREG1に転送する場合に使用する。このCPU（あるいは外部レジスタ）からDCREG1への転送の際に、RＡ／Ｄ[3:0]はDCREG1内のアドレスを指定する信号、RDT[7:0]はデータレジスタDCREG1へ書き込む8ビットの補正データとして働く。
以上説明したような考え方で、本発明の逐次比較型Ａ／Ｄ変換回路を、例えば、MCUに内蔵する場合に低コストで実現することができる。
図２１に、本発明の逐次比較Ａ／Ｄ変換回路を内蔵したMCUの例を示している。図２１のＡ／ＤC1は例えば図２０の発明の逐次比較Ａ／Ｄ変換回路を示す。CPUREG1は同一チップ上のCPU、およびレジスタを示す。D[13:0]は14ビットのＡ／Ｄ変換結果を示す。MCAL[7:0]は8ビットの容量の誤差測定結果を示す。RDT[7:0]は逐次比較Ａ／Ｄ変換回路のデータレジスタDCREG1へ書き込む8ビットの補正データを示す。Ａ／ＤCCNTLは逐次比較Ａ／Ｄ変換回路Ａ／ＤC1の制御信号を示す。図２１おいて、図２０の信号と同じ働きをもつ信号には同じ記号をを与えて、対応関係が分かるように示した。
図２０の説明でも述べたように、図２０のデータレジスタDCREG1に記憶すべき個別の容量の補正データを得るための演算回路をＡ／Ｄ変換回路内に用意することも技術的には可能であるが、DCREG1に記憶すべき個別の容量の補正データを得るための演算回路は誤差測定結果から補正データを得るためにしか使用されず、コストの観点から同一チップ上のCPUを使用することが望ましい。容量誤差の測定結果を、CPUREG1に転送して、図２０のデータレジスタDCREG1に記憶すべき個別の容量の補正データを計算するように回路を構成すると、以下のような設計の柔軟さも得られる。
例えば、容量誤差の測定結果は複数回測定し、測定結果の平均値をもとに個別の容量の補正データを決定することが望ましい。測定結果の平均値を得るための測定回数は、一概に何回が良いという値はなく、測定にかかる時間コストと得られる結果の関係から決定されるべきである。つまり回路の設計時点で平均化するための測定回数は決定できない。このような事情を考慮すると、逐次比較Ａ／Ｄ変換回路としては、容量誤差の測定機能だけを実装し、測定結果の平均値を得るための測定回数はプログラムにより変更可能な同一チップ上のCPU、およびレジスタにまかせることが有利となる。
図２１の構成は、以上のような動作を表している。Ａ／ＤCCNTLにより誤差を測定する容量と、その容量の誤差測定を指定する。容量DAC内の最大の容量の誤差から測定を始める。測定結果MCAL[7:0]をCPUREG1に転送し、必要な回数測定を繰り返す。これらの測定結果をもとに、CPUREG1で量DAC内の最大の容量の誤差の補正のためのデータを計算する。さらに、この計算結果を、CPUREG1からＡ／ＤC1に転送し、Ａ／ＤC1内部のデータレジスタDCREG1に記憶する。RDT[7:0]は、この転送データを示している。Ａ／ＤCCNTLにより誤差を測定する容量を下位の容量に変更しながら測定、平均計算、誤差の補正のためのデータ計算を繰り返す。
必要な補正データがそろった時点で、Ａ／ＤCCNTLにより通常のＡ／Ｄ変換動作を指定することで、Ａ／Ｄ変換結果D[13:0]を得ることができる。CPUREG1で計算したそれぞれの容量の補正データRDT[7:0]は、例えば不揮発メモリに記憶しておいて、次回からは、不揮発メモリから読み出した値をＡ／ＤC1に転送し、その値を使用して、通常の自己補正Ａ／Ｄ変換動作を行わせることができる。
また、図２０、図２１のような構成としておくと、図２１のＡ／Ｄ変換回路内蔵のMCUを製品として使用している出荷後の状態であっても、必要に応じて、プログラムにより、再度、容量の誤差を測定し、補正データRDT[7:0]を変更、修正することが可能となる利点が得られる。
以上説明したように図２１のような構成で、本発明の逐次比較型Ａ／Ｄ変換回路を、例えば、MCUに内蔵する場合に自由度の高い容量の補正データ発生が可能となる。
図２２は、本発明の逐次比較Ａ／Ｄ変換回路の他の回路例を示している。図２２の回路は結合容量CSCUP、CSCLP、CSCUN、CSCLNの一端が、トッププレートNTOPP1、NTOPN1ではなく、コンパレータの入力NCINP1、NCINN1に接続されている点が、図１７の回路と異なる。図２２の回路と図１７の回路の主DACの違いはこのCSCUP、CSCLP、CSCUN、CSCLNの接続だけなので、この違いだけを説明する。
通常のＡ／Ｄ変換での逐次比較期間では、SMAp1、SMAn1によりトッププレート電位とコンパレータ入力電位は等しい電位となるので、逐次比較期間での違いはない。違いはサンプリング期間の結合容量CSCUP、CSCLP、CSCUN、CSCLNの電位となる。図１７の回路等では、サンプリング期間のトッププレート電位は入力アナログ信号のコモン電位となっている。このため、サンプリングに寄与しない結合容量CSCUP、CSCLP、CSCUN、CSCLNの一端の電位も入力アナログ信号のコモン電位となる。一方図２２の回路では、結合容量CSCUP、CSCLP、CSCUN、CSCLNの一端の電位はコンパレータ入力に接続されあらかじめ、VCMとなる。
図１７の回路等では、結合容量CSCUP、CSCLP、CSCUN、CSCLNはトッププレートの寄生容量と同様に働き、逐次比較期間でのトッププレート電位のずれに影響する。これに対して、図２２の回路では、結合容量CSCUP、CSCLP、CSCUN、CSCLNの一端はあらかじめ、VCMとなっているので、逐次比較期間でのトッププレート電位のずれの原因とならない。図２２の回路のような構成とする場合は、通常Ａ／Ｄ変換時と誤差測定時のスイッチの制御も、図２２の回路に対応して回路構成、制御方法を変更する必要があるが、基本的な考え方は同様であることは明らかであろう。
図２３は、本発明の逐次比較Ａ／Ｄ変換回路の他の回路例を示している。図１７の回路等では、スイッチSMDp1、SMDn1を使用して、サンプリング容量を0に初期化してサンプリング時のトッププレート電位を入力アナログ信号のコモン電位としていた。図２３の回路では、アンプAMP1、AMP2、AMP3でサンプリング時のトッププレート電位を入力アナログ信号のコモン電位とする。AMP1とAMP2は入力アナログ信号Vinp、Vinnの電圧フォロアとして働く。AMP1とAMP2出力電位を抵抗RDIV1、RDIV2で分圧することで、入力アナログ信号のコモン電位Vincmを発生することができる。Vincmを圧フォロアとして働くAMP3でサンプリング時のトッププレートに供給することで、図１７の回路等と同様に動作させることができる。
図２３のような回路構成であっても今まで説明してきた発明の考え方を適用して、同様に動作させることができる。通常Ａ／Ｄ変換時と誤差測定時のスイッチの制御は、図２３の回路に対応して回路構成、制御方法を変更する必要があるが、基本的な考え方は同様であることはいうまでもない。
図７Ｃは、従来技術（図６）と、発明の回路（図８）と、図６を変形した回路の比較表である。比較した回路は全て、14ビットシングルエンド、自己補正逐次比較型Ａ／Ｄ変換器の場合である。
従来技術（図６）と本発明の回路（図８）を比較すると、結合容量は1Cから3Cに増加するものの、スイッチの総数は160個から32個に減少させることができる。結合容量の増加の影響は、実際には非常に軽微である。なぜなら、比較に使用したＡ／Ｄ変換器では、主DACの容量アレイには512C（512個の1C）が使用されており、それに対して結合容量の増加分2C(2個の1C)は非常に小さいためである。
図６を変形した回路は、本発明の手段を使用せずに、5ビット副DACを上位3ビット+下位2bit、7ビット補正DACを上位4ビット+下位3ビットに多段化した構成の場合である。図６を変形した回路と本発明の回路（図８）を比較すると、結合容量は3Cと変わらないものの、スイッチの総数を36個から32個に減少させることができる。
以上のように、本発明による自己補正逐次比較型Ａ／Ｄ変換回路においては、主DACおよび副DACで使用される電圧選択スイッチの総数を削減できる。これにより、スイッチ回路の規模が削減され、面積を低減できる。
さらに、スイッチの総数が削減されることにより、スイッチの寄生容量が減少し、副DAC出力および補正DAC出力の時定数を改善でき、変換速度を高める事ができる。また、容量誤差の自己補正の考え方を適用した高精度な差動逐次比較Ａ／Ｄ変換回路を実現できる。
以上、本発明を実施例に基づいて説明したが、本発明は上記実施例に限定されるものではなく、特許請求の範囲に記載の範囲内で様々な変形が可能である。
なお本発明は以下の構成を含むものである。
（付記１）
入力ノードに供給される入力電圧に応じた電荷を蓄える複数の容量素子を含み、該複数の容量素子の接続をＪ（Ｊ：自然数）ビットの第１のデジタル信号に応じて切り換えることにより該入力電圧及び該第１のデジタル信号に応じた電圧を出力ノードに生成する容量Ｄ／Ａ変換器と、
抵抗素子列による分圧により第２のデジタル信号に応じた電圧を生成する抵抗Ｄ／Ａ変換器と、
該抵抗Ｄ／Ａ変換器の生成する電圧を該出力ノードに容量結合する容量素子と、
該出力ノードに現れる電圧に応じた比較結果信号を生成する比較器と、
該比較器からの該比較結果信号に応じて、該第１のデジタル信号を該容量Ｄ／Ａ変換器に供給すると共に、該容量Ｄ／Ａ変換器の該複数の容量素子の容量誤差補正値を示す第３のデジタル信号と、Ｋ（Ｋ：自然数）ビットの第４のデジタル信号を出力する制御回路と、
該第３のデジタル信号と該第４のデジタル信号とに基づいてＫビット以上のビット数の該第２のデジタル信号を生成して該抵抗Ｄ／Ａ変換器に供給するデジタル演算回路
を含み、該入力電圧に応じた（Ｊ＋Ｋ）ビットのデジタルデータを生成することを特徴とする逐次比較型Ａ／Ｄ変換器。
（付記２）
該抵抗Ｄ／Ａ変換器は該第２のデジタル信号の上位ビットと下位ビットとにそれぞれ対応する少なくとも２つの電圧を生成し、該少なくとも２つの電圧は少なくとも２つの容量素子を介してそれぞれ該出力ノードに容量結合されることを特徴とする付記１記載の逐次比較型Ａ／Ｄ変換器。
（付記３）
該少なくとも２つの容量素子のうち該下位ビットに対応する電圧を該出力ノードに容量結合する容量素子は、該抵抗素子列中の一部の連続する抵抗素子の各々の一端にスイッチを介して接続され、該少なくとも２つの容量素子のうち該上位ビットに対応する電圧を該出力ノードに容量結合する容量素子は、該抵抗素子列中で順番に並んだ抵抗素子のうち所定数おきの位置にある各抵抗素子の一端にスイッチを介して接続されることを特徴とする付記２記載の逐次比較型Ａ／Ｄ変換器。
（付記４）
該少なくとも２つの容量素子は４つ又はそれ以上であることを特徴とする付記２記載の逐次比較型Ａ／Ｄ変換器。
（付記５）
該制御回路は、該複数の容量素子の容量誤差を補正する値をＪ個格納するメモリを更に含むことを特徴とする付記１記載の逐次比較型Ａ／Ｄ変換器。
（付記６）
該デジタル演算回路は、該第４のデジタル信号を桁上げして該第３のデジタル信号と加算することにより該第２のデジタル信号を生成することを特徴とする付記１記載の逐次比較型Ａ／Ｄ変換器。
（付記７）
第１の入力ノードに供給される第１の入力電圧に応じた電荷を蓄える複数の容量素子を含み、該複数の容量素子の接続をＪ（Ｊ：自然数）ビットの第１のデジタル信号に応じて切り換えることにより該第１の入力電圧及び該第１のデジタル信号に応じた電圧を第１の出力ノードに生成する第１の容量Ｄ／Ａ変換器と、
第２の入力ノードに供給される第２の入力電圧に応じた電荷を蓄える複数の容量素子を含み、該複数の容量素子の接続を該第１のデジタル信号に応じて切り換えることにより該第２の入力電圧及び該第１のデジタル信号に応じた電圧を第２の出力ノードに生成する第２の容量Ｄ／Ａ変換器と、
単一の抵抗素子列による分圧により第２のデジタル信号に応じた電圧と第３のデジタル信号に応じた電圧とを生成する抵抗Ｄ／Ａ変換器と、
該抵抗Ｄ／Ａ変換器の生成する該第２のデジタル信号に応じた電圧を該第１の出力ノードに容量結合する容量素子と、
該抵抗Ｄ／Ａ変換器の生成する該第３のデジタル信号に応じた電圧を該第２の出力ノードに容量結合する容量素子と、
該第１の出力ノードと該第２の出力ノードとに現れる電圧に応じた比較結果信号を生成する比較器と、
該比較器からの該比較結果信号に応じて、該第１のデジタル信号を該第１及び第２の容量Ｄ／Ａ変換器に供給すると共に、該第１の容量Ｄ／Ａ変換器の該複数の容量素子の容量誤差補正値を示す第４のデジタル信号と、該第２の容量Ｄ／Ａ変換器の該複数の容量素子の容量誤差補正値を示す第５のデジタル信号と、Ｋ（Ｋ：自然数）ビットの第６のデジタル信号を出力する制御回路と、
該第４のデジタル信号と該第６のデジタル信号とに基づいてＫビット以上のビット数の該第２のデジタル信号を生成し、該第５のデジタル信号と該第６のデジタル信号とに基づいてＫビット以上のビット数の該第３のデジタル信号を生成し、該第２のデジタル信号と該第３のデジタル信号とを該抵抗Ｄ／Ａ変換器に供給するデジタル演算回路
を含み、該入力電圧に応じた（Ｊ＋Ｋ）ビットのデジタルデータを生成することを特徴とする差動型の逐次比較型Ａ／Ｄ変換器。
（付記８）
該抵抗Ｄ／Ａ変換器は該第２のデジタル信号の上位ビットと下位ビットとにそれぞれ対応する少なくとも２つの電圧を生成し、該少なくとも２つの電圧は少なくとも２つの容量素子を介してそれぞれ該第１の出力ノードに容量結合されることを特徴とする付記７記載の逐次比較型Ａ／Ｄ変換器。
（付記９）
該少なくとも２つの容量素子のうち該下位ビットに対応する電圧を該出力ノードに容量結合する容量素子は、該抵抗素子列中の一部の連続する抵抗素子の各々の一端にスイッチを介して接続され、該少なくとも２つの容量素子のうち該上位ビットに対応する電圧を該出力ノードに容量結合する容量素子は、該抵抗素子列中で順番に並んだ抵抗素子のうち所定数おきの位置にある各抵抗素子の一端にスイッチを介して接続されることを特徴とする付記８記載の逐次比較型Ａ／Ｄ変換器。
（付記１０）
該第１の容量Ｄ／Ａ変換器の該複数の容量素子の容量値と所定の基準容量の容量値との誤差及び該第２の容量Ｄ／Ａ変換器の該複数の容量素子の容量値と所定の基準容量の容量値との誤差を該抵抗Ｄ／Ａ変換器を用いて求め、該求められた誤差について平均を計算する処理ユニットと、
該第１の容量Ｄ／Ａ変換器の該複数の容量素子の容量誤差を補正する値をＪ個格納すると共に該第２の容量Ｄ／Ａ変換器の該複数の容量素子の容量誤差を補正する値をＪ個格納するメモリと
を更に含み、該計算された平均値を該メモリに格納することを特徴とする付記７記載の逐次比較型Ａ／Ｄ変換器。
（付記１１）
入力アナログ電圧と局部ＤＡ変換器が出力する局部アナログ電圧との大小関係を比較器により比較判定し，前記比較器の比較判定出力に基づいて、（Ｊ＋K）ビットのデジタルデータを発生する逐次比較制御回路を含み、
前記逐次比較制御回路が発生する（J＋K）ビットのデジタルデータを，前記局部ＤＡ変換器に入力し，局部ＤＡ変換器の局部アナログ電圧出力が入力アナログ電圧と等しくなるときの（J＋K）ビットのデジタルデータをA/D変換出力とする（J＋K）ビット逐次比較型A/D変換器において，
前記局部ＤＡ変換器は、上位JビットのデジタルデータをＤＡ変換するJビット容量DACと、（K＋L＋１）ビットのデジタルデータをＤＡ変換する（K＋L＋１）ビット抵抗DACと、第１の結合容量を含み、
第１の結合容量の一端は、前記（K＋L＋１）ビット抵抗DACの出力に接続され、第１の結合容量の他の一端は、前記Jビット容量DACの出力電圧に接続され、
上位JビットのデジタルデータをＤＡ変換する容量DACを構成する個々の容量（キャパシタ）の容量値と、所定の基準容量の容量値の誤差を、前記（K＋L＋１）ビット抵抗DACを用いて求める手段と、
前記の誤差に基づいて、Jビット容量DACの電圧誤差を補正するために必要な電圧（補正電圧）を、（K＋L＋１）ビット抵抗DACから出力するのに必要な前記（K＋L＋１）ビット抵抗DACの入力デジタルデータ（補正データ）を求める手段と、
前記の手段により求められたJビット容量DACの電圧誤差を補正するために必要な（K＋L＋１）ビット抵抗DACの入力デジタルデータ（補正データ）を記憶するメモリと、
Jビット容量DACに入力されるJビットデジタルデータに対応して、前記メモリの補正データを読み出し、Jビットデジタルデータに対応して必要な（K＋L＋１）ビット抵抗DACの入力デジタルデータを演算する手段を含み、
（K＋L＋１）ビット抵抗DACから出力するJビット容量DACの電圧誤差を補正するための電圧（補正電圧）の分解能は、（J＋K）ビット逐次比較型A/D変換器の分解能から定まる1LSB相当の電圧の（２のL乗）分の１の電圧とし、さらに、逐次比較制御回路が発生する（J＋K）ビットのデジタルデータのうち下位Kビットのデータと、Jビットデジタルデータに対応して必要な（K＋L＋１）ビット抵抗DACの入力デジタルデータを演算した結果を加算し、この加算された（K＋L＋１）ビットのデータを、前記（K＋L＋１）ビット抵抗DACの入力とし、容量DACを構成する個々の容量の誤差を補正することを特徴とする逐次比較型ＡＤ変換器。
（付記１２）
入力アナログ電圧と局部ＤＡ変換器が出力する局部アナログ電圧との大小関係を比較器により比較判定し，前記比較器の比較判定出力に基づいて、（Ｊ＋K）ビットのデジタルデータを発生する逐次比較制御回路を含み、
前記逐次比較制御回路が発生する（J＋K）ビットのデジタルデータを，前記局部ＤＡ変換器に入力し，局部ＤＡ変換器の局部アナログ電圧出力が入力アナログ電圧と等しくなるときの（J＋K）ビットのデジタルデータをA/D変換出力とする（J＋K）ビット逐次比較型A/D変換器において、
前記局部ＤＡ変換器は、
上位JビットのデジタルデータをＤＡ変換するJビット容量DACと、
（K＋L＋１）ビットのデジタルデータをＤＡ変換する（K＋L＋１）ビット抵抗DACと、
第１の結合容量と、
第２の結合容量を含み、
（K＋L＋１）ビット抵抗DACは、
（K＋L＋１）ビットのうち上位Mビットに相当する上位Mビット抵抗DAC出力と、
（K＋L＋１）ビットのうち下位（K＋L＋１−M）ビットに相当する下位（K＋L＋１−M）ビット抵抗DAC出力を含み、
第１の結合容量の一端は、前記上位Mビット抵抗DAC出力に接続され、第１の結合容量の他の一端は、前記Jビット容量DACの出力電圧に接続され、
第２の結合容量の一端は、前記下位（K＋L＋１−M）ビット抵抗DAC出力に接続され、第２の結合容量の他の一端は、前記Jビット容量DACの出力電圧に接続され、
上位JビットのデジタルデータをＤＡ変換する容量DACを構成する個々の容量（キャパシタ）の容量値と、所定の基準容量の容量値の誤差を、前記（K＋L＋１）ビット抵抗DACを用いて求める手段と、
前記の誤差に基づいて、Jビット容量DACの電圧誤差を補正するために必要な電圧（補正電圧）を、（K＋L＋１）ビット抵抗DACから出力するのに必要な前記（K＋L＋１）ビット抵抗DACの入力デジタルデータ（補正データ）を求める手段と、
前記の手段により求められたJビット容量DACの電圧誤差を補正するために必要な（K＋L＋１）ビット抵抗DACの入力デジタルデータ（補正データ）を記憶するメモリと、
Jビット容量DACに入力されるJビットデジタルデータに対応して、前記メモリの補正データを読み出し、Jビットデジタルデータに対応して必要な（K＋L＋１）ビット抵抗DACの入力デジタルデータを演算する手段を含み、
（K＋L＋１）ビット抵抗DACから出力するJビット容量DACの電圧誤差を補正するための電圧（補正電圧）の分解能は、（J＋K）ビット逐次比較型A/D変換器の分解能から定まる1LSB相当の電圧の（２のL乗）分の１の電圧とし、さらに、逐次比較制御回路が発生する（J＋K）ビットのデジタルデータのうち下位Kビットのデータと、Jビットデジタルデータに対応して必要な（K＋L＋１）ビット抵抗DACの入力デジタルデータを演算した結果を加算し、この加算された（K＋L＋１）ビットのデータを、前記（K＋L＋１）ビット抵抗DACの入力とし、容量DACを構成する個々の容量の誤差を補正することを特徴とする逐次比較型ＡＤ変換器。
（付記１３）
入力アナログ電圧と局部ＤＡ変換器が出力する局部アナログ電圧との大小関係を比較器により比較判定し，前記比較器の比較判定出力に基づいて、（Ｊ＋K）ビットのデジタルデータを発生する逐次比較制御回路を含み、前記逐次比較制御回路が発生する（J＋K）ビットのデジタルデータを，前記局部ＤＡ変換器に入力し，局部ＤＡ変換器の局部アナログ電圧出力が入力アナログ電圧と等しくなるときの（J＋K）ビットのデジタルデータをA/D変換出力とする（J＋K）ビット逐次比較型A/D変換器において、
前記局部ＤＡ変換器は、
上位JビットのデジタルデータをＤＡ変換するJビット容量DACと、
（K＋L＋１）ビットのデジタルデータをＤＡ変換する（K＋L＋１）ビット抵抗DACと、
少なくとも第１の結合容量と第２の結合容量を含み、
（K＋L＋１）ビット抵抗DACは、
（K＋L＋１）ビットのうち上位Mビットに相当する上位Mビット抵抗DAC出力と、
（K＋L＋１）ビットのうち下位（K＋L＋１−M）ビットに相当する複数の下位ビット抵抗DAC出力を含み、
第１の結合容量の一端は、前記上位Mビット抵抗DAC出力に接続され、第１の結合容量の他の一端は、前記Jビット容量DACの出力電圧に接続され、
第２の結合容量の一端は、前記下位ビット抵抗DAC出力に接続され、第２の結合容量の他の一端は、前記Jビット容量DACの出力電圧に接続され、
上位JビットのデジタルデータをＤＡ変換する容量DACを構成する個々の容量（キャパシタ）の容量値と、所定の基準容量の容量値の誤差を、前記（K＋L＋１）ビット抵抗DACを用いて求める手段と、
前記の誤差に基づいて、Jビット容量DACの電圧誤差を補正するために必要な電圧（補正電圧）を、（K＋L＋１）ビット抵抗DACから出力するのに必要な前記（K＋L＋１）ビット抵抗DACの入力デジタルデータ（補正データ）を求める手段と、
前記の手段により求められたJビット容量DACの電圧誤差を補正するために必要な（K＋L＋１）ビット抵抗DACの入力デジタルデータ（補正データ）を記憶するメモリと、
Jビット容量DACに入力されるJビットデジタルデータに対応して、前記メモリの補正データを読み出し、Jビットデジタルデータに対応して必要な（K＋L＋１）ビット抵抗DACの入力デジタルデータを演算する手段を含み、
（K＋L＋１）ビット抵抗DACから出力するJビット容量DACの電圧誤差を補正するための電圧（補正電圧）の分解能は、（J＋K）ビット逐次比較型A/D変換器の分解能から定まる1LSB相当の電圧の（２のL乗）分の１の電圧とし、さらに、逐次比較制御回路が発生する（J＋K）ビットのデジタルデータのうち下位Kビットのデータと、Jビットデジタルデータに対応して必要な（K＋L＋１）ビット抵抗DACの入力デジタルデータを演算した結果を加算し、この加算された（K＋L＋１）ビットのデータを、前記（K＋L＋１）ビット抵抗DACの入力とし、容量DACを構成する個々の容量の誤差を補正することを特徴とする逐次比較型ＡＤ変換器。
（付記１４）
＋側入力アナログ電圧と−側入力アナログ電圧の電位差と、局部ＤＡ変換器が出力する局部アナログ電圧との大小関係を比較器により比較判定し，前記比較器の比較判定出力に基づいて、（Ｊ＋K）ビットのデジタルデータを発生する逐次比較制御回路を含み、前記逐次比較制御回路が発生する（J＋K）ビットのデジタルデータを、前記局部ＤＡ変換器に入力し、局部ＤＡ変換器の局部アナログ電圧出力が、＋側入力アナログ電圧と−側入力アナログ電圧の電位差、と等しくなるときの（J＋K）ビットのデジタルデータをA/D変換出力とする（J＋K）ビット逐次比較型A/D変換器において、
前記局部ＤＡ変換器は、上位JビットのデジタルデータをＤＡ変換するJビット容量DACと、
（K＋L＋１）ビットのデジタルデータをＤＡ変換する（K＋L＋１）ビット抵抗DACと、
少なくとも第１の結合容量と、第２の結合容量、第３の結合容量と、第４の結合容量、を含み、
上位JビットのデジタルデータをＤＡ変換するJビット容量DACは、
上位JビットのデジタルデータをＤＡ変換する＋側Jビット容量DACと、
上位JビットのデジタルデータをＤＡ変換する−側Jビット容量DACを含み、
（K＋L＋１）ビットのデジタルデータをＤＡ変換する（K＋L＋１）ビット抵抗DACは、
（K＋L＋１）ビットのデジタルデータをＤＡ変換する＋側（K＋L＋１）ビット抵抗DACと、
（K＋L＋１）ビットのデジタルデータをＤＡ変換する−側（K＋L＋１）ビット抵抗DACを含み、
＋側（K＋L＋１）ビット抵抗DACは、
（K＋L＋１）ビットのうち上位Mビットに相当する＋側上位Mビット抵抗DAC出力と、
（K＋L＋１）ビットのうち下位（K＋L＋１−M）ビットに相当する複数の＋側下位ビット抵抗DAC出力を含み、
−側（K＋L＋１）ビット抵抗DACは、
（K＋L＋１）ビットのうち上位Mビットに相当する−側上位Mビット抵抗DAC出力と、
（K＋L＋１）ビットのうち下位（K＋L＋１−M）ビットに相当する複数の−側下位ビット抵抗DAC出力を含み、
第１の結合容量の一端は、前記＋側上位Mビット抵抗DAC出力に接続され、第１の結合容量の他の一端は、前記＋側Jビット容量DACの出力電圧に接続され、
第２の結合容量の一端は、前記＋側下位ビット抵抗DAC出力に接続され、第２の結合容量の他の一端は、前記＋側Jビット容量DACの出力電圧に接続され、
第３の結合容量の一端は、前記−側上位Mビット抵抗DAC出力に接続され、第３の結合容量の他の一端は、前記−側Jビット容量DACの出力電圧に接続され、
第４の結合容量の一端は、前記−側下位ビット抵抗DAC出力に接続され、第４の結合容量の他の一端は、前記−側Jビット容量DACの出力電圧に接続され、
上位JビットのデジタルデータをＤＡ変換する容量DACを構成する個々の容量（キャパシタ）の容量値と、所定の基準容量の容量値の誤差を、前記（K＋L＋１）ビット抵抗DACを用いて求める手段と、
前記の誤差に基づいて、Jビット容量DACの電圧誤差を補正するために必要な電圧（補正電圧）を、（K＋L＋１）ビット抵抗DACから出力するのに必要な前記（K＋L＋１）ビット抵抗DACの入力デジタルデータ（補正データ）を求める手段と、
前記の手段により求められたJビット容量DACの電圧誤差を補正するために必要な（K＋L＋１）ビット抵抗DACの入力デジタルデータ（補正データ）を記憶するメモリと、
Jビット容量DACに入力されるJビットデジタルデータに対応して、前記メモリの補正データを読み出し、Jビットデジタルデータに対応して必要な（K＋L＋１）ビット抵抗DACの入力デジタルデータを演算する手段を含み、
（K＋L＋１）ビット抵抗DACから出力するJビット容量DACの電圧誤差を補正するための電圧（補正電圧）の分解能は、（J＋K）ビット逐次比較型A/D変換器の分解能から定まる1LSB相当の電圧の（２のL乗）分の１の電圧とし、さらに、逐次比較制御回路が発生する（J＋K）ビットのデジタルデータのうち下位Kビットのデータと、Jビットデジタルデータに対応して必要な（K＋L＋１）ビット抵抗DACの入力デジタルデータを演算した結果を加算し、この加算された（K＋L＋１）ビットのデータを、前記（K＋L＋１）ビット抵抗DACの入力とし、容量DACを構成する個々の容量の誤差を補正することを特徴とする逐次比較型ＡＤ変換器。
（付記１５）
付記１４に記載の逐次比較型ＡＤ変換器において、通常のA/D変換時には、＋側Jビット容量DACの出力ノードの電位と、−側Jビット容量DACの出力ノードの電位を、＋側入力アナログ電圧と−側入力アナログ電圧のコモン電位程度の電位として、入力アナログ電圧をサンプリングし、上位JビットのデジタルデータをＤＡ変換する容量DACを構成する個々の容量（キャパシタ）の容量値と、所定の基準容量の容量値の誤差を、前記（K＋L＋１）ビット抵抗DACを用いて求める誤差測定時には、＋側Jビット容量DACの出力ノードの電位と、−側Jビット容量DACの出力ノードの電位を、電源電圧の1/2程度の電圧とすることを特徴とする逐次比較型ＡＤ変換器。
（付記１６）
付記１４に記載の逐次比較型ＡＤ変換器において、Jビット容量DACに入力されるJビットデジタルデータに対応して、前記メモリの補正データを読み出し、Jビットデジタルデータに対応して必要な（K＋L＋１）ビット抵抗DACの入力デジタルデータを演算するための第１の加算回路を含み、逐次比較制御回路が発生する（J＋K）ビットのデジタルデータのうち下位Kビットのデータと、Jビットデジタルデータに対応して必要な（K＋L＋１）ビット抵抗DACの入力デジタルデータを演算した結果を、加算するための第２の加算回路を含み、第１の加算回路の出力を、第２の加算回路の入力とすることを特徴とする逐次比較型ＡＤ変換器。
（付記１７）
付記１４に記載の逐次比較型ＡＤ変換器を含み、上位JビットのデジタルデータをＤＡ変換する容量DACを構成する個々の容量（キャパシタ）の容量値と、所定の基準容量の容量値の誤差を、前記（K＋L＋１）ビット抵抗DACを用いて求める手段、により求められたJビット容量DACの電圧誤差を補正するために必要な（K＋L＋１）ビット抵抗DACの入力デジタルデータ（補正データ）を、CPU、あるいはMCU（マイクロコントローラ）のレジスタに転送して、平均を計算し、計算された結果を、逐次比較型ＡＤ変換器内部のメモリに転送すること、を特徴とする逐次比較型ＡＤ変換器を内蔵したマイクロコントローラ。
（付記１８）
＋側入力アナログ電圧と−側入力アナログ電圧の電位差と、局部ＤＡ変換器が出力する局部アナログ電圧との大小関係を比較器により比較判定し、前記比較器の比較判定出力に基づいて、（Ｊ＋K）ビットのデジタルデータを発生する逐次比較制御回路を含み、前記逐次比較制御回路が発生する（J＋K）ビットのデジタルデータを、前記局部ＤＡ変換器に入力し、局部ＤＡ変換器の局部アナログ電圧出力が、＋側入力アナログ電圧と−側入力アナログ電圧の電位差、と等しくなるときの（J＋K）ビットのデジタルデータをA/D変換出力とする（J＋K）ビット逐次比較型A/D変換器において、
前記局部ＤＡ変換器は、上位JビットのデジタルデータをＤＡ変換するJビット容量DACと、下位KビットのデジタルデータをＤＡ変換するKビット抵抗DACと、Ｎビットの補正用デジタルデータをＤＡ変換するＮビット補正抵抗DACと、少なくとも第１の結合容量と、第２の結合容量を含み、
上位JビットのデジタルデータをＤＡ変換するJビット容量DACは、上位JビットのデジタルデータをＤＡ変換する＋側Jビット容量DACと、上位JビットのデジタルデータをＤＡ変換する−側Jビット容量DACを含み、
下位KビットのデジタルデータをＤＡ変換するKビット抵抗DACは、下位KビットのデジタルデータをＤＡ変換する＋側Kビット抵抗DACと、下位KビットのデジタルデータをＤＡ変換する−側Kビット抵抗DACを含み、
Ｎビット補正抵抗DACは、＋側Ｎビット補正抵抗DACと、−側Ｎビット補正抵抗DACを含み、
第１の結合容量の一端は、前記＋側Jビット容量DAC出力に接続され、第１の結合容量の他の一端は、前記＋側Ｎビット補正抵抗DACの出力電圧に接続され、
第２の結合容量の一端は、前記−側Jビット容量DAC出力に接続され、第２の結合容量の他の一端は、前記−側Ｎビット補正抵抗DACの出力電圧に接続され、
＋側のJビット容量DACを構成する個々の容量（キャパシタ）の容量値と、所定の基準容量の容量値の誤差を、前記＋側Ｎビット補正抵抗DACを用いて求める手段と、
前記の＋側Jビット容量DACの個々の容量誤差に基づいて、＋側Jビット容量DACの電圧誤差を補正するために必要な電圧（補正電圧）を、＋側Ｎビット補正抵抗DACから出力するのに必要な＋側Ｎビット補正抵抗DACの入力デジタルデータ（補正データ）を求める手段と、
前記の手段により求められた＋側Jビット容量DACの電圧誤差を補正するために必要な＋側Ｎビット補正抵抗DACの入力デジタルデータ（補正データ）を記憶するメモリと、
−側のJビット容量DACを構成する個々の容量（キャパシタ）の容量値と、所定の基準容量の容量値の誤差を、前記側Ｎビット補正抵抗DACを用いて求める手段と、
前記の−側Jビット容量DACの個々の容量誤差に基づいて、−側Jビット容量DACの電圧誤差を補正するために必要な電圧（補正電圧）を、−側Ｎビット補正抵抗DACから出力するのに必要な−側Ｎビット補正抵抗DACの入力デジタルデータ（補正データ）を求める手段と、
前記の手段により求められた−側Jビット容量DACの電圧誤差を補正するために必要な−側Ｎビット補正抵抗DACの入力デジタルデータ（補正データ）を記憶するメモリと、
Jビット容量DACに入力されるJビットデジタルデータに対応して、前記メモリの補正データを読み出し、Jビットデジタルデータに対応して必要な＋側Ｎビット補正抵抗DACの入力デジタルデータを演算する手段と、
Jビット容量DACに入力されるJビットデジタルデータに対応して、前記メモリの補正データを読み出し、Jビットデジタルデータに対応して必要な−側Ｎビット補正抵抗DACの入力デジタルデータを演算する手段を含み、
演算された＋側Ｎビット補正抵抗DACの入力デジタルデータと、演算された−側Ｎビット補正抵抗DACの入力デジタルデータを、用いて容量DACを構成する個々の容量の誤差を補正することを特徴とする逐次比較型ＡＤ変換器．
（付記１９）
＋側入力アナログ電圧と−側入力アナログ電圧の電位差と、局部ＤＡ変換器が出力する局部アナログ電圧との大小関係を比較器により比較判定し、前記比較器の比較判定出力に基づいて、（Ｊ＋K）ビットのデジタルデータを発生する逐次比較制御回路を含み、前記逐次比較制御回路が発生する（J＋K）ビットのデジタルデータを、前記局部ＤＡ変換器に入力し、局部ＤＡ変換器の局部アナログ電圧出力が、＋側入力アナログ電圧と−側入力アナログ電圧の電位差、と等しくなるときの（J＋K）ビットのデジタルデータをA/D変換出力とする（J＋K）ビット逐次比較型A/D変換器において、
前記局部ＤＡ変換器は、上位JビットのデジタルデータをＤＡ変換するJビット容量DACと、（K＋L＋１）ビットのデジタルデータをＤＡ変換する（K＋L＋１）ビット抵抗DACと、少なくとも第１の結合容量と、第２の結合容量、第３の結合容量と、第４の結合容量、を含み、
上位JビットのデジタルデータをＤＡ変換するJビット容量DACは、上位JビットのデジタルデータをＤＡ変換する＋側Jビット容量DACと、上位JビットのデジタルデータをＤＡ変換する−側Jビット容量DACを含み、
（K＋L＋１）ビットのデジタルデータをＤＡ変換する（K＋L＋１）ビット抵抗DACは、（K＋L＋１）ビットのデジタルデータをＤＡ変換する＋側（K＋L＋１）ビット抵抗DACと、（K＋L＋１）ビットのデジタルデータをＤＡ変換する−側（K＋L＋１）ビット抵抗DACを含み、
＋側（K＋L＋１）ビット抵抗DACは、（K＋L＋１）ビットのうち上位Mビットに相当する＋側上位Mビット抵抗DAC出力と、（K＋L＋１）ビットのうち下位（K＋L＋１−M）ビットに相当する複数の＋側下位ビット抵抗DAC出力を含み、
−側（K＋L＋１）ビット抵抗DACは、（K＋L＋１）ビットのうち上位Mビットに相当する−側上位Mビット抵抗DAC出力と、（K＋L＋１）ビットのうち下位（K＋L＋１−M）ビットに相当する複数の−側下位ビット抵抗DAC出力を含み、
第１の結合容量の一端は、前記＋側上位Mビット抵抗DAC出力に接続され、第１の結合容量の他の一端は、前記＋側Jビット容量DACの出力電圧に接続され、
第２の結合容量の一端は、前記＋側下位ビット抵抗DAC出力に接続され、第２の結合容量の他の一端は、前記＋側Jビット容量DACの出力電圧に接続され、
第３の結合容量の一端は、前記−側上位Mビット抵抗DAC出力に接続され、第３の結合容量の他の一端は、前記−側Jビット容量DACの出力電圧に接続され、
第４の結合容量の一端は、前記−側下位ビット抵抗DAC出力に接続され、第４の結合容量の他の一端は、前記−側Jビット容量DACの出力電圧に接続され、
＋側のJビット容量DACを構成する個々の容量（キャパシタ）の容量値と、所定の基準容量の容量値の誤差を、前記＋側（K＋L＋１）ビット抵抗DACを用いて求める手段と、
前記の＋側Jビット容量DACの個々の容量誤差に基づいて、＋側Jビット容量DACの電圧誤差を補正するために必要な電圧（補正電圧）を、＋側（K＋L＋１）ビット抵抗DACから出力するのに必要な＋側Ｎ（K＋L＋１）ビット抵抗DACの入力デジタルデータ（補正データ）を求める手段と、
前記の手段により求められた＋側Jビット容量DACの電圧誤差を補正するために必要な＋側（K＋L＋１）ビット抵抗DACの入力デジタルデータ（補正データ）を記憶するメモリと、
−側のJビット容量DACを構成する個々の容量（キャパシタ）の容量値と、所定の基準容量の容量値の誤差を、前記側（K＋L＋１）ビット抵抗DACを用いて求める手段と、
前記の−側Jビット容量DACの個々の容量誤差に基づいて、−側Jビット容量DACの電圧誤差を補正するために必要な電圧（補正電圧）を、−側（K＋L＋１）ビット抵抗DACから出力するのに必要な−側（K＋L＋１）ビット抵抗DACの入力デジタルデータ（補正データ）を求める手段と、
前記の手段により求められた−側Jビット容量DACの電圧誤差を補正するために必要な−側Ｎ（K＋L＋１）ビット抵抗DACの入力デジタルデータ（補正データ）を記憶するメモリと、
Jビット容量DACに入力されるJビットデジタルデータに対応して、前記メモリの補正データを読み出し、Jビットデジタルデータに対応して必要な＋側（K＋L＋１）ビット抵抗DACの入力デジタルデータを演算する手段と、
Jビット容量DACに入力されるJビットデジタルデータに対応して、前記メモリの補正データを読み出し、Jビットデジタルデータに対応して必要な−側（K＋L＋１）ビット抵抗DACの入力デジタルデータを演算する手段を含み、
（K＋L＋１）ビット抵抗DACから出力するJビット容量DACの電圧誤差を補正するための電圧（補正電圧）の分解能は、（J＋K）ビット逐次比較型A/D変換器の分解能から定まる1LSB相当の電圧の（２のL乗）分の１の電圧とし、さらに、逐次比較制御回路が発生する（J＋K）ビットのデジタルデータのうち下位Kビットのデータと、Jビットデジタルデータに対応して必要な＋側（K＋L＋１）ビット抵抗DACの入力デジタルデータを演算した結果を加算し、この加算された＋側（K＋L＋１）ビットのデータを、前記＋側（K＋L＋１）ビット抵抗DACの入力とし、逐次比較制御回路が発生する（J＋K）ビットのデジタルデータのうち下位Kビットのデータと、Jビットデジタルデータに対応して必要な−側（K＋L＋１）ビット抵抗DACの入力デジタルデータを演算した結果を加算し、この加算された−側（K＋L＋１）ビットのデータを、前記−側（K＋L＋１）ビット抵抗DACの入力とし、容量DACを構成する個々の容量の誤差を補正することを特徴とする逐次比較型ＡＤ変換器。
（付記１）
入力ノードに供給される入力電圧に応じた電荷を蓄える複数の容量素子を含み、該複数の容量素子の接続をＪ（Ｊ：自然数）ビットの第１のデジタル信号に応じて切り換えることにより該入力電圧及び該第１のデジタル信号に応じた電圧を出力ノードに生成する容量Ｄ／Ａ変換器と、
抵抗素子列による分圧により第２のデジタル信号に応じた電圧を生成する抵抗Ｄ／Ａ変換器と、
該抵抗Ｄ／Ａ変換器の生成する電圧を該出力ノードに容量結合する容量素子と、
該出力ノードに現れる電圧に応じた比較結果信号を生成する比較器と、
該比較器からの該比較結果信号に応じて、該第１のデジタル信号を該容量Ｄ／Ａ変換器に供給すると共に、該容量Ｄ／Ａ変換器の該複数の容量素子の容量誤差補正値を示す第３のデジタル信号と、Ｋ（Ｋ：自然数）ビットの第４のデジタル信号を出力する制御回路と、
該第３のデジタル信号と該第４のデジタル信号とに基づいてＫビット以上のビット数の該第２のデジタル信号を生成して該抵抗Ｄ／Ａ変換器に供給するデジタル演算回路
を含み、該入力電圧に応じた（Ｊ＋Ｋ）ビットのデジタルデータを生成することを特徴とする逐次比較型Ａ／Ｄ変換器。
（付記２）
該抵抗Ｄ／Ａ変換器は該第２のデジタル信号の上位ビットと下位ビットとにそれぞれ対応する少なくとも２つの電圧を生成し、該少なくとも２つの電圧は少なくとも２つの容量素子を介してそれぞれ該出力ノードに容量結合されることを特徴とする付記１記載の逐次比較型Ａ／Ｄ変換器。
（付記３）
該少なくとも２つの容量素子のうち該下位ビットに対応する電圧を該出力ノードに容量結合する容量素子は、該抵抗素子列中の一部の連続する抵抗素子の各々の一端にスイッチを介して接続され、該少なくとも２つの容量素子のうち該上位ビットに対応する電圧を該出力ノードに容量結合する容量素子は、該抵抗素子列中で順番に並んだ抵抗素子のうち所定数おきの位置にある各抵抗素子の一端にスイッチを介して接続されることを特徴とする付記２記載の逐次比較型Ａ／Ｄ変換器。
（付記４）
該少なくとも２つの容量素子は４つ又はそれ以上であることを特徴とする付記２記載の逐次比較型Ａ／Ｄ変換器。
（付記５）
該制御回路は、該複数の容量素子の容量誤差を補正する値をＪ個格納するメモリを更に含むことを特徴とする付記１記載の逐次比較型Ａ／Ｄ変換器。
（付記６）
該デジタル演算回路は、該第４のデジタル信号を桁上げして該第３のデジタル信号と加算することにより該第２のデジタル信号を生成することを特徴とする付記１記載の逐次比較型Ａ／Ｄ変換器。
（付記７）
第１の入力ノードに供給される第１の入力電圧に応じた電荷を蓄える複数の容量素子を含み、該複数の容量素子の接続をＪ（Ｊ：自然数）ビットの第１のデジタル信号に応じて切り換えることにより該第１の入力電圧及び該第１のデジタル信号に応じた電圧を第１の出力ノードに生成する第１の容量Ｄ／Ａ変換器と、
第２の入力ノードに供給される第２の入力電圧に応じた電荷を蓄える複数の容量素子を含み、該複数の容量素子の接続を該第１のデジタル信号に応じて切り換えることにより該第２の入力電圧及び該第１のデジタル信号に応じた電圧を第２の出力ノードに生成する第２の容量Ｄ／Ａ変換器と、
単一の抵抗素子列による分圧により第２のデジタル信号に応じた電圧と第３のデジタル信号に応じた電圧とを生成する抵抗Ｄ／Ａ変換器と、
該抵抗Ｄ／Ａ変換器の生成する該第２のデジタル信号に応じた電圧を該第１の出力ノードに容量結合する容量素子と、
該抵抗Ｄ／Ａ変換器の生成する該第３のデジタル信号に応じた電圧を該第２の出力ノードに容量結合する容量素子と、
該第１の出力ノードと該第２の出力ノードとに現れる電圧に応じた比較結果信号を生成する比較器と、
該比較器からの該比較結果信号に応じて、該第１のデジタル信号を該第１及び第２の容量Ｄ／Ａ変換器に供給すると共に、該第１の容量Ｄ／Ａ変換器の該複数の容量素子の容量誤差補正値を示す第４のデジタル信号と、該第２の容量Ｄ／Ａ変換器の該複数の容量素子の容量誤差補正値を示す第５のデジタル信号と、Ｋ（Ｋ：自然数）ビットの第６のデジタル信号を出力する制御回路と、
該第４のデジタル信号と該第６のデジタル信号とに基づいてＫビット以上のビット数の該第２のデジタル信号を生成し、該第５のデジタル信号と該第６のデジタル信号とに基づいてＫビット以上のビット数の該第３のデジタル信号を生成し、該第２のデジタル信号と該第３のデジタル信号とを該抵抗Ｄ／Ａ変換器に供給するデジタル演算回路
を含み、該入力電圧に応じた（Ｊ＋Ｋ）ビットのデジタルデータを生成することを特徴とする差動型の逐次比較型Ａ／Ｄ変換器。
（付記８）
該抵抗Ｄ／Ａ変換器は該第２のデジタル信号の上位ビットと下位ビットとにそれぞれ対応する少なくとも２つの電圧を生成し、該少なくとも２つの電圧は少なくとも２つの容量素子を介してそれぞれ該第１の出力ノードに容量結合されることを特徴とする付記７記載の逐次比較型Ａ／Ｄ変換器。
（付記９）
該少なくとも２つの容量素子のうち該下位ビットに対応する電圧を該出力ノードに容量結合する容量素子は、該抵抗素子列中の一部の連続する抵抗素子の各々の一端にスイッチを介して接続され、該少なくとも２つの容量素子のうち該上位ビットに対応する電圧を該出力ノードに容量結合する容量素子は、該抵抗素子列中で順番に並んだ抵抗素子のうち所定数おきの位置にある各抵抗素子の一端にスイッチを介して接続されることを特徴とする付記８記載の逐次比較型Ａ／Ｄ変換器。
（付記１０）
該第１の容量Ｄ／Ａ変換器の該複数の容量素子の容量値と所定の基準容量の容量値との誤差及び該第２の容量Ｄ／Ａ変換器の該複数の容量素子の容量値と所定の基準容量の容量値との誤差を該抵抗Ｄ／Ａ変換器を用いて求め、該求められた誤差について平均を計算する処理ユニットと、
該第１の容量Ｄ／Ａ変換器の該複数の容量素子の容量誤差を補正する値をＪ個格納すると共に該第２の容量Ｄ／Ａ変換器の該複数の容量素子の容量誤差を補正する値をＪ個格納するメモリと
を更に含み、該計算された平均値を該メモリに格納することを特徴とする付記７記載の逐次比較型Ａ／Ｄ変換器。
（付記１１）
入力アナログ電圧と局部ＤＡ変換器が出力する局部アナログ電圧との大小関係を比較器により比較判定し，前記比較器の比較判定出力に基づいて、（Ｊ＋K）ビットのデジタルデータを発生する逐次比較制御回路を含み、
前記逐次比較制御回路が発生する（J＋K）ビットのデジタルデータを，前記局部ＤＡ変換器に入力し，局部ＤＡ変換器の局部アナログ電圧出力が入力アナログ電圧と等しくなるときの（J＋K）ビットのデジタルデータをA/D変換出力とする（J＋K）ビット逐次比較型A/D変換器において，
前記局部ＤＡ変換器は、上位JビットのデジタルデータをＤＡ変換するJビット容量DACと、（K＋L＋１）ビットのデジタルデータをＤＡ変換する（K＋L＋１）ビット抵抗DACと、第１の結合容量を含み、
第１の結合容量の一端は、前記（K＋L＋１）ビット抵抗DACの出力に接続され、第１の結合容量の他の一端は、前記Jビット容量DACの出力電圧に接続され、
上位JビットのデジタルデータをＤＡ変換する容量DACを構成する個々の容量（キャパシタ）の容量値と、所定の基準容量の容量値の誤差を、前記（K＋L＋１）ビット抵抗DACを用いて求める手段と、
前記の誤差に基づいて、Jビット容量DACの電圧誤差を補正するために必要な電圧（補正電圧）を、（K＋L＋１）ビット抵抗DACから出力するのに必要な前記（K＋L＋１）ビット抵抗DACの入力デジタルデータ（補正データ）を求める手段と、
前記の手段により求められたJビット容量DACの電圧誤差を補正するために必要な（K＋L＋１）ビット抵抗DACの入力デジタルデータ（補正データ）を記憶するメモリと、
Jビット容量DACに入力されるJビットデジタルデータに対応して、前記メモリの補正データを読み出し、Jビットデジタルデータに対応して必要な（K＋L＋１）ビット抵抗DACの入力デジタルデータを演算する手段を含み、
（K＋L＋１）ビット抵抗DACから出力するJビット容量DACの電圧誤差を補正するための電圧（補正電圧）の分解能は、（J＋K）ビット逐次比較型A/D変換器の分解能から定まる1LSB相当の電圧の（２のL乗）分の１の電圧とし、さらに、逐次比較制御回路が発生する（J＋K）ビットのデジタルデータのうち下位Kビットのデータと、Jビットデジタルデータに対応して必要な（K＋L＋１）ビット抵抗DACの入力デジタルデータを演算した結果を加算し、この加算された（K＋L＋１）ビットのデータを、前記（K＋L＋１）ビット抵抗DACの入力とし、容量DACを構成する個々の容量の誤差を補正することを特徴とする逐次比較型ＡＤ変換器。
（付記１２）
入力アナログ電圧と局部ＤＡ変換器が出力する局部アナログ電圧との大小関係を比較器により比較判定し，前記比較器の比較判定出力に基づいて、（Ｊ＋K）ビットのデジタルデータを発生する逐次比較制御回路を含み、
前記逐次比較制御回路が発生する（J＋K）ビットのデジタルデータを，前記局部ＤＡ変換器に入力し，局部ＤＡ変換器の局部アナログ電圧出力が入力アナログ電圧と等しくなるときの（J＋K）ビットのデジタルデータをA/D変換出力とする（J＋K）ビット逐次比較型A/D変換器において、
前記局部ＤＡ変換器は、
上位JビットのデジタルデータをＤＡ変換するJビット容量DACと、
（K＋L＋１）ビットのデジタルデータをＤＡ変換する（K＋L＋１）ビット抵抗DACと、
第１の結合容量と、
第２の結合容量を含み、
（K＋L＋１）ビット抵抗DACは、
（K＋L＋１）ビットのうち上位Mビットに相当する上位Mビット抵抗DAC出力と、
（K＋L＋１）ビットのうち下位（K＋L＋１−M）ビットに相当する下位（K＋L＋１−M）ビット抵抗DAC出力を含み、
第１の結合容量の一端は、前記上位Mビット抵抗DAC出力に接続され、第１の結合容量の他の一端は、前記Jビット容量DACの出力電圧に接続され、
第２の結合容量の一端は、前記下位（K＋L＋１−M）ビット抵抗DAC出力に接続され、第２の結合容量の他の一端は、前記Jビット容量DACの出力電圧に接続され、
上位JビットのデジタルデータをＤＡ変換する容量DACを構成する個々の容量（キャパシタ）の容量値と、所定の基準容量の容量値の誤差を、前記（K＋L＋１）ビット抵抗DACを用いて求める手段と、
前記の誤差に基づいて、Jビット容量DACの電圧誤差を補正するために必要な電圧（補正電圧）を、（K＋L＋１）ビット抵抗DACから出力するのに必要な前記（K＋L＋１）ビット抵抗DACの入力デジタルデータ（補正データ）を求める手段と、
前記の手段により求められたJビット容量DACの電圧誤差を補正するために必要な（K＋L＋１）ビット抵抗DACの入力デジタルデータ（補正データ）を記憶するメモリと、
Jビット容量DACに入力されるJビットデジタルデータに対応して、前記メモリの補正データを読み出し、Jビットデジタルデータに対応して必要な（K＋L＋１）ビット抵抗DACの入力デジタルデータを演算する手段を含み、
（K＋L＋１）ビット抵抗DACから出力するJビット容量DACの電圧誤差を補正するための電圧（補正電圧）の分解能は、（J＋K）ビット逐次比較型A/D変換器の分解能から定まる1LSB相当の電圧の（２のL乗）分の１の電圧とし、さらに、逐次比較制御回路が発生する（J＋K）ビットのデジタルデータのうち下位Kビットのデータと、Jビットデジタルデータに対応して必要な（K＋L＋１）ビット抵抗DACの入力デジタルデータを演算した結果を加算し、この加算された（K＋L＋１）ビットのデータを、前記（K＋L＋１）ビット抵抗DACの入力とし、容量DACを構成する個々の容量の誤差を補正することを特徴とする逐次比較型ＡＤ変換器。
（付記１３）
入力アナログ電圧と局部ＤＡ変換器が出力する局部アナログ電圧との大小関係を比較器により比較判定し，前記比較器の比較判定出力に基づいて、（Ｊ＋K）ビットのデジタルデータを発生する逐次比較制御回路を含み、前記逐次比較制御回路が発生する（J＋K）ビットのデジタルデータを，前記局部ＤＡ変換器に入力し，局部ＤＡ変換器の局部アナログ電圧出力が入力アナログ電圧と等しくなるときの（J＋K）ビットのデジタルデータをA/D変換出力とする（J＋K）ビット逐次比較型A/D変換器において、
前記局部ＤＡ変換器は、
上位JビットのデジタルデータをＤＡ変換するJビット容量DACと、
（K＋L＋１）ビットのデジタルデータをＤＡ変換する（K＋L＋１）ビット抵抗DACと、
少なくとも第１の結合容量と第２の結合容量を含み、
（K＋L＋１）ビット抵抗DACは、
（K＋L＋１）ビットのうち上位Mビットに相当する上位Mビット抵抗DAC出力と、
（K＋L＋１）ビットのうち下位（K＋L＋１−M）ビットに相当する複数の下位ビット抵抗DAC出力を含み、
第１の結合容量の一端は、前記上位Mビット抵抗DAC出力に接続され、第１の結合容量の他の一端は、前記Jビット容量DACの出力電圧に接続され、
第２の結合容量の一端は、前記下位ビット抵抗DAC出力に接続され、第２の結合容量の他の一端は、前記Jビット容量DACの出力電圧に接続され、
上位JビットのデジタルデータをＤＡ変換する容量DACを構成する個々の容量（キャパシタ）の容量値と、所定の基準容量の容量値の誤差を、前記（K＋L＋１）ビット抵抗DACを用いて求める手段と、
前記の誤差に基づいて、Jビット容量DACの電圧誤差を補正するために必要な電圧（補正電圧）を、（K＋L＋１）ビット抵抗DACから出力するのに必要な前記（K＋L＋１）ビット抵抗DACの入力デジタルデータ（補正データ）を求める手段と、
前記の手段により求められたJビット容量DACの電圧誤差を補正するために必要な（K＋L＋１）ビット抵抗DACの入力デジタルデータ（補正データ）を記憶するメモリと、
Jビット容量DACに入力されるJビットデジタルデータに対応して、前記メモリの補正データを読み出し、Jビットデジタルデータに対応して必要な（K＋L＋１）ビット抵抗DACの入力デジタルデータを演算する手段を含み、
（K＋L＋１）ビット抵抗DACから出力するJビット容量DACの電圧誤差を補正するための電圧（補正電圧）の分解能は、（J＋K）ビット逐次比較型A/D変換器の分解能から定まる1LSB相当の電圧の（２のL乗）分の１の電圧とし、さらに、逐次比較制御回路が発生する（J＋K）ビットのデジタルデータのうち下位Kビットのデータと、Jビットデジタルデータに対応して必要な（K＋L＋１）ビット抵抗DACの入力デジタルデータを演算した結果を加算し、この加算された（K＋L＋１）ビットのデータを、前記（K＋L＋１）ビット抵抗DACの入力とし、容量DACを構成する個々の容量の誤差を補正することを特徴とする逐次比較型ＡＤ変換器。
（付記１４）
＋側入力アナログ電圧と−側入力アナログ電圧の電位差と、局部ＤＡ変換器が出力する局部アナログ電圧との大小関係を比較器により比較判定し，前記比較器の比較判定出力に基づいて、（Ｊ＋K）ビットのデジタルデータを発生する逐次比較制御回路を含み、前記逐次比較制御回路が発生する（J＋K）ビットのデジタルデータを、前記局部ＤＡ変換器に入力し、局部ＤＡ変換器の局部アナログ電圧出力が、＋側入力アナログ電圧と−側入力アナログ電圧の電位差、と等しくなるときの（J＋K）ビットのデジタルデータをA/D変換出力とする（J＋K）ビット逐次比較型A/D変換器において、
前記局部ＤＡ変換器は、上位JビットのデジタルデータをＤＡ変換するJビット容量DACと、
（K＋L＋１）ビットのデジタルデータをＤＡ変換する（K＋L＋１）ビット抵抗DACと、
少なくとも第１の結合容量と、第２の結合容量、第３の結合容量と、第４の結合容量、を含み、
上位JビットのデジタルデータをＤＡ変換するJビット容量DACは、
上位JビットのデジタルデータをＤＡ変換する＋側Jビット容量DACと、
上位JビットのデジタルデータをＤＡ変換する−側Jビット容量DACを含み、
（K＋L＋１）ビットのデジタルデータをＤＡ変換する（K＋L＋１）ビット抵抗DACは、
（K＋L＋１）ビットのデジタルデータをＤＡ変換する＋側（K＋L＋１）ビット抵抗DACと、
（K＋L＋１）ビットのデジタルデータをＤＡ変換する−側（K＋L＋１）ビット抵抗DACを含み、
＋側（K＋L＋１）ビット抵抗DACは、
（K＋L＋１）ビットのうち上位Mビットに相当する＋側上位Mビット抵抗DAC出力と、
（K＋L＋１）ビットのうち下位（K＋L＋１−M）ビットに相当する複数の＋側下位ビット抵抗DAC出力を含み、
−側（K＋L＋１）ビット抵抗DACは、
（K＋L＋１）ビットのうち上位Mビットに相当する−側上位Mビット抵抗DAC出力と、
（K＋L＋１）ビットのうち下位（K＋L＋１−M）ビットに相当する複数の−側下位ビット抵抗DAC出力を含み、
第１の結合容量の一端は、前記＋側上位Mビット抵抗DAC出力に接続され、第１の結合容量の他の一端は、前記＋側Jビット容量DACの出力電圧に接続され、
第２の結合容量の一端は、前記＋側下位ビット抵抗DAC出力に接続され、第２の結合容量の他の一端は、前記＋側Jビット容量DACの出力電圧に接続され、
第３の結合容量の一端は、前記−側上位Mビット抵抗DAC出力に接続され、第３の結合容量の他の一端は、前記−側Jビット容量DACの出力電圧に接続され、
第４の結合容量の一端は、前記−側下位ビット抵抗DAC出力に接続され、第４の結合容量の他の一端は、前記−側Jビット容量DACの出力電圧に接続され、
上位JビットのデジタルデータをＤＡ変換する容量DACを構成する個々の容量（キャパシタ）の容量値と、所定の基準容量の容量値の誤差を、前記（K＋L＋１）ビット抵抗DACを用いて求める手段と、
前記の誤差に基づいて、Jビット容量DACの電圧誤差を補正するために必要な電圧（補正電圧）を、（K＋L＋１）ビット抵抗DACから出力するのに必要な前記（K＋L＋１）ビット抵抗DACの入力デジタルデータ（補正データ）を求める手段と、
前記の手段により求められたJビット容量DACの電圧誤差を補正するために必要な（K＋L＋１）ビット抵抗DACの入力デジタルデータ（補正データ）を記憶するメモリと、
Jビット容量DACに入力されるJビットデジタルデータに対応して、前記メモリの補正データを読み出し、Jビットデジタルデータに対応して必要な（K＋L＋１）ビット抵抗DACの入力デジタルデータを演算する手段を含み、
（K＋L＋１）ビット抵抗DACから出力するJビット容量DACの電圧誤差を補正するための電圧（補正電圧）の分解能は、（J＋K）ビット逐次比較型A/D変換器の分解能から定まる1LSB相当の電圧の（２のL乗）分の１の電圧とし、さらに、逐次比較制御回路が発生する（J＋K）ビットのデジタルデータのうち下位Kビットのデータと、Jビットデジタルデータに対応して必要な（K＋L＋１）ビット抵抗DACの入力デジタルデータを演算した結果を加算し、この加算された（K＋L＋１）ビットのデータを、前記（K＋L＋１）ビット抵抗DACの入力とし、容量DACを構成する個々の容量の誤差を補正することを特徴とする逐次比較型ＡＤ変換器。
（付記１５）
付記１４に記載の逐次比較型ＡＤ変換器において、通常のA/D変換時には、＋側Jビット容量DACの出力ノードの電位と、−側Jビット容量DACの出力ノードの電位を、＋側入力アナログ電圧と−側入力アナログ電圧のコモン電位程度の電位として、入力アナログ電圧をサンプリングし、上位JビットのデジタルデータをＤＡ変換する容量DACを構成する個々の容量（キャパシタ）の容量値と、所定の基準容量の容量値の誤差を、前記（K＋L＋１）ビット抵抗DACを用いて求める誤差測定時には、＋側Jビット容量DACの出力ノードの電位と、−側Jビット容量DACの出力ノードの電位を、電源電圧の1/2程度の電圧とすることを特徴とする逐次比較型ＡＤ変換器。
（付記１６）
付記１４に記載の逐次比較型ＡＤ変換器において、Jビット容量DACに入力されるJビットデジタルデータに対応して、前記メモリの補正データを読み出し、Jビットデジタルデータに対応して必要な（K＋L＋１）ビット抵抗DACの入力デジタルデータを演算するための第１の加算回路を含み、逐次比較制御回路が発生する（J＋K）ビットのデジタルデータのうち下位Kビットのデータと、Jビットデジタルデータに対応して必要な（K＋L＋１）ビット抵抗DACの入力デジタルデータを演算した結果を、加算するための第２の加算回路を含み、第１の加算回路の出力を、第２の加算回路の入力とすることを特徴とする逐次比較型ＡＤ変換器。
（付記１７）
付記１４に記載の逐次比較型ＡＤ変換器を含み、上位JビットのデジタルデータをＤＡ変換する容量DACを構成する個々の容量（キャパシタ）の容量値と、所定の基準容量の容量値の誤差を、前記（K＋L＋１）ビット抵抗DACを用いて求める手段、により求められたJビット容量DACの電圧誤差を補正するために必要な（K＋L＋１）ビット抵抗DACの入力デジタルデータ（補正データ）を、CPU、あるいはMCU（マイクロコントローラ）のレジスタに転送して、平均を計算し、計算された結果を、逐次比較型ＡＤ変換器内部のメモリに転送すること、を特徴とする逐次比較型ＡＤ変換器を内蔵したマイクロコントローラ。
（付記１８）
＋側入力アナログ電圧と−側入力アナログ電圧の電位差と、局部ＤＡ変換器が出力する局部アナログ電圧との大小関係を比較器により比較判定し、前記比較器の比較判定出力に基づいて、（Ｊ＋K）ビットのデジタルデータを発生する逐次比較制御回路を含み、前記逐次比較制御回路が発生する（J＋K）ビットのデジタルデータを、前記局部ＤＡ変換器に入力し、局部ＤＡ変換器の局部アナログ電圧出力が、＋側入力アナログ電圧と−側入力アナログ電圧の電位差、と等しくなるときの（J＋K）ビットのデジタルデータをA/D変換出力とする（J＋K）ビット逐次比較型A/D変換器において、
前記局部ＤＡ変換器は、上位JビットのデジタルデータをＤＡ変換するJビット容量DACと、下位KビットのデジタルデータをＤＡ変換するKビット抵抗DACと、Ｎビットの補正用デジタルデータをＤＡ変換するＮビット補正抵抗DACと、少なくとも第１の結合容量と、第２の結合容量を含み、
上位JビットのデジタルデータをＤＡ変換するJビット容量DACは、上位JビットのデジタルデータをＤＡ変換する＋側Jビット容量DACと、上位JビットのデジタルデータをＤＡ変換する−側Jビット容量DACを含み、
下位KビットのデジタルデータをＤＡ変換するKビット抵抗DACは、下位KビットのデジタルデータをＤＡ変換する＋側Kビット抵抗DACと、下位KビットのデジタルデータをＤＡ変換する−側Kビット抵抗DACを含み、
Ｎビット補正抵抗DACは、＋側Ｎビット補正抵抗DACと、−側Ｎビット補正抵抗DACを含み、
第１の結合容量の一端は、前記＋側Jビット容量DAC出力に接続され、第１の結合容量の他の一端は、前記＋側Ｎビット補正抵抗DACの出力電圧に接続され、
第２の結合容量の一端は、前記−側Jビット容量DAC出力に接続され、第２の結合容量の他の一端は、前記−側Ｎビット補正抵抗DACの出力電圧に接続され、
＋側のJビット容量DACを構成する個々の容量（キャパシタ）の容量値と、所定の基準容量の容量値の誤差を、前記＋側Ｎビット補正抵抗DACを用いて求める手段と、
前記の＋側Jビット容量DACの個々の容量誤差に基づいて、＋側Jビット容量DACの電圧誤差を補正するために必要な電圧（補正電圧）を、＋側Ｎビット補正抵抗DACから出力するのに必要な＋側Ｎビット補正抵抗DACの入力デジタルデータ（補正データ）を求める手段と、
前記の手段により求められた＋側Jビット容量DACの電圧誤差を補正するために必要な＋側Ｎビット補正抵抗DACの入力デジタルデータ（補正データ）を記憶するメモリと、
−側のJビット容量DACを構成する個々の容量（キャパシタ）の容量値と、所定の基準容量の容量値の誤差を、前記側Ｎビット補正抵抗DACを用いて求める手段と、
前記の−側Jビット容量DACの個々の容量誤差に基づいて、−側Jビット容量DACの電圧誤差を補正するために必要な電圧（補正電圧）を、−側Ｎビット補正抵抗DACから出力するのに必要な−側Ｎビット補正抵抗DACの入力デジタルデータ（補正データ）を求める手段と、
前記の手段により求められた−側Jビット容量DACの電圧誤差を補正するために必要な−側Ｎビット補正抵抗DACの入力デジタルデータ（補正データ）を記憶するメモリと、
Jビット容量DACに入力されるJビットデジタルデータに対応して、前記メモリの補正データを読み出し、Jビットデジタルデータに対応して必要な＋側Ｎビット補正抵抗DACの入力デジタルデータを演算する手段と、
Jビット容量DACに入力されるJビットデジタルデータに対応して、前記メモリの補正データを読み出し、Jビットデジタルデータに対応して必要な−側Ｎビット補正抵抗DACの入力デジタルデータを演算する手段を含み、
演算された＋側Ｎビット補正抵抗DACの入力デジタルデータと、演算された−側Ｎビット補正抵抗DACの入力デジタルデータを、用いて容量DACを構成する個々の容量の誤差を補正することを特徴とする逐次比較型ＡＤ変換器．
（付記１９）
＋側入力アナログ電圧と−側入力アナログ電圧の電位差と、局部ＤＡ変換器が出力する局部アナログ電圧との大小関係を比較器により比較判定し、前記比較器の比較判定出力に基づいて、（Ｊ＋K）ビットのデジタルデータを発生する逐次比較制御回路を含み、前記逐次比較制御回路が発生する（J＋K）ビットのデジタルデータを、前記局部ＤＡ変換器に入力し、局部ＤＡ変換器の局部アナログ電圧出力が、＋側入力アナログ電圧と−側入力アナログ電圧の電位差、と等しくなるときの（J＋K）ビットのデジタルデータをA/D変換出力とする（J＋K）ビット逐次比較型A/D変換器において、
前記局部ＤＡ変換器は、上位JビットのデジタルデータをＤＡ変換するJビット容量DACと、（K＋L＋１）ビットのデジタルデータをＤＡ変換する（K＋L＋１）ビット抵抗DACと、少なくとも第１の結合容量と、第２の結合容量、第３の結合容量と、第４の結合容量、を含み、
上位JビットのデジタルデータをＤＡ変換するJビット容量DACは、上位JビットのデジタルデータをＤＡ変換する＋側Jビット容量DACと、上位JビットのデジタルデータをＤＡ変換する−側Jビット容量DACを含み、
（K＋L＋１）ビットのデジタルデータをＤＡ変換する（K＋L＋１）ビット抵抗DACは、（K＋L＋１）ビットのデジタルデータをＤＡ変換する＋側（K＋L＋１）ビット抵抗DACと、（K＋L＋１）ビットのデジタルデータをＤＡ変換する−側（K＋L＋１）ビット抵抗DACを含み、
＋側（K＋L＋１）ビット抵抗DACは、（K＋L＋１）ビットのうち上位Mビットに相当する＋側上位Mビット抵抗DAC出力と、（K＋L＋１）ビットのうち下位（K＋L＋１−M）ビットに相当する複数の＋側下位ビット抵抗DAC出力を含み、
−側（K＋L＋１）ビット抵抗DACは、（K＋L＋１）ビットのうち上位Mビットに相当する−側上位Mビット抵抗DAC出力と、（K＋L＋１）ビットのうち下位（K＋L＋１−M）ビットに相当する複数の−側下位ビット抵抗DAC出力を含み、
第１の結合容量の一端は、前記＋側上位Mビット抵抗DAC出力に接続され、第１の結合容量の他の一端は、前記＋側Jビット容量DACの出力電圧に接続され、
第２の結合容量の一端は、前記＋側下位ビット抵抗DAC出力に接続され、第２の結合容量の他の一端は、前記＋側Jビット容量DACの出力電圧に接続され、
第３の結合容量の一端は、前記−側上位Mビット抵抗DAC出力に接続され、第３の結合容量の他の一端は、前記−側Jビット容量DACの出力電圧に接続され、
第４の結合容量の一端は、前記−側下位ビット抵抗DAC出力に接続され、第４の結合容量の他の一端は、前記−側Jビット容量DACの出力電圧に接続され、
＋側のJビット容量DACを構成する個々の容量（キャパシタ）の容量値と、所定の基準容量の容量値の誤差を、前記＋側（K＋L＋１）ビット抵抗DACを用いて求める手段と、
前記の＋側Jビット容量DACの個々の容量誤差に基づいて、＋側Jビット容量DACの電圧誤差を補正するために必要な電圧（補正電圧）を、＋側（K＋L＋１）ビット抵抗DACから出力するのに必要な＋側Ｎ（K＋L＋１）ビット抵抗DACの入力デジタルデータ（補正データ）を求める手段と、
前記の手段により求められた＋側Jビット容量DACの電圧誤差を補正するために必要な＋側（K＋L＋１）ビット抵抗DACの入力デジタルデータ（補正データ）を記憶するメモリと、
−側のJビット容量DACを構成する個々の容量（キャパシタ）の容量値と、所定の基準容量の容量値の誤差を、前記側（K＋L＋１）ビット抵抗DACを用いて求める手段と、
前記の−側Jビット容量DACの個々の容量誤差に基づいて、−側Jビット容量DACの電圧誤差を補正するために必要な電圧（補正電圧）を、−側（K＋L＋１）ビット抵抗DACから出力するのに必要な−側（K＋L＋１）ビット抵抗DACの入力デジタルデータ（補正データ）を求める手段と、
前記の手段により求められた−側Jビット容量DACの電圧誤差を補正するために必要な−側Ｎ（K＋L＋１）ビット抵抗DACの入力デジタルデータ（補正データ）を記憶するメモリと、
Jビット容量DACに入力されるJビットデジタルデータに対応して、前記メモリの補正データを読み出し、Jビットデジタルデータに対応して必要な＋側（K＋L＋１）ビット抵抗DACの入力デジタルデータを演算する手段と、
Jビット容量DACに入力されるJビットデジタルデータに対応して、前記メモリの補正データを読み出し、Jビットデジタルデータに対応して必要な−側（K＋L＋１）ビット抵抗DACの入力デジタルデータを演算する手段を含み、
（K＋L＋１）ビット抵抗DACから出力するJビット容量DACの電圧誤差を補正するための電圧（補正電圧）の分解能は、（J＋K）ビット逐次比較型A/D変換器の分解能から定まる1LSB相当の電圧の（２のL乗）分の１の電圧とし、さらに、逐次比較制御回路が発生する（J＋K）ビットのデジタルデータのうち下位Kビットのデータと、Jビットデジタルデータに対応して必要な＋側（K＋L＋１）ビット抵抗DACの入力デジタルデータを演算した結果を加算し、この加算された＋側（K＋L＋１）ビットのデータを、前記＋側（K＋L＋１）ビット抵抗DACの入力とし、逐次比較制御回路が発生する（J＋K）ビットのデジタルデータのうち下位Kビットのデータと、Jビットデジタルデータに対応して必要な−側（K＋L＋１）ビット抵抗DACの入力デジタルデータを演算した結果を加算し、この加算された−側（K＋L＋１）ビットのデータを、前記−側（K＋L＋１）ビット抵抗DACの入力とし、容量DACを構成する個々の容量の誤差を補正することを特徴とする逐次比較型ＡＤ変換器。
MDAC1〜MDAC4 主DAC
SDAC1〜SDAC3 抵抗副DAC
CDAC1〜CDAC3 補正DAC
SCDAC5〜SCDAC7 副・補正DAC
CMP1〜CMP3 コンパレータ
CNTL1〜CNTL8 制御回路
DADD1〜DADD3 デジタル演算回路
SDAC1〜SDAC3 抵抗副DAC
CDAC1〜CDAC3 補正DAC
SCDAC5〜SCDAC7 副・補正DAC
CMP1〜CMP3 コンパレータ
CNTL1〜CNTL8 制御回路
DADD1〜DADD3 デジタル演算回路
Claims (10)
- 入力ノードに供給される入力電圧に応じた電荷を蓄える複数の容量素子を含み、該複数の容量素子の接続をＪ（Ｊ：自然数）ビットの第１のデジタル信号に応じて切り換えることにより該入力電圧及び該第１のデジタル信号に応じた電圧を出力ノードに生成する容量Ｄ／Ａ変換器と、
抵抗素子列による分圧により第２のデジタル信号に応じた電圧を生成する抵抗Ｄ／Ａ変換器と、
該抵抗Ｄ／Ａ変換器の生成する電圧を該出力ノードに容量結合する容量素子と、
該出力ノードに現れる電圧に応じた比較結果信号を生成する比較器と、
該比較器からの該比較結果信号に応じて、該第１のデジタル信号を該容量Ｄ／Ａ変換器に供給すると共に、該容量Ｄ／Ａ変換器の該複数の容量素子の容量誤差補正値を示す第３のデジタル信号と、Ｋ（Ｋ：自然数）ビットの第４のデジタル信号を出力する制御回路と、
該第３のデジタル信号と該第４のデジタル信号とに基づいてＫビット以上のビット数の該第２のデジタル信号を生成して該抵抗Ｄ／Ａ変換器に供給するデジタル演算回路
を含み、該入力電圧に応じた（Ｊ＋Ｋ）ビットのデジタルデータを生成することを特徴とする逐次比較型Ａ／Ｄ変換器。 - 該抵抗Ｄ／Ａ変換器は該第２のデジタル信号の上位ビットと下位ビットとにそれぞれ対応する少なくとも２つの電圧を生成し、該少なくとも２つの電圧は少なくとも２つの容量素子を介してそれぞれ該出力ノードに容量結合されることを特徴とする請求項１記載の逐次比較型Ａ／Ｄ変換器。
- 該少なくとも２つの容量素子のうち該下位ビットに対応する電圧を該出力ノードに容量結合する容量素子は、該抵抗素子列中の一部の連続する抵抗素子の各々の一端にスイッチを介して接続され、該少なくとも２つの容量素子のうち該上位ビットに対応する電圧を該出力ノードに容量結合する容量素子は、該抵抗素子列中で順番に並んだ抵抗素子のうち所定数おきの位置にある各抵抗素子の一端にスイッチを介して接続されることを特徴とする請求項２記載の逐次比較型Ａ／Ｄ変換器。
- 該少なくとも２つの容量素子は４つ又はそれ以上であることを特徴とする請求項２記載の逐次比較型Ａ／Ｄ変換器。
- 該制御回路は、該複数の容量素子の容量誤差を補正する値をＪ個格納するメモリを更に含むことを特徴とする請求項１記載の逐次比較型Ａ／Ｄ変換器。
- 該デジタル演算回路は、該第４のデジタル信号を桁上げして該第３のデジタル信号と加算することにより該第２のデジタル信号を生成することを特徴とする請求項１記載の逐次比較型Ａ／Ｄ変換器。
- 第１の入力ノードに供給される第１の入力電圧に応じた電荷を蓄える複数の容量素子を含み、該複数の容量素子の接続をＪ（Ｊ：自然数）ビットの第１のデジタル信号に応じて切り換えることにより該第１の入力電圧及び該第１のデジタル信号に応じた電圧を第１の出力ノードに生成する第１の容量Ｄ／Ａ変換器と、
第２の入力ノードに供給される第２の入力電圧に応じた電荷を蓄える複数の容量素子を含み、該複数の容量素子の接続を該第１のデジタル信号に応じて切り換えることにより該第２の入力電圧及び該第１のデジタル信号に応じた電圧を第２の出力ノードに生成する第２の容量Ｄ／Ａ変換器と、
単一の抵抗素子列による分圧により第２のデジタル信号に応じた電圧と第３のデジタル信号に応じた電圧とを生成する抵抗Ｄ／Ａ変換器と、
該抵抗Ｄ／Ａ変換器の生成する該第２のデジタル信号に応じた電圧を該第１の出力ノードに容量結合する容量素子と、
該抵抗Ｄ／Ａ変換器の生成する該第３のデジタル信号に応じた電圧を該第２の出力ノードに容量結合する容量素子と、
該第１の出力ノードと該第２の出力ノードとに現れる電圧に応じた比較結果信号を生成する比較器と、
該比較器からの該比較結果信号に応じて、該第１のデジタル信号を該第１及び第２の容量Ｄ／Ａ変換器に供給すると共に、該第１の容量Ｄ／Ａ変換器の該複数の容量素子の容量誤差補正値を示す第４のデジタル信号と、該第２の容量Ｄ／Ａ変換器の該複数の容量素子の容量誤差補正値を示す第５のデジタル信号と、Ｋ（Ｋ：自然数）ビットの第６のデジタル信号を出力する制御回路と、
該第４のデジタル信号と該第６のデジタル信号とに基づいてＫビット以上のビット数の該第２のデジタル信号を生成し、該第５のデジタル信号と該第６のデジタル信号とに基づいてＫビット以上のビット数の該第３のデジタル信号を生成し、該第２のデジタル信号と該第３のデジタル信号とを該抵抗Ｄ／Ａ変換器に供給するデジタル演算回路
を含み、該入力電圧に応じた（Ｊ＋Ｋ）ビットのデジタルデータを生成することを特徴とする差動型の逐次比較型Ａ／Ｄ変換器。 - 該抵抗Ｄ／Ａ変換器は該第２のデジタル信号の上位ビットと下位ビットとにそれぞれ対応する少なくとも２つの電圧を生成し、該少なくとも２つの電圧は少なくとも２つの容量素子を介してそれぞれ該第１の出力ノードに容量結合されることを特徴とする請求項７記載の逐次比較型Ａ／Ｄ変換器。
- 該少なくとも２つの容量素子のうち該下位ビットに対応する電圧を該出力ノードに容量結合する容量素子は、該抵抗素子列中の一部の連続する抵抗素子の各々の一端にスイッチを介して接続され、該少なくとも２つの容量素子のうち該上位ビットに対応する電圧を該出力ノードに容量結合する容量素子は、該抵抗素子列中で順番に並んだ抵抗素子のうち所定数おきの位置にある各抵抗素子の一端にスイッチを介して接続されることを特徴とする請求項８記載の逐次比較型Ａ／Ｄ変換器。
- 該第１の容量Ｄ／Ａ変換器の該複数の容量素子の容量値と所定の基準容量の容量値との誤差及び該第２の容量Ｄ／Ａ変換器の該複数の容量素子の容量値と所定の基準容量の容量値との誤差を該抵抗Ｄ／Ａ変換器を用いて求め、該求められた誤差について平均を計算する処理ユニットと、
該第１の容量Ｄ／Ａ変換器の該複数の容量素子の容量誤差を補正する値をＪ個格納すると共に該第２の容量Ｄ／Ａ変換器の該複数の容量素子の容量誤差を補正する値をＪ個格納するメモリと
を更に含み、該計算された平均値を該メモリに格納することを特徴とする請求項７記載の逐次比較型Ａ／Ｄ変換器。
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