JPH0139248B2 - - Google Patents
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- Publication number
- JPH0139248B2 JPH0139248B2 JP58160023A JP16002383A JPH0139248B2 JP H0139248 B2 JPH0139248 B2 JP H0139248B2 JP 58160023 A JP58160023 A JP 58160023A JP 16002383 A JP16002383 A JP 16002383A JP H0139248 B2 JPH0139248 B2 JP H0139248B2
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- JP
- Japan
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- bits
- converter
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- codes
- bit
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- Expired
Links
- 238000000034 method Methods 0.000 claims description 4
- 230000000052 comparative effect Effects 0.000 claims 1
- 238000010586 diagram Methods 0.000 description 9
- 238000006243 chemical reaction Methods 0.000 description 6
- 238000005259 measurement Methods 0.000 description 3
- 230000000694 effects Effects 0.000 description 1
- 230000005855 radiation Effects 0.000 description 1
Classifications
-
- H—ELECTRICITY
- H03—ELECTRONIC CIRCUITRY
- H03M—CODING; DECODING; CODE CONVERSION IN GENERAL
- H03M1/00—Analogue/digital conversion; Digital/analogue conversion
- H03M1/06—Continuously compensating for, or preventing, undesired influence of physical parameters
- H03M1/08—Continuously compensating for, or preventing, undesired influence of physical parameters of noise
-
- H—ELECTRICITY
- H03—ELECTRONIC CIRCUITRY
- H03M—CODING; DECODING; CODE CONVERSION IN GENERAL
- H03M1/00—Analogue/digital conversion; Digital/analogue conversion
- H03M1/12—Analogue/digital converters
- H03M1/34—Analogue value compared with reference values
- H03M1/38—Analogue value compared with reference values sequentially only, e.g. successive approximation type
- H03M1/46—Analogue value compared with reference values sequentially only, e.g. successive approximation type with digital/analogue converter for supplying reference values to converter
Landscapes
- Engineering & Computer Science (AREA)
- Theoretical Computer Science (AREA)
- Analogue/Digital Conversion (AREA)
Description
【発明の詳細な説明】
〔産業上の利用分野〕
本発明は、逐次比較型AD変換器に関する。
従来より、放射線計測装置、シングルフオトン
型蛍光寿命測定装置のように、マルチチヤンネル
アナライザ（MCA）を使用した測定装置におい
ては、主として積分型AD変換器が用いられてお
り、逐次比較型AD変換器は余り用いられていな
かつた。
型蛍光寿命測定装置のように、マルチチヤンネル
アナライザ（MCA）を使用した測定装置におい
ては、主として積分型AD変換器が用いられてお
り、逐次比較型AD変換器は余り用いられていな
かつた。
これは、逐次比較型AD変換器が変換速度の点
では積分型AD変換器より優れてはいるものの、
微分非直線性（DNL）の点で劣るためである。
では積分型AD変換器より優れてはいるものの、
微分非直線性（DNL）の点で劣るためである。
第１図は逐次比較型AD変換器のDNLパターン
を模式化して表したものであるが、大きな非直線
誤差（図中、斜線部）はビツトパターンが大きく
変化するモードで発生している（例えば01111→
10000のＡ部）。また、この場合、あるコード
（01111）のところで負の非直線誤差を持つと、こ
のコードと隣合うコード（10000）のところでは
ほぼ同量の正の非直線誤差を持つことが多い。
を模式化して表したものであるが、大きな非直線
誤差（図中、斜線部）はビツトパターンが大きく
変化するモードで発生している（例えば01111→
10000のＡ部）。また、この場合、あるコード
（01111）のところで負の非直線誤差を持つと、こ
のコードと隣合うコード（10000）のところでは
ほぼ同量の正の非直線誤差を持つことが多い。
このような非直線誤差は主として変換中に変換
器のアナラグ部に混入した外来ノイズによつて生
ずるが、ICを用いているこの種の変換器ではIC
内部のクロツクノイズによつても発生する。
器のアナラグ部に混入した外来ノイズによつて生
ずるが、ICを用いているこの種の変換器ではIC
内部のクロツクノイズによつても発生する。
而して、処理速度が要求されるときは、積分型
AD変換器に代えて逐次比較型AD変換器が用い
られるが、上述の欠点を除去するため、データの
ビツト数以上のビツト数を有するICを用い、下
位ビツトを必要な精度に合わせて使用しないよう
にするいわゆる下位ビツト落としを行つて精度を
向上させている。
AD変換器に代えて逐次比較型AD変換器が用い
られるが、上述の欠点を除去するため、データの
ビツト数以上のビツト数を有するICを用い、下
位ビツトを必要な精度に合わせて使用しないよう
にするいわゆる下位ビツト落としを行つて精度を
向上させている。
すなわち、この下位ビツト落としとは、DNL
を±１％以下に抑えようとする場合、８ビツトの
データを取るのに14ビツトのICを用い、下位６
ビツトを使用しないと云う方法である。
を±１％以下に抑えようとする場合、８ビツトの
データを取るのに14ビツトのICを用い、下位６
ビツトを使用しないと云う方法である。
第２図はこの方法によるコード対称図を示し、
図示例では下位１ビツトを使用してない。
図示例では下位１ビツトを使用してない。
しかしながら、上述の単なる下位ビツト落とし
は、隣合うコードを順次２つずつまとめてグルー
プ化したことと結果的には同じであるが、このよ
うなグループ化では第１図のＡ部と同様にビツト
パターンが大きく変化する部分（Ｂ部）が依然存
在することとなり、逐次比較型AD変換器のDNL
特性は改善されたとは云えないのである。
は、隣合うコードを順次２つずつまとめてグルー
プ化したことと結果的には同じであるが、このよ
うなグループ化では第１図のＡ部と同様にビツト
パターンが大きく変化する部分（Ｂ部）が依然存
在することとなり、逐次比較型AD変換器のDNL
特性は改善されたとは云えないのである。
本発明は、逐次比較型AD変換器のビツトパタ
ーンが大きく変化するモードにおける相隣合う２
つのコードが、正負の符号が互いに反対でかつほ
ぼ等量の非直線誤差を有するというこの種のAD
変換器独特のDNL特性に着目し、コードのグル
ープ化に際し、ビツトパターンが大きく変化する
組み合わせが対になるようにしてAD変換器の
DNL特性を大幅に改善することを目的とする。
ーンが大きく変化するモードにおける相隣合う２
つのコードが、正負の符号が互いに反対でかつほ
ぼ等量の非直線誤差を有するというこの種のAD
変換器独特のDNL特性に着目し、コードのグル
ープ化に際し、ビツトパターンが大きく変化する
組み合わせが対になるようにしてAD変換器の
DNL特性を大幅に改善することを目的とする。
上述の目的を達成するため、本発明に係る逐次
比較型AD変換器は、AD変換器の出力側にデイ
ジタルメモリを接続し前記AD変換器のビツト数
をデータ出力のビツト数よりも大きく設定すると
ともに、前記デイジタルメモリにおいて、前記
AD変換器からのコード出力を、先ず、2n（但し、
ｎは不使用ビツト数）を除くコード数だけ正の方
向にコードシフトし、次いで、下位ビツトを落と
すことにより、１グループとしてまとめられるコ
ード中に必ずビツトパターンの大きく変化する組
み合わせが対になつて含まれるようにし、前記デ
イジタルメモリから所定ビツト数を有するデータ
出力が出力されるように構成した点に特徴があ
る。
比較型AD変換器は、AD変換器の出力側にデイ
ジタルメモリを接続し前記AD変換器のビツト数
をデータ出力のビツト数よりも大きく設定すると
ともに、前記デイジタルメモリにおいて、前記
AD変換器からのコード出力を、先ず、2n（但し、
ｎは不使用ビツト数）を除くコード数だけ正の方
向にコードシフトし、次いで、下位ビツトを落と
すことにより、１グループとしてまとめられるコ
ード中に必ずビツトパターンの大きく変化する組
み合わせが対になつて含まれるようにし、前記デ
イジタルメモリから所定ビツト数を有するデータ
出力が出力されるように構成した点に特徴があ
る。
以下、本発明の実施例を、図面を参照しながら
説明する。
説明する。
第３図において、１はＭビツトのAD変換器
で、その入力側に加算回路２、出力側にROMな
どのデイジタルメモリ３をそれぞれ接続してい
る。
で、その入力側に加算回路２、出力側にROMな
どのデイジタルメモリ３をそれぞれ接続してい
る。
前記加算回路２はアナログ入力VINと、このア
ナログ入力VINをデイジタル的にシフトしたシフ
ト量に相当するオフセツト電圧とを加算してAD
変換器１に入力している。そして、前記オフセツ
ト電圧は例えば次のように設定される。すなわ
ち、ＭビツトのAD変換器１の出力をｐコードだ
けシフトする場合、アナログ入力VINのフルスケ
ール値をVFSとするときのオフセツト電圧EOSは、
EOS＝ｐ／2M×VFSで表される。
ナログ入力VINをデイジタル的にシフトしたシフ
ト量に相当するオフセツト電圧とを加算してAD
変換器１に入力している。そして、前記オフセツ
ト電圧は例えば次のように設定される。すなわ
ち、ＭビツトのAD変換器１の出力をｐコードだ
けシフトする場合、アナログ入力VINのフルスケ
ール値をVFSとするときのオフセツト電圧EOSは、
EOS＝ｐ／2M×VFSで表される。
前記デイジタルメモリ３は前記AD変換器１の
コード出力ｐを2n（但し、ｎは不使用ビツト数）
を除くコド数だけコードシフトした後、所定ビツ
ト数Ｎのデータとして変換し、これをデータ出力
ｑとして出力するものである（但し、Ｍ＝Ｎ＋ｎ
である）。なお、ここで、コードシフトとは、自
然数が増大する方向、すなわち、正の方向にコー
ドをずらすことを云う。
コード出力ｐを2n（但し、ｎは不使用ビツト数）
を除くコド数だけコードシフトした後、所定ビツ
ト数Ｎのデータとして変換し、これをデータ出力
ｑとして出力するものである（但し、Ｍ＝Ｎ＋ｎ
である）。なお、ここで、コードシフトとは、自
然数が増大する方向、すなわち、正の方向にコー
ドをずらすことを云う。
例えばこのデイジタルメモリ３内に、AD変換
器１のＭビツトのコード出力ｐのうち、下位の数
ビツトを減らし、必要ビツト（例えばＮビツト）
を有するデータ出力ｑとするような変換表を書き
込んだものである。
器１のＭビツトのコード出力ｐのうち、下位の数
ビツトを減らし、必要ビツト（例えばＮビツト）
を有するデータ出力ｑとするような変換表を書き
込んだものである。
第４図は１コードシフトした後、下位１ビツト
を落とすときの変換表を図示したもので、比較の
ために、従来の単なる下位ビツト落としによるコ
ードをも示してある。
を落とすときの変換表を図示したもので、比較の
ために、従来の単なる下位ビツト落としによるコ
ードをも示してある。
すなわち、この図の左端の数字は０から31まで
の10進数で、欄は前記10進数に対応する５ビツ
トの２進数コードである。そして、欄は欄に
おけるコードを１コードずつ正の方向にずらした
ものである。欄は欄のコードをさらに下位１
ビツト落とした後のコードを示す。欄は隣接す
る２つのコードを１グループにまとめた後のコー
ドを示す。つまり、欄のコードを１コードシフ
トした後、下位１ビツトを落とすことにより、
欄に示すようなコードが得られるのである。
の10進数で、欄は前記10進数に対応する５ビツ
トの２進数コードである。そして、欄は欄に
おけるコードを１コードずつ正の方向にずらした
ものである。欄は欄のコードをさらに下位１
ビツト落とした後のコードを示す。欄は隣接す
る２つのコードを１グループにまとめた後のコー
ドを示す。つまり、欄のコードを１コードシフ
トした後、下位１ビツトを落とすことにより、
欄に示すようなコードが得られるのである。
この図から判るように、本発明では１コードず
らしてから使用するビツトを減らし（下位ビツト
を落とし）ているので、１グループとしてまとめ
られるコード中には、必ずビツトパターンが大き
く変化する組み合わせが対になつて入ることにな
る（図中のＣ部分）。従つて、この部分における
非直線誤差は正負互いに相殺され、DNL特性が
大幅に改善されるのである。
らしてから使用するビツトを減らし（下位ビツト
を落とし）ているので、１グループとしてまとめ
られるコード中には、必ずビツトパターンが大き
く変化する組み合わせが対になつて入ることにな
る（図中のＣ部分）。従つて、この部分における
非直線誤差は正負互いに相殺され、DNL特性が
大幅に改善されるのである。
第５図〜第７図はそれぞれデイジタルメモリ３
内に書き込まれる変換表の例を示すもので、第５
図は１コードシフトした後、下位２ビツトを落と
したもの、第６図は２コードシフトした後、下位
２ビツトを落としたもの、第７図は３コードシフ
トした後、下位２ビツトを落としたものをそれぞ
れ示し、その手順は第４図に示すものと同様であ
ることは云うまでもない。
内に書き込まれる変換表の例を示すもので、第５
図は１コードシフトした後、下位２ビツトを落と
したもの、第６図は２コードシフトした後、下位
２ビツトを落としたもの、第７図は３コードシフ
トした後、下位２ビツトを落としたものをそれぞ
れ示し、その手順は第４図に示すものと同様であ
ることは云うまでもない。
また、第８図は４コードシフトした後、下位２
ビツトを落としたものを示すが、これは単に下位
２ビツトを落とした場合と同じことになり、具合
が悪い例である。
ビツトを落としたものを示すが、これは単に下位
２ビツトを落とした場合と同じことになり、具合
が悪い例である。
第９図は10ビツトのAD変換器を用いて測定し
たMCA出力DNL特性図で、同図ａは10ビツトの
AD変換器をそのまま用いた場合、同図ｂは単に
下位２ビツトを落とし、上位８ビツトだけを利用
するようにした場合、同図ｃは本発明による場合
をそれぞれ示している。
たMCA出力DNL特性図で、同図ａは10ビツトの
AD変換器をそのまま用いた場合、同図ｂは単に
下位２ビツトを落とし、上位８ビツトだけを利用
するようにした場合、同図ｃは本発明による場合
をそれぞれ示している。
この図からも明らかなように、本発明に係る逐
次比較型AD変換器は、従来のこの種の装置に比
較してその精度が大幅に改善されている。
次比較型AD変換器は、従来のこの種の装置に比
較してその精度が大幅に改善されている。
第１０図は本発明の他の実施例を示すもので、
この実施例においては、ＭビツトのAD変換器１
１の出力をそのままＭビツトのMCA１２に蓄積
し、蓄積後のデータを演算器１３によつて隣合つ
たチヤンネル（AD変換器１１の隣合つた各コー
ド）ずつを１グループ化して加算するようにして
いる。なお、この図において、１４はＮビツトの
デイジタルメモリ、１５は加算回路、１６はデー
タバス、１７はアドレスバスである。
この実施例においては、ＭビツトのAD変換器１
１の出力をそのままＭビツトのMCA１２に蓄積
し、蓄積後のデータを演算器１３によつて隣合つ
たチヤンネル（AD変換器１１の隣合つた各コー
ド）ずつを１グループ化して加算するようにして
いる。なお、この図において、１４はＮビツトの
デイジタルメモリ、１５は加算回路、１６はデー
タバス、１７はアドレスバスである。
以上説明したように、本発明によれば、AD変
換器のビツト数をデータ出力のビツト数よりも大
きく設定するとともに、AD変換器からのコード
出力を、先ず、2n（但し、ｎは不使用ビツト数）
を除くコード数だけ正の方向にコードシフトし、
次いで、下位ビツトを落とすことにより、１グル
ープとしてまとめられるコード中に必ずビツトパ
ターンの大きく変化する組み合わせが対になつて
含まれるようにしているので、逐次比較型AD変
換器のDNL特性を改善することができ、その精
度を大幅に向上させることができる。従つて、こ
の種のAD変換器の応用分野の拡大が期待できる
ものである。
換器のビツト数をデータ出力のビツト数よりも大
きく設定するとともに、AD変換器からのコード
出力を、先ず、2n（但し、ｎは不使用ビツト数）
を除くコード数だけ正の方向にコードシフトし、
次いで、下位ビツトを落とすことにより、１グル
ープとしてまとめられるコード中に必ずビツトパ
ターンの大きく変化する組み合わせが対になつて
含まれるようにしているので、逐次比較型AD変
換器のDNL特性を改善することができ、その精
度を大幅に向上させることができる。従つて、こ
の種のAD変換器の応用分野の拡大が期待できる
ものである。
第１図は従来の逐次比較型AD変換器のDNLパ
ターンを示す説明図、第２図は単に下位ビツトを
落とした場合のコード対称図である。第３図〜第
９図は本発明の一実施例を示し、第３図は本発明
に係る逐次比較型AD変換器の構成例を示すブロ
ツク図、第４図〜第８図はそれぞれコードシフト
後、下位ビツトを落とした場合の変換を示す説明
図、第９図は逐次比較型AD変換器のMCA出力
DNL特性図である。第１０図は本発明の他の実
施例を示すブロツク図である。 １，１１…AD変換器、３，１４…デイジタル
メモリ、ｐ…コード出力、ｑ…データ出力。
ターンを示す説明図、第２図は単に下位ビツトを
落とした場合のコード対称図である。第３図〜第
９図は本発明の一実施例を示し、第３図は本発明
に係る逐次比較型AD変換器の構成例を示すブロ
ツク図、第４図〜第８図はそれぞれコードシフト
後、下位ビツトを落とした場合の変換を示す説明
図、第９図は逐次比較型AD変換器のMCA出力
DNL特性図である。第１０図は本発明の他の実
施例を示すブロツク図である。 １，１１…AD変換器、３，１４…デイジタル
メモリ、ｐ…コード出力、ｑ…データ出力。
Claims (1)
- １ AD変換器の出力側にデイジタルメモリを接
続し前記AD変換器のビツト数をデータ出力のビ
ツト数よりも大きく設定するとともに、前記デイ
ジタルメモリにおいて、前記AD変換器からのコ
ード出力を、先ず、2n（但し、ｎは不使用ビツト
数）を除くコード数だけ正の方向にコードシフト
し、次いで、下位ビツトを落とすことにより、１
グループとしてまとめられるコード中に必ずビツ
トパターンの大きく変化する組み合わせが対にな
つて含まれるようにし、前記デイジタルメモリか
ら所定ビツト数を有するデータ出力が出力される
ように構成したことを特徴とする逐次比較型AD
変換器。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP16002383A JPS6051332A (ja) | 1983-08-30 | 1983-08-30 | 逐次比較型ａｄ変換器 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP16002383A JPS6051332A (ja) | 1983-08-30 | 1983-08-30 | 逐次比較型ａｄ変換器 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPS6051332A JPS6051332A (ja) | 1985-03-22 |
| JPH0139248B2 true JPH0139248B2 (ja) | 1989-08-18 |
Family
ID=15706295
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP16002383A Granted JPS6051332A (ja) | 1983-08-30 | 1983-08-30 | 逐次比較型ａｄ変換器 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPS6051332A (ja) |
Families Citing this family (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| KR101877672B1 (ko) * | 2017-04-03 | 2018-07-11 | 엘에스산전 주식회사 | Ａｄ컨버터 |
Citations (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS57118432A (en) * | 1981-01-14 | 1982-07-23 | Matsushita Electric Ind Co Ltd | Analog-to-digital converter |
| JPS5810919A (ja) * | 1981-07-13 | 1983-01-21 | Nippon Telegr & Teleph Corp <Ntt> | アナログ・デイジタル変換器 |
-
1983
- 1983-08-30 JP JP16002383A patent/JPS6051332A/ja active Granted
Patent Citations (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS57118432A (en) * | 1981-01-14 | 1982-07-23 | Matsushita Electric Ind Co Ltd | Analog-to-digital converter |
| JPS5810919A (ja) * | 1981-07-13 | 1983-01-21 | Nippon Telegr & Teleph Corp <Ntt> | アナログ・デイジタル変換器 |
Also Published As
| Publication number | Publication date |
|---|---|
| JPS6051332A (ja) | 1985-03-22 |
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