JPH11186517A - 半導体記憶装置 - Google Patents
半導体記憶装置Info
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- JPH11186517A JPH11186517A JP9350309A JP35030997A JPH11186517A JP H11186517 A JPH11186517 A JP H11186517A JP 9350309 A JP9350309 A JP 9350309A JP 35030997 A JP35030997 A JP 35030997A JP H11186517 A JPH11186517 A JP H11186517A
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- line direction
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Abstract
(57)【要約】
【課題】ＣＯＢ型ＤＲＡＭのスタックトキャパシタの面
積利用効率の向上と活性領域パターン形成の容易化を図
る。 【解決手段】キャパシタの蓄積電極１０Ａをビット線８
Ａ方向に長い六角形状にし千鳥状に配置する。キャパシ
タ電極相互間の距離を最小加工寸法ｆにすることができ
る。クランク型の活性領域３１Ａ，３２Ａの折れ曲がり
角度を３０゜程度に小さくできる。
積利用効率の向上と活性領域パターン形成の容易化を図
る。 【解決手段】キャパシタの蓄積電極１０Ａをビット線８
Ａ方向に長い六角形状にし千鳥状に配置する。キャパシ
タ電極相互間の距離を最小加工寸法ｆにすることができ
る。クランク型の活性領域３１Ａ，３２Ａの折れ曲がり
角度を３０゜程度に小さくできる。
Description
【０００１】
【発明の属する技術分野】本発明は半導体記憶装置に関
し、特にスタックトキャパシタ型ＤＲＡＭセルの配置に
関する。
し、特にスタックトキャパシタ型ＤＲＡＭセルの配置に
関する。
【０００２】
【従来の技術】ダイナミックランダムアクセスメモリ
（ＤＲＡＭ）においてはセルの小型化に伴い、必要な蓄
積容量を確保できるようなセル構造が工夫されてきた。
（ＤＲＡＭ）においてはセルの小型化に伴い、必要な蓄
積容量を確保できるようなセル構造が工夫されてきた。
【０００３】図２（ａ）は従来のスタックトキャパシタ
型ＤＲＡＭセルの代表例を示す平面図、図２（ｂ）は図
２（ａ）のＡ−Ａ線断面図である。
型ＤＲＡＭセルの代表例を示す平面図、図２（ｂ）は図
２（ａ）のＡ−Ａ線断面図である。
【０００４】ｐ型のシリコン基板１の表面部に形成され
た素子分離領域２で区画されたクランク状の第１の活性
領域３１と第２の活性領域３２とが規則的に配置され
る。第１の活性領域３１と第２の活性領域３２とは折れ
曲がり方向が互いに逆であり、互いに鏡映対称な形状を
有し、第１の方向（ゲート電極配線５の走行方向）に交
互に配置される。
た素子分離領域２で区画されたクランク状の第１の活性
領域３１と第２の活性領域３２とが規則的に配置され
る。第１の活性領域３１と第２の活性領域３２とは折れ
曲がり方向が互いに逆であり、互いに鏡映対称な形状を
有し、第１の方向（ゲート電極配線５の走行方向）に交
互に配置される。
【０００５】ゲート電極配線５が活性領域の表面をゲー
ト酸化膜４を介して横断して設けられる。ゲート電極配
線５はＭＯＳトランジスタのゲート電極を前述の第１の
方向に連結したもので、ワード線を構成する。複数のゲ
ート電極配線５が互いに平行にピッチｎで配置される。
素子分離領域２及びゲート電極配線５を含むマスクを用
いてヒ素などのＮ型不純物が活性領域に注入される。Ｎ
型拡散層６ｂ，６ｃを形成するためである。
ト酸化膜４を介して横断して設けられる。ゲート電極配
線５はＭＯＳトランジスタのゲート電極を前述の第１の
方向に連結したもので、ワード線を構成する。複数のゲ
ート電極配線５が互いに平行にピッチｎで配置される。
素子分離領域２及びゲート電極配線５を含むマスクを用
いてヒ素などのＮ型不純物が活性領域に注入される。Ｎ
型拡散層６ｂ，６ｃを形成するためである。
【０００６】層間絶縁膜７が堆積され、Ｎ型拡散層６ｂ
に達するビット線コンタクト孔Ｃｂが設けられ、複数の
ビット線８が互いに平行にピッチｍで形成される。層間
絶縁膜９が堆積され、Ｎ型拡散層６ｃに達するキャパシ
タコンタクト孔Ｃｃが形成され、キャパシタ下部電極で
ある蓄積電極１０が形成される。蓄積電極１０のビット
線方向の長さをＬ、ワード線方向の長さをＷとする。蓄
積電極どうしは最小加工寸法ｆの分離間隔で、ワード線
方向にビット線と同じピッチｍ，ビット線方向にワード
線の２倍のピッチ２ｎを有して縦横に並んでいる。ｍは
Ｗ＋ｆに等しく、２ｎはｆ＋Ｌに等しい。キャパシタ絶
縁膜１１とセルプレート電極１２とが順次に形成され
る。層間絶縁膜１３が形成され、アルミニウム合金膜な
どの図示しない電極配線が形成される。このような、キ
ャパシタをビット線の上方に設けるＣＯＢ型ＤＲＡＭ
は、特開平１−１７９４４９号公報などに開示されてい
る。
に達するビット線コンタクト孔Ｃｂが設けられ、複数の
ビット線８が互いに平行にピッチｍで形成される。層間
絶縁膜９が堆積され、Ｎ型拡散層６ｃに達するキャパシ
タコンタクト孔Ｃｃが形成され、キャパシタ下部電極で
ある蓄積電極１０が形成される。蓄積電極１０のビット
線方向の長さをＬ、ワード線方向の長さをＷとする。蓄
積電極どうしは最小加工寸法ｆの分離間隔で、ワード線
方向にビット線と同じピッチｍ，ビット線方向にワード
線の２倍のピッチ２ｎを有して縦横に並んでいる。ｍは
Ｗ＋ｆに等しく、２ｎはｆ＋Ｌに等しい。キャパシタ絶
縁膜１１とセルプレート電極１２とが順次に形成され
る。層間絶縁膜１３が形成され、アルミニウム合金膜な
どの図示しない電極配線が形成される。このような、キ
ャパシタをビット線の上方に設けるＣＯＢ型ＤＲＡＭ
は、特開平１−１７９４４９号公報などに開示されてい
る。
【０００７】
【発明が解決しようとする課題】上述した従来に半導体
記憶装置は、斜め方向に隣接する二つのキャパシタ下部
電極どうしの間隔は最小加工寸法より大きくなるので、
チップ上の面積の利用率が十分とはいえず、改善の余地
がある。特開平３−２３０５６３号公報には、半導体基
板に溝を設け、その溝部にキャパシタを設けたＤＲＡＭ
において、溝の形状を正六角形にして最密充填するもの
が示されている。これによりＤＲＡＭセルの最密充填を
実現している。この考え方をＣＯＢ型ＤＲＡＭにそのま
ま適用するには、キャパシタ下部電極の形状を正六角形
にすることになるであろうが、そうするとビット線のピ
ッチがほぼ２倍の２ｍに大きくなってしまう。ＣＯＢ型
ＤＲＡＭでは、ワード線２本おきにキャパシタコンタク
トを設けるからである。かくては、ＤＲＡＭセルの密度
はかえって１／２に低下してしまう。
記憶装置は、斜め方向に隣接する二つのキャパシタ下部
電極どうしの間隔は最小加工寸法より大きくなるので、
チップ上の面積の利用率が十分とはいえず、改善の余地
がある。特開平３−２３０５６３号公報には、半導体基
板に溝を設け、その溝部にキャパシタを設けたＤＲＡＭ
において、溝の形状を正六角形にして最密充填するもの
が示されている。これによりＤＲＡＭセルの最密充填を
実現している。この考え方をＣＯＢ型ＤＲＡＭにそのま
ま適用するには、キャパシタ下部電極の形状を正六角形
にすることになるであろうが、そうするとビット線のピ
ッチがほぼ２倍の２ｍに大きくなってしまう。ＣＯＢ型
ＤＲＡＭでは、ワード線２本おきにキャパシタコンタク
トを設けるからである。かくては、ＤＲＡＭセルの密度
はかえって１／２に低下してしまう。
【０００８】又、従来のＣＯＢ型ＤＲＡＭでは、活性領
域が約４５度に折れ曲がった形状を有しており、活性領
域のフォトリソグラフィーによるパターン形成が困難で
あり、更に、素子分離領域を選択酸化で形成する場合、
バーズビークにより活性領域が狭くなるという問題があ
る。又、キャパシタコンタクト孔に対応するＮ型拡散層
６ｃと隣接するＮ型拡散層が近いためＮ型拡散層６ｃが
小さくなるという問題もある。
域が約４５度に折れ曲がった形状を有しており、活性領
域のフォトリソグラフィーによるパターン形成が困難で
あり、更に、素子分離領域を選択酸化で形成する場合、
バーズビークにより活性領域が狭くなるという問題があ
る。又、キャパシタコンタクト孔に対応するＮ型拡散層
６ｃと隣接するＮ型拡散層が近いためＮ型拡散層６ｃが
小さくなるという問題もある。
【０００９】本発明の目的は、スタックトキャパシタの
充填化を一層進め高蓄積容量を可能にし、さらにメモリ
セルにおける活性領域の形成を容易にし、高集積化に対
応した半導体記憶装置を提供することにある。
充填化を一層進め高蓄積容量を可能にし、さらにメモリ
セルにおける活性領域の形成を容易にし、高集積化に対
応した半導体記憶装置を提供することにある。
【００１０】
【課題を解決するための手段】本発明の半導体記憶装置
は、ＭＯＳトランジスタとキャパシタを有し、該ＭＯＳ
トランジスタのソース・ドレイン領域のー方がビット線
に他方が前記キャパシタに接続され、前記ビット線の主
要方向と前記ワード線の主要方向は直交するように形成
され、前記キャパシタは前記ビット線より上部に形成さ
れ、前記キャパシタは前記ワード線方向に前記ビット線
のピッチｍと同じピッチｍで配置され、前記キャパシタ
は前記ビット線方向には前記ワード線のピッチｎの２倍
ピッチ２ｎで配置されるスタックトキャパシタ型のＤＲ
ＡＭセルを有し、前記ビット線方向に隣合う前記キャパ
シタどうしは、前記ワード線方向にずれて形成されるこ
とを特徴とする。ここで、キャバシタの平面形状をビッ
ト線方向に長い等角六角形とすることができる。更に、
ビット線方向に隣り合うキャパシタどうしをワード線方
向にｍ／２ずれて配置することができる。又更に、互い
に鏡映対称に設計されたクランク状の第１の活性領域及
び第２の活性領域を、ワード線方向に交互に配置するこ
とができる。
は、ＭＯＳトランジスタとキャパシタを有し、該ＭＯＳ
トランジスタのソース・ドレイン領域のー方がビット線
に他方が前記キャパシタに接続され、前記ビット線の主
要方向と前記ワード線の主要方向は直交するように形成
され、前記キャパシタは前記ビット線より上部に形成さ
れ、前記キャパシタは前記ワード線方向に前記ビット線
のピッチｍと同じピッチｍで配置され、前記キャパシタ
は前記ビット線方向には前記ワード線のピッチｎの２倍
ピッチ２ｎで配置されるスタックトキャパシタ型のＤＲ
ＡＭセルを有し、前記ビット線方向に隣合う前記キャパ
シタどうしは、前記ワード線方向にずれて形成されるこ
とを特徴とする。ここで、キャバシタの平面形状をビッ
ト線方向に長い等角六角形とすることができる。更に、
ビット線方向に隣り合うキャパシタどうしをワード線方
向にｍ／２ずれて配置することができる。又更に、互い
に鏡映対称に設計されたクランク状の第１の活性領域及
び第２の活性領域を、ワード線方向に交互に配置するこ
とができる。
【００１１】ビット線方向に隣合うキャパシタどうし
が、ワード線方向にずれて形成されるので、メモリセル
の占有面積あたりのキャパシタの占有面積を一層向上す
ることができる。又、クランク状の活性領域の折れ曲が
り角を小さくできる。
が、ワード線方向にずれて形成されるので、メモリセル
の占有面積あたりのキャパシタの占有面積を一層向上す
ることができる。又、クランク状の活性領域の折れ曲が
り角を小さくできる。
【００１２】
【発明の実施の形態】以下、図面を参照して本発明の一
実施の形態について説明する。図１（ａ）は一実施の形
態を示す平面図、図１（ｂ）は図１（ａ）のＡ−Ａ線断
面図である。
実施の形態について説明する。図１（ａ）は一実施の形
態を示す平面図、図１（ｂ）は図１（ａ）のＡ−Ａ線断
面図である。
【００１３】ｐ型のシリコン基板１の表面部に形成され
た素子分離領域２Ａで区画されたクランク状の第１の活
性領域３１Ａと第２の活性領域３２Ａとが規則的に配置
される。第１の活性領域３１Ａと第２の活性領域３２Ａ
とは折れ曲がり方向が互いに逆であり、互いに鏡映対称
な形状を有し、第１の方向（ゲート電極配線５の走行方
向）に交互に配置される。第２の方向と直交する第２の
方向（ビット線８Ａの走行方向）には第１の活性領域３
１Ａ又は第２の活性領域３２Ａのいずれか一種類のみが
配置される。
た素子分離領域２Ａで区画されたクランク状の第１の活
性領域３１Ａと第２の活性領域３２Ａとが規則的に配置
される。第１の活性領域３１Ａと第２の活性領域３２Ａ
とは折れ曲がり方向が互いに逆であり、互いに鏡映対称
な形状を有し、第１の方向（ゲート電極配線５の走行方
向）に交互に配置される。第２の方向と直交する第２の
方向（ビット線８Ａの走行方向）には第１の活性領域３
１Ａ又は第２の活性領域３２Ａのいずれか一種類のみが
配置される。
【００１４】ゲート電極配線５が活性領域の表面をゲー
ト酸化膜４を介して横断して設けられる。ゲート電極配
線５はＭＯＳトランジスタのゲート電極を前述の第１の
方向に連結したもので、ワード線を構成する。複数のゲ
ート電極配線５が互いに平行にピッチｎで配置される。
素子分離領域２Ａ及びゲート電極配線５を含むマスクを
用いてヒ素などのＮ型不純物が活性領域に注入される。
Ｎ型拡散層６ｂ，６ｃを形成するためである。
ト酸化膜４を介して横断して設けられる。ゲート電極配
線５はＭＯＳトランジスタのゲート電極を前述の第１の
方向に連結したもので、ワード線を構成する。複数のゲ
ート電極配線５が互いに平行にピッチｎで配置される。
素子分離領域２Ａ及びゲート電極配線５を含むマスクを
用いてヒ素などのＮ型不純物が活性領域に注入される。
Ｎ型拡散層６ｂ，６ｃを形成するためである。
【００１５】層間絶縁膜７が堆積され、Ｎ型拡散層６ｂ
に達するビット線コンタクト孔Ｃｂが設けられ、複数の
ビット線８Ａが互いに平行にピッチｍで形成される。層
間絶縁膜９が堆積され、Ｎ型拡散層６ｃに達するキャパ
シタコンタクト孔Ｃｃが形成され、キャパシタ下部電極
である蓄積電極１０Ａが形成される。蓄積電極１０Ａの
平面形状はビット線８Ａの走行方向に長い等角六角形で
全ての内角は１２０゜に設計される。蓄積電極１０Ａの
ビット線方向に平行な辺（長辺）の長さをＬａ、幅をＷ
とすると、短辺の長さはＷ／（３）1/2 となる。蓄積電
極どうしは最小加工寸法ｆの分離間隔で、ワード線方向
にビット線と同じピッチｍ，ビット線方向にワード線の
２倍のピッチ２ｎを有して縦横に並んでいる。ｍはＷ＋
ｆに等しく、２ｎはｆａ＋Ｌａに等しい。ビット線方向
に隣接する蓄積電極の長辺間の距離（ビット線方向への
投影寸法）ｆａは、２ｆ／（３）1/2 となる。キャパシ
タ絶縁膜１１Ａとセルプレート電極１２Ａとが順次に形
成される。層間絶縁膜１３が形成され、アルミニウム合
金膜などの図示しない電極配線が形成される。
に達するビット線コンタクト孔Ｃｂが設けられ、複数の
ビット線８Ａが互いに平行にピッチｍで形成される。層
間絶縁膜９が堆積され、Ｎ型拡散層６ｃに達するキャパ
シタコンタクト孔Ｃｃが形成され、キャパシタ下部電極
である蓄積電極１０Ａが形成される。蓄積電極１０Ａの
平面形状はビット線８Ａの走行方向に長い等角六角形で
全ての内角は１２０゜に設計される。蓄積電極１０Ａの
ビット線方向に平行な辺（長辺）の長さをＬａ、幅をＷ
とすると、短辺の長さはＷ／（３）1/2 となる。蓄積電
極どうしは最小加工寸法ｆの分離間隔で、ワード線方向
にビット線と同じピッチｍ，ビット線方向にワード線の
２倍のピッチ２ｎを有して縦横に並んでいる。ｍはＷ＋
ｆに等しく、２ｎはｆａ＋Ｌａに等しい。ビット線方向
に隣接する蓄積電極の長辺間の距離（ビット線方向への
投影寸法）ｆａは、２ｆ／（３）1/2 となる。キャパシ
タ絶縁膜１１Ａとセルプレート電極１２Ａとが順次に形
成される。層間絶縁膜１３が形成され、アルミニウム合
金膜などの図示しない電極配線が形成される。
【００１６】ゲート電極配線５の幅、ピッチ、ビット配
線８Ａの幅広部の幅、ピッチで定まるＤＲＡＭセルの占
有面積は従来例と同じとする。蓄積電極の占有面積は、
Ｗ2／［２（３）1/2 ］＋［１−２／（３）1/2 ］ｆＷ
だけ増加する。ｆ＝Ｗ、Ｌ＝３Ｗとすると、５％弱の増
加になる。
線８Ａの幅広部の幅、ピッチで定まるＤＲＡＭセルの占
有面積は従来例と同じとする。蓄積電極の占有面積は、
Ｗ2／［２（３）1/2 ］＋［１−２／（３）1/2 ］ｆＷ
だけ増加する。ｆ＝Ｗ、Ｌ＝３Ｗとすると、５％弱の増
加になる。
【００１７】クランク状の活性領域の折れ曲がり角は約
３０゜であり、フォトリソグラフィー及び選択酸化法に
よる素子分離領域のパターン形成が容易になる。
３０゜であり、フォトリソグラフィー及び選択酸化法に
よる素子分離領域のパターン形成が容易になる。
【００１８】ビット線の形状は、図示のものに限らな
い。例えば、台形波状にジグザグに走行させて、蓄積電
極との重なりを避けることも可能である。
い。例えば、台形波状にジグザグに走行させて、蓄積電
極との重なりを避けることも可能である。
【００１９】また、ワード線方向にｍ／２だけずらした
場合について説明したが、活性領域の折れ曲がり角を更
に小さくして、ずらす寸法をｍ／２より小さくすること
もできる。ｍ／２より小さくなるにつれて蓄積電極の占
有面積の増加は少なくなるが、フォトリソグラフィー及
び素子分離領域のパターン形成はさらに容易になる。
場合について説明したが、活性領域の折れ曲がり角を更
に小さくして、ずらす寸法をｍ／２より小さくすること
もできる。ｍ／２より小さくなるにつれて蓄積電極の占
有面積の増加は少なくなるが、フォトリソグラフィー及
び素子分離領域のパターン形成はさらに容易になる。
【００２０】蓄積電極は六角形が好ましいが、必ずしも
それに限らず、例えば、長方形の短辺を半円弧状に変え
た形状にしてもよい。
それに限らず、例えば、長方形の短辺を半円弧状に変え
た形状にしてもよい。
【００２１】
【発明の効果】以上説明したように、本発明ではキャパ
シタの占有面積を従来例に比べて、増加させることがで
き、更に、クランク状の活性領域の折れ曲がり角を小さ
くでき活性領域パターンの形成を容易にすることができ
る。本発明は、ダイナミックランダムアクセスメモリの
高集積化、電荷保持特性の向上に寄与することが可能と
なる。
シタの占有面積を従来例に比べて、増加させることがで
き、更に、クランク状の活性領域の折れ曲がり角を小さ
くでき活性領域パターンの形成を容易にすることができ
る。本発明は、ダイナミックランダムアクセスメモリの
高集積化、電荷保持特性の向上に寄与することが可能と
なる。
【図１】本発明の第１の実施の形態を示す平面図（図１
（ａ））及び図１（ａ）のＡ−Ａ線断面図（図１
（ｂ））。
（ａ））及び図１（ａ）のＡ−Ａ線断面図（図１
（ｂ））。
【図２】従来例を示す平面図（図２（ａ））及び図２
（ａ）のＡ−Ａ線断面図（図２（ｂ））。
（ａ）のＡ−Ａ線断面図（図２（ｂ））。
１ シリコン基板 ２，２Ａ 素子分離領域 ３１，３１Ａ，３２，３２Ａ 活性領域 ４ ゲート酸化膜 ５ ゲート電極配線 ６ｂ，６ｃ Ｎ型拡散層 ７ 層間絶縁膜 ８，８Ａ ビット線 ９ 層間絶縁膜 １０，１０Ａ 蓄積電極 １１，１１Ａ キャパシタ絶縁膜 １２，１２Ａ セルプレート電極 １３ 層間絶縁膜
Claims (4)
- 【請求項１】 ＭＯＳトランジスタとキャパシタを有
し、該ＭＯＳトランジスタのソース・ドレイン領域のー
方がビット線に他方が前記キャパシタに接続され、前記
ビット線の主要方向と前記ワード線の主要方向は直交す
るように形成され、前記キャパシタは前記ビット線より
上部に形成され、前記キャパシタは前記ワード線方向に
前記ビット線のピッチｍと同じピッチｍで配置され、前
記キャパシタは前記ビット線方向には前記ワード線のピ
ッチｎの２倍ピッチ２ｎで配置されるスタックトキャパ
シタ型のＤＲＡＭセルを有し、前記ビット線方向に隣合
う前記キャパシタどうしは、前記ワード線方向にずれて
形成されることを特徴とする半導体記憶装置。 - 【請求項２】 キャバシタの平面形状がビット線方向に
長い等角六角形である請求項１記載の半導体記憶装置。 - 【請求項３】 ビット線方向に隣り合うキャパシタどう
しがワード線方向にｍ／２ずれている請求項１，又は２
記載の半導体記憶装置。 - 【請求項４】 互いに鏡映対称に設計されたクランク状
の第１の活性領域及び第２の活性領域が、ワード線方向
に交互に配置される請求項１，２又は３記載の半導体記
憶装置。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP09350309A JP3087712B2 (ja) | 1997-12-19 | 1997-12-19 | 半導体記憶装置 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP09350309A JP3087712B2 (ja) | 1997-12-19 | 1997-12-19 | 半導体記憶装置 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPH11186517A true JPH11186517A (ja) | 1999-07-09 |
| JP3087712B2 JP3087712B2 (ja) | 2000-09-11 |
Family
ID=18409622
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP09350309A Expired - Fee Related JP3087712B2 (ja) | 1997-12-19 | 1997-12-19 | 半導体記憶装置 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JP3087712B2 (ja) |
Cited By (5)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| KR100326811B1 (ko) * | 1999-12-31 | 2002-03-04 | 박종섭 | 반도체소자의 비트라인 형성방법 |
| KR100706233B1 (ko) | 2004-10-08 | 2007-04-11 | 삼성전자주식회사 | 반도체 기억 소자 및 그 제조방법 |
| US7547936B2 (en) | 2004-10-08 | 2009-06-16 | Samsung Electronics Co., Ltd. | Semiconductor memory devices including offset active regions |
| US9276003B2 (en) | 2013-03-15 | 2016-03-01 | Samsung Electronics Co., Ltd. | Semiconductor devices and methods of manufacturing the same |
| US9287300B2 (en) | 2014-05-23 | 2016-03-15 | Samsung Electronics Co., Ltd. | Methods for fabricating semiconductor devices |
Families Citing this family (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP4817617B2 (ja) | 2004-06-14 | 2011-11-16 | 株式会社東芝 | 不揮発性半導体記憶装置 |
-
1997
- 1997-12-19 JP JP09350309A patent/JP3087712B2/ja not_active Expired - Fee Related
Cited By (7)
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| KR100326811B1 (ko) * | 1999-12-31 | 2002-03-04 | 박종섭 | 반도체소자의 비트라인 형성방법 |
| KR100706233B1 (ko) | 2004-10-08 | 2007-04-11 | 삼성전자주식회사 | 반도체 기억 소자 및 그 제조방법 |
| US7547936B2 (en) | 2004-10-08 | 2009-06-16 | Samsung Electronics Co., Ltd. | Semiconductor memory devices including offset active regions |
| US8013375B2 (en) | 2004-10-08 | 2011-09-06 | Samsung Electronics Co., Ltd. | Semiconductor memory devices including diagonal bit lines |
| US8013374B2 (en) | 2004-10-08 | 2011-09-06 | Samsung Electronics Co., Ltd. | Semiconductor memory devices including offset bit lines |
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