KR100332012B1 - 반도체 메모리 장치 - Google Patents
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Abstract
폴디드(folded) 비트선 방식을 이용하는 반도체 메모리 장치에 있어서, 복수의 비트선들이 평행한 방향으로 배치되고 복수의 워드선들이 수직 방향으로 배치된다. 복수의 소자 영역 패턴들은 비트선들 및 워드선들을 교차하도록 배열된다. 인접 소자 영역 패턴들 간의 분리 간격이 제 1 간격이고, 인접 소자 영역 패턴들의 최근접부들 간의 분리 간격이 제 2 간격이다. 각각의 소자 영역 패턴들은 제 1 간격이 제 2 간격을 초과하도록 미리 결정된 각도로 비트선에 대해 경사진다.
Description
본 발명은 주로 고집적화 및 대용량화에 적합한 DRAM(dynamic random access memory) 등의 반도체 메모리 장치에 관한 것으로서, 보다 구체적으로는, 하나의 트랜지스터/하나의 캐패시터 구조의 폴디드(folded) 비트선 방식의 셀 배열 패턴으로 셀들이 배열되는 메모리 구조를 갖는 반도체 메모리 장치에 관한 것이다.
근래에, 반도체 제조 분야에서 미세화의 진보에 따라 반도체 메모리 장치의 고집적화 및 대용량화가 급속히 진전되어 왔다.
반도체 메모리 장치의 집적 회로에 관련한 이러한 집적화에 있어서, 하나의 트랜지스터/하나의 캐패시터 구조를 갖는 메모리 셀 어레이의 셀 레이아웃이 미세화에 적합하다.
또한, 폴디드 비트선 방식의 셀 배열 패턴은 일반적으로 대면적화 및 고속화를 달성하기 위한 셀 레이아웃에 적용되어 왔었다.
대안적으로는, 전술한 셀 레이아웃 이외에도 다양한 셀 레이아웃들이 제안되었었다.
도 1에 도시된 종래의 메모리 셀 구조에 있어서는, 셀들이 하나의 트랜지스터/하나의 캐패시터 구조의 공지된 1/2 피치형 폴디드 비트선 방식의 셀 배열 패턴으로 배열되어 있다.
이러한 메모리 구조에서는, 복수의 비트선(102a)들이 평행한 방향으로 배치되고 복수의 워드선(101a)들이 수직 방향으로 배치된다. 따라서, 비트선(102a)들 및 워드선(101a)들은 서로 교차된다.
이 구조에 있어서, 복수의 소자 영역 패턴(100a)들이 비트선에 평행한 방향으로 배열된다. 이 경우에는, 각각의 소자 영역 패턴(100a)들이 직사각형 형상으로 형성된다.
또한, 각각의 소자 영역 패턴(100a)들은 양 단부에서 배선 패턴(104a)들을 갖고 중앙부에서는 배선 패턴(103a)을 갖는다. 이 상태에서, 캐패시터 콘택트(106a)가 소자 영역 패턴(100a)내의 각각의 배선 패턴(104a)들 내에 배열되고, 비트 콘택트(105a)가 비트선(102a)상의 배선 패턴(103a)내에 배열된다.
이 경우에, 배선 패턴(103a)은 비트 콘택트(105a)를 확산층과 접속시키도록 패턴화되어 배열된다. 또한, 배선 패턴(104a)은 캐패시터 콘택트(106a)를 확산층과 접속시키도록 패턴화되어 배열된다.
이런 상태하에서, 소자 영역 패턴(100a)들은 비트선(102a)과 평행한 방향으로 1/2 피치마다 교호적으로 배열된다. 이를테면, 폭 w1을 각각 갖는 소자 영역 패턴(110, 111, 112)들이 도 1에 도시된 바와 같이 형성된다.
도 1에 도시된 셀 레이아웃에 있어서는, 소자 영역 패턴(110)에 주목하여, 인접 소자 영역 패턴(111, 112)들 및 상기 소자 영역 패턴(110) 간의 간격을 고려하는 경우, 소자 영역 패턴(111)은 소자 영역 패턴(110)에 가장 근접해 있는 반면, 소자 영역 패턴(112)은 소자 영역 패턴(111)과 비교하여 소자 영역 패턴(110)에서 한층 더 멀리 떨어져 있다.
이 경우에, 소자 영역 패턴(110 및 111)들 간의 간격이 간격 d가 되고, 소자 영역 패턴(110 및 112)들 간의 간격은 간격 s가 된다.
상기 간격 s는 간격 d와 비교할 때 상당히 크다. 간격 d 및 간격 s를 서로 비교하는 경우, 간격 d는 형성되어 가공되는 최소 간격이 된다.
이와는 대조적으로, 간격 s는 간격 d보다 훨씬 더 크고 최소 간격과 비교하여 마진(margin)을 갖는다. 따라서, 셀 레이아웃에 있어서 허비 면적이 생기는 것을 방지하지 못한다.
상술한 문제점을 해결하기 위한 또다른 셀 레이아웃이 일본국 공개특허공보 평7-120714호에 제안되어 있다.
이 셀 레이아웃에 있어서, 소자 영역 패턴들의 고밀도화는 소자 영역 패턴들의 패턴 밀도를 한층 더 향상시키기 위하여 메모리 셀 구조내에 허비성 면적을 감소시킴으로써 달성될 수 있다.
도 2에 도시된 또다른 종래의 메모리 셀 구조에서, 셀들은 소자 영역 패턴들의 고밀도화를 달성하기 위해 공지된 1/4 피치형 폴디드 비트선 방식의 셀 배열 패턴에 따라 배열되어 있다.
그러한 메모리 구조에 있어서는, 도 1에 도시된 구조와 같은 방식으로 복수의 비트선(102b)들이 평행한 방향으로 배치되고 복수의 워드선(101b)들이 수직 방향으로 배치된다. 따라서, 비트선(102b)들 및 워드선(101b)들은 서로 교차된다.
이 구조의 경우에 있어서, 복수의 소자 영역 패턴(100b)은 비트선(102b)들에 대해 기울어져 있다. 이 경우에, 각각의 소자 영역 패턴(100b)들은 직사각형 모양으로 형성된다. 여기서, 소자 영역 패턴(100b)의 양 단부들은 도 2에 도시된 바와 같이 직각 모양으로 된다.
또한, 각각의 소자 영역 패턴(100b)들은 양 단부 내에 배선 패턴(104a)을 갖고 중앙부 내에는 배선 패턴(103a)을 갖는다. 이 상태에서는, 캐패시터 콘택트(106b)가 소자 영역 패턴(100b)내의 각각의 배선 패턴(104b)내에 배열되고 비트 콘택트(105b)는 소자 영역 패턴(100b)내의 비트선(102b)상의 배선 패턴(103a)내에 배열된다.
이 경우에는, 배선 패턴(103b)은 비트 콘택트(105b)를 확산층과 접속시키도록 패턴화되어 배열된다. 또한, 배선 패턴(104b)은 캐패시터 콘택트(106b)를 확산층과 접속시키도록 패턴화되어 배열된다.
이런 상태하에서, 소자 영역 패턴(100b)들은 비트선(102a)들에 기초하여 1/4 피치마다 교호적으로 배열된다. 이를테면, 폭 w2를 각각 갖는 소자 영역 패턴(113, 114, 115)들이 도 2에 된 바와 같이 형성된다.
도 2에 도시된 셀 레이아웃에 있어서는, 소자 영역 패턴(113)에 대해 주목하여, 인접 소자 영역 패턴(114 및 115)들 및 소자 영역 패턴(113) 간의 간격을 고려하면, 소자 영역 패턴(114)이 소자 영역 패턴(113)에 가장 근접해 있다.
이 경우에, 소자 영역 패턴(113 및 114) 간의 간격은 간격 d인 반면에, 소자 영역 패턴(113 및 115)들 간의 간격은 간격 d'이다. 이 간격 d'는 도 1에 도시된 간격 s와 비교하여 상당히 작다. 따라서, 도 2에 도시되어 있는 셀 레이아웃에서는 필드 집적도가 증가된다.
이 경우에, 도 1 및 도 2에 도시된 메모리 셀 구조들의 셀 레이아웃을 서로 비교하는 경우에는, 셀 크기들이 서로 동일하다고 가정한다.
이런 환경하에서, 1/4 피치형의 간격 d' 가 1/2 피치형의 간격 d 와 같은 경우(즉, d=d'), 1/4 피치형의 각각의 소자 영역 패턴(113, 114, 115)의 폭 w2 는 1/2 피치형의 각각의 소자 영역 패턴(110, 111, 112)의 폭 w1 을 초과한다(즉, w1<w2).
다른 한편, 각각의 소자 영역 패턴들의 폭들이 서로 동일한 경우(w1=w2), 1/4 피치형의 간격 d'는 1/2 피치형의 간격 d를 초과한다(즉, d'>d).
대안적으로는, 각각의 소자 영역 패턴들의 간격 및 폭이 서로 동일한 경우, 셀 크기는 1/4 피치의 셀 레이아웃에서는 감소될 수 있다.
한편, 반도체 메모리 장치에 관한 다른 종래 기술들로서 일본 미심사 공개특허공보 평2-226763호 및 평4-65872호가 있다.
1/4 피치형의 셀 레이아웃으로 인한 메모리 구조를 갖는 반도체 메모리 장치의 경우에, 확산층과 접속하는 캐패시터 콘택트의 배선 패턴에 주목하면, 확산층은 1/2 피치형의 셀 구조로 인한 메모리 셀 구조와 동일하게 최소 간격으로 배열된다.
그러나, 이러한 구조에서의 패턴의 형성 동안에 수축 및 편차가 발생하는 경우에, 캐패시터 콘택트의 확산층은 충분하게 형성되지 않는다.
따라서, 캐패시터 콘택트의 배선 패턴 및 확산층의 접촉 면적의 증가는 피할 수 없게 된다. 따라서, 콘택트 저항 역시 증가하게 된다.유럽 공개특허공보 EP-0428247 호에는, 워드선들 및 비트선들의 교점에 위치하는 복수의 메모리 셀들로서, 메모리 셀들 각각은 저장 캐패시터, 및 워드선에 접속된 게이트와, 비트선 접촉 영역을 통해 비트선에 접속된 소스와, 저장 캐패시터 콘택트를 통해 저장 캐패시터의 저장 전극에 접속되는 드레인을 갖는 전송 트랜지스터를 갖는, 상기 복수의 메모리셀들을 포하하는 메모리 장치를 위한 대안적인 콘택트 레이아웃이 개시되어 있다. 메모리 셀은 공통 비트 접촉선 영역을 갖는 2개의 인접 메모리 셀들에 의해 형성되고, 소위 유니트 영역이 'i' 및 'i+1'로 나타내어진 워드선들과, 비트선들 'j' 및 'j+4'에 의해 규정된다. 비트선 접촉 영역들 및 저장 캐패시터 접촉 영역들은 1 : 2 의 비로 형성된다.또한, 메모리 셀 쌍들의 비트선 접촉 영역들은 워드선의 대향 측들에 위치한 인접 비트선들에 접속되고, 메모리 셀 쌍들은 각종 구성들로 배열되는데, 예를 들면, 비트선과 동일하거나 비스듬하거나 평향한 방향으로 또는 비트선의 양 측상에 배열되거나, 인터리브되게 배열되거나, 평행사변형 모양으로 배열되거나, 직선으로 분할되어 반전에 의한 미러 이미지 대칭으로 배열되거나, 비트선에 접속된 메모리 셀 쌍의 분포 방향이 비트선의 한 측부에 인접한 비트선에 접속된 메모리 셀 쌍의 분포 방향과 교차하고, 상기 비트선의 다른 측에 인접한 비트선에 접속된 메모리 셀 쌍의 분포 방향과는 평행하게 배열되어, 집적도를 증대시킨다.
그러므로, 본 발명의 목적은 캐패시터 콘택트들간의 분리 간격이나 공간을 넓힘으로써 콘택트 저항을 감소시킬 수 있는 셀 레이아웃에 기인하는 메모리 구조를 가진 반도체 메모리 장치를 제공하는데 있다.
본 발명에 따르는, 반도체 메모리 장치는 공지된 폴디드 비트선 방식을 사용한다.
이 구조에 있어서, 복수의 비트선들은 평행한 방향으로 배치되며 복수의 워드선들은 수직 방향으로 배치된다. 이 경우에, 비트선들 및 워드선들이 서로 직각으로 교차된다.
또한, 복수의 소자 영역 패턴들은 비트선들 및 워드선들을 교차시키도록 배열된다.
이 경우에, 인접 소자 영역 패턴들간의 분리 간격(d1)은 인접 소자 영역 패턴들의 최소 길이(F)를 초과한다.
이 상태에서, 각각의 소자 영역 패턴들은 약 13도를 초과하지 않는 각도로 비트선에 대해 경사진다.
또한, 소자 영역 패턴은 양 단부들에서 제 1 배선 패턴들을 갖고 중앙부에서 제 2 배선 패턴을 갖는다. 이 경우에, 캐패시터 콘택트가 각각의 제 1 배선 패턴들 내에 배열되고, 비트 콘택트가 제 2 배선 패턴내에 배열된다. 여기서, 분리 간격은 캐패시터 콘택트들 간의 수직 간격에 대응한다.
상기 제 1 배선 패턴은 캐패시터 콘택트를 제 1 확산층과 접속시키도록 패턴화되어 배열되고, 상기 제 2 배선 패턴은 비트 콘택트를 제 2 확산층과 접속시키도록 패턴화되어 배열된다.
이 환경하에서, 소자 영역 패턴들은 비트선에 기초하여 1/4 피치마다 교호적으로 배열된다.
따라서, 소자 영역 패턴의 고밀도화가 가능해진다.
또한, 메모리 셀 어레이의 면적이 같은 경우, 소자 영역 패턴의 분리 간격은 넓어질 수 있다. 특히, 캐패시터 콘택트들 간의 간격이 넓어질 수 있다. 따라서, 콘택트 저항의 증가가 억제될 수 있고, 전기적 특성이 향상된다.
즉, 캐패시터 콘택트들 간의 간격은 종래의 1/4 피치형의 셀 레이아웃과 비교할 때 경사각을 조절함으로써 넓어질 수 있다.
따라서, 전기적 특성이 향상되고, 더 나아가서는 마스크 레이아웃에 대한 자유도가 증가될 수 있다.
도 1은 1/2 피치형 폴디드(folded) 비트 방식의 셀 배선 패턴으로 셀 패턴들을 배열하는 종래의 메모리 셀 구조를 도시하는 평면도.
도 2는 1/4 피치형 폴디드 비트 방식의 셀 배선 패턴으로 셀 패턴들을 배열하는 종래의 메모리 셀 구조를 도시하는 평면도.
도 3은 본 발명의 제 1 실시예에 따르는 폴디드 비트 방식의 셀 배선 패턴으로 셀 패턴들을 배열하는 메모리 셀 구조를 도시하는 평면도.
도 4는 도 3에 도시된 메모리 셀 구조에서 소자 영역 패턴들 간의 간격 및 경사각 간의 관계를 도시하는 도면.
도 5는 도 3에 도시된 메모리 셀 레이아웃에서의 X-X 라인을 따라 절취한 횡단면도.
도 6은 본 발명의 제 2 실시예에 따르는 폴디드 비트 방식의 셀 배선 패턴으로 셀 패턴들을 배열하는 메모리 셀 구조를 도시하는 평면도.
도 7은 본 발명의 제 3 실시예에 따르는 폴디드 비트 방식의 셀 배선 패턴으로 셀 패턴들을 배열하는 메모리 셀 구조를 도시하는 평면도.
* 도면의 주요 부분에 대한 부호의 설명 *
1, 100a, 100b, 110, 111, 112, 113, 114, 115 : 소자 영역 패턴
2, 101a, 101b : 워드선 3, 102a, 102b : 비트선
4, 5, 103a, 104a, 104b : 배선 패턴 6, 105a, 105b : 비트 콘택트
7, 106a, 106b : 캐패시터 콘택트 11 : 게이트 산화막
12 : 소자 분리 산화막 13 : 게이트 하부 전극
14 : 게이트 상부 전극 15 : 게이트 절연막
16 : 게이트 측벽 절연막 17 : 제 1 층간 절연막
18 : 제 2 층간 절연막 19 : 캐패시터 하부 전극
20 : 캐패시터 절연막 21 : 캐패시터 상부 전극
32, 33 : 확산층
<제 1 실시예>
도 3을 참조하여, 본 발명의 제 1 실시예에 따른 반도체 메모리 장치에 대해 기술하기로 한다. 제 1 실시예에 따르는 반도체 메모리 장치는 폴디드 비트선 방식의 셀 배열 패턴을 갖는다.
이러한 메모리 구조에 있어서, 도 2에 도시된 구조에서와 같은 방식으로 복수의 비트선(3)들은 평행한 방향으로 배치되고, 복수의 워드선(2)들은 수직 방향으로 배치된다. 따라서, 비트선(3)들 및 워드선(2)들은 서로 교차된다.
이 구조의 경우, 복수의 소자 영역 패턴(1)들이 비트선(3)들에 대해 경사져 있다. 이 경우에, 각각의 소자 영역 패턴(1)들이 끝이 가늘어지는 직사각형띠 형상으로 형성된다. 여기서, 소자 영역 패턴(1)들의 양 단부들은 직각 모양으로 된다.
여기서, 상기 소자 영역 패턴(1)은 인접 소자 영역 패턴들 간의 분리 간격 d1 및 d2가 최근접부의 분리 간격 d3을 초과하는 각도로 경사져 있음을 유의한다.
또한, 각각의 소자 영역 패턴(1)들은 양 단부들에서 배선 패턴(5)들을 갖고 중앙부에서는 배선 패턴(4)을 갖는다. 이 상태에서, 캐패시터 콘택트(7)는 소자 영역 패턴(1)내의 각각의 배선 패턴(5)들 내에 배열되고 비트 콘택트(6)는 소자 영역 패턴(1)내의 배선 패턴(4)내에 배열된다.
이 경우에 있어서, 배선 패턴(4)은 비트 콘택트(6)를 확산층과 접속시키도록 패턴화되어 배열된다. 또한, 배선 패턴(5)은 캐패시터 콘택트(7)를 확산층과 접속시키도록 패턴화되어 배열된다.
이런 상태하에서, 소자 영역 패턴(1)들은 비트선(3)들에 기초하여 1/4 피치마다 교호적으로 배열된다.
즉, 이러한 메모리 셀 구조에서는 워드선(2)들 및 비트선(3)들의 각각의 반복되는 피치는 2F와 같다고 가정한다. 이 경우에, 8F2의 면적을 갖는 셀이 폴디드 비트선 방식으로 실현될 수 있다.
이 경우에, 형성 가능한 최소 셀의 레이아웃은 값 F를 최소 간격으로 설정함으로써 얻어질 수 있다.
도 3에 도시된 메모리 셀 구조의 경우에 있어서, 소자 영역 패턴(1)은 비트선(3)에 대해 경사진다. 이것에 의해, 인접 소자 영역 패턴(1)들 간의 분리 간격 d1은 간격 F를 초과한다.
또한, 배선 패턴(5)은 소자 영역 패턴(1)에서 도 3에 도시된 부분 A 및 B에서 확산층과 접촉한다. 그러므로, 부분 A 및 B는 소자 영역 패턴(1)을 전기적으로 분리시키는 가장 엄밀한 영역들이다.
여기서, 부분 A 및 B 간의 분리 간격 d3은 통상의 1/4 피치형 셀 레이아웃에서의 최소 분리 간격 F로 설정되는 것에 유의한다.
1/4 피치형 셀 레이아웃에서 확산층의 폭이 F로 설정되고 소자 영역 패턴(1)이 비트선(3)에 대해 경사지게 되는 경우, 소자 영역 패턴(1)들 간의 간격 F 및 경사각 간의 관계는 도 4에 도시되어 있다.
인접 소자 영역 패턴(1)들 간의 간격 F는 실선으로 도시하고 있다. 또한, 캐패시터 콘택트(7)들이 형성되는 확산층들 간의 간격(F)은 파선으로 도시되어 있다.
실선으로 도시되어 있는 바와 같이, 경사각이 보다 커지게 되면, 간격 F 또한 더 커진다. 한편, 파선으로 도시된 바와 같이 경사각이 더 커지면, 간격 F는 더 작아진다.
이 경우에, 경사각이 약 13도를 초과하는 경우에, 간격은 최소 분리 간격 F가 된다.
소자 영역 패턴(1)이 종래의(통상적인) 1/4 피치형 셀 레이아웃에서 약 26도로 경사져 있음에도 불구하고, 소자 영역 패턴(1)은 본 발명에 따른 셀 레이아웃에서는 비트선(3)에 대해 13도 이하로 경사진다. 이 경우에, 도 3에 도시된 부분 A 및 B 간의 분리 간격 d3은 최소 분리 간격 F를 초과한다.
이 경우에, 부분 A 및 C 간의 분리 간격은 종래의(통상적인) 1/4 피치형 셀레이아웃에서의 최소 간격이 된다.
그러나, 부분 A 및 C 간의 분리 간격 d2는 도 3에 도시된 바와 같이 본 발명에 따르는 셀 레이아웃에서의 최소 분리 간격 F보다 상당히 더 크게 된다.
한편, 소자 영역 패턴(1)이 폴디드 비트선 방식의 메모리 셀 구조에서 비트선(3)에 대해 약 5도 경사져 있는 경우에, 분리 간격 d1, d2, d3은 도 3에 도시된 셀 레이아웃에서 서로 거의 동일하게 된다.
이러한 셀 레이아웃에서는, 셀 크기가 서로 동일한 경우, 소자 영역 패턴(1)들의 분리 간격 d1, d2, d3은 넓어질 수 있다. 따라서, 콘택트 저항의 증가가 억제될 수 있고 전기적 특성은 증대된다.
또한, 소자 영역 패턴(1)들의 분리 간격 d1, d2, d3가 서로 동일한 경우, 셀 크기는 작아질 수 있다. 따라서, 집적도는 한층 더 고밀도화될 수 있다.
도 5에 도시된 DRAM에서, 게이트 산화막(11) 및 소자 분리 산화막(12)이 실리콘 기판(10)의 표면 상에 형성된다. 또한, 게이트 하부 전극(13)이 게이트 산화막(11) 상에 형성된다. 여기서, 게이트 하부 전극(13)은 폴리실리콘에 의해 형성되며 100nm의 두께를 갖는다.
또한, 게이트 상부 전극(14)이 게이트 하부 전극(13) 상에 형성된다. 여기서, 게이트 상부 전극(14)은 WSi로 형성되며 100nm의 두께를 가진다. 이 경우에, 도 3에 도시된 워드선(2)은 상기 두 전극(13, 14)들에 의해 형성된다.
약 80nm의 두께를 갖는 게이트 절연막(15)이 게이트 상부 전극(14)상에 형성된다. 또한, 약 50nm의 두께를 갖는 게이트 측벽 절연막(16)이 게이트 하부 전극(13), 게이트 상부 전극(14), 게이트 절연막(15)의 측면상에 형성된다.
비트 콘택트(6)에 대한 배선 패턴(4) 및 캐패시터 콘택트(7)에 대한 배선 패턴(5)은 게이트 측벽 절연막(16)에 의해 전기적으로 절연된다. 비트 콘택트(6)는 제 1 층간 절연막(17)에 의해 절연되도록 배선 패턴(4)상에 배치된다.
또한, 캐패시터 콘택트(7)는 배선 패턴(5)상에 배치되어, 캐패시터 콘택트(7)는 비트선(3) 아래의 제 1 층간 절연막(17)에 의해서 절연되고 비트선(3) 위의 제 2 층간 절연막(18)에 의해 절연된다.
최상부에서, 캐패시터 하부 전극(19)의 표면이 캐패시터 절연막(20)에 의해 피복되고, 캐패시터 상부 전극(21)이 그 위에 배치된다.
<제 2 실시예>
도 6을 참조하여, 본 발명의 제 2 실시예에 따르는 반도체 메모리 장치에 대해 기술하기로 한다.
이 메모리 구조에 있어서, 비트 콘택트(6)에 대한 배선 패턴(4) 및 캐패시터 콘택트(7)에 대한 배선 패턴(5)은 도 3에 도시된 제 1 실시예와 다르게 배열되어 있지 않다.
이 메모리 셀 레이아웃에서는, 캐패시터 콘택트(7) 및 소자 영역 패턴(1) 간의 전기 접속은 직접 이루어지지는 않는다.
소자 영역 패턴(1)은 메모리 셀 구조에 있어서 양 단부들에서 캐패시터 콘택트(7)를 갖고 중앙부에서 비트 콘택트(6)를 갖는다. 소자 영역 패턴(1)은 비트선(3)에 대해 도 3의 제 1 실시예에서와 동일한 각으로 경사진다.
그러나, 캐패시터 콘택트(7)와 접촉하는 확산층(32)은 제 1 실시예와는 상이하게 워드선(2)에 대해 평행한 방향으로 굽어져 확장된다.
이러한 메모리 셀 구조의 경우에, 캐패시터 콘택트(7)를 형성하기 위한 확산층(32)은 종래의 1/4 피치형 셀 레이아웃과 비교할 때 확장될 수 있다. 따라서, 캐패시터 콘택트(7) 및 소자 영역 패턴(1)의 정합 마진(alignment margin)은 커지게 된다.
또한, 비트 콘택트(6')로부터 인접 소자 영역 패턴(1)까지의 분리 간격 d는 최소 분리 간격 F를 초과한다.
캐패시터 콘택트(7)에 대한 배선 패턴(5)이 제 1 실시예와 같이 형성될지라도, 확산층(32)과 전기적으로 접촉하는 접촉 면적은 커지게 된다. 따라서, 접촉 저항은 크게 감소될 수 있다.
따라서, 제 2 실시예의 셀 레이아웃이 사용되는 경우, 캐패시터 콘택트(7)를 형성하기 위한 소자 영역(즉, 확산층(32))은 커지게 된다. 따라서, 접촉 저항은 전술한 바와 같이 감소될 수 있다.
한편, 상술한 메모리 셀 구조에서 한층 더 미세화가 진전되는 경우에, 공지된 포토리소그래피 공정에서 마스크 및 레지스트 패턴 간의 차는 형태에 있어 커지게 된다.
특히, 길이측 방향에서의 수축은 소자 영역 패턴(1)과 같이 좁고 긴 패턴에 대해 현저하게 된다.
이를테면, 도 2에서 도시된 종래의 1/4 피치형 셀 레이아웃에서 각각의 소자 영역 패턴(113, 114, 115)의 길이측 방향은 수축된다.
따라서, 확산층은 워드선(101b)과 평행한 방향으로 충분하게 연장되지 못하며, 또한 정합 편차 또한 발생한다. 따라서, 캐패시터 콘택트(106b)에 대한 확산층은 최악의 경우 형성되지 않을 수도 있다.
그러므로, 소자 영역 패턴(100b)이 상방향으로 연장되는 경우, 인접 캐패시터 콘택트(106b)들 간의 간격은 너무 가깝게 된다. 따라서, 캐패시터 콘택트(106b)들이 서로 접촉할 수 있다. 따라서, 소자 영역 패턴(113, 114, 115)들을 형성하는 것이 곤란하다. 그러므로, 이런 문제점을 해소하기 위한 방법이 필요하게 된다. 제 2 실시예에 따르면, 이런 문제점은 도 4에 도시된 셀 레이아웃을 채용함으로써 해소될 수 있다.
<제 3 실시예>
도 7을 참조하여 본 발명의 제 3 실시예에 따르는 반도체 메모리 장치에 대해 기술하기로 한다.
제 3 실시예에 의한 메모리 구조에 있어서, 비트 콘택트(6)에 대한 배선 패턴(4) 및 캐패시터 콘택트(7)에 대한 배선 패턴(5)은 제 1 실시예에서와 같이 배열된다.
메모리 셀 구조에서 소자 영역 패턴(1)은 양 단부들에서 캐패시터 콘택트(7)들을 갖고 중앙부에서 비트 콘택트(6)를 갖는다. 소자 영역 패턴(1)은 비트선(3)에 대해 도 2에 도시된 제 1 실시예와 같은 각으로 경사진다.
그러나, 인접 캐패시터 콘택트(7)들 간의 간격은 제 1 실시예와는 달리 제 3 실시예에서는 더 넓어진다. 즉, 도 7에 도시된 바와 같이 확산층(33)이 미리 결정된 방향으로 굽어져 확장된다. 따라서, 소자 영역 패턴(1)이 길이측 방향으로 확장되는 경우에도, 소자 영역 패턴(1)은 다른 소자 영역 패턴(1)과 거의 접촉하지 않는다.
따라서, 확산층(33)은 제 3 실시예에서는 굽어져 확장된다. 이에 의해, 레지스트 패턴의 수축 및 정합 편차가 발생하더라도, 캐패시터 콘택트(7)를 형성하기 위한 확산층(33)은 충분히 형성될 수 있다.
따라서, 확산층(33) 및 캐패시터 콘택트(7)를 위한 배선 패턴(5) 간의 접촉 면적은 크게 증가된다. 따라서, 콘택트 저항의 증가가 효과적으로 방지될 수 잇다.
제 3 실시예의 셀 레이아웃에 있어서, 작은 패턴의 수축이 포토리소그래피 공정에서 발생하는 경우에도, 거의 문제를 야기하지는 못한다.
따라서, 캐패시터 콘택트들 간의 분리 간격을 넓힘으로써 콘택트 저항을 감소시킬 수 있는 셀 레이아웃에 기인하는 메모리 구조를 가진 반도체 메모리 장치가 제공된다.
또한, 소자 영역 패턴의 고밀도화가 가능해지며, 콘택트 저항의 증가가 억제될 수 있고, 전기적 특성이 증대되고, 더 나아가서는 마스크 레이아웃에 관한 자유도가 증가될 수 있다.
Claims (12)
- 제 1 방향으로 연장되는 복수의 비트선들과,상기 제 1 방향에 직각인 제 2 방향으로 연장되는 복수의 워드선들로서, 상기 비트선들 및 상기 워드선들은 서로 직교하게 되는, 상기 복수의 워드선들과,상기 비트선들 및 상기 워드선들을 교차하도록 상기 비트선들에 대해 미리 결정된 각도로 배열된 길이 방향 축을 각기 갖는 복수의 소자 활성 영역 패턴들을 포함하는, 폴디드(folded) 비트선 방식을 이용하는 반도체 메모리 장치에 있어서,인접 소자 활성 영역 패턴들 간의 분리 간격(d1)은 상기 소자 활성 영역 패턴들의 최소 길이(minimum dimension)(F)를 초과하고,상기 소자 활성 영역 패턴들 각각은 약 13도를 초과하지 않는 각도로 경사지는 것을 특징으로 하는, 폴디드 비트선 방식을 이용하는 반도체 메모리 장치.
- 제 1 항에 있어서,상기 소자 영역 패턴은 양 단부들에서 제 1 배선 패턴들을 갖고 중앙부에서 제 2 배선 패턴을 가지며,캐패시터 콘택트가 각각의 상기 제 1 배선 패턴들 내에 배열되고,비트 콘택트가 상기 제 2 배선 패턴내에 배열되고,상기 분리 간격은 상기 캐패시터 콘택트들 간의 수직 간격에 대응되는 것을 특징으로 하는, 폴디드 비트선 방식을 이용하는 반도체 메모리 장치.
- 제 2 항에 있어서,상기 제 1 배선 패턴은 상기 캐패시터 콘택트를 제 1 확산층과 접속시키도록 패턴화되어 배열되는 것을 특징으로 하는, 폴디드 비트선 방식을 이용하는 반도체 메모리 장치.
- 제 2 항에 있어서,상기 제 2 배선 패턴은 상기 비트 콘택트를 제 2 확산층과 접속시키도록 패턴화되어 배열되는 것을 특징으로 하는, 폴디드 비트선 방식을 이용하는 반도체 메모리 장치.
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- 제 1 항에 있어서,상기 소자 영역 패턴들 각각은 끝이 가늘어지는 직사각형띠 형상으로 형성되는 것을 특징으로 하는, 폴디드 비트선 방식을 이용하는 반도체 메모리 장치.
- 제 8 항에 있어서,상기 소자 영역 패턴의 양 단부들 각각은 직각 모양으로 되는 것을 특징으로 하는, 폴디드 비트선 방식을 이용하는 반도체 메모리 장치.
- 제 1 항에 있어서,상기 소자 영역 패턴들은 상기 비트선에 기초하여 1/4 피치마다 교호적으로 배열되는 것을 특징으로 하는, 폴디드 비트선 방식을 이용하는 반도체 메모리 장치.
- 제 3 항에 있어서,상기 제 1 확산층은 상기 워드선에 평행한 방향으로 굽어져 확장되는 것을 특징으로 하는, 폴디드 비트선 방식을 이용하는 반도체 메모리 장치.
- 제 3 항에 있어서,상기 제 1 확산층은 상기 비트선에 대해 미리 결정된 방향으로 굽어져 확장되는 것을 특징으로 하는, 폴디드 비트선 방식을 이용하는 반도체 메모리 장치.
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