CN117939886A - 半导体结构及其制作方法 - Google Patents

Abstract

本发明公开了半导体结构及其制作方法，包括焊盘阵列。焊盘阵列包括多个第一焊盘、第一焊盘边界、第二焊盘边界、第二焊盘及第三焊盘。第一焊盘相互隔离分开设置。第一焊盘边界设置在焊盘阵列的一侧，包括多个第一分支焊盘。第二焊盘边界设置在与第一焊盘边界相对的焊盘阵列的另一侧，包括多个第二分支焊盘。第二焊盘相互分离地设置在第一分支焊盘之间。第三焊盘相互分离地设置在第二分支焊盘之间。其中，第二焊盘的长度小第三焊盘的长度。藉此，使得焊盘阵列整体呈现左右不对称的布局排列，改善半导体结构可能衍生的结构缺陷。

Description

半导体结构及其制作方法

技术领域

本发明涉及一种半导体结构及其制作方法，尤其是涉及一种包括焊盘的半导体结构及其制作方法。

背景技术

随着各种电子产品朝小型化发展的趋势，动态随机存储器(dynamic randomaccess memory,DRAM)单元的设计也必须符合高集成度及高密度的要求。对于一具备凹入式闸极结构的DRAM单元而言，由于其可以在相同的半导体衬底内获得更长的载流子通道长度，以减少电容结构的漏电情形产生，因此在目前主流发展趋势下，其已逐渐取代仅具备平面闸极结构的DRAM单元。一般来说，具备凹入式闸极结构的DRAM单元会包括一晶体管组件与一电荷存储器件，以接收来自位线及字线的电压信号。然而，受限于工艺技术的缘故，现有具备凹入式闸极结构的DRAM单元仍存在有许多缺陷，还待进一步改良并有效提升相关存储器器件的效能及可靠度。

发明内容

本发明之一目的在于提供一种半导体结构及其制作方法，通过在焊盘阵列的两相对侧设置长度不同的周围焊盘，改善所述半导体结构因存储单元密度持续提升而可能衍生的结构缺陷。

为了实现上述目的，本发明的一个实施例提供了一种半导体结构，包括焊盘阵列。所述焊盘阵列包括多个第一焊盘、第一焊盘边界、第二焊盘边界、第二焊盘及第三焊盘。多个第一焊盘沿着第一方向与第二方向相互隔离分开设置。第一焊盘边界设置在所述焊盘阵列的一侧，所述第一焊盘边界包括在第三方向延伸的多个第一分支焊盘。第二焊盘边界设置在与所述第一焊盘边界相对的所述焊盘阵列的另一侧，所述第二焊盘边界包括在所述第三方向延伸的多个第二分支焊盘。第二焊盘在所述第二方向上相互分离地设置在所述第一分支焊盘之间。第三焊盘在所述第二方向上相互分离地设置在所述第二分支焊盘之间。其中所述第二焊盘在所述第三方向的长度小于所述第三焊盘在所述第三方向的长度。

为了实现上述目的，本发明的另一个实施例提供了另一种半导体结构，包括焊盘阵列，所述焊盘阵列包括多个第一焊盘，所述第一焊盘被布置成在第一方向上延伸的多个行，被布置成在第二方向上延伸的多个列。第一焊盘边界，设置在所述焊盘阵列的一侧，所述第一焊盘边界包括多个第一分支焊盘。第二焊盘边界，设置在与所述第一焊盘边界相对的所述焊盘阵列的另一侧，所述第二焊盘边界包括多个第二分支焊盘。其中，各所述行中最靠近所述第一焊盘边界的所述第一焊盘具有第一锯齿轮廓，各所述行中最靠近所述第二焊盘边界的所述第一焊盘具有不同于所述第一锯齿轮廓的第二锯齿轮廓。

为了实现上述目的，本发明的一个实施例提供了另一种半导体结构的制作方法，包括以下步骤：在芯片上形成插塞阵列，包括多个插塞，定义出各所述插塞的插塞中心。在所述芯片上定义一预设存储焊盘阵列，所述预设存储焊盘阵列包括多个预设存储焊盘图案。在所述预设存储焊盘阵列上定义出各所述预设存储焊盘图案的预设焊盘中心。通过所述预设存储焊盘阵列，在所述插塞上形成多个焊盘，各所述焊盘分别重合下方的各所述插塞，各所述焊盘分别具有一焊盘中心。通过比较所述插塞中心、所述预设焊盘中心和所述焊盘中心的位置关系处理所述焊盘。

整体来说，半导体结构及其制作方法借助在焊盘阵列的两相对侧分别设置长度不同的周围焊盘，使得焊盘阵列整体呈现不对称的布局，以维持存储区域内的焊盘与其对应插塞之间的接触范围，由此，使得半导体结构得以具备优化的结构与效能。

附图说明

所附图示提供对于此实施例更深入的了解，并纳入此说明书成为其中一部分。这些图示与描述，用来说明一些实施例的原理。须注意的是所有图示均为示意图，以说明和制图方便为目的，相对尺寸及比例都经过调整。相同的符号在不同的实施例中代表相对应或类似的特征。

图1至图4至所绘示为根据本发明优选实施例中半导体结构的示意图，其中：

图1为半导体结构的俯视示意图；

图2为图1沿着切线A-A’以及切线B-B’的剖面示意图；

图3为半导体结构的另一俯视示意图；以及

图4为图3中部份放大的示意图；

图5至图9所绘示为根据本发明优选实施例中半导体结构的制作方法的示意图，其中：

图5为半导体结构的制作方法的步骤流程示意图；以及

图6为形成插塞阵列、预设存储焊盘阵列及焊盘阵列后的俯视示意图；

图7为形成插塞阵列、预设存储焊盘阵列及焊盘阵列后的剖面示意图；

图8为修正焊盘阵列后的俯视示意图；以及

图9为修正焊盘阵列后的剖面示意图；

图10为根据本发明另一实施例中修正焊盘阵列后的俯视示意图。

其中，附图标记说明如下：

10 半导体结构

100A 存储区域

100B 周边区域

102 绝缘层

104 隔离结构

110 插塞阵列

111、111b、111c 插塞

120 字线

122 电介质层

124 闸极电介质层

126 闸极

128 盖层

130 焊盘阵列

130a 行

130b 列

131 第一焊盘

133 第一焊盘边界

135 第一分支焊盘

137 第二焊盘边界

139 第二分支焊盘

141 第二焊盘

143 第三焊盘

145 第三焊盘边界

200 芯片

210 预设存储焊盘阵列

211 预设存储焊盘图案

211a 预设焊盘中心

231、231b、231c 焊盘

230、330、430 焊盘阵列

A、B 切线

C1、C2、C3、C4、C5、C6 重心

D1 第一方向

D2 第二方向

D3 第三方向

D4 第四方向

g1、g2、g3 距离

H1、H2 锯齿高度

O1、O2 开口

S1 第一长度

S2 第二长度

S3 第三长度

S4 第四长度

S5 第五长度

θ1、θ2 夹角

Z1 第一锯齿轮廓

Z2 第二锯齿轮廓

具体实施方式

为使熟习本发明所属技术领域之一般技艺者能更进一步了解本发明，下文特列举本发明之较佳实施例，并配合所附图示，详细说明本发明的构成内容及所欲达成之功效。须知悉的是，以下所举实施例可以在不脱离本发明的精神下，将数个不同实施例中的特征进行替换、重组、混合以完成其他实施例。

请先参照图1至图4，所绘示者为本发明优选实施例中半导体结构10的示意图。首先，如图1所示，半导体结构10包括焊盘(storage node pad，SN pad)阵列130，其例如包括铝(aluminum，Al)、钛(titanium，Ti)、铜(copper，Cu)或钨(tungsten，W)等低阻值的金属材料，优选包括钨，但不以此为限。焊盘阵列130细部包括多个第一焊盘131、第一焊盘边界133、第二焊盘边界137、多个第二焊盘141及多个第三焊盘143。第一焊盘131沿着彼此交错且不垂直的第一方向D1与第二方向D2相互隔离、分开设置。第一焊盘边界133及第二焊盘边界137分别在第三方向D3上延伸，并位在焊盘阵列130的两相对侧，其中，位在焊盘阵列130一侧的第一焊盘边界133进一步包括在第一方向D1上延伸的多个第一分支焊盘135，而设置在另一侧的第二焊盘边界137则进一步包括在第一方向D1上延伸的多个第二分支焊盘139。并且，第二焊盘141在第三方向D3上相互分离地设置在第一分支焊盘135之间，而第三焊盘143则在第三方向D3上相互分离地设置在第二分支焊盘139之间。

需特别说明的是，各个第一焊盘131在第一方向D1上具有相同的第一长度S1，而各个第二焊盘141及第三焊盘143在第一方向D1上则分别具有不同于第一长度S1的第二长度S2及第三长度S3，且第二焊盘141的第二长度S2小于第三焊盘143的第三长度S3。如此，通过在焊盘阵列130的两相对侧设置长度不同(分别为第二长度S2及第三长度S3)的第二焊盘141及第三焊盘143，使得焊盘阵列130在如图1所示的俯视图上整体呈现左右不对称的布局排列，由此改善半导体结构10因存储单元密度持续提升而可能衍生的结构缺陷。此外，在一实施例中，设置在焊盘阵列130的两相对侧的各个第一分支焊盘135及各个第二分支焊盘139在第一方向D1上也分别具有不同于第一长度S1的第四长度S4及第五长度S5，且第一分支焊盘135的第四长度S4小于第二分支焊盘139的第五长度S5，而同样呈现左右不对称的布局排列。

再如图1所示，位在焊盘阵列130一侧的第一分支焊盘135或第二焊盘141之间，在第三方向D3上未夹设任何的第一焊盘131，而位在焊盘阵列130另一侧的第三焊盘143之间则夹设一个第一焊盘131。并且，位在焊盘阵列130一侧的各个第一分支焊盘135及各个第二焊盘141的端部在第三方向D3上彼此对齐排列，也就是说，第一分支焊盘135及第二焊盘141的所述端部皆可落在同一条切线A上，如图1所示。另一方面，位在焊盘阵列130的另一侧的各个第二分支焊盘139及各个第三焊盘143的端部在第三方向D3上部分错位排列，使得第二分支焊盘139的所述端部彼此对齐、且落在同一条切线B上，但并不对齐第三焊盘143的所述端部。在本实施例中，第一焊盘边界133、第二焊盘边界137分别设置在所有的第一焊盘131、所有的第二焊盘141及所有的第三焊盘143的外侧，以达到保护第一焊盘131的整体布局排列的效果。本领域者应可轻易理解，在另一实施例中，半导体结构10还可进一步包括在第四方向D4上延伸的至少一第三焊盘边界145，并且第三焊盘边界145的两端可分别连接第一焊盘边界133及第二焊盘边界137，使得第一焊盘边界133、第二焊盘边界137及第三焊盘边界145围绕地设置在所有的第一焊盘131、所有的第二焊盘141及所有的第三焊盘143的外侧，例如整体呈现矩框状或其他合适形状，进而达到更为优化的保护效果。

如图1及图2所示，半导体结构10还包括衬底100及设置在衬底100内的多条字线120。前述的焊盘阵列130例如设置在衬底100上，衬底100例如包括硅衬底、含硅衬底(如SiC、SiGe)或绝缘体上硅衬底(silicon-on-insulator substrate)或其他合适的材料所构成的衬底等，但不以此为限。并且，焊盘阵列130的第一焊盘131原则上设置在衬底100内组件集成度相对较高的存储区域(cell region)100A内，而位在焊盘阵列130的两相对侧的第二焊盘141、第一分支焊盘135、第三焊盘143及第二分支焊盘139则原则上位在衬底100内组件集成度相对较低的周边区域(periphery region)100B。在一实施例中，周边区域100B例如是设置在存储区域100A的至少一侧，优选地，自图1或图3所示的俯视图来看，周边区域100B例如是环绕设置在存储区域100A的外侧，但不以此为限。各字线120相互分隔地设置在衬底100内，细部包括依序堆叠的电介质层122、闸极电介质层124及闸极126、以及覆盖在闸极126上方的盖层128，如图2所示。其中，盖层128的表面可切齐衬底100的顶面，使得各条字线120作为半导体器件10的埋藏字线(buried word line,BWL)，并借助设置在衬底100上的绝缘层102而与设置在衬底100上的组件相互隔绝。在一实施例中，绝缘层102优选地具有一复合层结构，例如是包括氧化物-氮化物-氧化物(oxide-nitride-oxide,ONO)结构，但不以此为限。

再如图1及图2所示，半导体结构10还包括同样设置在衬底100上的插塞阵列110，相互分隔地沿着彼此垂直的第三方向D3及第四方向D4设置、而呈现一矩阵布局排列(arrayarrangement)，如图1所示。插塞阵列110细部包括多个插塞111、113，分别设置在存储区域100A与周边区域100B内。其中，各个插塞111、113在第四方向D4上与多个隔离结构104交替设置，以借助隔离结构104电性隔绝邻近的插塞111、113。在一实施例中，插塞111例如包括硅(Si)、硅磷(SiP)、硅锗(SiGe)或锗(Ge)等外延材料、或是铝、钛、铜或钨等低阻值的金属材料，但不以此为限。需注意的是，虽然插塞阵列110的排列方式不同于焊盘阵列130的排列方式，在垂直衬底100的方向上，各个插塞111分别设置在各个第一焊盘131的下方，并物理性接触上方相应的第一焊盘131，而各个插塞113则设置在各个第二分支焊盘139或各个第三焊盘143的下方，并物理性接触上方相应的第二分支焊盘139或第三焊盘143。其中，设置在存储区域100A内的插塞111的底部部分伸入衬底100内而电性连接至设置在衬底100内的晶体管组件(未绘示)，而插塞111的顶部则电性连接第一焊盘131，以作为半导体器件10的存储节点插塞(storage node contact,SNC)，得以进一步电性连接后续设置的存储节点(storage node,SN)。设置在周边区域100B的各个插塞113的底部则位在绝缘层102上，不接触衬底100而作为虚设插塞。需说明的是，在第一方向D1上最靠近第二焊盘141或第一分支焊盘135的第一焊盘131与其对应接触的插塞111分别具有重心C1、C2，而两重心C1、C2之间的最小距离g1大于其余的第一焊盘131的重心C3到与其对应接触的插塞111的重心C4之间的最小距离g2。同时，在第一方向D1上最靠近第二分支焊盘139及第三焊盘143的第一焊盘131的重心C5到与其对应接触的插塞111的重心C6之间的最小距离g3同样大于最小距离g2，且优选地小于最小距离g1，但不以此为限。

另一方面，如图3及图4所示，第一焊盘131排列成在第一方向D1上延伸的多个行130a，以及在第二方向D2上延伸的多个列130b，而整体呈现另一矩阵布局排列。其中，各行130a中最靠近第二焊盘边界137的一个第一焊盘131在第三方向D3排列出第一锯齿轮廓Z1，各列130b中最靠近第一焊盘边界133的一个第一焊盘131在第三方向D3排列出不同于第一锯齿轮廓Z1的第二锯齿轮廓Z2。其中，第一锯齿轮廓Z1在第三方向D3上的开口O2大于第二锯齿状轮廓Z2在第三方向D3上的开口O1，并且，第一锯齿轮廓Z1在垂直第三方向D3的第四方向D4上的锯齿高度H2(即第一锯齿轮廓Z1的最高点到最低点之间的高度差)也大于第二锯齿轮廓Z2在第四方向D4上的锯齿高度H2。

在此设置下，本发明优选实施例的半导体结构10可借助在焊盘阵列130的两相对侧分别设置整体布局不对称的周围焊盘(例如包括第二焊盘141、第一分支焊盘135、第三焊盘143及第二分支焊盘139)，将存储区域100A内的各个第一焊盘131的重心C1、C3、C5分别到相应插塞111的重心C2、C4、C6之间的最小距离g1、g2、g3维持在一定范围，特别是邻近周围焊盘(例如包括第二焊盘141、第三焊盘143及第二分支焊盘139)的第一焊盘131的重心C1、C5到其对应插塞111的重心C2、C6之间的最小距离g1、g3，避免因邻近周围的第一焊盘131的重心C1、C5过度偏移插塞111的重心C2、C6，而导致其间距离过大而严重影响第一焊盘131与其对应插塞111之间的接触范围。如此，本实施例的半导体结构10得以具备优化的结构与效能。本发明所属技术领域的一般技术者应可轻易了解，本实施例的半导体结构10，还可在存储区域100A内依照实际器件需求设置各种组件，如晶体管组件、字线组件及/或位线组件等。并且，焊盘阵列130的上方还可进一步设置分别电性连接至第一焊盘131的多个电容(未绘示)，以组成一动态随机存取存储器(dynamic random access memory，DRAM)器件，并达到良好的器件效能，但不以此为限。

为能使本发明所属技术领域的一般技术者轻易了解本发明的半导体结构10，下文将进一步针对本发明的半导体结构10的制作方法进行说明。

请参照图5至图9，所绘示者为本发明优选实施例中半导体结构10的制作方法的示意图，其中，图5为半导体结构的制作方法的步骤流程示意图，图6至图9为半导体结构的制作过程的示意图。首先，请参照图5及图6所示，提供芯片200，并且，在芯片200上形成插塞阵列110(步骤S1)。插塞阵列110包括多个插塞111，并且，在各个插塞111上定义出插塞中心111a。

接着，在芯片200上形成掩模层(未绘示)，覆盖在插塞阵列110上，并且，在所述掩模层上定义出预设存储焊盘阵列210，包括多个预设存储焊盘图案211(步骤S2)。其中，各个预设存储焊盘图案211分别重叠下方设置的各个插塞111。本领域者应可轻易理解，为了能清楚呈现插塞111与预设存储焊盘图案211之间的相对关系，图6仅绘出部分的插塞111与部分的预设存储焊盘图案211，插塞111的具体排列例如是如图1所示，相互分隔地沿着相互垂直的第三方向D3及第四方向D4设置并呈现一矩阵布局排列，而预设存储焊盘图案211的具体排列则同样如图1所示，相互分隔地沿着相互交错布垂直的第一方向D1及第二方向D2设置并呈现另一矩阵布局排列，但不以此为限。并且，在各个预设存储焊盘图案211上定义出预设焊盘中心211a。

再如图5至图7所示，通过预设存储焊盘阵列210，在芯片200上进行光刻工艺，形成包括多个焊盘231的焊盘阵列230(步骤S3)，以分别重合下方的各插塞111。需说明的是，焊盘231的制作例如是通过施行两次自对准反向图案化(self-aligned reversepatterning,SARP)工艺，而在焊盘231的焊盘阵列230的周围形成焊盘边界233、237、自焊盘边界233、237分别往第一方向D1上延伸的多个分支焊盘235、239，及在第三方向D3上分别與分支焊盘235、239交替排列的周围焊盘241、243，如图6所示，但不以此为限。由于蚀刻的负载效应，至少部分的焊盘231的形成后尺寸减小、或者位置偏离预设存储焊盘图案211的位置，而影响到各焊盘231与对应插塞111之间的重合率。举例来说，邻近分支焊盘235或周围焊盘241的焊盘231b例如是在第一方向D1或第二方向D2上往对应插塞111a的重心111b略为偏移，而邻近分支焊盘239或周围焊盘243的焊盘231c则例如是在第一方向D1或第二方向D2上远离插塞111c的重心111b，使得焊盘231b、231c与对应插塞111a、111c之间的重合关系受到影响，但不以此为限。其中，焊盘231b、231c的形成位置虽然皆明显偏移预设存储焊盘图案211的位置，但焊盘231b与其对应插塞111b之间仍维持一定程度的重合关系，而焊盘231c与其对应插塞111c之间则无法维持一定程度的重合关系，如图6及图7所示。

然后，通过比较插塞中心111a、预设焊盘中心211a和焊盘中心231a的位置关系处理焊盘230(步骤S4)。细部来说，由于邻近分支焊盘235、239或周围焊盘241、243的焊盘231b、231c易发生位置偏移或尺寸偏差，可通过评估焊盘231b、231c的焊盘中心231a、相应的插塞111b、111c的插塞中心111a与预设存储焊盘图案211的预设焊盘中心211a之间可共同夹设出一夹角θ1、θ2，如图6所示。其中，位在一侧的焊盘231c的焊盘中心231a、插塞111c的插塞中心111a、与预设存储焊盘图案211的预设焊盘中心211a之间的夹角θ2大于位在另一侧的焊盘231b的焊盘中心231a、插塞111b的插塞中心111a、与预设存储焊盘图案211的预设焊盘中心211a之间的夹角θ1。由此，本发明的制作方法得以通过判断焊盘231的焊盘中心231a、插塞111的插塞中心111a、与预设存储焊盘图案211的预设焊盘中心211a之间的夹角的角度，而推得焊盘231的偏离程度(步骤S41)。举例来说，当焊盘231的焊盘中心231a、插塞111的插塞中心111a、与预设存储焊盘图案211的预设焊盘中心211a之间的夹角(例如是图6所示的夹角θ1)小于90度(为锐角)时，即表示焊盘231仍与其相应的插塞111高度重合，其偏离程度相对轻微，如图6及图7所示的焊盘231b。另一方面，当焊盘231的焊盘中心231a、插塞111的插塞中心111a、与预设存储焊盘图案211的预设焊盘中心211a之间的夹角(例如是图6所示的夹角θ2)大于90度(为钝角)时，即表示焊盘231与其相应的插塞111不重合或仅小范围重合，其偏离程度相对严重。在此操作下，可依据焊盘231的焊盘中心231a、插塞111的插塞中心111a、与预设存储焊盘图案211的预设焊盘中心211a之间的夹角的角度检视各个焊盘231与其相应的插塞111的重合程度，并进一步判断应保留焊盘231或修正焊盘231。也就是说，当焊盘231的焊盘中心231a、插塞111的插塞中心111a、与预设存储焊盘图案211的预设焊盘中心211a之间的夹角的角度小于90度时，判断应保留焊盘231，而当焊盘231的焊盘中心231a、插塞111的插塞中心111a、与预设存储焊盘图案211的预设焊盘中心211a之间的夹角的角度大于90度时，则判断应修正焊盘231。

在一实施例中，修正焊盘231例如包括移除所有焊盘231，并重新形成新的焊盘阵列330。细部来说，如图8所示，焊盘阵列330除了如图6所示的焊盘231外，还在先前出现夹角θ2大于90度的焊盘231c的一侧额外形成的多个焊盘331，其中，焊盘331在第三方向D3上彼此对齐排列，并在第三方向D3上对齐如图6所示的焊盘231c，如图8所示。藉此，通过额外形成的焊盘331校正因蚀刻缺陷而衍生的负载效应，修正邻近焊盘边界237的焊盘331的形成位置，使得所有焊盘231、331皆可与下方设置的相应插塞111维持一定程度的重合关系，如图9所示。在此操作下，所形成的半导体结构即可具有较为优化的结构，进而提升其结构可靠性。此外，在另一实施例中，修正焊盘231例如包括当一焊盘231的焊盘中心231a、插塞111的插塞中心111a、与预设存储焊盘图案211的预设焊盘中心211a之间的夹角大于90度时，移除前述的焊盘231，例如是如图6所示的焊盘231c，及其在第三方向D3对齐排列的其他焊盘231。本领域者应可轻易理解，由于预设存储焊盘图案211的具体排列呈现沿着第一方向D1及第二方向D2设置的所述矩阵布局排列，本实施例的焊盘231也相应地呈现类似的矩阵布局排列。因此，在修正焊盘231时，优选地一并移除同样位在焊盘231呈现的所述矩阵布局排列一侧的整排焊盘231，也就是移除邻近分支焊盘239或周围焊盘243的所有焊盘231c，以形成新的焊盘阵列430。如图10所示。如此，剩余的焊盘231皆可与下方设置的相应插塞111维持一定程度的重合关系，使得所形成的半导体结构得以具有更为优化的结构可靠性。

在此操作下，通过判断形成在两相对侧的焊盘231b、231c的焊盘中心231a与其相互对应的插塞111b、111c的插塞中心111a与预设存储焊盘图案211的预设焊盘中心211a之间的夹角的角度，可推得焊盘231的偏离程度，并选择保留焊盘231或修正焊盘231。此外，由于在形成焊盘231时，蚀刻的负载效应使得一侧的焊盘231c的焊盘中心231a远离插塞111c的重心111b偏移，而对焊盘231c与插塞111c之间的重合率影响较大。如此，仅有前述一侧的焊盘231c需进行修正，因而形成整体布局不对称的焊盘阵列，例如是如图1所示的焊盘阵列130。在此操作下，依照本实施例的制作方法形成的半导体结构10得以具备优化的结构与效能，并且还能进一步形成一动态随机存取存储器器件，并达到良好的器件效能。

以上所述仅为本发明的优选实施例而已，并不用于限制本发明，对于本领域的技术人员来说，本发明可以有各种更改和变化。凡在本发明的精神和原则之内，所作的任何修改、等同替换、改进等，均应包含在本发明的保护范围之内。

Claims (20)

1.一种半导体结构，其特征在于，包括：

焊盘阵列，所述焊盘阵列包括：

多个第一焊盘，沿着第一方向与第二方向相互隔离分开设置；

第一焊盘边界，设置在所述焊盘阵列的一侧，所述第一焊盘边界包括在所述第一方向延伸的多个第一分支焊盘；

第二焊盘边界，设置在与所述第一焊盘边界相对的所述焊盘阵列的另一侧，所述第二焊盘边界包括在所述第一方向延伸的多个第二分支焊盘；

多个第二焊盘，在第三方向上相互分离地设置在所述第一分支焊盘之间；

多个第三焊盘，在所述第三方向上相互分离地设置在所述第二分支焊盘之间；

其中所述第二焊盘在所述第一方向的长度小于所述第三焊盘在所述第一方向的长度。

2.根据权利要求1所述的半导体结构，其特征在于，在所述第三方向上，所述第一分支焊盘之间或所述第二焊盘之间未夹设所述第一焊盘，所述第二分支焊盘或所述第三焊盘之间夹设所述第一焊盘。

3.根据权利要求1所述的半导体结构，其特征在于，所述第一焊盘在所述第一方向上具有第一长度，所述第二焊盘在所述第一方向上具有第二长度，所述第三焊盘在所述第一方向上具有第三长度，其中，所述第一长度、所述第二长度和所述第三长度均不相同。

4.根据权利要求1所述的半导体结构，其特征在于，各所述第二焊盘和各所述第一分支焊盘(的端部在所述第三方向上彼此对齐排列，各所述第三焊盘和所述第二分支焊盘的端部在所述第三方向上部分错位排列。

5.根据权利要求1所述的半导体结构，其特征在于，还包括：

插塞阵列，设置在所述焊盘阵列下方，所述插塞阵列包括：

多个插塞，设置在所述第一焊盘、所述第二焊盘及所述第三焊盘的下方，各所述第一焊盘、各所述第二焊盘及各所述第三焊盘分别至少部分重叠下方的各所述插塞。

6.根据权利要求5所述的半导体结构，其特征在于，在所述第一方向上最靠近所述第二焊盘、所述第一分支焊盘、所述第三焊盘或所述第二分支焊盘的所述第一焊盘的重心到与其对应的所述插塞的重心之间的距离大于其余所述第一焊盘的重心到对应的所述插塞的重心之间的距离。

7.一种半导体结构，其特征在于，包括：

焊盘阵列，所述焊盘阵列包括：

多个第一焊盘，所述第一焊盘被布置成在第一方向上延伸的多个行，被布置成在第二方向上延伸的多个列；

第一焊盘边界，设置在所述焊盘阵列的一侧，所述第一焊盘边界包括多个第一分支焊盘；

第二焊盘边界，设置在与所述第一焊盘边界相对的所述焊盘阵列的另一侧，所述第二焊盘边界包括多个第二分支焊盘；

其中，各所述行中最靠近所述第一焊盘边界的所述第一焊盘具有第一锯齿轮廓，各所述行中最靠近所述第二焊盘边界的所述第一焊盘具有不同于所述第一锯齿轮廓的第二锯齿轮廓。

8.根据权利要求7所述的半导体结构，其特征在于，所述第一锯齿轮廓的开口大于所述第二锯齿状轮廓的开口。

9.根据权利要求7所述的半导体结构，其特征在于，所述第一锯齿轮廓的锯齿高度大于所述第二锯齿轮廓的锯齿高度。

10.根据权利要求7所述的半导体结构，其特征在于，所述焊盘阵列还包括：

第二焊盘，在所述第三方向上相互分离地设置在所述第一分支焊盘之间；以及

第三焊盘，在所述第三方向上相互分离地设置在所述第二分支焊盘之间，

其中，所述第一焊盘在所述第一方向上具有第一长度，所述第二焊盘在所述第一方向上具有第二长度，所述第三焊盘在所述第一方向上具有第三长度，所述第一长度、所述第二长度和所述第三长度均不相同。

11.根据权利要求10所述的半导体结构，其特征在于，在所述第三方向上，所述第一分支焊盘之间或所述第二焊盘之间未夹设所述第一焊盘，所述第二分支焊盘或所述第三焊盘之间夹设所述第一焊盘。

12.根据权利要求10所述的半导体结构，其特征在于，还包括：

插塞阵列，所述插塞阵列包括：

多个插塞，设置在所述第一焊盘、所述第二焊盘及所述第三焊盘的下方，各所述第一焊盘、各所述第二焊盘及各所述第三焊盘分别至少部分重叠下方的各所述插塞。

13.根据权利要求12所述的半导体结构，其特征在于，在所述第一方向上最靠近所述第二焊盘、所述第一分支焊盘、所述第三焊盘或所述第二分支焊盘的所述第一焊盘的重心到与其对应的所述插塞的重心之间的距离小于其余所述第一焊盘的重心到对应的所述插塞的重心之间的距离。

14.一种半导体结构的制作方法，其特征在于，包括：

在芯片上形成插塞阵列，包括多个插塞，并定义出各所述插塞的插塞中心；在所述芯片上定义一预设存储焊盘阵列，所述预设存储焊盘阵列包括多个预设存储焊盘图案，并在所述预设存储焊盘阵列上定义出各所述预设存储焊盘图案的预设焊盘中心；

通过所述预设存储焊盘阵列，在所述插塞上形成多个焊盘，各所述焊盘分别重合下方的各所述插塞，各所述焊盘分别具有一焊盘中心；以及，通过比较所述插塞中心、所述预设焊盘中心和所述焊盘中心的位置关系处理所述焊盘。

15.根据权利要求14所述的半导体结构的制作方法，其特征在于，所述通过比较所述插塞中心、所述预设焊盘中心和所述焊盘中心的位置关系处理所述焊盘还包括：

通过相互对应的所述插塞中心、所述预设焊盘中心及所述焊盘中心判断夹角；以及

依据所述夹角保留所述焊盘或修正所述焊盘。

16.根据权利要求15所述的半导体结构的制作方法，其特征在于，还包括：

形成焊盘阵列，所述焊盘阵列包括：

多个第一焊盘，被布置成在第一方向上延伸的多个行，被布置成在垂直于所述第二方向上的多个列；

多个第二焊盘，被布置成位在所述第一焊盘的第一侧；以及

多个第三焊盘，被布置成位在所述第一焊盘的第二侧，其中，各所述第一焊盘在所述第一方向上具有第一长度，各所述第二焊盘在所述第一方向上具有第二长度，各所述第三焊盘在所述第一方向上具有第三长度，各所述第一长度、各所述第二长度和各所述第三长度均不相同。

17.根据权利要求16所述的半导体结构的制作方法，其特征在于，还包括：

当各所述夹角小于90度时，保留所述焊盘。

18.根据权利要求16所述的半导体结构的制作方法，其特征在于，还包括：

当各所述夹角大于90度时，修正所述焊盘。

19.根据权利要求18所述的半导体结构的制作方法，其特征在于，修正所述焊盘还包括：

在所述插塞上额外形成多个所述第一焊盘，在所述第三方向上彼此对齐排列。

20.根据权利要求18所述的半导体结构的制作方法，其特征在于，修正所述焊盘还包括：

移除在所述第一方向上最靠近所述第二焊盘、所述第一分支焊盘、所述第三焊盘或所述第二分支焊盘的所述第一焊盘。