KR20010073289A - 디램 소자 - Google Patents

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KR20010073289A
KR20010073289A KR1020000001549A KR20000001549A KR20010073289A KR 20010073289 A KR20010073289 A KR 20010073289A KR 1020000001549 A KR1020000001549 A KR 1020000001549A KR 20000001549 A KR20000001549 A KR 20000001549A KR 20010073289 A KR20010073289 A KR 20010073289A
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한석현
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윤종용
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Abstract

본 발명은 디램 소자의 커패시터에 관한 것으로, 커패시터의 스토리지 전극의 형태를 개선시켜 전극 표면적을 증가시키는 것을 개시한다. 2 셀 1 조의 구성으로 커패시터의 스토리지 전극들이 서로 점대칭이 되며 돌출부를 갖고 있어 이러한 돌출부가 상대 셀에 오버랩되는 'L'자 및 역'L'자 형태가 되도록 한다. 이러한 구성으로 커패시터의 스토리지 전극의 평면적은 감소하지만 측면적의 증가로 전체적인 커패시터의 스토리지 전극의 표면적 증가라는 효과를 얻을 수 있다.

Description

디램 소자{A DRAM DEVICE}
본 발명은 반도체 장치에 관한 것으로써, 좀 더 구체적으로 디램 소자에 관한 것이다.
반도체 제조 기술의 발전으로 반도체 메모리의 고집적화와 고용량화가 이루어지고 있고 이에 따라, 반도체 소자와 패턴의 감소가 지속적으로 이루어지고 있다. 반도체 메모리 중 하나인 DRAM(Dynamic Random Access Memory)의 단위 셀은 1 개의 트랜지스터와 1 개의 셀 커패시터로 구성된다. DRAM의 셀 커패시터는 정보를 저장하는 역할을 하는데, 커패시터의 정전용량(capacitance)이 커야 독출(reading) 특성이 향상되고 소프트 에러(soft error)를 방지할 수 있다. 그러나, 반도체의 고집적화로 DRAM의 메모리 셀의 크기가 작아지면서 커패시터가 차지하는 평면적도 작아지고 있다. 이러한 커패시터의 평면적 감소는 커패시터의 전극 표면적의 감소를 초래하여 정전용량을 감소시키고 있다. 정전용량은 커패시터의 하부전극의 표면적과 유전체의 유전율에 비례하기 때문에 정전용량을 증가시키기 위해 하부전극의 구조 변형과 새로운 유전체 개발이 이루어지고 있다. 특히, 하부전극의 구조 변형은 다양한 시도들이 행해져 트렌치형(trench type), 단순 스택형(stack type) 및 원통형(cylindrical type) 등의 구조가 제시되어 왔다.
도 1은 종래의 원통형 커패시터의 평면도를 보여준다.
셀 영역(100)이 정의되고 그 내부에 타원형의 커패시터(120)가 형성되어 있다. 상기 커패시터 간의 간격 내지는 셀 간의 간격은 'c'로 동일하다. 셀의 면적이 줄어드는 추세이기 때문에 상기 타원의 평면적이 줄어들어 정전용량이 감소하게 된다. 이를 보상하기 위해 원통형 커패시터의 높이를 증가시켜 측면 면적을 증대시키고 있다. 그러나, 이러한 높이 증가는 몇 가지 수반하는 문제점을 가지고 있다.
도 3은 커패시터 형성시 발생되는 문제점을 보여주는 단면도이다.
도 3을 참조하면 반도체 기판 상에 콘택 플러그(110)와 스토리지 전극(120)이 형성되고 상기 스토리지 전극(120) 상에 플레이트 전극(plate electrode; 130)이 형성된다. 그리고, 상기 반도체 기판 전면에 층간 절연막(140)이 형성된다. 이 때, 상기 스토리지 전극(120)의 높이가 높아지면 후속 층간 절연막(140) 형성 후 셀 영역(A)과 주변 영역(B)과의 단차가 커진다. 또한, 상기 층간 절연막(140)으로 BPSG(Boron Phosphorus Silicate Glass)막이 사용될 때 평탄화하기 위하여 리플로우(reflow)시키는 동안 상기 층간 절연막(140)이 유동되어 상기 스토리지 전극(120)이 상기 콘택 플러그(110)와 이탈되어 콘택이 불량해지는 문제가 생긴다.
도 2a 및 도 2b는 종래의 커패시터의 스토리지 전극이 이상적으로 형성되었을 때의 한 쌍의 스토리지 전극을 보여주는 평면도 및 사시도이다. 평면도 형태가 타원형이 아닌 직사각형으로서 셀 영역에 가득 채워지게 되며 최대의 전극 평면적이 확보된다.
본 발명의 목적은 커패시터의 스토리지 전극 형태를 개선하여 스토리지 전극의 표면적을 확대시켜 커패시터의 정전용량을 증대시키는 디램 소자를 제공하는 것이다.
도 1은 종래의 커패시터 스토리지 전극의 어레이를 보여주는 평면도;
도 2a 및 도 2b는 각각 종래의 한 쌍의 커패시터 스토리지 전극의 이상적인 평면도 및 사시도;
도 3은 종래의 커패시터 형성시 발생되는 문제점을 보여주는 단면도;
도 4는 본 발명에 따른 디램 소자의 셀 어레이를 보여주는 평면도;
도 5는 본 발명에 따른 디램 소자의 한 쌍의 스토리지 전극의 확대 도면; 및
도 6는 본 발명에 따른 디램 소자의 한 쌍의 스토리지 전극의 사시도이다.
* 도면의 주요 부분에 대한 부호의 설명
200 : 셀 영역 210 : 콘택 플러그
220a : 스토리지 전극 몸통부 220b : 스토리지 전극 돌출부
상술한 목적을 달성하기 위한 본 발명에 의하면, 디램 소자는 반도체 기판의 소정영역에 제 1 셀과 제 2 셀로 구성되는 한 쌍의 셀이 행 및 열 방향으로 반복적으로 배열된 셀 어레이 영역을 갖는 디램 소자에 있어서, 상기 한 쌍의 셀은 상기반도체 기판에 형성되고, 하나의 공통 드레인을 공유하는 제 1 및 제 2 셀 트랜지스터와, 상기 제 1 셀 트랜지스터의 소오스와 전기적으로 접속되고 상기 반도체 기판과 평행한 단면이 'L'자 형태인 제 1 스토리지 전극과, 상기 제 2 셀 트랜지스터의 소오스와 전기적으로 접속되고 상기 반도체 기판과 평행한 단면이 역 'L'자 형태인 제 2 스토리지 전극을 포함한다.
(실시예)
도 4는 본 발명에 따른 디램 소자의 스토리지 전극의 어레이를 보여주는 평면도이다.
반도체 기판이 활성영역과 비활성영역으로 정의되고 상기 활성영역 상에 게이트(gate) 전극 패턴이 형성되며 상기 게이트 전극 패턴 양측의 상기 활성영역에 이온 주입에 의해 소오스/드레인(source/drain) 영역이 형성되어 트랜지스터가 형성된다. 여기서, 서로 이웃하는 한 쌍의 트랜지스터들은 하나의 드레인 영역을 공유한다. 상기 각 트랜지스터의 소오스 영역 상에 콘택 플러그(contact plug; 210)가 형성되고 상기 콘택 플러그(210)에 스토리지 전극(storage electrode; 220)이 접속된다.
디램(DRAM)에 있어서, 하나의 단위 셀(unit cell; 200)은 하나의 트랜지스터와 하나의 스토리지 전극(220)을 포함한다. 상기 스토리지 전극(220)이 차지하는 면적이 셀 내에서 가장 크기 때문에 상기 스토리지 전극(220)이 차지하는 평면적이 대부분 셀 면적이 된다. 본 발명에서는 서로 이웃하는 한 쌍의 스토리지 전극이 상대 셀의 일부 영역에 오버랩되어 도 4에서 보는 바와 같이 하나는 'L'자 형태이고 다른 하나는 역 'L'자 형태를 갖는다.
상기 각 스토리지 전극(220)은 상기 콘택 플러그(210)와 접속되는 몸통부(220a)와 상기 몸통부(220a)의 측벽으로부터 돌출된 돌출부(220b)로 구성된다. 상기 몸통부(220a)는 사각형 모양을 갖고 상기 셀 영역(200)의 대부분의 면적을 차지하고 있다. 상기 돌출부(220b)는 상기 몸통부(220a)의 끝단에 연결되며 같은 조를 이루는 다른 셀의 일부 영역과 오버랩(overlap)된다. 상기 돌출부(220b)도 상기 몸통부(220a)와 유사하게 사각형 모양을 갖는다. 즉, 상기 스토리지 전극(220)이 몸통부(220a)와 돌출부(220b)로 되어 있는 'L'자 또는 역 'L'자 모양을 갖고 상기 스토리지 전극(220)의 돌출부는 상대 셀의 일부 영역에 오버랩되어 2 개 셀이 1 조를 이루어 구성된다. 상기 셀(200) 간의 간격 및 상기 스토리지 전극(220) 간의 간격인 'c'는 디자인 룰(design rule)에 의해 제한 받는 최소값으로 하는 것이 바람직하다. 또한, 상기 돌출부(220b)의 평면적 크기는 상기 몸통부(220a)의 평면적 크기의 절반 이하가 된다. 왜냐하면, 상기 돌출부(220b)의 단변의 길이가 상기 셀(200) 영역의 장변 길이의 절반보다 클 수 없기 때문이다.
도 5는 한 쌍의 스토리지 전극의 평면도로서 구체적인 디멘젼(dimension)을 보여주고 있다. 또한 도 6는 도 5에 도시된 한 쌍의 스토리지 전극의 사시도이다. 도 5와 도 6를 참조하여 본 발명의 효과를 자세히 고찰해 본다.
도 5를 보는 바와 같이, 2 셀 1 조의 스토리지 전극 구성이 도시된다. 1 개 셀의 평면은 직사각형 모양이고, 2 개 셀과 그 간격이 합쳐져서 거의 정사각형 모양이 된다. 상기 콘택 플러그(210)와 접속되는 상기 스토리지 전극(220)은몸통부(220a)와 상기 몸통부(220a)의 측벽으로부터 돌출된 돌출부(220b)로 나뉘어진다. 상기 각 스토리지 전극(220)의 돌출부(220b)는 다른 셀의 일부 영역에 오버랩되어 있다.
이와 같은 커패시터는 도 2a 및 도 2b에서 보여진 종래의 커패시터와 도시적으로 비교해 보면 평면적은 오히려 줄어든다는 것을 알 수 있다. 반면에 상기 돌출부(220b)로 인해 측면적이 늘어난다. 좀 더 구체적인 예시를 통하여 면적의 증감을 비교해 보자.
종래의 커패시터는 도 1에서 보는 바와 같이 셀(100) 내에 타원형의 형태를 취하는 스토리지 전극(120)을 갖는다. 또한, 상기 스토리지 전극(120)은 콘택 플러그(110) 상에 일정 높이를 갖는 타원기둥이다. 커패시터의 정전용량은 상기 스토리지 전극(120)의 표면적(surface area)에 비례한다. 즉, 커패시터의 정전용량에 영향을 주는 면적은 유효표면적(effective surface area)이라 불리우며 스토리지 전극과 플레이트 전극(plate electrode)이 겹치는 면적을 말한다. 상기 스토리지 전극(120)의 표면적은 상부 면적과 측면적으로 나뉘어진다. 여기서, 상기 스토리지 전극(120)이 이상적으로 패터닝된 경우를 보여주는 도 2a 및 도 2b를 참조하여 표면적을 계산하여 보자.
도 2a 및 도 2b에서 보는 바와 같이 상기 스토리지 전극(120)의 평면 형태는 직사각형이 된다. 그리고, 상기 스토리지 전극(120)의 입체 형태는 사각기둥 모양이 된다. 여기서, 상기 스토리지 전극(120)의 가로폭은 'a'이고 세로폭이 'b+2c'이며 높이는 'h'라고 하자. 세로폭은 본 발명의 스토리지 전극과의 비교를 고려하여 표시되었다. 이상과 같은 디멘젼을 갖는 상기 스토리지 전극(120)의 표면적(S)은 수학식 1에서 처럼 주어진다.
[수학식 1]
S=S1+S2={a(b+2c)}+{2(a+b+2c)h}
S:종래의 스토리지 전극 표면적
S1:종래의 스토리지 전극 평면적
S2:종래의 스토리지 전극 측면적
a:스토리지 전극의 가로폭
b+2c:종래의 스토리지 전극의 세로폭
c:셀 및 스토리지 전극 간의 간격
h:스토리지 전극의 높이
본 발명의 커패시터는 도 5를 보는 바와 같이 2 개 셀에 걸쳐 형성된 'L'자 모양의 스토리지 전극(220)을 갖는다. 상기 스토리지 전극(220)이 2 개 셀에 걸쳐 형성되기 때문에 2 개 셀이 1 조를 이루고 상기 2 개의 스토리지 전극은 상기 2 개 셀의 중심점에 대하여 원점 대칭을 이루는 모양을 갖는다. 즉, 하나가 'L'자 모양을 갖고 다른 하나가 역 'L'자 모양을 갖는다. 상기 스토리지 전극(220)은 콘택 플러그(210)와 접속된 몸통부(220a)와 다른 셀에 오버랩된 돌출부(220b)로 구분 되어진다. 상기 몸통부(220a)의 크기가 상기 돌출부(220b)의 크기보다 상대적으로 훨씬 크다.
상기 스토리지 전극의 몸통부(220b)의 가로폭은 'b'이고 세로폭은 'a'이다.그리고, 상기 돌출부의 가로폭은 'c'이고 세로폭은 'a+c'이고 높이는 도 6에서 보여 지듯이 'h'이다. 또한, 셀 또는 스토리지 전극 간의 간격은 'c'이다. 이상과 같은 모양과 길이를 갖는 상기 스토리지 전극(200)의 표면적(SS)은 수학식 2와 같이 주어진다.
[수학식 2]
SS=SS1+SS2={ab+(a+c)c}+{2b+2(2a+c)}h
SS:본 발명에 따른 단위 셀의 스토리지 전극의 표면적
SS1:본 발명에 따른 단위 셀의 스토리지 전극의 평면적
SS2:본 발명에 따른 스토리지 전극의 측면적
a:스토리지 전극의 몸통부 세로폭
b:스토리지 전극의 몸통부 가로폭
c:스토리지 전극의 돌출부 가로폭 및 스토리지 전극 간의 간격
h:스토리지 전극의 높이
종래의 커패시터와 본 발명의 커패시터에서 스토리지 전극의 평면적의 차이(Δ1)를 비교해 보면 수학식 3으로 표현된다.
[수학식 3]
Δ1=SS1-S1=(ab+ac+c2)-(ab+2ac)=c2-ac=c(c-a) < 0
0 < c < a
SS1:본 발명의 스토리지 전극 평면적
S1:종래의 스토리지 전극 평면적
수학식 3의 결과에서 알 수 있듯이 본 발명의 스토리지 전극 평면적보다 종래의 스토리지 전극 평면적이 더 큼을 알 수 있다. 이는 'a'가 'c'보다 크기 때문이다. 따라서, 본 발명에서 평면적의 증대 효과는 없고 오히려 감소한다.
종래의 커패시터와 본 발명의 커패시터에서 스토리지 전극의 측면적의 차이(Δ2)를 비교해 보면 수학식 4로 표현된다.
[수학식 4]
Δ2=SS2-S2=(4a+2b+2c)h-(2a+2b+4c)h=2(a-c)h > 0
0 < c < a
SS2:본 발명의 스토리지 전극 측면적
S2:종래의 스토리지 전극 측면적
수학식 4의 결과는 본 발명의 스토리지 전극 측면적이 종래의 스토리지 전극 측면적보다 크다는 사실을 보여준다. 따라서, 본 발명의 스토리지 전극은 측면적 증대 효과가 있음을 알 수 있다.
전체적인 표면적에 대한 본 발명의 커패시터와 종래의 커패시터 사이의 차이(Δ)는 수학식 5를 참조한다.
[수학식 5]
Δ=SS-S=(SS2-S2)+(SS1-S1)=2(a-c)h+c(c-a)=(a-c)(2h-c) > 0
0 < c < a, 0 < c < h
SS:본 발명의 스토리지 전극 표면적
S:종래의 스토리지 전극 표면적
수학식 5의 결과에서 보면, 본 발명의 스토리지 전극의 표면적이 종래의 스토리지 전극의 표면적보다 크다는 것을 알 수 있다. 길이 'c'가 디자인 룰(design rule)에 의해 정해지는 작은 값이고 상기 셀(200) 즉, 상기 몸통부(220a)의 세로폭 'a'나 상기 스토리지 전극(220)의 높이 'h'는 'c'에 비해 훨씬 크기 때문에 표면적의 증대 효과는 상당히 커진다.
구체적인 수치를 한정하여 예를 들어보자. 상기 스토리지 전극의 세로폭(a)이 1㎛, 가로폭(b)이 1.5㎛, 디자인 룰(c)이 0.2㎛ 그리고 높이(h)가 0.8㎛라면 표면적 증대값(Δ)은 수학식 5에서 다음과 같음을 알 수 있다.
Δ=(a-c)(2h-c)=(1-0.2)×(1.6-0.2)㎛2=0.8×1.4㎛2=1.12㎛2
즉, 표면적이 종래의 커패시터보다 약 1.12㎛2증대된다. 종래의 커패시터의 스토리지 전극 표면적과 비교하기 위해 수학식 1을 사용하여 종래의 스토리지 전극 표면적을 구하면 5.92㎛2가 된다. 따라서, 종래의 커패시터 표면적 대비 본 발명의 커패시터 표면적의 증가율은 약 14.62% 임을 알 수 있다.
상기 스토리지 전극(220) 상에 HSG(HemiSpherical Grain) 실리콘막을 성장시키면 상기 스토리지 전극(220)의 유효 표면적은 더 증가되고, 이 때 본 발명에서의 효과는 더 향상된다.
본 발명은 커패시터의 스토리지 전극의 모양을 'L'자와 역 'L'자 구조로 형성하므로 종래의 커패시터에 비해 커패시터의 표면적이 증대되고 정전용량이 향상되는 효과가 있다.

Claims (7)

  1. 반도체 기판의 소정영역에 제 1 셀과 제 2 셀로 구성되는 한 쌍의 셀이 행 및 열 방향으로 반복적으로 배열된 셀 어레이 영역을 갖는 디램 소자에 있어서, 상기 한 쌍의 셀은
    상기 반도체 기판에 형성되고, 하나의 공통 드레인을 공유하는 제 1 및 제 2 셀 트랜지스터;
    상기 제 1 셀 트랜지스터의 소오스와 전기적으로 접속되고, 상기 반도체 기판과 평행한 단면이 'L'자 형태인 제 1 스토리지 전극; 및
    상기 제 2 셀 트랜지스터의 소오스와 전기적으로 접속되고, 상기 반도체 기판과 평행한 단면이 역 'L'자 형태인 제 2 스토리지 전극을 포함하는 디램 소자.
  2. 제 1 항에 있어서,
    상기 제 1 및 제 2 스토리지 전극은 상기 한 쌍의 셀의 중심점에 대하여 서로 점대칭인 것을 특징으로 하는 디램 소자.
  3. 제 1 항에 있어서,
    상기 제 1 또는 제 2 스토리지 전극은 상기 각 소오스와 전기적으로 접속되는 몸통부와 상기 몸통부의 일부 측벽으로부터 돌출된 돌출부로 구성되는 것을 특징으로 하는 디램 소자.
  4. 제 3 항에 있어서,
    상기 제 1 및 제 2 스토리지 전극의 돌출부는 각각 상기 제 2 및 제 1 셀의 일부 영역에 오버랩되는 것을 특징으로 하는 디램 소자.
  5. 제 1 항에 있어서,
    상기 제 1 및 제 2 스토리지 전극의 몸통부와 돌출부는 사각형 구조를 갖는 것을 특징으로 하는 디램 소자.
  6. 제 1 항에 있어서,
    상기 제 1 및 제 2 스토리지 전극의 돌출부의 평면적은 상기 몸통부의 평면적의 절반 이하인 것을 특징으로 하는 디램 소자.
  7. 제 1 항에 있어서,
    상기 제 1 및 제 2 스토리지 전극 상에 형성된 HSG 실리콘막을 더 포함하는 디램소자.
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* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US7888201B2 (en) 2003-11-04 2011-02-15 Taiwan Semiconductor Manufacturing Company, Ltd. Semiconductor-on-insulator SRAM configured using partially-depleted and fully-depleted transistors
KR102154188B1 (ko) 2014-08-26 2020-09-09 삼성전자 주식회사 신호 배선의 상부로 연장된 랜딩 패드가 선택적으로 배치된 메모리 소자
KR102335280B1 (ko) 2015-10-02 2021-12-03 삼성전자주식회사 커패시터를 갖는 반도체 장치 및 이의 제조 방법
US11342334B2 (en) * 2020-06-15 2022-05-24 Taiwan Semiconductor Manufacturing Co., Ltd. Memory cell and method
JP2022087584A (ja) * 2020-12-01 2022-06-13 Tdk株式会社 磁気アレイ及び磁気アレイの製造方法
CN117894796B (zh) * 2024-03-12 2024-05-28 苏州苏纳光电有限公司 硅电容电极结构及硅电容

Citations (6)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
KR960043194A (ko) * 1995-05-04 1996-12-23 김주용 캐패시터의 전하저장전극 구조
KR970018551A (ko) * 1995-09-07 1997-04-30 김광호 반도체 메모리 장치의 커패시터
KR19980073446A (ko) * 1997-03-14 1998-11-05 김광호 반도체 장치의 커패시터
KR19990000799A (ko) * 1997-06-10 1999-01-15 문정환 반도체 메모리 소자의 디램
KR19990046829A (ko) * 1994-03-22 1999-07-05 김영환 전하저장전극형성방법
KR19990084311A (ko) * 1998-05-04 1999-12-06 김영환 반도체장치의 캐패시터 및 그 제조방법

Family Cites Families (2)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JPS63146461A (ja) * 1986-12-10 1988-06-18 Mitsubishi Electric Corp 半導体記憶装置
US5712813A (en) * 1996-10-17 1998-01-27 Zhang; Guobiao Multi-level storage capacitor structure with improved memory density

Patent Citations (6)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
KR19990046829A (ko) * 1994-03-22 1999-07-05 김영환 전하저장전극형성방법
KR960043194A (ko) * 1995-05-04 1996-12-23 김주용 캐패시터의 전하저장전극 구조
KR970018551A (ko) * 1995-09-07 1997-04-30 김광호 반도체 메모리 장치의 커패시터
KR19980073446A (ko) * 1997-03-14 1998-11-05 김광호 반도체 장치의 커패시터
KR19990000799A (ko) * 1997-06-10 1999-01-15 문정환 반도체 메모리 소자의 디램
KR19990084311A (ko) * 1998-05-04 1999-12-06 김영환 반도체장치의 캐패시터 및 그 제조방법

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