JPH0286164A - 半導体記憶装置 - Google Patents
半導体記憶装置Info
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- JPH0286164A JPH0286164A JP63236422A JP23642288A JPH0286164A JP H0286164 A JPH0286164 A JP H0286164A JP 63236422 A JP63236422 A JP 63236422A JP 23642288 A JP23642288 A JP 23642288A JP H0286164 A JPH0286164 A JP H0286164A
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Classifications
-
- H—ELECTRICITY
- H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
- H10B—ELECTRONIC MEMORY DEVICES
- H10B12/00—Dynamic random access memory [DRAM] devices
- H10B12/30—DRAM devices comprising one-transistor - one-capacitor [1T-1C] memory cells
- H10B12/31—DRAM devices comprising one-transistor - one-capacitor [1T-1C] memory cells having a storage electrode stacked over the transistor
- H10B12/312—DRAM devices comprising one-transistor - one-capacitor [1T-1C] memory cells having a storage electrode stacked over the transistor with a bit line higher than the capacitor
Landscapes
- Semiconductor Integrated Circuits (AREA)
- Semiconductor Memories (AREA)
Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
〔産業上の利用分野〕
本発明は、半導体記憶装置におけるスタック構造の′＃
７積容量素子の容量値を大きくするための技術に関し、
例えば１トランジスタ型のＩ）ＲＡＭ（ダイナミック・
ランダム・アクセス・メモリ）に適用して有効な技術に
関する。
７積容量素子の容量値を大きくするための技術に関し、
例えば１トランジスタ型のＩ）ＲＡＭ（ダイナミック・
ランダム・アクセス・メモリ）に適用して有効な技術に
関する。
１） ＲＡ Ｍの記憶容量を増大させるにはメモリセル
のサイズを縮小しなければならないが、記憶容量を増大
させると一般にビット線の寄生容量が増大する傾向にあ
るため、メモリセルを構成する蓄積容量素子の容量値を
ある程度の大きさにしなければメモリセルデータを正確
に読みだすことができない。そのため蓄積容量素子の占
有面積を小さくしながらその容量値を大きくする技術と
してスタック（積み上げ）構造の蓄積容量素子が提案さ
れている。これはＭ積容漱素子を選択トランジスタやワ
ード線、あるいは分離領域の上層に積み上げるように形
成するもので、立体的な構造のため平坦に形成する場合
に較べ容量素子寸法が大きくなり、容量値も大きくする
ことができる。このようなスタック構造の場合、メモリ
セルデータを読み出すビット線は上記蓄積容量素子の上
層に形成されている。このスタック構造の蓄積容量素子
の製造工程は、トレンチ（溝堀り）構造の蓄積容量素子
に較べ比較的容易である。
のサイズを縮小しなければならないが、記憶容量を増大
させると一般にビット線の寄生容量が増大する傾向にあ
るため、メモリセルを構成する蓄積容量素子の容量値を
ある程度の大きさにしなければメモリセルデータを正確
に読みだすことができない。そのため蓄積容量素子の占
有面積を小さくしながらその容量値を大きくする技術と
してスタック（積み上げ）構造の蓄積容量素子が提案さ
れている。これはＭ積容漱素子を選択トランジスタやワ
ード線、あるいは分離領域の上層に積み上げるように形
成するもので、立体的な構造のため平坦に形成する場合
に較べ容量素子寸法が大きくなり、容量値も大きくする
ことができる。このようなスタック構造の場合、メモリ
セルデータを読み出すビット線は上記蓄積容量素子の上
層に形成されている。このスタック構造の蓄積容量素子
の製造工程は、トレンチ（溝堀り）構造の蓄積容量素子
に較べ比較的容易である。
尚、スタック１〜・キャパシタ・セル方式について記載
された文献の例としては、昭和６２年５月ト１経マグロ
ウヒル社発行の「日経マイクロデバイス別冊１ｒ４Ｍ−
ＤＲＡＭの全貌」Ｊ Ｐ、１６５〜１７４がある。
された文献の例としては、昭和６２年５月ト１経マグロ
ウヒル社発行の「日経マイクロデバイス別冊１ｒ４Ｍ−
ＤＲＡＭの全貌」Ｊ Ｐ、１６５〜１７４がある。
ところで、相互に隣接してマトリクス配置される多数の
メモリセルは夫々ビット線に結合されるが、ＤＲＡＭに
才９けるスタック構造のメモリセルの場合、上記ビット
線は各メモリセルの上層に形成されているため、上記メ
モリセル相互の間にはメモリセルの出力端子とビット線
とを接続するため上方に延在する導ｆ！！層が存在する
。これにより各メモリセルに含まれる′Ｊｓ′Ｈｔ容量
素子は、その上に延在するビット線と絶縁を採り、且つ
側方においては上記導電層との間に一定の間隔をあけて
絶縁を採らなくてはならないため、上記蓄積容量素子を
形成し得る領域が制限されてしまう、このような制限の
下では、スタック構造を採用しても蓄積容量素子の面積
を大きくするには限界がある。
メモリセルは夫々ビット線に結合されるが、ＤＲＡＭに
才９けるスタック構造のメモリセルの場合、上記ビット
線は各メモリセルの上層に形成されているため、上記メ
モリセル相互の間にはメモリセルの出力端子とビット線
とを接続するため上方に延在する導ｆ！！層が存在する
。これにより各メモリセルに含まれる′Ｊｓ′Ｈｔ容量
素子は、その上に延在するビット線と絶縁を採り、且つ
側方においては上記導電層との間に一定の間隔をあけて
絶縁を採らなくてはならないため、上記蓄積容量素子を
形成し得る領域が制限されてしまう、このような制限の
下では、スタック構造を採用しても蓄積容量素子の面積
を大きくするには限界がある。
このためメモリセルが微細化されるに従って、論理「１
」のメモリセルデータと論理「０」のメモリセルデータ
との間の信号電荷量の差が小さくなり、メモリセルデー
タの正常な読み出しが保証できなくなるという問題のあ
ることが本発明者によって明らかにされた。
」のメモリセルデータと論理「０」のメモリセルデータ
との間の信号電荷量の差が小さくなり、メモリセルデー
タの正常な読み出しが保証できなくなるという問題のあ
ることが本発明者によって明らかにされた。
本発明の目的は、スタック構造の蓄積容量素子を備え、
メモリセルの占有面積に較べて蓄積容量値を大きくする
ことのできる半導体記憶装置を提供することにある。
メモリセルの占有面積に較べて蓄積容量値を大きくする
ことのできる半導体記憶装置を提供することにある。
本発明の前記ならびにそのほかの目的と新規な特徴は、
本明細書の記述及び添付図面から明らかになるであろう
。
本明細書の記述及び添付図面から明らかになるであろう
。
本願において開示される発明のうち代表的なものの概要
を簡単に説明すれば下記の通りである。
を簡単に説明すれば下記の通りである。
すなわちメモリセルの選択トランジスタの一方の電極に
結合された蓄積容量素子を、上記選択トランジスタの他
方の電極に接続されるビット線の上層に絶縁層を介して
形成するものである。
結合された蓄積容量素子を、上記選択トランジスタの他
方の電極に接続されるビット線の上層に絶縁層を介して
形成するものである。
上記した手段によれば、ビット線上層に形成された蓄積
容量素子は、メモリセルの出力端子をビット線に結合す
るために上方に延在する導電層や。
容量素子は、メモリセルの出力端子をビット線に結合す
るために上方に延在する導電層や。
ビット線の横方向への拡がりに規制されず、これによっ
て、スを積容敏の電極は隣接する７ｔＭ容量のｆｆｉ極
と一定の間隔をもって絶縁を採り得る範囲でその表面積
を大きくすることが可能になり、これが個々のメモリセ
ルの占有面積に較べて蓄積容量素子の容量値を大きくす
るように働く、シかも上記蓄積容量素子はビット線の上
層まで延在するため、当該蓄積容′ＭＭ子が基板表面か
ら上記ビット線上に至るまでの距離も長くなり、この点
に関しても蓄積容量素子の電極を大きくするように働く
。
て、スを積容敏の電極は隣接する７ｔＭ容量のｆｆｉ極
と一定の間隔をもって絶縁を採り得る範囲でその表面積
を大きくすることが可能になり、これが個々のメモリセ
ルの占有面積に較べて蓄積容量素子の容量値を大きくす
るように働く、シかも上記蓄積容量素子はビット線の上
層まで延在するため、当該蓄積容′ＭＭ子が基板表面か
ら上記ビット線上に至るまでの距離も長くなり、この点
に関しても蓄積容量素子の電極を大きくするように働く
。
第２図には、本発明の一実施例であるＤＲＡＭのメモリ
セルアレイの一部が平面図で示される。
セルアレイの一部が平面図で示される。
本実施例のＤ ＲＡ Ｍは折り返しビット線方式を採用
したメモリセルを有し、第２図には一対の相補ビット線
９，９周りの構成が代表的に示されている。第２図には
８個のメモリセルＭＣが代表的に示され、夫々のメモリ
セルＭＣは、Ｎチャンネル型選択ＭＯ８ＦＦ：ＴＱｉと
蓄積容量素子１３とを直列接続した１トランジスタ型メ
モリセルとされる。
したメモリセルを有し、第２図には一対の相補ビット線
９，９周りの構成が代表的に示されている。第２図には
８個のメモリセルＭＣが代表的に示され、夫々のメモリ
セルＭＣは、Ｎチャンネル型選択ＭＯ８ＦＦ：ＴＱｉと
蓄積容量素子１３とを直列接続した１トランジスタ型メ
モリセルとされる。
図において３０は２個の上記選択ＭＯ８ＦＥＴＱｉに共
有される拡散領域であり、上記選択ＭＯ３Ｆ Ｅ Ｔ
Ｑ ｉのソース・ドレイン・チャンネル形成領域とされ
る。個々のメモリセルＭＣの出力端子とされる拡散領域
３０の中央部はコンタクトホール８を介して行毎に対応
する相補ビット線９゜９に結合される。夫々の拡散領域
３０の両端側に２５で示されるコンタクトホールは上記
選択ＭＯ８Ｆ Ｅ Ｔ Ｑ ｉと蓄積容：Ｉｔ索子１３
との結合ノードとされる。第２図において蓄積容量素子
１３は上記コンタクトホール２５を介して上記拡散領域
３０に結合される第１ｆ！！ｗＡ層１４だけが図示され
ている。この上記蓄積容量素子１３は、第２図からも明
らかなように、上記相補ビット線９，９の上側に形成さ
れている。尚、第２図において３１は夫々の選択ＭＯ８
ＦＥＴＱｉを個別的にスイッチ制御するためのワード線
である。
有される拡散領域であり、上記選択ＭＯ３Ｆ Ｅ Ｔ
Ｑ ｉのソース・ドレイン・チャンネル形成領域とされ
る。個々のメモリセルＭＣの出力端子とされる拡散領域
３０の中央部はコンタクトホール８を介して行毎に対応
する相補ビット線９゜９に結合される。夫々の拡散領域
３０の両端側に２５で示されるコンタクトホールは上記
選択ＭＯ８Ｆ Ｅ Ｔ Ｑ ｉと蓄積容：Ｉｔ索子１３
との結合ノードとされる。第２図において蓄積容量素子
１３は上記コンタクトホール２５を介して上記拡散領域
３０に結合される第１ｆ！！ｗＡ層１４だけが図示され
ている。この上記蓄積容量素子１３は、第２図からも明
らかなように、上記相補ビット線９，９の上側に形成さ
れている。尚、第２図において３１は夫々の選択ＭＯ８
ＦＥＴＱｉを個別的にスイッチ制御するためのワード線
である。
次に、上記メモリセルＭＣの構造を第１図に基づいて詳
細に説明する。第１図は、第２図に示されるメモリセル
のＡ−Ａ矢視断面図である。第１図において、３，４は
上記拡散領域３０上に形成されたソース・ドレイン領域
３．４であり、所定の間隔を持ってＰ型半導体基板１上
に形成されている。一対のソース・ドレイン領域３，４
の間には、酸化シリコンより成るゲート酸化膜６′の上
に多結晶シリコンより成るゲートｆｌ！ｆ＠５が積層形
成されている。尚、上記ゲート電極５は上記ワード線３
１の一部によって構成されている。
細に説明する。第１図は、第２図に示されるメモリセル
のＡ−Ａ矢視断面図である。第１図において、３，４は
上記拡散領域３０上に形成されたソース・ドレイン領域
３．４であり、所定の間隔を持ってＰ型半導体基板１上
に形成されている。一対のソース・ドレイン領域３，４
の間には、酸化シリコンより成るゲート酸化膜６′の上
に多結晶シリコンより成るゲートｆｌ！ｆ＠５が積層形
成されている。尚、上記ゲート電極５は上記ワード線３
１の一部によって構成されている。
上記ソース・ドレイン領域４は、特に制限されないが、
多結晶シリコン膜１０とタングステンシリサイド膜１１
にて成るビット線９にコンタクトホール８を介して接続
され、上記ソース・ドレイン領域３はコンタクトホール
２５を介して蓄積容量索子１３の第１電極！ｌＲ１４に
接続される。上記ビット線９は酸化シリコン絶縁膜７を
介してゲート電極５の上層に延在形成され、そして上記
蓄積容量素子１３の第１層電極１４は上記ビット線９及
び上記絶縁膜７上に形成された酸化シリコンにて成る絶
縁膜１２を介してその上に形成されている。
多結晶シリコン膜１０とタングステンシリサイド膜１１
にて成るビット線９にコンタクトホール８を介して接続
され、上記ソース・ドレイン領域３はコンタクトホール
２５を介して蓄積容量索子１３の第１電極！ｌＲ１４に
接続される。上記ビット線９は酸化シリコン絶縁膜７を
介してゲート電極５の上層に延在形成され、そして上記
蓄積容量素子１３の第１層電極１４は上記ビット線９及
び上記絶縁膜７上に形成された酸化シリコンにて成る絶
縁膜１２を介してその上に形成されている。
上記蓄積容量素子１３は、多結晶シリコンにて成りソー
ス・ドレイン領域３に接続される第１ｆ！極層１４．ナ
イトライド膜１６と酸化シリコン膜１７より成る誘電体
１５．及び多結晶シリコンにて成り他のメモリセルと共
通である第２電極層１８の３層構造となっている。尚、
上記第２ｆｔ！極層１８には電源電圧等の所定の電位が
与えられる。
ス・ドレイン領域３に接続される第１ｆ！極層１４．ナ
イトライド膜１６と酸化シリコン膜１７より成る誘電体
１５．及び多結晶シリコンにて成り他のメモリセルと共
通である第２電極層１８の３層構造となっている。尚、
上記第２ｆｔ！極層１８には電源電圧等の所定の電位が
与えられる。
上記蓄積容量素子１３及び絶縁膜１２の上には酸化シリ
コンにて成る絶縁１！ａ１９が堆積され、さらにその上
にはボロンを含むリンガラス（ＢＰＳＯ）１１１２０が
堆積されており、その表面は熱処理により平坦になって
いる。
コンにて成る絶縁１！ａ１９が堆積され、さらにその上
にはボロンを含むリンガラス（ＢＰＳＯ）１１１２０が
堆積されており、その表面は熱処理により平坦になって
いる。
尚、６は素子分離領域とされるフィールド酸化膜である
。
。
次に第２図に示されるメモリセルの製造工程を第３図（
ａ）〜（Ｑ）に基づいて説明する。
ａ）〜（Ｑ）に基づいて説明する。
まず第３図（ａ）に示すようにＰ型半導体基板１上にＮ
型不純物を低濃度に拡散させたソース・ドレイン領域３
，４が所要の間隔をもって形成され、その間には酸化シ
リコンより成るゲート酸化膜６′を介して多結晶シリコ
ンより成るゲート電極５が形成されている。上記ソース
・ドレイン領域３，４及びゲート電極５は酸化シリコン
絶縁膜７にて覆われている。
型不純物を低濃度に拡散させたソース・ドレイン領域３
，４が所要の間隔をもって形成され、その間には酸化シ
リコンより成るゲート酸化膜６′を介して多結晶シリコ
ンより成るゲート電極５が形成されている。上記ソース
・ドレイン領域３，４及びゲート電極５は酸化シリコン
絶縁膜７にて覆われている。
次に第３図（ｂ）に示すように上記酸化シリコン絶縁膜
７の上記ソース・ドレイン領域４上にコンタクトホール
８を開孔し、上記コンタクトホールを介し領域４に接続
するよう化学的気相成長法（ＣＶｒ）法）により多結晶
シリコン膜１０及びタングステンシリサイドＩＦＩＩｔ
１を絶縁膜７上に堆積させ、エツチングにより所要のパ
ターンを持つビット線９を形成する。
７の上記ソース・ドレイン領域４上にコンタクトホール
８を開孔し、上記コンタクトホールを介し領域４に接続
するよう化学的気相成長法（ＣＶｒ）法）により多結晶
シリコン膜１０及びタングステンシリサイドＩＦＩＩｔ
１を絶縁膜７上に堆積させ、エツチングにより所要のパ
ターンを持つビット線９を形成する。
第３図（ｃ）に示すように上記ビット線９及び絶縁膜７
上に酸化シリコンにて成る絶縁膜１２を堆積させ、上記
ソース・ドレイン領域３上にコンタクトホール２５を開
孔し、上記コンタクトホールを介し領域３に接続するよ
う絶縁膜１２上に多結晶シリコン膜より成る第１電極層
１４をＣＶＤ法及びエツチングにて形成する０次に上記
第１ｉｔ極層１４上にナイトライド膜を堆積させ表面を
酸化させて酸化シリコン膜とし、誘電体１５を形成する
。続いて上記！１Ｉｆｆｉ体１５及び絶縁膜１２上に多
結晶シリコンを堆積させ、第２ｉ！！Ｉｆ！ＪＦ７１８
を形成する。上記第１ｆ！１極Ｍ１４．誘電体１５．第
２ｆ！！！ｔ！ＷＪ１８は蓄積容量素子１３として働く
、尚、上記第２電ｔｆｔ層１８はすべてのメモリセルの
蓄積容量に共通である。続いて上記第２電極層１８上に
酸化シリコンにて成る絶縁膜１９を形成し、さらにその
上にＢＰＳＧを堆積させ、約１，０００℃にてアニール
することにより表面を平坦化する。
上に酸化シリコンにて成る絶縁膜１２を堆積させ、上記
ソース・ドレイン領域３上にコンタクトホール２５を開
孔し、上記コンタクトホールを介し領域３に接続するよ
う絶縁膜１２上に多結晶シリコン膜より成る第１電極層
１４をＣＶＤ法及びエツチングにて形成する０次に上記
第１ｉｔ極層１４上にナイトライド膜を堆積させ表面を
酸化させて酸化シリコン膜とし、誘電体１５を形成する
。続いて上記！１Ｉｆｆｉ体１５及び絶縁膜１２上に多
結晶シリコンを堆積させ、第２ｉ！！Ｉｆ！ＪＦ７１８
を形成する。上記第１ｆ！１極Ｍ１４．誘電体１５．第
２ｆ！！！ｔ！ＷＪ１８は蓄積容量素子１３として働く
、尚、上記第２電ｔｆｔ層１８はすべてのメモリセルの
蓄積容量に共通である。続いて上記第２電極層１８上に
酸化シリコンにて成る絶縁膜１９を形成し、さらにその
上にＢＰＳＧを堆積させ、約１，０００℃にてアニール
することにより表面を平坦化する。
上記実施例によれば以下の作用効果を得るものである。
（１）メモリセルの蓄積容量素子１３をビット線９上層
に形成することにより、メモリセルの出力端子をビット
線に結合するために上方に延在する導電層や、ビット線
の横方向への拡がりに規制されることなく上記容量素子
を大きく形成でき、メモリセルの占有面積に較べて蓄積
容量値を大きくすることができる。
に形成することにより、メモリセルの出力端子をビット
線に結合するために上方に延在する導電層や、ビット線
の横方向への拡がりに規制されることなく上記容量素子
を大きく形成でき、メモリセルの占有面積に較べて蓄積
容量値を大きくすることができる。
（２）上記蓄積容量素子１３は上記ビット線９の上層ま
で延在するため、当該蓄積容量素子１３が基板１表面か
ら上記ビット線９上に至るまでの距離も長くなり、従来
よりも上方に湾曲して延在するため蓄積容量値はさらに
大きくなる。
で延在するため、当該蓄積容量素子１３が基板１表面か
ら上記ビット線９上に至るまでの距離も長くなり、従来
よりも上方に湾曲して延在するため蓄積容量値はさらに
大きくなる。
（３）上記蓄積容量値を大きくすることができるため、
論理「１」のメモリセルデータと論理「０」のメモリセ
ルデータとの間の信号電荷量の差、もしくはメモリセル
データの読み出し時に相補ビット線間に現れる初期的な
電位差を大きくすることができ、これによってメモリセ
ルが微細化されてもメモリセルデータの正常な読み出し
という点においてＤＲＡＭの信頼性を向上させることが
できる。
論理「１」のメモリセルデータと論理「０」のメモリセ
ルデータとの間の信号電荷量の差、もしくはメモリセル
データの読み出し時に相補ビット線間に現れる初期的な
電位差を大きくすることができ、これによってメモリセ
ルが微細化されてもメモリセルデータの正常な読み出し
という点においてＤＲＡＭの信頼性を向上させることが
できる。
以上本発明者によってなされた発明を実施例に基づいて
具体的に説明したが、本発明はそれに限定されるもので
はなく、その要旨を逸脱しない範囲において種々変更可
能であることは言うまでもない。
具体的に説明したが、本発明はそれに限定されるもので
はなく、その要旨を逸脱しない範囲において種々変更可
能であることは言うまでもない。
例えば本実施例のメモリセルは１トランジスタ型とした
が必ずしもこれに限定されるものではなく、３トランジ
スタ型及び４トランジスタ型としても良い。
が必ずしもこれに限定されるものではなく、３トランジ
スタ型及び４トランジスタ型としても良い。
また本実施例ではビット線９の材質を多結晶シリコンと
タングステンシリサイドの２層構造としたが、必ずしも
これに限定されるものではなく、多結晶シリコンのみ、
或いはタングステンシリサイドのみ、さらにはアルミニ
ウムの１層構造としても良く、また別の耐熱性導電材料
を適宜採用することもできる。
タングステンシリサイドの２層構造としたが、必ずしも
これに限定されるものではなく、多結晶シリコンのみ、
或いはタングステンシリサイドのみ、さらにはアルミニ
ウムの１層構造としても良く、また別の耐熱性導電材料
を適宜採用することもできる。
さらに本実施例では誘電体はナイトライドと酸化シリコ
ンの２層としたが、ナイトライドのみ、或いは酸化シリ
コンのみでも、その他の絶縁材料を適宜採用することも
できる。
ンの２層としたが、ナイトライドのみ、或いは酸化シリ
コンのみでも、その他の絶縁材料を適宜採用することも
できる。
以上の説明では主として本発明者によってなされた発明
をその背景となった利用分野であるＤＲＡＭに適用する
場合について説明したが、本発明はその他擬似ＳＲＡＭ
等の半導体記憶装置に広く利用することができる０本発
明は少なくともスタック構造の蓄積容量素子を備えたメ
モリセルを持つ条件のものに適用することができる。
をその背景となった利用分野であるＤＲＡＭに適用する
場合について説明したが、本発明はその他擬似ＳＲＡＭ
等の半導体記憶装置に広く利用することができる０本発
明は少なくともスタック構造の蓄積容量素子を備えたメ
モリセルを持つ条件のものに適用することができる。
本願において開示される発明のうち代表的なものによっ
て得られる効果を簡単に説明すれば下記の通りである。
て得られる効果を簡単に説明すれば下記の通りである。
すなわち、メモリセルの蓄積容量素子をビット線の上層
に形成することにより、メモリセルの出力端子をビット
線に結合するために上方に延在する導電層やビット線の
横方向への拡がりに規制されず、上記蓄積容量素子の容
量値をメモリセルの占有面積に較べて大きくすることが
できるという効果がある。そして、上記蓄積容量素子は
従来よすも上方に湾曲して延在するため、この点におい
ても蓄積容量値を一層大きくすることができる。
に形成することにより、メモリセルの出力端子をビット
線に結合するために上方に延在する導電層やビット線の
横方向への拡がりに規制されず、上記蓄積容量素子の容
量値をメモリセルの占有面積に較べて大きくすることが
できるという効果がある。そして、上記蓄積容量素子は
従来よすも上方に湾曲して延在するため、この点におい
ても蓄積容量値を一層大きくすることができる。
これにより、メモリセルが微細化されてもメモリセルデ
ータの正常な読み出しを保証することができ、スタック
型蓄積容量素子を備えたメモリセルを持つ半導体記憶装
置の信頼性を向上させることができるという効果がある
。
ータの正常な読み出しを保証することができ、スタック
型蓄積容量素子を備えたメモリセルを持つ半導体記憶装
置の信頼性を向上させることができるという効果がある
。
第１図は本発明の一実施例であるＤＲＡＭのメモリセル
の縦断面図、 第２図は第１図に示されるメモリセルを含むメモリセル
アレイの一部を示す平面図、 第３図（ａ）〜（ｃ）は上記メモリセルの製造工程の一
例を順次を示す縦断面図である。 １・・・Ｐ型半導体基板、３．４・・・ソース・ドレイ
ン領域、５・・・ゲート電極、６′・・・ゲート酸化膜
。 ７・・・酸化シリコン絶縁膜、８・・・コンタクトホー
ル、９・・・ビット線、［２・・・酸化シリコン絶縁膜
、１３・・・蓄積容量素子、１４・・・第ｔｍｗＡ層、
１５・・・誘電体、１８・・・第２電極層、２０・・・
Ｆ３ＰＳＩＪｌ、２５・・コンタクトホール、 ３０・・・拡散領域、 ３１・・・ワ ード線、 ＭＣ・・・メモリセル、 Ｑｉ・・・選択ＭＯ８Ｆ ＥＴ。 第 工 図 第 図
の縦断面図、 第２図は第１図に示されるメモリセルを含むメモリセル
アレイの一部を示す平面図、 第３図（ａ）〜（ｃ）は上記メモリセルの製造工程の一
例を順次を示す縦断面図である。 １・・・Ｐ型半導体基板、３．４・・・ソース・ドレイ
ン領域、５・・・ゲート電極、６′・・・ゲート酸化膜
。 ７・・・酸化シリコン絶縁膜、８・・・コンタクトホー
ル、９・・・ビット線、［２・・・酸化シリコン絶縁膜
、１３・・・蓄積容量素子、１４・・・第ｔｍｗＡ層、
１５・・・誘電体、１８・・・第２電極層、２０・・・
Ｆ３ＰＳＩＪｌ、２５・・コンタクトホール、 ３０・・・拡散領域、 ３１・・・ワ ード線、 ＭＣ・・・メモリセル、 Ｑｉ・・・選択ＭＯ８Ｆ ＥＴ。 第 工 図 第 図
Claims (1)
- 【特許請求の範囲】 １、メモリセルの出力端子とされる選択トランジスタの
一方の電極がビット線に結合された上記選択トランジス
タの他方の電極に接続される蓄積容量素子が、絶縁膜を
介して上記ビット線の上層に形成されることを特徴とす
る半導体記憶装置。 ２、上記ビット線は、絶縁膜を介して上記選択トランジ
スタのゲート電極上方に延在され、上記選択トランジス
タに結合される上記蓄積容量素子の一方の電極は、絶縁
膜を介して上記選択トランジスタのゲート電極及び上記
ビット線の上方に延在されて成ることを特徴とする特許
請求範囲第１項記載の半導体記憶装置。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP63236422A JPH0286164A (ja) | 1988-09-22 | 1988-09-22 | 半導体記憶装置 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP63236422A JPH0286164A (ja) | 1988-09-22 | 1988-09-22 | 半導体記憶装置 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH0286164A true JPH0286164A (ja) | 1990-03-27 |
Family
ID=17000521
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP63236422A Pending JPH0286164A (ja) | 1988-09-22 | 1988-09-22 | 半導体記憶装置 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH0286164A (ja) |
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US5471418A (en) * | 1992-09-07 | 1995-11-28 | Nec Corporation | Semiconductor memory with stacked-capacitor cells |
-
1988
- 1988-09-22 JP JP63236422A patent/JPH0286164A/ja active Pending
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US5471418A (en) * | 1992-09-07 | 1995-11-28 | Nec Corporation | Semiconductor memory with stacked-capacitor cells |
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