JP2835414B2 - 半導体装置 - Google Patents
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- JP2835414B2 JP2835414B2 JP3009729A JP972991A JP2835414B2 JP 2835414 B2 JP2835414 B2 JP 2835414B2 JP 3009729 A JP3009729 A JP 3009729A JP 972991 A JP972991 A JP 972991A JP 2835414 B2 JP2835414 B2 JP 2835414B2
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Description
【０００１】
【産業上の利用分野】この発明は、半導体装置に関し、
特に、ＤＲＡＭ（Ｄｙｎａｍｉｃ Ｒａｎｄｏｍ Ａｃ
ｃｅｓｓ Ｍｅｍｏｒｙ）のコンタクト部の構造に関す
る。
特に、ＤＲＡＭ（Ｄｙｎａｍｉｃ Ｒａｎｄｏｍ Ａｃ
ｃｅｓｓ Ｍｅｍｏｒｙ）のコンタクト部の構造に関す
る。
【０００２】
【従来の技術】従来、コンピュータなどの情報機器の目
覚しい普及によって半導体装置の需要が急速に拡大して
いる。そして、機能的には大規模な記憶容量を有し、か
つ、高速動作が可能な半導体記憶装置が要求されてい
る。これに対応して、半導体記憶装置の高集積化，高速
応答性および高信頼性に関する技術開発が進められてい
る。
覚しい普及によって半導体装置の需要が急速に拡大して
いる。そして、機能的には大規模な記憶容量を有し、か
つ、高速動作が可能な半導体記憶装置が要求されてい
る。これに対応して、半導体記憶装置の高集積化，高速
応答性および高信頼性に関する技術開発が進められてい
る。
【０００３】半導体記憶装置のうち、記憶情報のランダ
ムな入出力が可能なものとして、ＤＲＡＭが知られてい
る。一般にＤＲＡＭは複数の記憶情報を蓄積する記憶領
域であるメモリセルアレイ部と、外部との入出力に必要
な周辺回路部とから構成されている。半導体チップ上で
大きな面積を占めるメモリセルアレイ部は、単位記憶情
報を蓄積するためのメモリセルがマトリクス状に複数個
配置されて形成されている。すなわち、通常、メモリセ
ルは、１個のＭＯＳトランジスタと、これに接続された
１個のキャパシタとから構成されている。このメモリセ
ルは、１トランジスタ１キャパシタ型のメモリセルとし
て広く知られている。このような構成を有するメモリセ
ルは、構造が簡単なためメモリセルアレイの集積度を向
上させることが容易であり、大容量のＤＲＡＭに広く用
いられている。
ムな入出力が可能なものとして、ＤＲＡＭが知られてい
る。一般にＤＲＡＭは複数の記憶情報を蓄積する記憶領
域であるメモリセルアレイ部と、外部との入出力に必要
な周辺回路部とから構成されている。半導体チップ上で
大きな面積を占めるメモリセルアレイ部は、単位記憶情
報を蓄積するためのメモリセルがマトリクス状に複数個
配置されて形成されている。すなわち、通常、メモリセ
ルは、１個のＭＯＳトランジスタと、これに接続された
１個のキャパシタとから構成されている。このメモリセ
ルは、１トランジスタ１キャパシタ型のメモリセルとし
て広く知られている。このような構成を有するメモリセ
ルは、構造が簡単なためメモリセルアレイの集積度を向
上させることが容易であり、大容量のＤＲＡＭに広く用
いられている。
【０００４】図９は従来のＤＲＡＭのメモリセルアレイ
部を示した平面レイアウト図であり、図１０は、図９に
示したメモリセルアレイ部のＸ−Ｘにおける断面図
（ａ）およびＹ−Ｙにおける断面図（ｂ）である。ま
ず、図９を参照して、メモリアレイ部の平面レイアウト
について説明する。縦方向には所定の間隔を隔ててワー
ド線１０３ａ，１０３ｂ，１０３ｃ，１０３ｄが形成さ
れている。そして、横方向には、ワード線１０３ａ，１
０３ｂ，１０３ｃ，１０３ｄと直交する方向に所定の間
隔を隔ててビット線１０７が複数本配列されている。隣
接する２つのビット線１０７間には、素子分離酸化膜１
０２が形成されない素子形成領域１１２が形成されてい
る。素子形成領域１１２の両端部に位置する不純物拡散
層（図示せず）には、キャパシタ下部電極（ストレージ
ノード）１０８が接続されている。また、素子形成領域
１１２のワード線１０３ａ，１０３ｂ間の領域と、ビッ
ト線１０７のワード線１０３ａ，１０３ｂ間の領域をカ
バーするようにポリパッド（引出し電極）１０５が形成
されている。ポリパッド１０５とシリコン基板（図示せ
ず）とのコンタクトはパッド−基板コンタクト部１１０
において行なわれる。ポリパッド１０５とビット線１０
７とのコンタクトは、パッド−ビット線コンタクト部１
１１において行なわれる。このようにして、素子形成領
域１１２には、１本のビット線１０７を共通にした２つ
のメモリセルが形成されている。
部を示した平面レイアウト図であり、図１０は、図９に
示したメモリセルアレイ部のＸ−Ｘにおける断面図
（ａ）およびＹ−Ｙにおける断面図（ｂ）である。ま
ず、図９を参照して、メモリアレイ部の平面レイアウト
について説明する。縦方向には所定の間隔を隔ててワー
ド線１０３ａ，１０３ｂ，１０３ｃ，１０３ｄが形成さ
れている。そして、横方向には、ワード線１０３ａ，１
０３ｂ，１０３ｃ，１０３ｄと直交する方向に所定の間
隔を隔ててビット線１０７が複数本配列されている。隣
接する２つのビット線１０７間には、素子分離酸化膜１
０２が形成されない素子形成領域１１２が形成されてい
る。素子形成領域１１２の両端部に位置する不純物拡散
層（図示せず）には、キャパシタ下部電極（ストレージ
ノード）１０８が接続されている。また、素子形成領域
１１２のワード線１０３ａ，１０３ｂ間の領域と、ビッ
ト線１０７のワード線１０３ａ，１０３ｂ間の領域をカ
バーするようにポリパッド（引出し電極）１０５が形成
されている。ポリパッド１０５とシリコン基板（図示せ
ず）とのコンタクトはパッド−基板コンタクト部１１０
において行なわれる。ポリパッド１０５とビット線１０
７とのコンタクトは、パッド−ビット線コンタクト部１
１１において行なわれる。このようにして、素子形成領
域１１２には、１本のビット線１０７を共通にした２つ
のメモリセルが形成されている。
【０００５】次に、図１０を参照して、ＤＲＡＭのメモ
リセルアレイ部の断面構造について説明する。まず、図
１０（ａ）を参照して、Ｘ−Ｘ断面について説明する。
メモリセルアレイ部は、シリコン基板１０１と、シリコ
ン基板１０１上に形成されたＳｉＯ2 膜からなる素子分
離酸化膜１０２とを備えている。素子分離酸化膜１０２
上には、所定の間隔を隔ててポリシリコンからなるワー
ド線１０３ａ，１０３ｂ，１０３ｃ，１０３ｄが形成さ
れている。ワード線１０３ａ，１０３ｂ，１０３ｃ，１
０３ｄを覆うようにＳｉＯ2 からなる絶縁膜１０４ａ，
１０４ｂ，１０４ｃ，１０４ｄがそれぞれ形成されてい
る。ワード線１０３ａおよび１０３ｂ間の素子分離酸化
膜１０２上にはポリパッド１０５がワード線１０３ａ，
１０３ｂ上に延びるように形成されている。そして、全
面を覆うようにＳｉＯ2 からなる層間絶縁膜１０６が形
成されている。層間絶縁膜１０６には、ポリパッド１０
５とビット線１０７とのコンタクトのためのコンタクト
孔１０６ａが形成されている。コンタクト孔１０６ａお
よび層間絶縁膜１０６上には、ビット線１０７が形成さ
れており、ビット１０７とポリパッド１０５とは、パッ
ド−ビット線コンタクト部１１１において電気的に接続
されている。
リセルアレイ部の断面構造について説明する。まず、図
１０（ａ）を参照して、Ｘ−Ｘ断面について説明する。
メモリセルアレイ部は、シリコン基板１０１と、シリコ
ン基板１０１上に形成されたＳｉＯ2 膜からなる素子分
離酸化膜１０２とを備えている。素子分離酸化膜１０２
上には、所定の間隔を隔ててポリシリコンからなるワー
ド線１０３ａ，１０３ｂ，１０３ｃ，１０３ｄが形成さ
れている。ワード線１０３ａ，１０３ｂ，１０３ｃ，１
０３ｄを覆うようにＳｉＯ2 からなる絶縁膜１０４ａ，
１０４ｂ，１０４ｃ，１０４ｄがそれぞれ形成されてい
る。ワード線１０３ａおよび１０３ｂ間の素子分離酸化
膜１０２上にはポリパッド１０５がワード線１０３ａ，
１０３ｂ上に延びるように形成されている。そして、全
面を覆うようにＳｉＯ2 からなる層間絶縁膜１０６が形
成されている。層間絶縁膜１０６には、ポリパッド１０
５とビット線１０７とのコンタクトのためのコンタクト
孔１０６ａが形成されている。コンタクト孔１０６ａお
よび層間絶縁膜１０６上には、ビット線１０７が形成さ
れており、ビット１０７とポリパッド１０５とは、パッ
ド−ビット線コンタクト部１１１において電気的に接続
されている。
【０００６】次に、図１０（ｂ）を参照して、Ｙ−Ｙ断
面について説明する。この断面では、隣接する素子分離
酸化膜１０２間に、不純物拡散層１０９が形成されてお
り、不純物拡散層１０９には、ポリパッド１０５が電気
的に接続されている。この不純物拡散層１０９は、トラ
ンジスタのソース／ドレイン領域に構成するものであ
る。このように、従来では、ポリパッド１０５を介して
トランジスタのソース／ドレイン領域を構成する不純物
拡散層１０９と、ビット線１０７とが電気的に接続され
ている。このポリパッド１０５は、半導体装置の集積化
に伴って素子が微細化された場合には必要不可欠なもの
である。すなわち、半導体装置の集積化に伴ってメモリ
セルが微細化された場合には、ワード線（ゲート電極）
間隔が狭くなり、これに伴ってワード線間に形成される
不純物拡散層の幅も狭くなる。このように狭くなった不
純物拡散層にビット線を直接接続するように形成するの
は、製造プロセス上非常に困難であり、マスクずれから
ゲート電極（ワード線）のエッジ部が削れるなどの不都
合が生じる。このような場合に、不純物拡散層とビット
線との間にゲート電極上にまで延在したポリパッドを形
成することにより、ビット線の形成が容易になる。この
ように、ポリパッドは素子が微細化された場合には必要
不可欠なものとなる。さらに、従来では、ポリパッドと
ビット線とのコンタクト部形成の自由度を拡大するため
に、不純物拡散層に接続されたポリパッドを素子分離酸
化膜上にまで引出し、この上でビット線とのコンタクト
部を形成している。
面について説明する。この断面では、隣接する素子分離
酸化膜１０２間に、不純物拡散層１０９が形成されてお
り、不純物拡散層１０９には、ポリパッド１０５が電気
的に接続されている。この不純物拡散層１０９は、トラ
ンジスタのソース／ドレイン領域に構成するものであ
る。このように、従来では、ポリパッド１０５を介して
トランジスタのソース／ドレイン領域を構成する不純物
拡散層１０９と、ビット線１０７とが電気的に接続され
ている。このポリパッド１０５は、半導体装置の集積化
に伴って素子が微細化された場合には必要不可欠なもの
である。すなわち、半導体装置の集積化に伴ってメモリ
セルが微細化された場合には、ワード線（ゲート電極）
間隔が狭くなり、これに伴ってワード線間に形成される
不純物拡散層の幅も狭くなる。このように狭くなった不
純物拡散層にビット線を直接接続するように形成するの
は、製造プロセス上非常に困難であり、マスクずれから
ゲート電極（ワード線）のエッジ部が削れるなどの不都
合が生じる。このような場合に、不純物拡散層とビット
線との間にゲート電極上にまで延在したポリパッドを形
成することにより、ビット線の形成が容易になる。この
ように、ポリパッドは素子が微細化された場合には必要
不可欠なものとなる。さらに、従来では、ポリパッドと
ビット線とのコンタクト部形成の自由度を拡大するため
に、不純物拡散層に接続されたポリパッドを素子分離酸
化膜上にまで引出し、この上でビット線とのコンタクト
部を形成している。
【０００７】
【発明が解決しようとする課題】前述のように、従来の
ＤＲＡＭのメモリセルアレイ部では、素子が微細化され
た場合にポリパッド１０５を用いることにより、ビット
線１０７と不純物拡散層１０９とのコンタクト部の形成
を容易にしていた。
ＤＲＡＭのメモリセルアレイ部では、素子が微細化され
た場合にポリパッド１０５を用いることにより、ビット
線１０７と不純物拡散層１０９とのコンタクト部の形成
を容易にしていた。
【０００８】しかしながら、素子がさらに微細化されて
くると、コンタクトホール１０６ａのコンタクト径Ｗが
小さくなる。この場合に、コンタクト部の深さＨは一定
である。したがって、微細化に伴ってアスペクト比（Ｈ
／Ｗ）が大きくなるという不都合が生じる。このアスペ
クト比が大きくなるとコンタクト孔の形成が困難になり
これがひいてはビット線の断線や抵抗が高くなるなどの
問題点につながる。この結果、従来では素子が微細化さ
れた場合に素子の信頼性面で不都合が生じ、素子の信頼
性が低下してしまうという問題点があった。
くると、コンタクトホール１０６ａのコンタクト径Ｗが
小さくなる。この場合に、コンタクト部の深さＨは一定
である。したがって、微細化に伴ってアスペクト比（Ｈ
／Ｗ）が大きくなるという不都合が生じる。このアスペ
クト比が大きくなるとコンタクト孔の形成が困難になり
これがひいてはビット線の断線や抵抗が高くなるなどの
問題点につながる。この結果、従来では素子が微細化さ
れた場合に素子の信頼性面で不都合が生じ、素子の信頼
性が低下してしまうという問題点があった。
【０００９】請求項１および２に記載の発明は、上記の
ような課題を解決するためになされたもので、素子の微
細化に伴ってコンタクト径が小さくなった場合にもコン
タクト孔の形成を容易にして素子の信頼性を確保するこ
とが可能な半導体装置を提供することを目的とする。
ような課題を解決するためになされたもので、素子の微
細化に伴ってコンタクト径が小さくなった場合にもコン
タクト孔の形成を容易にして素子の信頼性を確保するこ
とが可能な半導体装置を提供することを目的とする。
【００１０】
【課題を解決するための手段】この発明における半導体
装置は、半導体基板の主表面上に形成された下部導電層
と、下部導電層の上部に位置し下部導電層と電気的に接
続された中間接続層と、中間接続層の上部に位置し中間
接続層と電気的に接続された上部導電層とを備えてい
る。そして、中間接続層と上部電極層との接続領域にお
ける中間接続層の厚みが、その中間接続層と上部導電層
との接続領域近傍以外の、下部導電層と中間接続層との
接続領域を含む領域における中間接続層の厚みより厚く
形成されている。
装置は、半導体基板の主表面上に形成された下部導電層
と、下部導電層の上部に位置し下部導電層と電気的に接
続された中間接続層と、中間接続層の上部に位置し中間
接続層と電気的に接続された上部導電層とを備えてい
る。そして、中間接続層と上部電極層との接続領域にお
ける中間接続層の厚みが、その中間接続層と上部導電層
との接続領域近傍以外の、下部導電層と中間接続層との
接続領域を含む領域における中間接続層の厚みより厚く
形成されている。
【００１１】
【作用】この発明に係る半導体装置では、中間接続層と
上部導電層との接続領域近傍における中間接続層の厚み
が、その中間接続層と上部導電層との接続領域近傍以外
の、下部導電層と中間接続層との接続領域を含む領域に
おける中間接続層の厚みより厚く形成されているので、
上部導電層と中間接続層とを接続するためのコンタクト
孔の深さが軽減されてアスペクト比が改善される。
上部導電層との接続領域近傍における中間接続層の厚み
が、その中間接続層と上部導電層との接続領域近傍以外
の、下部導電層と中間接続層との接続領域を含む領域に
おける中間接続層の厚みより厚く形成されているので、
上部導電層と中間接続層とを接続するためのコンタクト
孔の深さが軽減されてアスペクト比が改善される。
【００１２】
【発明の実施例】以下、本発明の実施例を図面に基づい
て説明する。図１は本発明の一実施例によるＤＲＡＭの
メモリセルアレイ部を示した平面レイアウト図である。
また図２（ａ），（ｂ）は、図１に示したメモリセルア
レイ部のＸ−Ｘにおける断面図（ａ）およびＹ−Ｙにお
ける断面図（ｂ）である。まず、図１を参照して、本実
施例のＤＲＡＭのメモリセルアレイ部は、縦方向に所定
の間隔を隔てて配列されたワード線３ａ，３ｂ，３ｃ，
３ｄと、ワード線３ａ，３ｂ，３ｃ，３ｄと直交する方
向に所定の間隔を隔てて形成されたビット線７と、隣接
するビット線７間の所定領域に形成された素子形成領域
１２と、素子形成領域１２の両端に位置する不純物拡散
層（図示せず）に接続されたキャパシタ下部電極（スト
レージノード）８と、ワード線３ａ，３ｂ間の素子形成
領域およびワード線３ａ，３ｂ間のビット線７をカバー
するように形成されたポリパッド５とを備えている。
て説明する。図１は本発明の一実施例によるＤＲＡＭの
メモリセルアレイ部を示した平面レイアウト図である。
また図２（ａ），（ｂ）は、図１に示したメモリセルア
レイ部のＸ−Ｘにおける断面図（ａ）およびＹ−Ｙにお
ける断面図（ｂ）である。まず、図１を参照して、本実
施例のＤＲＡＭのメモリセルアレイ部は、縦方向に所定
の間隔を隔てて配列されたワード線３ａ，３ｂ，３ｃ，
３ｄと、ワード線３ａ，３ｂ，３ｃ，３ｄと直交する方
向に所定の間隔を隔てて形成されたビット線７と、隣接
するビット線７間の所定領域に形成された素子形成領域
１２と、素子形成領域１２の両端に位置する不純物拡散
層（図示せず）に接続されたキャパシタ下部電極（スト
レージノード）８と、ワード線３ａ，３ｂ間の素子形成
領域およびワード線３ａ，３ｂ間のビット線７をカバー
するように形成されたポリパッド５とを備えている。
【００１３】素子形成領域１２とビット線７とのコンタ
クトはポリパッド５を介して行なわれる。すなわち、素
子形成領域１２とポリパッド５とはパッド−基板コンタ
クト部１０において電気的に接続され、ビット線７とポ
リパッド５とはパッド−ビット線コンタクト部１１にお
いて電気的に接続されている。ここで、本実施例のメモ
リセルアレイ部では、ワード線３ａおよび３ｂのパッド
−ビット線コンタクト部１１に相当する部分に屈曲部３
ａ1 ，３ｂ1 がそれぞれ形成されている。このように、
屈曲部３ａ1 および３ｂ1 を形成することにより、パッ
ド−ビット線コンタクト部１１でのワード線３ａ，３ｂ
間の間隔が他の部分に比べて狭くなっている。
クトはポリパッド５を介して行なわれる。すなわち、素
子形成領域１２とポリパッド５とはパッド−基板コンタ
クト部１０において電気的に接続され、ビット線７とポ
リパッド５とはパッド−ビット線コンタクト部１１にお
いて電気的に接続されている。ここで、本実施例のメモ
リセルアレイ部では、ワード線３ａおよび３ｂのパッド
−ビット線コンタクト部１１に相当する部分に屈曲部３
ａ1 ，３ｂ1 がそれぞれ形成されている。このように、
屈曲部３ａ1 および３ｂ1 を形成することにより、パッ
ド−ビット線コンタクト部１１でのワード線３ａ，３ｂ
間の間隔が他の部分に比べて狭くなっている。
【００１４】次に、図２を参照して、図１に示したメモ
リセルアレイ部の断面構造について説明する。まず、図
２（ａ）を参照して、図１におけるＸ−Ｘ断面について
説明する。この断面ではシリコン基板１上の全面にＳｉ
Ｏ2 からなる素子分離酸化膜２が形成されている。素子
分離酸化膜２上には図１に示したワード線３ａ，３ｂ，
３ｃ，３ｄに対応した間隔でワード線３ａ，３ｂ，３
ｃ，３ｄが形成されている。ワード線３ａ，３ｂ，３
ｃ，３ｄを覆うように絶縁膜４ａ，４ｂ，４ｃ，４ｄが
形成されている。そして、ワード線３ａ，３ｂ間にはポ
リシリコンからなるポリパッド５がワード線３ａ，３ｂ
上に絶縁膜４ａ，４ｂを介して延在するように形成され
ている。そして、全面にＳｉＯ2 からなる層間絶縁膜６
が形成されている。層間絶縁膜６には、ビット線７とポ
リパッド５とのコンタクトをとるためのコンタクト孔６
ａが形成されている。コンタクト孔６ａおよび層間絶縁
膜６上にはビット線７が形成されている。ビット線７と
ポリパッド５とはパッド−ビット線コンタクト部１１に
おいて電気的に接続されている。次に、図２（ｂ）を参
照して、図１に示したメモリセルアレイ部のＹ−Ｙ断面
について説明する。この断面では、素子分離酸化膜２間
にトランジスタのソース／ドレイン領域を構成する不純
物拡散層９が形成されている。不純物拡散層９にはポリ
パッド５が接続されており、そのポリパッド５は素子分
離酸化膜２上に延在するように形成されている。そし
て、ビット線７とポリパッド５とのコンタクトは、素子
分離酸化膜２上に延在したポリパッド５のパッド−ビッ
ト線コンタクト部１１において行なわれる。ここで、図
２（ａ）に示したように、ポリパッド５をその間隔が狭
くなったワード線３ａ，３ｂ間に形成すると、ポリパッ
ド５の上面部分は従来のように凹状にならずに平坦化さ
れる。すなわち、その間にポリパッド５が形成される絶
縁膜４ａおよび４ｂの側面部分の間隔Ｌとポリパッド５
のワード線３ａ，３ｂ上での厚みＴ1 との関係が２Ｔ1
＞Ｌの関係を満たすようにポリパッド５の厚みＴ 1 を形
成する。このようにすれば、ワード線３ａ，３ｂ間に形
成されるポリパッド５が従来のように凹型にならずにポ
リパッド５の上面が平坦化される。この結果、パッド−
ビット線コンタクト部１１でのポリパッド５の厚みＴ2
は、ワード線３ａ，３ｂ上でのポリパッド５の厚みＴ1
よりも厚く形成されることになる。この断面をＹ−Ｙ断
面で見ると図２（ｂ）に示したような断面となる。本実
施例では、このように、パッド−ビット線コンタクト部
１１でのポリパッド５の厚みを他の部分より厚く形成す
ることにより、ビット線７のコンタクト深さＨ0 が従来
に比べてポリパッド５の厚みを増した分だけ軽減され
る。この結果、アスペクト比（Ｈ0 ／Ｗ0 ）が従来に比
べて小さくなり改善される。したがって、従来と比べて
コンタクト孔６ａの形成が容易となりこれに伴って従来
問題であったビット線７の断線や抵抗が高くなるという
問題点を低減することができる。この結果、装置全体と
しての信頼性を従来と比べて向上させることができる。
リセルアレイ部の断面構造について説明する。まず、図
２（ａ）を参照して、図１におけるＸ−Ｘ断面について
説明する。この断面ではシリコン基板１上の全面にＳｉ
Ｏ2 からなる素子分離酸化膜２が形成されている。素子
分離酸化膜２上には図１に示したワード線３ａ，３ｂ，
３ｃ，３ｄに対応した間隔でワード線３ａ，３ｂ，３
ｃ，３ｄが形成されている。ワード線３ａ，３ｂ，３
ｃ，３ｄを覆うように絶縁膜４ａ，４ｂ，４ｃ，４ｄが
形成されている。そして、ワード線３ａ，３ｂ間にはポ
リシリコンからなるポリパッド５がワード線３ａ，３ｂ
上に絶縁膜４ａ，４ｂを介して延在するように形成され
ている。そして、全面にＳｉＯ2 からなる層間絶縁膜６
が形成されている。層間絶縁膜６には、ビット線７とポ
リパッド５とのコンタクトをとるためのコンタクト孔６
ａが形成されている。コンタクト孔６ａおよび層間絶縁
膜６上にはビット線７が形成されている。ビット線７と
ポリパッド５とはパッド−ビット線コンタクト部１１に
おいて電気的に接続されている。次に、図２（ｂ）を参
照して、図１に示したメモリセルアレイ部のＹ−Ｙ断面
について説明する。この断面では、素子分離酸化膜２間
にトランジスタのソース／ドレイン領域を構成する不純
物拡散層９が形成されている。不純物拡散層９にはポリ
パッド５が接続されており、そのポリパッド５は素子分
離酸化膜２上に延在するように形成されている。そし
て、ビット線７とポリパッド５とのコンタクトは、素子
分離酸化膜２上に延在したポリパッド５のパッド−ビッ
ト線コンタクト部１１において行なわれる。ここで、図
２（ａ）に示したように、ポリパッド５をその間隔が狭
くなったワード線３ａ，３ｂ間に形成すると、ポリパッ
ド５の上面部分は従来のように凹状にならずに平坦化さ
れる。すなわち、その間にポリパッド５が形成される絶
縁膜４ａおよび４ｂの側面部分の間隔Ｌとポリパッド５
のワード線３ａ，３ｂ上での厚みＴ1 との関係が２Ｔ1
＞Ｌの関係を満たすようにポリパッド５の厚みＴ 1 を形
成する。このようにすれば、ワード線３ａ，３ｂ間に形
成されるポリパッド５が従来のように凹型にならずにポ
リパッド５の上面が平坦化される。この結果、パッド−
ビット線コンタクト部１１でのポリパッド５の厚みＴ2
は、ワード線３ａ，３ｂ上でのポリパッド５の厚みＴ1
よりも厚く形成されることになる。この断面をＹ−Ｙ断
面で見ると図２（ｂ）に示したような断面となる。本実
施例では、このように、パッド−ビット線コンタクト部
１１でのポリパッド５の厚みを他の部分より厚く形成す
ることにより、ビット線７のコンタクト深さＨ0 が従来
に比べてポリパッド５の厚みを増した分だけ軽減され
る。この結果、アスペクト比（Ｈ0 ／Ｗ0 ）が従来に比
べて小さくなり改善される。したがって、従来と比べて
コンタクト孔６ａの形成が容易となりこれに伴って従来
問題であったビット線７の断線や抵抗が高くなるという
問題点を低減することができる。この結果、装置全体と
しての信頼性を従来と比べて向上させることができる。
【００１５】図３は図２（ａ）に示したメモリセルアレ
イ部の製造プロセスを説明するための断面図である。図
３（ａ）〜（ｄ）を参照して、次に製造プロセスについ
て説明する。まず、図３（ａ）に示すように、シリコン
基板１上に素子分離酸化膜２を形成する。素子分離酸化
膜２上に、図１に示したようなパターン形状を有するワ
ード線３ａ，３ｂ，３ｃ，３ｄを形成する。ワード線３
ａ，３ｂ，３ｃ，３ｄを覆うようにそれぞれ絶縁膜４
ａ，４ｂ，４ｃ，４ｄを形成する。次に、図３（ｂ）に
示すように、全面にポリパッド５となるポリシリコンを
堆積する。そして、図３（ｃ）に示すように、ワード線
３ａおよび３ｂ上に延在するようにポリシリコンをパタ
ーニングしてポリパッド５を形成する。次に、図３
（ｄ）に示すように、全面にＳｉＯ2 からなる層間絶縁
膜６を形成した後、コンタクト孔６ａを形成する。最後
に、図２（ａ）に示したように、コンタクト孔６ａおよ
び層間絶縁膜６上にＷＳｉ膜からなるビット線をスパッ
タ法により形成する。
イ部の製造プロセスを説明するための断面図である。図
３（ａ）〜（ｄ）を参照して、次に製造プロセスについ
て説明する。まず、図３（ａ）に示すように、シリコン
基板１上に素子分離酸化膜２を形成する。素子分離酸化
膜２上に、図１に示したようなパターン形状を有するワ
ード線３ａ，３ｂ，３ｃ，３ｄを形成する。ワード線３
ａ，３ｂ，３ｃ，３ｄを覆うようにそれぞれ絶縁膜４
ａ，４ｂ，４ｃ，４ｄを形成する。次に、図３（ｂ）に
示すように、全面にポリパッド５となるポリシリコンを
堆積する。そして、図３（ｃ）に示すように、ワード線
３ａおよび３ｂ上に延在するようにポリシリコンをパタ
ーニングしてポリパッド５を形成する。次に、図３
（ｄ）に示すように、全面にＳｉＯ2 からなる層間絶縁
膜６を形成した後、コンタクト孔６ａを形成する。最後
に、図２（ａ）に示したように、コンタクト孔６ａおよ
び層間絶縁膜６上にＷＳｉ膜からなるビット線をスパッ
タ法により形成する。
【００１６】図４は本発明の第２の実施例によるＤＲＡ
Ｍのメモリセルアレイ部の断面図である。図４を参照し
て、この第２の実施例では、ワード線３ａ，３ｂ，３
ｃ，３ｄを覆うようにそれぞれ形成された絶縁膜１４
ａ，１４ｂ，１４ｃ，１４ｄの厚みを厚く形成してい
る。これにより、ワード線３ａ，３ｂ間で絶縁膜１４
ａ，１４ｂが互いに接してその部分に絶縁膜１４ａ，１
４ｂが埋め込まれた形状となる。このような形状の上に
ポリパッド５を形成することにより、図４に示すように
ポリパッド５の表面が平坦化される。従って、図１およ
び図２に示した第１の実施例で得られたと同様の効果が
得られる。すなわち、ビット線７のコンタクト深さＨ0
が浅くなる方向に軽減されるので、アスペクト比が改善
されてコンタクト孔６ａの形成が容易となる。この結
果、従来使用していたビット線７とポリパッド５との接
触不良などの問題点を低減することができる。
Ｍのメモリセルアレイ部の断面図である。図４を参照し
て、この第２の実施例では、ワード線３ａ，３ｂ，３
ｃ，３ｄを覆うようにそれぞれ形成された絶縁膜１４
ａ，１４ｂ，１４ｃ，１４ｄの厚みを厚く形成してい
る。これにより、ワード線３ａ，３ｂ間で絶縁膜１４
ａ，１４ｂが互いに接してその部分に絶縁膜１４ａ，１
４ｂが埋め込まれた形状となる。このような形状の上に
ポリパッド５を形成することにより、図４に示すように
ポリパッド５の表面が平坦化される。従って、図１およ
び図２に示した第１の実施例で得られたと同様の効果が
得られる。すなわち、ビット線７のコンタクト深さＨ0
が浅くなる方向に軽減されるので、アスペクト比が改善
されてコンタクト孔６ａの形成が容易となる。この結
果、従来使用していたビット線７とポリパッド５との接
触不良などの問題点を低減することができる。
【００１７】図５は図１に示したメモリセルアレイ部の
全体平面レイアウト図である。図５を参照して、ワード
線３ａ，３ｂとワード線３ｃ，３ｄにはパッド−ビット
線コンタクト部１１の両側方に相当する部分にそれぞれ
屈曲部３ａ1，３ｂ1 と、３ｃ1 ，３ｄ1 が形成されて
いる。
全体平面レイアウト図である。図５を参照して、ワード
線３ａ，３ｂとワード線３ｃ，３ｄにはパッド−ビット
線コンタクト部１１の両側方に相当する部分にそれぞれ
屈曲部３ａ1，３ｂ1 と、３ｃ1 ，３ｄ1 が形成されて
いる。
【００１８】図６は図５に示したメモリセルアレイ部の
ワード線のパターン形状を異ならせた第３の実施例を示
す平面レイアウト図である。図６を参照して、この第３
の実施例の屈曲部１３ａ1 ，１３ｂ1 ，１３ｃ1 ，１３
ｄ1 は、図５に示した屈曲部３ａ1 ，３ｂ1 ，３ｃ1 ，
３ｄ1 と異なり、パッド−ビット線コンタクト部１１側
のみ突出した形状となっている。
ワード線のパターン形状を異ならせた第３の実施例を示
す平面レイアウト図である。図６を参照して、この第３
の実施例の屈曲部１３ａ1 ，１３ｂ1 ，１３ｃ1 ，１３
ｄ1 は、図５に示した屈曲部３ａ1 ，３ｂ1 ，３ｃ1 ，
３ｄ1 と異なり、パッド−ビット線コンタクト部１１側
のみ突出した形状となっている。
【００１９】図７は図５に示したメモリセルアレイ部の
ワード線のパターン形状を異ならせた第４の実施例を示
す平面レイアウト図である。この第４の実施例では、ワ
ード線２３ａ，２３ｂ，２３ｃ，２３ｄのそれぞれの屈
曲部２３ａ1，２３ｂ1 ，２３ｃ1 ，２３ｄ1 がパッド
−ビット線コンタクト部１１側のみならず反対側もとも
に突出した形状を有している。
ワード線のパターン形状を異ならせた第４の実施例を示
す平面レイアウト図である。この第４の実施例では、ワ
ード線２３ａ，２３ｂ，２３ｃ，２３ｄのそれぞれの屈
曲部２３ａ1，２３ｂ1 ，２３ｃ1 ，２３ｄ1 がパッド
−ビット線コンタクト部１１側のみならず反対側もとも
に突出した形状を有している。
【００２０】図８は図５に示したメモリセルアレイ部の
ワード線のパターン形状を異ならせた第５の実施例を示
す平面レイアウト図である。図８を参照して、この第５
の実施例では、共通した素子形成領域１２を有する１対
のワード線３３ａ，３３ｂのパターン形状が互いに異な
ることである。すなわち、ワード線３３ａは、パッド−
ビット線コンタクト部１１に相当する部分でも屈曲した
形状となっておらず、パッド−ビット線コンタクト部１
１側に全体的に接近した配置となっている。これに対し
てワード線３３ｂは、パッド−ビット線コンタクト部１
１に相当する部分に突出した屈曲部分３３ｂ1 を有して
いる。このようなワード線３３ａ，３３ｂにおける関係
は、ワード線３３ｃ，３３ｄにおける関係においても同
様である。
ワード線のパターン形状を異ならせた第５の実施例を示
す平面レイアウト図である。図８を参照して、この第５
の実施例では、共通した素子形成領域１２を有する１対
のワード線３３ａ，３３ｂのパターン形状が互いに異な
ることである。すなわち、ワード線３３ａは、パッド−
ビット線コンタクト部１１に相当する部分でも屈曲した
形状となっておらず、パッド−ビット線コンタクト部１
１側に全体的に接近した配置となっている。これに対し
てワード線３３ｂは、パッド−ビット線コンタクト部１
１に相当する部分に突出した屈曲部分３３ｂ1 を有して
いる。このようなワード線３３ａ，３３ｂにおける関係
は、ワード線３３ｃ，３３ｄにおける関係においても同
様である。
【００２１】上述の図６〜図８に示したワード線のパタ
ーン形状では、図１および図２に示した第１の実施例と
同様の効果を得ることができる。
ーン形状では、図１および図２に示した第１の実施例と
同様の効果を得ることができる。
【００２２】なお、本実施例ではＤＲＡＭのメモリセル
アレイ部に用いられるポリパッドについての適用例を示
したが、本発明はこれに限らず、パッドを介した３層構
造であれば他の素子にも適用可能である。
アレイ部に用いられるポリパッドについての適用例を示
したが、本発明はこれに限らず、パッドを介した３層構
造であれば他の素子にも適用可能である。
【００２３】
【発明の効果】以上のように、請求項１および請求項２
に記載の発明によれば、中間接続層と上部導電層の接続
領域近傍における中間接続層の厚みを、その中間接続層
と上部導電層との接続領域近傍以外の、下部導電層と中
間接続層との接続領域を含む領域における中間接続層の
厚みより厚く形成することにより、上部導電層と中間接
続層とを接続するためのコンタクト孔の深さが軽減され
てアスペクト比が改善される。この結果、素子の微細化
に伴ってコンタクト径が小さくなった場合にも、コンタ
クト孔の形成を容易にして素子の信頼性を確保すること
が可能な半導体装置を提供し得るに至った。
に記載の発明によれば、中間接続層と上部導電層の接続
領域近傍における中間接続層の厚みを、その中間接続層
と上部導電層との接続領域近傍以外の、下部導電層と中
間接続層との接続領域を含む領域における中間接続層の
厚みより厚く形成することにより、上部導電層と中間接
続層とを接続するためのコンタクト孔の深さが軽減され
てアスペクト比が改善される。この結果、素子の微細化
に伴ってコンタクト径が小さくなった場合にも、コンタ
クト孔の形成を容易にして素子の信頼性を確保すること
が可能な半導体装置を提供し得るに至った。
【図面の簡単な説明】
【図１】本発明の一実施例によるＤＲＡＭのメモリセル
アレイ部を示した平面レイアウト図である。
アレイ部を示した平面レイアウト図である。
【図２】図１に示したメモリセルアレイ部のＸ−Ｘにお
ける断面図（ａ）およびＹ−Ｙにおける断面図（ｂ）で
ある。
ける断面図（ａ）およびＹ−Ｙにおける断面図（ｂ）で
ある。
【図３】図２（ａ）に示したメモリセルアレイ部の製造
プロセスを説明するための断面図である。
プロセスを説明するための断面図である。
【図４】本発明の第２の実施例によるＤＲＡＭのメモリ
セルアレイ部の断面図である。
セルアレイ部の断面図である。
【図５】図１に示したメモリセルアレイ部の全体平面レ
イアウト図である。
イアウト図である。
【図６】図１に示したメモリセルアレイ部のワード線の
パターン形状を異ならせた第３の実施例を示す平面レイ
アウト図である。
パターン形状を異ならせた第３の実施例を示す平面レイ
アウト図である。
【図７】図１に示したメモリセルアレイ部のワード線の
パターン形状を異ならせた第４の実施例を示す平面レイ
アウト図である。
パターン形状を異ならせた第４の実施例を示す平面レイ
アウト図である。
【図８】図１に示したメモリセルアレイ部のワード線の
パターン形状を異ならせた第５の実施例を示す平面レイ
アウト図である。
パターン形状を異ならせた第５の実施例を示す平面レイ
アウト図である。
【図９】従来のＤＲＡＭのメモリセルアレイ部を示した
平面レイアウト図である。
平面レイアウト図である。
【図１０】図９に示したメモリセルアレイ部のＸ−Ｘに
おける断面図（ａ）およびＹ−Ｙにおける断面図（ｂ）
である。
おける断面図（ａ）およびＹ−Ｙにおける断面図（ｂ）
である。
１ シリコン基板 ２ 素子分離酸化膜 ３ａ，３ｂ，３ｃ，３ｄ，１３ａ，１３ｂ，１３ｃ，１
３ｄ，２３ａ，２３ｂ，２３ｃ，２３ｄ，３３ａ，３３
ｂ，３３ｃ，３３ｄ ワード線 ３ａ1 ，３ｂ1 ，３ｃ1 ，３ｄ1 ，１３ａ1 ，１３
ｂ1 ，１３ｃ1 ，１３ｄ1，２３ａ1 ，２３ｂ1 ，２３
ｃ1 ，２３ｄ1 ，３３ｂ1 ，３３ｄ1 屈曲部 ４ａ，４ｂ，４ｃ，４ｄ，１４ａ，１４ｂ，１４ｃ，１
４ｄ 絶縁膜 ５ ポリパッド（引出し電極） ６ａ コンタクト孔 ７ ビット線 ８ キャパシタ下部電極（ストレージノード） ９ 不純物拡散層 １０ パッド−基板コンタクト部 １１ パッド−ビット線コンタクト部
３ｄ，２３ａ，２３ｂ，２３ｃ，２３ｄ，３３ａ，３３
ｂ，３３ｃ，３３ｄ ワード線 ３ａ1 ，３ｂ1 ，３ｃ1 ，３ｄ1 ，１３ａ1 ，１３
ｂ1 ，１３ｃ1 ，１３ｄ1，２３ａ1 ，２３ｂ1 ，２３
ｃ1 ，２３ｄ1 ，３３ｂ1 ，３３ｄ1 屈曲部 ４ａ，４ｂ，４ｃ，４ｄ，１４ａ，１４ｂ，１４ｃ，１
４ｄ 絶縁膜 ５ ポリパッド（引出し電極） ６ａ コンタクト孔 ７ ビット線 ８ キャパシタ下部電極（ストレージノード） ９ 不純物拡散層 １０ パッド−基板コンタクト部 １１ パッド−ビット線コンタクト部
Claims (2)
- 【請求項１】 半導体基板の主表面上に形成された下部
導電層と、 前記下部導電層の上部に位置し、前記下部導電層と電気
的に接続された中間接続層と、 前記中間接続層の上部に位置し、前記中間接続層と電気
的に接続された上部導電層とを備え、 前記中間接続層と前記上部導電層との接続領域近傍にお
ける前記中間接続層の厚みが、前記中間接続層と前記上
部導電層との前記接続領域近傍以外の、前記下部導電層
と前記中間接続層との接続領域を含む領域における前記
中間接続層の厚みより厚く形成されていることを特徴と
する、半導体装置。 - 【請求項２】 前記上部導電層および前記中間接続層の
接続領域と、前記下部導電層および前記中間接続層の接
続領域とは、前記半導体基板に沿った方向に所定の間隔
を隔てて形成されていることを特徴とする、請求項１に
記載の半導体装置。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP3009729A JP2835414B2 (ja) | 1991-01-30 | 1991-01-30 | 半導体装置 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP3009729A JP2835414B2 (ja) | 1991-01-30 | 1991-01-30 | 半導体装置 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPH04271167A JPH04271167A (ja) | 1992-09-28 |
| JP2835414B2 true JP2835414B2 (ja) | 1998-12-14 |
Family
ID=11728405
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP3009729A Expired - Fee Related JP2835414B2 (ja) | 1991-01-30 | 1991-01-30 | 半導体装置 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JP2835414B2 (ja) |
Family Cites Families (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPH02270369A (ja) * | 1988-12-08 | 1990-11-05 | Mitsubishi Electric Corp | 半導体記憶装置およびその製造方法 |
-
1991
- 1991-01-30 JP JP3009729A patent/JP2835414B2/ja not_active Expired - Fee Related
Also Published As
| Publication number | Publication date |
|---|---|
| JPH04271167A (ja) | 1992-09-28 |
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