JP2803712B2 - 半導体記憶装置 - Google Patents
半導体記憶装置Info
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- JP2803712B2 JP2803712B2 JP7293198A JP29319895A JP2803712B2 JP 2803712 B2 JP2803712 B2 JP 2803712B2 JP 7293198 A JP7293198 A JP 7293198A JP 29319895 A JP29319895 A JP 29319895A JP 2803712 B2 JP2803712 B2 JP 2803712B2
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-
- H—ELECTRICITY
- H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
- H10B—ELECTRONIC MEMORY DEVICES
- H10B12/00—Dynamic random access memory [DRAM] devices
- H10B12/30—DRAM devices comprising one-transistor - one-capacitor [1T-1C] memory cells
- H10B12/31—DRAM devices comprising one-transistor - one-capacitor [1T-1C] memory cells having a storage electrode stacked over the transistor
-
- H—ELECTRICITY
- H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
- H10B—ELECTRONIC MEMORY DEVICES
- H10B12/00—Dynamic random access memory [DRAM] devices
- H10B12/30—DRAM devices comprising one-transistor - one-capacitor [1T-1C] memory cells
Landscapes
- Semiconductor Memories (AREA)
- Internal Circuitry In Semiconductor Integrated Circuit Devices (AREA)
- Semiconductor Integrated Circuits (AREA)
- Dram (AREA)
Description
【０００１】
【発明の属する技術分野】本発明は半導体記憶装置に関
し、特にダイナミック型ランダムアクセスメモリ（ＤＲ
ＡＭ）のメモリセルの配列構造に関する。
し、特にダイナミック型ランダムアクセスメモリ（ＤＲ
ＡＭ）のメモリセルの配列構造に関する。
【０００２】
【従来の技術】ＤＲＡＭメモリセルの微細化が進むにつ
れて、十分なキャパシタの蓄積容量を得ることが困難に
なってきている。その際、キャパシタ蓄積電極の全表面
積を広くとることができることから、キャパシタをセル
構造の最上部に形成するＣＯＢ（Ｃａｐａｃｉｔｏｒ
ｏｖｅｒ Ｂｉｔ−ｌｉｎｅ）構造が広く利用されてい
る。
れて、十分なキャパシタの蓄積容量を得ることが困難に
なってきている。その際、キャパシタ蓄積電極の全表面
積を広くとることができることから、キャパシタをセル
構造の最上部に形成するＣＯＢ（Ｃａｐａｃｉｔｏｒ
ｏｖｅｒ Ｂｉｔ−ｌｉｎｅ）構造が広く利用されてい
る。
【０００３】図６，７，８，９はＣＯＢ構造ＤＲＡＭの
工程手順を説明するための断面図である。まず図６
（ａ）に示すように、Ｐ- 型半導体基板９上に通常の選
択酸化（ＬＯＣＯＳ−ｌｏｃａｌ Ｏｘｉｄａｔｉｏｎ
ｏｆ Ｓｉｌｉｃｏｎ）法等の方法により、フィール
ド酸化膜１０を形成する。フィールド酸化膜１０によっ
て区画された素子能動領域１上にゲート酸化膜１１を形
成した後に、例えば２００ｎｍ程度のポリシリコン膜や
タングステンシリサイド膜のような導電膜を全面に成
長、所定の形状にパターニングを行い、ワード線２ａを
形成する。素子能動領域１の基板中に不純物を注入し、
ソース・ドレイン領域を形成した後に、例えば３００ｎ
ｍ程度のリン、ボロン等の不純物を含むシリコン酸化膜
のような第１の層間絶縁膜１２を全面に成長する。
工程手順を説明するための断面図である。まず図６
（ａ）に示すように、Ｐ- 型半導体基板９上に通常の選
択酸化（ＬＯＣＯＳ−ｌｏｃａｌ Ｏｘｉｄａｔｉｏｎ
ｏｆ Ｓｉｌｉｃｏｎ）法等の方法により、フィール
ド酸化膜１０を形成する。フィールド酸化膜１０によっ
て区画された素子能動領域１上にゲート酸化膜１１を形
成した後に、例えば２００ｎｍ程度のポリシリコン膜や
タングステンシリサイド膜のような導電膜を全面に成
長、所定の形状にパターニングを行い、ワード線２ａを
形成する。素子能動領域１の基板中に不純物を注入し、
ソース・ドレイン領域を形成した後に、例えば３００ｎ
ｍ程度のリン、ボロン等の不純物を含むシリコン酸化膜
のような第１の層間絶縁膜１２を全面に成長する。
【０００４】次に、図６（ｂ）に示すように、通常のフ
ォトグラフィーならびにエッチング法により、ビット線
と素子能動領域を接続する開孔部３を形成する。
ォトグラフィーならびにエッチング法により、ビット線
と素子能動領域を接続する開孔部３を形成する。
【０００５】図６（ｃ）に示すように、例えば６００ｎ
ｍ程度のリンのような不純物を含むポリシリコン膜を全
面に成長、エッチバックを行い、コンタクト内に第１の
埋め込み導電層１３を形成する。
ｍ程度のリンのような不純物を含むポリシリコン膜を全
面に成長、エッチバックを行い、コンタクト内に第１の
埋め込み導電層１３を形成する。
【０００６】さらに、図７（ａ）に示すように、例えば
１５０ｎｍ程度のタングステンシリサイド膜のような導
電層を全面に成長、所定の形状にパターニングを行い、
ビット線４を形成する。
１５０ｎｍ程度のタングステンシリサイド膜のような導
電層を全面に成長、所定の形状にパターニングを行い、
ビット線４を形成する。
【０００７】図７（ｂ）に示すように、例えば３００ｎ
ｍ程度のリン、ボロン等の不純物を含むシリコン酸化膜
のような第２の層間絶縁膜１４を全面に成長する。
ｍ程度のリン、ボロン等の不純物を含むシリコン酸化膜
のような第２の層間絶縁膜１４を全面に成長する。
【０００８】図８（ａ）に示すように、通常のフォトグ
ラフィーならびにエッチング法により、ノード電極と素
子能動領域を接続する開孔部５を開孔する。
ラフィーならびにエッチング法により、ノード電極と素
子能動領域を接続する開孔部５を開孔する。
【０００９】図８（ｂ）に示すように、例えば６００ｎ
ｍ程度のリンのような不純物を含むポリシリコン膜を全
面に成長した後、所定の形状にパターニングを行い、ス
トレッジノード電極１１´を形成する。ストレッジノー
ド電極１１´は例えばフィン型や円筒型のような３次元
構造にすれば、なお一層キャパシタの蓄積容量を増大さ
せることができる。
ｍ程度のリンのような不純物を含むポリシリコン膜を全
面に成長した後、所定の形状にパターニングを行い、ス
トレッジノード電極１１´を形成する。ストレッジノー
ド電極１１´は例えばフィン型や円筒型のような３次元
構造にすれば、なお一層キャパシタの蓄積容量を増大さ
せることができる。
【００１０】図９に示すように、例えば６ｎｍ程度のシ
リコン窒化膜のような容量絶縁膜１６を全面に成長し、
例えば１５０ｎｍ程度のリンのような不純物を含むポリ
シリコン膜を全面に成長した後、所定の形状にパターニ
ングを行い、プレート電極１７を形成し、ＤＲＡＭのメ
モリセルを完成する。
リコン窒化膜のような容量絶縁膜１６を全面に成長し、
例えば１５０ｎｍ程度のリンのような不純物を含むポリ
シリコン膜を全面に成長した後、所定の形状にパターニ
ングを行い、プレート電極１７を形成し、ＤＲＡＭのメ
モリセルを完成する。
【００１１】以上のようなＣＯＢ構造の場合、ノード電
極と素子能動領域を接続する開孔部５は、ビット線が形
成された後にビット線の上部に形成されることになる。
そのためノード電極と素子能動領域を接続する開孔部５
は、すでに形成されているワード線２ａとビット線４を
避けて形成されなければならない。
極と素子能動領域を接続する開孔部５は、ビット線が形
成された後にビット線の上部に形成されることになる。
そのためノード電極と素子能動領域を接続する開孔部５
は、すでに形成されているワード線２ａとビット線４を
避けて形成されなければならない。
【００１２】ところで、ＤＲＡＭのメモリセルの配列方
法は主にフォールデットビット線型とオープンビット線
型に分けられる。両側のレイアウト上の違いはセンスア
ンプに接続される２本のビット線が片側配置か両側配置
かの点にある。セル内の各層の線幅並びに間隔幅の最小
寸法をＦとした場合、理論的なメモリセルの最小面積は
オープンビット線型で６Ｆ2 となる。ところが、オープ
ンビット線型セルの場合、ノード電極と素子能動領域を
接続するための開孔部５を各配線を避けて形成するため
には、いずれかの層を斜めに配列したり、拡散層を凸型
に形成したりする工夫が必要となってくる。例えば、図
１０（Ｔ．Ｅｉｍｏｒｉ ｅｔ ａｌ．，ＩＥＤＭ Ｔ
ｅｃｈ．Ｄｉｇ．，ｐ６１１，１９９３）はその方法の
一つで、素子能動領域１をワード線２ａ、ビット線４に
対して斜めに配列している。ただし、素子能動領域１を
斜めに配列しているため、素子能動領域１の線幅／間隔
幅が最小でＦであることを満足させるためには、もっと
もメモリセル面積の小さい場合でも、ワード線側が２Ｆ
ピッチ、ビット線側が３．５Ｆピッチ程度で、面積は約
７Ｆ2 程度になり、理論値よりもかなり大きくなる。
法は主にフォールデットビット線型とオープンビット線
型に分けられる。両側のレイアウト上の違いはセンスア
ンプに接続される２本のビット線が片側配置か両側配置
かの点にある。セル内の各層の線幅並びに間隔幅の最小
寸法をＦとした場合、理論的なメモリセルの最小面積は
オープンビット線型で６Ｆ2 となる。ところが、オープ
ンビット線型セルの場合、ノード電極と素子能動領域を
接続するための開孔部５を各配線を避けて形成するため
には、いずれかの層を斜めに配列したり、拡散層を凸型
に形成したりする工夫が必要となってくる。例えば、図
１０（Ｔ．Ｅｉｍｏｒｉ ｅｔ ａｌ．，ＩＥＤＭ Ｔ
ｅｃｈ．Ｄｉｇ．，ｐ６１１，１９９３）はその方法の
一つで、素子能動領域１をワード線２ａ、ビット線４に
対して斜めに配列している。ただし、素子能動領域１を
斜めに配列しているため、素子能動領域１の線幅／間隔
幅が最小でＦであることを満足させるためには、もっと
もメモリセル面積の小さい場合でも、ワード線側が２Ｆ
ピッチ、ビット線側が３．５Ｆピッチ程度で、面積は約
７Ｆ2 程度になり、理論値よりもかなり大きくなる。
【００１３】一方、非常に小さいセル面積を得る方法の
ひとつとして、例えば図１１（Ｋ．Ｓｈｉｂａｈａｒａ
ｅｔ ａｌ．，ＩＥＤＭ Ｔｅｃｈ．Ｄｉｇ．，１９
９４，ｐ６３９）や図１２（特開平４−２７９０５５号
公報）のようにビット線４をワード線２ａに対して斜め
方向に配列する方法が提案されている。図１１の場合に
は、メモリセル面積が６Ｆ2 であるようにメモリセルを
配列することが可能である。ただし図１１及び図１２の
場合には、ビット線４が斜めであるために、メモリセル
領域１８全体は図１３に示すような平行四辺形になる。
このため、メモリセル領域１８上下にむだ領域１９が生
じる。このむだ領域１９を最小限に保つ方法として、図
１４（ａ）及び（ｂ）に示すような折り返し構造があ
る。折り返し構造は、セルアレイをワード線方向に対し
て対象な２重のミニアレイに分割し、これらを接続部を
介してつなぐことで実現される。上記ななめビット線セ
ルを用いた場合、最も小さいセルサイズは、上記のむだ
領域１９を含めると約６．３Ｆ2 程度となる。
ひとつとして、例えば図１１（Ｋ．Ｓｈｉｂａｈａｒａ
ｅｔ ａｌ．，ＩＥＤＭ Ｔｅｃｈ．Ｄｉｇ．，１９
９４，ｐ６３９）や図１２（特開平４−２７９０５５号
公報）のようにビット線４をワード線２ａに対して斜め
方向に配列する方法が提案されている。図１１の場合に
は、メモリセル面積が６Ｆ2 であるようにメモリセルを
配列することが可能である。ただし図１１及び図１２の
場合には、ビット線４が斜めであるために、メモリセル
領域１８全体は図１３に示すような平行四辺形になる。
このため、メモリセル領域１８上下にむだ領域１９が生
じる。このむだ領域１９を最小限に保つ方法として、図
１４（ａ）及び（ｂ）に示すような折り返し構造があ
る。折り返し構造は、セルアレイをワード線方向に対し
て対象な２重のミニアレイに分割し、これらを接続部を
介してつなぐことで実現される。上記ななめビット線セ
ルを用いた場合、最も小さいセルサイズは、上記のむだ
領域１９を含めると約６．３Ｆ2 程度となる。
【００１４】
【発明が解決しようとする課題】従来技術の第１の問題
点は、図１１及び図１２のような斜めビット線セルの場
合、リソグラフィー時におけるパターン形成不良が起こ
りやすいことである。すなわち、図１４（ａ）及び
（ｂ）に示すように、メモリセル領域１８は上記のビッ
ト線の折り返し部分２０でメモリセルが不連続になり、
また角の部分２１では、周りにセルが配列されていない
部分が多くなる。リソグラフィーが光露光の場合には、
こういったメモリセルの不連続の部分や周りにセルの少
ない部分で、他の部分と比較してパターンが太ったり、
細ったりする不良が起こりやすい。また１Ｇ，４Ｇ以上
のＤＲＡＭでは、もはや光露光では限界に達し、電子線
露光になることが予想される。現状では電子線露光の場
合には、図１５に示すように、部分一括露光部２２と可
変成形露光部２３の組み合わせで行われる。部分一括と
は、通常の光露光のように、あるマスク上から電子線を
当てて露光を行う方法であるが、現状このマスクはセル
領域を数個含む大きさでしかない。一方、可変成形と
は、あらかじめ定められたデータに従って、電子線の直
描で行う方法である。オープンビット線セルの場合、メ
モリセル領域に角の部分２１が必ず形成されるため、上
記角の端の部分は可変成形で露光せざるを得ない。上記
のような場合、部分一括露光部２２と可変成形露光部２
３の境目における目ズレや寸法差が生じやすい。
点は、図１１及び図１２のような斜めビット線セルの場
合、リソグラフィー時におけるパターン形成不良が起こ
りやすいことである。すなわち、図１４（ａ）及び
（ｂ）に示すように、メモリセル領域１８は上記のビッ
ト線の折り返し部分２０でメモリセルが不連続になり、
また角の部分２１では、周りにセルが配列されていない
部分が多くなる。リソグラフィーが光露光の場合には、
こういったメモリセルの不連続の部分や周りにセルの少
ない部分で、他の部分と比較してパターンが太ったり、
細ったりする不良が起こりやすい。また１Ｇ，４Ｇ以上
のＤＲＡＭでは、もはや光露光では限界に達し、電子線
露光になることが予想される。現状では電子線露光の場
合には、図１５に示すように、部分一括露光部２２と可
変成形露光部２３の組み合わせで行われる。部分一括と
は、通常の光露光のように、あるマスク上から電子線を
当てて露光を行う方法であるが、現状このマスクはセル
領域を数個含む大きさでしかない。一方、可変成形と
は、あらかじめ定められたデータに従って、電子線の直
描で行う方法である。オープンビット線セルの場合、メ
モリセル領域に角の部分２１が必ず形成されるため、上
記角の端の部分は可変成形で露光せざるを得ない。上記
のような場合、部分一括露光部２２と可変成形露光部２
３の境目における目ズレや寸法差が生じやすい。
【００１５】従来技術の第２の問題点は、図１０のよう
な拡散層が斜めになっているセルの場合には、セル面積
が大きくなることである。すなわち、上記のようなパタ
ーン形成不良は、メモリセルがセル領域端まで連続的に
形成されているために、メモリセル領域が長方形状の場
合には生じにくい。しかしながら、メモリセル領域全体
の形状を通常の長方形状にしようとすると、従来方法に
おけるメモリセル形状は図１０のような形になり、メモ
リセル領域全体は長方形状だが、メモリセル面積は最小
でも７Ｆ2 となり、理論値よりも非常に大きくなってし
まう。
な拡散層が斜めになっているセルの場合には、セル面積
が大きくなることである。すなわち、上記のようなパタ
ーン形成不良は、メモリセルがセル領域端まで連続的に
形成されているために、メモリセル領域が長方形状の場
合には生じにくい。しかしながら、メモリセル領域全体
の形状を通常の長方形状にしようとすると、従来方法に
おけるメモリセル形状は図１０のような形になり、メモ
リセル領域全体は長方形状だが、メモリセル面積は最小
でも７Ｆ2 となり、理論値よりも非常に大きくなってし
まう。
【００１６】それ故本発明の課題は、オープンビット型
のＣＯＢ構造ＤＲＡＭにおいて、リソグラフィー時にお
けるパターン形成不良を防ぐメモリセルを有する半導体
記憶装置を提供することにある。
のＣＯＢ構造ＤＲＡＭにおいて、リソグラフィー時にお
けるパターン形成不良を防ぐメモリセルを有する半導体
記憶装置を提供することにある。
【００１７】本発明のもう一つの課題は、オープンビッ
ト線型の理論値６Ｆ2 に近い、最小で６．１Ｆ2 程度の
小さいメモリセルを有する半導体記憶装置を提供するこ
とにある。
ト線型の理論値６Ｆ2 に近い、最小で６．１Ｆ2 程度の
小さいメモリセルを有する半導体記憶装置を提供するこ
とにある。
【００１８】
【課題を解決するための手段】本発明によれば、半導体
基板上に区画して設けた素子能動領域に１個の選択用Ｍ
ＯＳトランジスタと１個の電荷蓄積用キャパシタで構成
するメモリセルを対にして設けたメモリセル対をマトリ
クス状に配列したメモリセルアレイを有する半導体記憶
装置において、前記半導体基板上に複数のワード線が互
いに平行に配列され、前記素子能動領域は、前記ワード
線に対して直交する方向から第１の所定の角度をもっ
て、前記ワード線と斜めに交差するように配列されてお
り、ビット線は、前記直交する方向から前記素子能動領
域とは反対方向に第２の所定の角度をもって、前記ワー
ド線と斜めに交差するように配列されており、前記素子
能動領域並びにビット線の斜め方向が、前記直交する方
向で、１つのセルごとまたは２つのセルごとに逆方向に
交互に斜めになっていることを特徴とする半導体記憶装
置が得られる。
基板上に区画して設けた素子能動領域に１個の選択用Ｍ
ＯＳトランジスタと１個の電荷蓄積用キャパシタで構成
するメモリセルを対にして設けたメモリセル対をマトリ
クス状に配列したメモリセルアレイを有する半導体記憶
装置において、前記半導体基板上に複数のワード線が互
いに平行に配列され、前記素子能動領域は、前記ワード
線に対して直交する方向から第１の所定の角度をもっ
て、前記ワード線と斜めに交差するように配列されてお
り、ビット線は、前記直交する方向から前記素子能動領
域とは反対方向に第２の所定の角度をもって、前記ワー
ド線と斜めに交差するように配列されており、前記素子
能動領域並びにビット線の斜め方向が、前記直交する方
向で、１つのセルごとまたは２つのセルごとに逆方向に
交互に斜めになっていることを特徴とする半導体記憶装
置が得られる。
【００１９】更に本発明によれば、メモリセルアレイ
が、それぞれ複数個のメモリセルと接続した一対のビッ
ト線を入力端子とする、センスアンプの両側に配列され
ていることを特徴とする半導体記憶装置が得られる。
が、それぞれ複数個のメモリセルと接続した一対のビッ
ト線を入力端子とする、センスアンプの両側に配列され
ていることを特徴とする半導体記憶装置が得られる。
【００２０】また本発明によれば、電荷蓄積用キャパシ
タが、前記ワード線並びにビット線より上部に形成され
ていることを特徴とする半導体記憶装置が得られる。
タが、前記ワード線並びにビット線より上部に形成され
ていることを特徴とする半導体記憶装置が得られる。
【００２１】更に本発明によれば、前記ワード線２本お
きに１本、セルトランジスタのワード線として機能しな
いダミーのワード線が配列されていることを特徴とする
半導体記憶装置が得られる。
きに１本、セルトランジスタのワード線として機能しな
いダミーのワード線が配列されていることを特徴とする
半導体記憶装置が得られる。
【００２２】また本発明によれば、前記素子能動領域が
前記直交する方向に対してなす前記第１の所定の角度
と、前記ビット線が前記直交する方向に対してなす前記
第２の所定の角度とが実質的に等しい角度であることを
特徴とする半導体記憶装置が得られる。ここで、本発明
は半導体基板上に区画して設けた素子能動領域に１個の
選択用ＭＯＳトランジスタと１個の電荷蓄積用キャパシ
タで構成するメモリセルを対にして設けたメモリセル対
をマトリクス状に配列したメモリセルアレイを有する半
導体記憶装置において、前記半導体基板上に複数のワー
ド線が互いに平行に配列され、前記ワード線に対して、
素子能動領域並びにビット線が互に逆方向に斜めに交差
するよう配列した部分を有し、前記素子能動領域並びに
ビット線の斜め方向が、１つのセルごとまたは２つのセ
ルごとに逆方向に交互に斜めになっており、前記部分に
おいては、前記素子能動領域が前記ワード線に対して反
時計方向及び時計方向の内の一方方向に所定の角度で斜
めに交差している場合に、前記ビット線が前記ワード線
に対して前記反時計方向及び前記時計方向の内の他方方
向に前記所定の角度と実質的に等しい角度で斜めに交差
していることを特徴とする半導体記憶装置であると表現
することもできる。
前記直交する方向に対してなす前記第１の所定の角度
と、前記ビット線が前記直交する方向に対してなす前記
第２の所定の角度とが実質的に等しい角度であることを
特徴とする半導体記憶装置が得られる。ここで、本発明
は半導体基板上に区画して設けた素子能動領域に１個の
選択用ＭＯＳトランジスタと１個の電荷蓄積用キャパシ
タで構成するメモリセルを対にして設けたメモリセル対
をマトリクス状に配列したメモリセルアレイを有する半
導体記憶装置において、前記半導体基板上に複数のワー
ド線が互いに平行に配列され、前記ワード線に対して、
素子能動領域並びにビット線が互に逆方向に斜めに交差
するよう配列した部分を有し、前記素子能動領域並びに
ビット線の斜め方向が、１つのセルごとまたは２つのセ
ルごとに逆方向に交互に斜めになっており、前記部分に
おいては、前記素子能動領域が前記ワード線に対して反
時計方向及び時計方向の内の一方方向に所定の角度で斜
めに交差している場合に、前記ビット線が前記ワード線
に対して前記反時計方向及び前記時計方向の内の他方方
向に前記所定の角度と実質的に等しい角度で斜めに交差
していることを特徴とする半導体記憶装置であると表現
することもできる。
【００２３】
【作用】本発明においては、理論値の６Ｆ2 に近い最小
で約６．１Ｆ2 程度の小さいメモリセル面積を実現する
ことが可能になる。
で約６．１Ｆ2 程度の小さいメモリセル面積を実現する
ことが可能になる。
【００２４】また本発明においては、メモリセル領域全
体を連続的に、かつ長方形状に配列することが可能にな
る。これによりリソグラフィーの際に、光露光の場合に
は、メモリセルが不連続になっている部分や周りにセル
の少ない部分におけるパターンの形成不良を防ぐことが
できる。また、電子線露光の場合には、メモリセルすべ
て部分一括露光で形成できるため、部分一括部と可変成
形部の境目における目ズレや寸法差が生じない。
体を連続的に、かつ長方形状に配列することが可能にな
る。これによりリソグラフィーの際に、光露光の場合に
は、メモリセルが不連続になっている部分や周りにセル
の少ない部分におけるパターンの形成不良を防ぐことが
できる。また、電子線露光の場合には、メモリセルすべ
て部分一括露光で形成できるため、部分一括部と可変成
形部の境目における目ズレや寸法差が生じない。
【００２５】
【発明の実施の形態】次に本発明の実施例について図面
を参照して説明する。
を参照して説明する。
【００２６】図１は、本発明の第１の実施例による半導
体記憶装置のメモリセル構成の平面図である。わかりや
すくするため、右側上部では素子能動領域１を省略し、
右側下部ではビット線４を除外して描いてある。また、
互いの層を区別しやすくするため、図１中のワード線２
ａ並びにダミーワード線２ｂは、線幅が最小寸法Ｆより
も若干小さく、また間隔幅が最小寸法よりも若干大きく
なっている。本実施例では、素子能動領域１とビット線
４が、ワード線２ａ及びダミーワード線２ｂに対して逆
方向に斜めになっている部分を有する。また、その方向
は１つのセルごとに交互に逆方向に斜めになっている。
図１中の場合、素子能動領域１並びにビット線４の線幅
／間隔幅は最小寸法Ｆよりも若干大きく記述されてい
る。したがって、理論的にはセル面積はさらに小さく記
述することが可能である。また、全ワード線の３本に１
本ごとにダミーワード線２ｂとなっている。このダミー
ワード線２ｂは、例えばノード電極と素子能動領域を接
続する開孔部５のような開孔部を、自己整合で形成する
際に適したものであるが、セルトランジスタのワード線
にはなっていないので、トランジスタ動作のためには特
に無くても構わない。上記のようなオープンビット線型
メモリセルの等価回路図は図２のようになる。２ｂの部
分がメモリセルデータの読み取りに関係のないダミーワ
ード線となっていることが分かる。
体記憶装置のメモリセル構成の平面図である。わかりや
すくするため、右側上部では素子能動領域１を省略し、
右側下部ではビット線４を除外して描いてある。また、
互いの層を区別しやすくするため、図１中のワード線２
ａ並びにダミーワード線２ｂは、線幅が最小寸法Ｆより
も若干小さく、また間隔幅が最小寸法よりも若干大きく
なっている。本実施例では、素子能動領域１とビット線
４が、ワード線２ａ及びダミーワード線２ｂに対して逆
方向に斜めになっている部分を有する。また、その方向
は１つのセルごとに交互に逆方向に斜めになっている。
図１中の場合、素子能動領域１並びにビット線４の線幅
／間隔幅は最小寸法Ｆよりも若干大きく記述されてい
る。したがって、理論的にはセル面積はさらに小さく記
述することが可能である。また、全ワード線の３本に１
本ごとにダミーワード線２ｂとなっている。このダミー
ワード線２ｂは、例えばノード電極と素子能動領域を接
続する開孔部５のような開孔部を、自己整合で形成する
際に適したものであるが、セルトランジスタのワード線
にはなっていないので、トランジスタ動作のためには特
に無くても構わない。上記のようなオープンビット線型
メモリセルの等価回路図は図２のようになる。２ｂの部
分がメモリセルデータの読み取りに関係のないダミーワ
ード線となっていることが分かる。
【００２７】図３は、本発明の第２の実施例による半導
体記憶装置のメモリセル構成の平面図である。図１同
様、素子能動領域１とビット線４は逆方向に斜めになっ
ている。また、その方向は２つのセルごとに交互に逆方
向に斜めになっている。図１及び図３のような斜め線の
角度は、素子能動領域１、ビット線４が逆方向に同じ角
度で斜めになっている場合セル面積は最も小さくなる。
その中でも最も小さくなるのは、図４にその構成を示し
た場合で、最小寸法をＦとすると、ビット線４が６Ｆご
とに逆方向に斜めになっている場合である。この場合、
素子能動領域１、全ワード線２ａ，２ｂ、ビット線４の
線部分と間隔部分が全て最小寸法Ｆを満足する最小のセ
ル面積は約６．０８５Ｆ2 となる。
体記憶装置のメモリセル構成の平面図である。図１同
様、素子能動領域１とビット線４は逆方向に斜めになっ
ている。また、その方向は２つのセルごとに交互に逆方
向に斜めになっている。図１及び図３のような斜め線の
角度は、素子能動領域１、ビット線４が逆方向に同じ角
度で斜めになっている場合セル面積は最も小さくなる。
その中でも最も小さくなるのは、図４にその構成を示し
た場合で、最小寸法をＦとすると、ビット線４が６Ｆご
とに逆方向に斜めになっている場合である。この場合、
素子能動領域１、全ワード線２ａ，２ｂ、ビット線４の
線部分と間隔部分が全て最小寸法Ｆを満足する最小のセ
ル面積は約６．０８５Ｆ2 となる。
【００２８】図５は、本発明の第３の実施例による半導
体記憶装置のメモリセル構成の平面図である。この場合
には、素子能動領域１並びにビット線４が全ワード線２
ａ，２ｂに対して斜めになっている部分が、ワード線が
配列されている付近に限られており、そのほかの部分
は、ワード線に対して垂直な直線で形成されている。以
上により、ビット線と素子能動領域を接続する開孔部３
並びにノード電極と素子能動領域を接続する開孔部５が
形成される箇所において、全ワード線２ａ，２ｂとビッ
ト線４が互いに垂直に交わっている直線部が大部分とな
り、上記開孔部を自己整合で形成するのに適したメモリ
セルの配列方法となる。
体記憶装置のメモリセル構成の平面図である。この場合
には、素子能動領域１並びにビット線４が全ワード線２
ａ，２ｂに対して斜めになっている部分が、ワード線が
配列されている付近に限られており、そのほかの部分
は、ワード線に対して垂直な直線で形成されている。以
上により、ビット線と素子能動領域を接続する開孔部３
並びにノード電極と素子能動領域を接続する開孔部５が
形成される箇所において、全ワード線２ａ，２ｂとビッ
ト線４が互いに垂直に交わっている直線部が大部分とな
り、上記開孔部を自己整合で形成するのに適したメモリ
セルの配列方法となる。
【００２９】
【発明の効果】本発明の第１の効果は、理論値の６Ｆ2
に近い最小で約６．１Ｆ2 程度の小さいメモリセル面積
を実現することが可能になる点である。その理由は本発
明によれば、素子能動領域とビット線がワード線に対し
て逆方向に斜めになっている部分を有しているため、拡
散層のみが斜めになっている場合と比較すると、これら
斜め線の角度をワード線に対して垂直に近い斜めにする
ことができるためである。
に近い最小で約６．１Ｆ2 程度の小さいメモリセル面積
を実現することが可能になる点である。その理由は本発
明によれば、素子能動領域とビット線がワード線に対し
て逆方向に斜めになっている部分を有しているため、拡
散層のみが斜めになっている場合と比較すると、これら
斜め線の角度をワード線に対して垂直に近い斜めにする
ことができるためである。
【００３０】また本発明の第２の効果は、リソグラフィ
ーの際に、光露光の場合にはメモリセルが不連続になっ
ている部分、周りにセルの少ない部分におけるパターン
の形成不良を防ぐことができ、また電子線露光の場合に
は、部分一括部と可変成形部の境目における目ズレや寸
法差が生じない点である。その理由は、本発明によれ
ば、ビット線はワード線に対して交互に逆方向に斜めに
なっている箇所の連続によって形成されているため、メ
モリセル領域全体を連続的に、かつ長方形状に配列する
ことが可能になるためである。
ーの際に、光露光の場合にはメモリセルが不連続になっ
ている部分、周りにセルの少ない部分におけるパターン
の形成不良を防ぐことができ、また電子線露光の場合に
は、部分一括部と可変成形部の境目における目ズレや寸
法差が生じない点である。その理由は、本発明によれ
ば、ビット線はワード線に対して交互に逆方向に斜めに
なっている箇所の連続によって形成されているため、メ
モリセル領域全体を連続的に、かつ長方形状に配列する
ことが可能になるためである。
【図１】本発明の第１の実施例による半導体記憶装置の
メモリセル構成の平面図である。
メモリセル構成の平面図である。
【図２】本発明の実施例におけるオープンビット線方式
の等価回路図である。
の等価回路図である。
【図３】本発明の第２の実施例による半導体記憶装置の
メモリセル構成の平面図である。
メモリセル構成の平面図である。
【図４】本発明のメモリセルサイズが最小になる際の構
成を説明するための平面図である。
成を説明するための平面図である。
【図５】本発明の第３の実施例による半導体記憶装置の
メモリセル構成の平面図である。
メモリセル構成の平面図である。
【図６】一般的なＣＯＢ構造ＤＲＡＭにおける初期行程
の工程手順を説明するための断面図である。
の工程手順を説明するための断面図である。
【図７】一般的なＣＯＢ構造ＤＲＡＭにおける中期行程
の工程手順を説明するための断面図である。
の工程手順を説明するための断面図である。
【図８】一般的なＣＯＢ構造ＤＲＡＭにおける終期行程
の工程手順を説明するための断面図である。
の工程手順を説明するための断面図である。
【図９】一般的なＣＯＢ構造ＤＲＡＭにおける最終行程
の工程手順を説明するための断面図である。
の工程手順を説明するための断面図である。
【図１０】従来の半導体記憶装置のメモリセル構成の平
面図である。
面図である。
【図１１】従来のもう一つの半導体記憶装置のメモリセ
ル構成の平面図である。
ル構成の平面図である。
【図１２】従来の更にもう一つの半導体記憶装置のメモ
リセル構成の平面図である。
リセル構成の平面図である。
【図１３】図１１及び図１２の半導体記憶装置のメモリ
セル領域全体を示す図である。
セル領域全体を示す図である。
【図１４】図１１及び図１２の半導体記憶装置のメモリ
セル領域全体を示す図である。
セル領域全体を示す図である。
【図１５】図１４のメモリセル領域全体における角の部
分の拡大図である。
分の拡大図である。
１ 素子能動領域 ２ａ ワード線 ２ｂ ダミーワード線 ３ ビット線と素子能動領域を接続する開孔部 ４ ビット線 ５ ノード電極と素子能動領域を接続する開孔部 ６ セルトランジスタ ７ セル容量素子 ８ センスアンプ ９ Ｐ- 型半導体基板 １０ フィールド酸化膜 １１ ゲート酸化膜 １２ 第１の層間絶縁膜 １３ 第１の埋め込み導電層 １４ 第２の層間絶縁膜 １６ 容量絶縁膜 １７ プレート電極 １８ メモリセル領域 １９ むだ領域 ２０ ビット線の折り返し部分 ２１ 角の部分 ２２ 部分一括露光部 ２３ 可変成形露光部
Claims (6)
- 【請求項１】 半導体基板上に区画して設けた素子能動
領域に１個の選択用ＭＯＳトランジスタと１個の電荷蓄
積用キャパシタで構成するメモリセルを対にして設けた
メモリセル対をマトリクス状に配列したメモリセルアレ
イを有する半導体記憶装置において、 前記半導体基板上に複数のワード線が互いに平行に配列
され、 前記素子能動領域は、前記ワード線に対して直交する方
向から第１の所定の角度をもって、前記ワード線と斜め
に交差するように配列されており、 ビット線は、前記直交する方向から前記素子能動領域と
は反対方向に第２の所定の角度をもって、前記ワード線
と斜めに交差するように配列されており、 前記素子能動領域並びにビット線の斜め方向が、前記直
交する方向で、１つのセルごとまたは２つのセルごとに
逆方向に交互に斜めになっていることを特徴とする半導
体記憶装置。 - 【請求項２】 請求項１記載の半導体記憶装置におい
て、前記メモリセルアレイが、複数のセンスアンプから
なるセンスアンプ列の両側に配置されており、前記セン
スアンプに接続された対をなすビット線が前記両側に配
列されていることを特徴とする半導体記憶装置。 - 【請求項３】 請求項１記載の半導体記憶装置におい
て、前記電荷蓄積用キャパシタが、前記ワード線並びに
ビット線より上部に形成されていることを特徴とする半
導体記憶装置。 - 【請求項４】 請求項１記載の半導体記憶装置におい
て、前記ワード線２本おきに１本、セルトランジスタの
ワード線として機能しないダミーのワード線が配列され
ていることを特徴とする半導体記憶装置。 - 【請求項５】 請求項１記載の半導体記憶装置におい
て、前記素子能動領域が前記直交する方向に対してなす
前記第１の所定の角度と、前記ビット線が前記直交する
方向に対してなす前記第２の所定の角度とが実質的に等
しい角度であることを特徴とする半導体記憶装置。 - 【請求項６】 請求項１記載の半導体記憶装置におい
て、前記ワード線の延在する方向に配列された、前記マ
トリクスの一つの行または列を構成する複数の前記素子
能動領域が、隣接する２本の前記ワード線にまたがって
配列され、前記２本のワード線の間にビット線と前記複
数の素子能動領域を接続する開孔部の夫々が設けられ、
前記２本のワード線の前記開孔部とは反対の側にノード
電極と前記複数の素子能動領域を接続する開孔部の夫々
が設けられていることを特徴とする半導体記憶装置。
Priority Applications (3)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP7293198A JP2803712B2 (ja) | 1995-11-10 | 1995-11-10 | 半導体記憶装置 |
| US08/746,440 US5838036A (en) | 1995-11-10 | 1996-11-08 | Semiconductor memory device capable of realizing a minimum memory cell area approximate to a theoretical value |
| KR1019960053075A KR100210629B1 (ko) | 1995-11-10 | 1996-11-09 | 반도체 메모리 소자 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP7293198A JP2803712B2 (ja) | 1995-11-10 | 1995-11-10 | 半導体記憶装置 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPH09135004A JPH09135004A (ja) | 1997-05-20 |
| JP2803712B2 true JP2803712B2 (ja) | 1998-09-24 |
Family
ID=17791695
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP7293198A Expired - Lifetime JP2803712B2 (ja) | 1995-11-10 | 1995-11-10 | 半導体記憶装置 |
Country Status (3)
| Country | Link |
|---|---|
| US (1) | US5838036A (ja) |
| JP (1) | JP2803712B2 (ja) |
| KR (1) | KR100210629B1 (ja) |
Families Citing this family (17)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US6255685B1 (en) * | 1996-11-22 | 2001-07-03 | Sony Corporation | Semiconductor device and method of manufacturing the same |
| US6025221A (en) * | 1997-08-22 | 2000-02-15 | Micron Technology, Inc. | Processing methods of forming integrated circuitry memory devices, methods of forming DRAM arrays, and related semiconductor masks |
| US5864496A (en) * | 1997-09-29 | 1999-01-26 | Siemens Aktiengesellschaft | High density semiconductor memory having diagonal bit lines and dual word lines |
| KR100325471B1 (ko) * | 1999-04-15 | 2002-03-04 | 박종섭 | 디램의 제조 방법 |
| DE19936862C1 (de) * | 1999-08-05 | 2001-01-25 | Siemens Ag | Kontaktierung von Metalleiterbahnen eines integrierten Halbleiterchips |
| DE19948571A1 (de) | 1999-10-08 | 2001-04-19 | Infineon Technologies Ag | Speicheranordnung |
| TW503396B (en) | 1999-12-03 | 2002-09-21 | Hitachi Ltd | Semiconductor device |
| US6586281B1 (en) * | 2000-10-31 | 2003-07-01 | Lucent Technologies Inc. | Variable rotational assignment of interconnect levels in integrated circuit fabrication |
| US6498063B1 (en) * | 2001-10-12 | 2002-12-24 | Micron Technology, Inc. | Even nucleation between silicon and oxide surfaces for thin silicon nitride film growth |
| JP2003273245A (ja) * | 2002-03-15 | 2003-09-26 | Hitachi Ltd | 半導体記憶装置 |
| KR20090090597A (ko) * | 2008-02-21 | 2009-08-26 | 삼성전자주식회사 | 강유전체 메모리 소자 및 그 제조 방법 |
| JP5665266B2 (ja) | 2008-08-07 | 2015-02-04 | ピーエスフォー ルクスコ エスエイアールエルＰＳ４ Ｌｕｘｃｏ Ｓ．ａ．ｒ．ｌ． | 半導体記憶装置 |
| US8294188B2 (en) * | 2008-10-16 | 2012-10-23 | Qimonda Ag | 4 F2 memory cell array |
| KR101325188B1 (ko) * | 2012-04-09 | 2013-11-20 | 이화여자대학교 산학협력단 | 자기 저항 메모리 |
| TWI488288B (zh) | 2012-11-07 | 2015-06-11 | Inotera Memories Inc | 半導體佈局結構 |
| KR102037063B1 (ko) * | 2013-03-15 | 2019-11-26 | 삼성전자주식회사 | 반도체 장치 및 그 제조 방법 |
| JP2015084270A (ja) * | 2014-12-09 | 2015-04-30 | ピーエスフォー ルクスコ エスエイアールエルＰＳ４ Ｌｕｘｃｏ Ｓ．ａ．ｒ．ｌ． | 半導体記憶装置 |
Family Cites Families (8)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US5374576A (en) * | 1988-12-21 | 1994-12-20 | Hitachi, Ltd. | Method of fabricating stacked capacitor cell memory devices |
| JP2777896B2 (ja) * | 1989-01-20 | 1998-07-23 | 富士通株式会社 | 半導体記憶装置 |
| JPH04279055A (ja) * | 1991-01-08 | 1992-10-05 | Nec Corp | 半導体メモリ |
| JPH05218349A (ja) * | 1992-02-04 | 1993-08-27 | Sony Corp | 半導体記憶装置 |
| JP3241106B2 (ja) * | 1992-07-17 | 2001-12-25 | 株式会社東芝 | ダイナミック型半導体記憶装置及びその製造方法 |
| JP3302796B2 (ja) * | 1992-09-22 | 2002-07-15 | 株式会社東芝 | 半導体記憶装置 |
| JP2884962B2 (ja) * | 1992-10-30 | 1999-04-19 | 日本電気株式会社 | 半導体メモリ |
| KR100307602B1 (ko) * | 1993-08-30 | 2001-12-15 | 가나이 쓰도무 | 반도체집적회로장치및그제조방법 |
-
1995
- 1995-11-10 JP JP7293198A patent/JP2803712B2/ja not_active Expired - Lifetime
-
1996
- 1996-11-08 US US08/746,440 patent/US5838036A/en not_active Expired - Lifetime
- 1996-11-09 KR KR1019960053075A patent/KR100210629B1/ko not_active IP Right Cessation
Also Published As
| Publication number | Publication date |
|---|---|
| US5838036A (en) | 1998-11-17 |
| KR100210629B1 (ko) | 1999-07-15 |
| JPH09135004A (ja) | 1997-05-20 |
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Legal Events
| Date | Code | Title | Description |
|---|---|---|---|
| A01 | Written decision to grant a patent or to grant a registration (utility model) |
Free format text: JAPANESE INTERMEDIATE CODE: A01 Effective date: 19980617 |