JP2010080755A

JP2010080755A - 半導体装置

Info

Publication number: JP2010080755A
Application number: JP2008248720A
Authority: JP
Inventors: Kazuhiro Nojima; 和弘野島
Original assignee: Elpida Memory Inc
Current assignee: Micron Memory Japan Ltd
Priority date: 2008-09-26
Filing date: 2008-09-26
Publication date: 2010-04-08
Also published as: US20100080032A1

Abstract

【課題】ワード線の抵抗の低減及びワード線間容量の低減が可能な半導体装置を提供する。
【解決手段】ワード線３Ａ及び３Ｂ方向に延在し、隣接する２つのセル列（Ｌ_４ｎ＋１とＬ_４ｎ＋２、Ｌ_４ｎ＋３とＬ_４ｎ＋４）を１本のワード線３Ａ，３Ｂで接続することを特徴とする半導体装置５０を採用する。
【選択図】図２

Description

本発明は、半導体装置に関するものである。

半導体装置、特にメモリデバイスのチップサイズは低コストの観点から年々縮小されている。ＤＲＡＭ（Dynamic Random Access Memory）では、その要求を満たすために４Ｆ^２セル構造が提案されている。

４Ｆ^２セル構造は、これまでにいくつかの構造が提案されている。例えば、図７には、従来の４Ｆ^２セルトランジスタ１５１がワード配線方向に配置されたセル列１５２を有するセルトランジスタ構造１５０の平面模式図を示すものである。より具体的には、図８（ａ）〜（ｃ）に示すように、縦横比の違うシリコン柱１０１の外周囲にゲート酸化膜１０２が形成され、ゲート電極１０３を成膜後エッチバックによって自己整合的にワード線１０３Ａ，１０３Ｂが形成された構造のセルトランジスタ構造１５１が存在する。また、特許文献１には、２列に配列されたメモリセルを１本のワード線で駆動するレイアウトが開示されている。
特開２００４−９６０９５号公報

しかしながら、図８（ａ）〜（ｃ）に示す従来のセルトランジスタ構造１５０の場合、パターンの微細化が進むと、シリコン柱１０１の側面のゲート電極１０３をエッチバックによってサイドウォール状に形成する際に、ゲート電極１０３の幅が狭くなってワード線１０３Ａ，１０３Ｂの抵抗が増加してしまうという問題があった。

また、図８（ｃ）に示すように、隣接するセル列１５２Ａ，１５２Ｂのそれぞれのワード線１０３Ａ，１０３Ｂの間隔が狭くなるため、隣接するワード線間容量の増大が懸念された。さらに、特許文献１に示された従来レイアウトの場合であっても、ワード線抵抗が増大するという問題があった。

上記の事情を鑑みて、本発明は以下の構成を採用した。
すなわち、本発明の半導体装置は、ワード線とビット線とが交差して配置される半導体装置において、ワード線方向に延在し、隣接する２つのセル列を１本のワード線で接続することを特徴とする。

本発明の半導体装置によれば、隣接する２つのセル列を１本のワード線で接続するため、ワード線の面積を大きくすることができ、ワード線間の距離を広くすることができる。したがって、ワード線の抵抗の低減及びワード線間容量の低減が可能となる。

以下、本発明を適用した半導体装置について、図面を参照して詳細に説明する。
なお、以下の説明で用いる図面は、特徴をわかりやすくするために、便宜上特徴となる部分を拡大して示している場合があり、各構成要素の寸法比率などが実際と同じであるとは限らない。また、以下の説明において例示される材料、寸法等は一例であって、本発明はそれらに必ずしも限定されるものではなく、その要旨を変更しない範囲で適宜変更して実施することが可能である。

＜第１の実施形態＞
本実施の形態では、例えば、シリコン基板に配列されるセルトランジスタに、本発明を適用した場合を例に挙げて説明する。

図１及び図２（ａ）は、本発明の第１実施形態であるセルトランジスタが配列された半導体装置を示す平面図である。図１及び図２（ａ）に示すように、本実施形態の半導体装置５０は、セル列（Ｌ_４ｎ＋１〜Ｌ_４ｎ＋４）がワード線３Ａ及び３Ｂ方向に延在し、隣接する２つのセル列（Ｌ_４ｎ＋１とＬ_４ｎ＋２、Ｌ_４ｎ＋３とＬ_４ｎ＋４）が、それぞれ１本のワード線３Ａ，３Ｂで接続されて概略構成されている。なお、上記セル列の表記中、ｎは整数を示している。

より具体的には、半導体装置５０は、ワード線３Ａ及び３Ｂが延在する方向のセルトランジスタ５１の４Ｆ^２配列において、セル列Ｌ_４ｎ＋２（４ｎ＋２列）とセル列Ｌ_４ｎ＋３（４ｎ＋３列）とが最小加工寸法の幅Ｆだけワード線３が延在する方向にシフトして形成されている。そして、セル列Ｌ_４ｎ＋２及びセル列_４ｎ＋３が、それぞれセル列_４ｎ＋１（４ｎ＋１列）及びセル列_４ｎ＋４（４ｎ＋４列）の方向に幅Ｆだけシフトして配置されることにより、セル列_４ｎ＋１とセル列_４ｎ＋２とが同一のワード線３Ａ、セル列_４ｎ＋３とセル列_４ｎ＋４が同一のワード線３Ｂによってそれぞれ接続されている。

また、上述のように隣接するセル列の一方をシフトすることにより、ワード線３Ａ、３Ｂが共有された一対のセル列２Ｌ_２ｎ＋１、２Ｌ_２ｎ＋２がそれぞれ構成される。そして、一対のセル列内において、隣接する２つのセル列の各セルトランジスタ５１は、千鳥状に配置されている。

本実施形態のセルトランジスタ５１としては、図２（ａ）〜図２（ｄ）に示すように、例えば縦型のＭＯＳトランジスタを適用することができる。

セルトランジスタ５１は、シリコン柱１と、ゲート絶縁膜２を介してシリコン柱１の側面を被覆するゲート電極３とを少なくとも備えている。より具体的には、縦横比の違うシリコン柱１の回りにゲート絶縁膜２を形成し、さらにゲート電極３で覆われて形成されている。また、セルトランジスタ５１は、シリコン柱１の上方にソース拡散層又はドレイン拡散層となる一方の不純物拡散層領域（図示せず）を有しており、シリコン柱１の下方にソース拡散層又はドレイン拡散層となる他方の不純物拡散層領域（図示せず）を有している。

そして、図２（ａ）に示すように、セル列Ｌ_４ｎ＋２とセル列Ｌ_４ｎ＋３のシリコン柱１を最小加工寸法の幅Ｆだけワード線３Ａ及び３Ｂが延在する方向にシフトさせている。さらに、セル列Ｌ_４ｎ＋２をセル列_４ｎ＋１側へシフト、セル列_４ｎ＋３も同様にセル列_４ｎ＋４側へシフトさせる。これにより、一対のセル列内で隣接する二つのセル列の間隔ａ（例えば、セル列_４ｎ＋１とセル列_４ｎ＋２やセル列_４ｎ＋３とセル列_４ｎ＋４）は、一対のセル列間（例えば、２Ｌ_２ｎ＋１と２Ｌ_２ｎ＋２）で隣接する二つのセル列（例えば、セル列_４ｎ＋２とセル列_４ｎ＋３）の間隔ｂよりも小さくなるように構成されている。

この様なレイアウトを持ったシリコン柱１をセルトランジスタ５１として適用する。したがって、半導体装置５０では、一対のセル列（例えば、２Ｌ_２ｎ＋１、２Ｌ_２ｎ＋２）内の複数のセルトランジスタ５１のゲート電極３が一体化されて、それぞれワード線３Ａ，３Ｂが構成されている。

なお、図２（ｂ）〜図２（ｄ）に示すように、一対のセル列内と比較して一対のセル列間（例えば、２Ｌ_２ｎ＋１と２Ｌ_２ｎ＋２との間）のゲート絶縁膜２の膜厚が厚くなっている。すなわち、シリコン柱１の間隔が密な領域よりも広い領域が厚くなっている。

次に、本実施形態の半導体装置の製造方法を説明する。
先ず、シリコン柱１を形成する。シリコン柱１の形成は、図３（ａ）に示すように、半導体基板５に酸化膜６及び窒化膜７を成膜する。そして、この窒化膜７を図２（ａ）に示すようなシリコン柱１のレイアウトとなるようにパターニングを行なう。次いで、パターニングした窒化膜７をマスクとしてシリコン柱１を形成する。

次に、シリコン柱１の下方の半導体基板５の表面に厚い酸化膜を形成する。先ず、図３（ａ）で形成したシリコン柱１、酸化膜６、窒化膜７を覆うように酸化膜８及び窒化膜を成膜する。次に、図３（ｂ）に示すように、シリコン柱１の下方の酸化膜８が露出するまで窒化膜のエッチバックを行い、シリコン柱１の側壁にサイドウォール窒化膜９を形成する。

その後、図３（ｃ）に示すように、露出した酸化膜８の下のシリコンを選択的に熱酸化することで、厚い酸化膜１０を形成する。

この際、熱酸化する面積の違いから、図２（ｂ）〜図２（ｄ）において、一対のセル列内と比較して一対のセル列間（例えば、２Ｌ_２ｎ＋１と２Ｌ_２ｎ＋２との間）の酸化膜の膜厚は大きくなる。これにより、ゲート電極３の形成時のエッチバックマージンを高めることが可能となる。

次に、図３（ｄ）に示すように、サイドウォール窒化膜９及びシリコン柱１を覆う酸化膜８を除去する。次に、図３（ｅ）に示すように、シリコン柱１の側面に酸化膜からなるゲート絶縁膜２を形成する。

最後に、ゲート電極３及びワード線を形成する。先ず、シリコン柱１の側面にゲート絶縁膜２を介して例えばポリシリコンを全面に成膜する。その後、図３（ｆ）に示すように、エッチバックを行うことによりゲート電極３を形成する。すなわち、ゲート電極３の形成と同時に、自己整合的にシリコン柱１が２列（例えば、図２（ａ）に示すセル列Ｌ_４ｎ＋１とセル列Ｌ_４ｎ＋２あるいはセル列Ｌ_４ｎ＋３とセル列Ｌ_４ｎ＋４）に対して１本のワード線（例えば、図２（ａ）に示すワード線３Ａ，３Ｂ）が形成される。換言すると、一対のセル列の複数の前記セルトランジスタ５１のゲート電極３が一体化されてワード線３Ａ及び３Ｂが形成される。以上のようにして、本実施形態の半導体装置５０が形成される。

本実施形態の半導体装置５０によれば、隣接する２つのセル列（Ｌ_４ｎ＋１とＬ_４ｎ＋２、Ｌ_４ｎ＋３とＬ_４ｎ＋４）を１本のワード線３Ａ，３Ｂで接続するため、ワード線３Ａ，３Ｂの面積を大きくすることができ、ワード線３Ａ，３Ｂ間の距離を広くすることができる。したがって、ワード線の抵抗の低減及びワード線間容量の低減が可能となる。

また、図７に示すような従来のレイアウトの略図と図１に示すような本発明のレイアウトの略図とで抵抗の見積もりを行なうと、面積は２倍になり単位長さ辺りの抵抗は１／２へ減少、単位長さに含まれるビットの数は倍になるので１ビット辺りの抵抗は１／４と見積もれる。さらに、隣接ワード線との距離は２倍になるのでワード線容量は１／２の低減が可能となる。

＜第２の実施形態＞
次に、本発明を適用した第２の実施の形態について説明する。
本実施の形態では、例えば、シリコン基板に配列されるメモリセルのレイアウト方法に、本発明を適用した場合を例に挙げて説明する。

本実施形態の半導体装置は、図３（ｇ）、図４（ａ）及び図４（ｂ）に示すように、第１実施形態の半導体装置５０を構成するセルトランジスタ５１上にキャパシタが形成されて、さらにキャパシタ上に接続されるビット線がセル列ごとに半導体基板表面からの距離が異なる（すなわち階層が異なる）ように形成されて概略構成されている。

具体的には、図３（ｆ）に示すようなマスク窒化膜７の一部を除去して、セルコンタクト１１ａを形成する。そして、図３（ｆ）及び図４（ａ）に示すように、上記セルコンタクト１１ａ上に容量コンタクトパッド１１を形成する。この際、各セル列の容量コンタクトパッド１１の中心位置は、シリコン柱１の上面の中心位置と平面視でわずかにずれた位置とされている。すなわち、図４（ａ）に示すように、同一の一対のセル列内において隣接するセル列のシリコン柱１と反対側にずらして形成されている。

そして、図４（ｂ）に示すように、上記容量コンタクトパッド１１上に、上部電極１２Ａ、誘電体１２Ｂ、下部電極１２Ｃからなるキャパシタ１２を形成する。この際、形成された各キャパシタ１２の上面１２ａは、いずれのセル列のキャパシタ１２も半導体基板の表面から同じ高さ（すなわち、同じ階層）となるように設けられている。

次に、すべてのセル列を覆うように層間絶縁膜１９を形成する。そして、図５（ａ）に示すように、隣接する一対のセル列（例えば、２Ｌ_２ｎ＋１、２Ｌ_２ｎ＋２）間で隣接するセル列（例えば、Ｌ_４ｎ＋２及びＬ_４ｎ＋３）上の層間絶縁膜１９の一部を開口し、キャパシタ１２の上面１２ａに対して第１コンタクトホール１３を設ける。その後、図５（ｂ）に示すように、第１ビットコンタクト１４及び第１ビット線１５を形成する。

次に、図５（ｂ）に示すように、上記第１ビット線１５を覆うように層間絶縁膜２０を形成する。ここで、図６（ａ）に示すように、上記セル列Ｌ_４ｎ＋１及びＬ_４ｎ＋４には、それぞれ図示略のセル列Ｌ_{４（ｎ−１）＋４}及びＬ_{４（ｎ＋１）＋１}が隣接している。したがって、上記第１コンタクトホール１３と同様に、隣接する一対のセル列（例えば、２Ｌ_{２（ｎ−１）＋２}、２Ｌ_２ｎ＋１）間で隣接するセル列（例えば、Ｌ_{４（ｎ−１）＋４}及びＬ_４ｎ＋１）上の層間絶縁膜２０の一部を開口し、キャパシタ１２の上面１２ａに対して第２コンタクトホール１６を設ける。その後、図６（ｂ）に示すように、第２ビットコンタクト１７及び第２ビット線１８を形成する。

以上のようにして、図６（ｂ）に示すように、一対のセル列の一方のセル列（例えばＬ_４ｎ＋１）の第２ビット線１８と他方のセル列（例えばＬ_４ｎ＋２）の第１ビット線１５とが、当該一対のセル列のキャパシタ１２からの高さが異なる階層にそれぞれ設けられている半導体装置が形成される。

本実施形態の半導体装置によれば、第１実施形態において、図２（ａ）に示すように、隣接する一対のセル列（例えば、２Ｌ_{２（ｎ−１）＋２}、２Ｌ_２ｎ＋１）間で隣接するセル列（例えば、Ｌ_{４（ｎ−１）＋４}及びＬ_４ｎ＋１）を同一幅Ｆだけシフトしたことにより、一対のセル列（例えば、２Ｌ_{２（ｎ−１）＋２}、２Ｌ_２ｎ＋１）間で隣接するセル列（例えば、Ｌ_{４（ｎ−１）＋４}及びＬ_４ｎ＋１）のキャパシタ上部電極１２へのコンタクトの共通化が可能となる。

図１は、第１実施形態の半導体装置のセルトランジスタ構造を示す平面図である。図２は、第１実施形態の半導体装置のレイアウトを説明するための図であって、（ａ）は平面図、（ｂ）は（ａ）中のＡ−Ａ’線に沿った断面図、（ｃ）は（ａ）中のＢ−Ｂ’線に沿った断面図、（ｄ）は（ａ）中のＣ−Ｃ’線に沿った断面図である。図３は、第１実施形態の半導体装置の製造方法を説明するための工程断面模式図である。図４は、第２実施形態の半導体装置のキャパシタの形成を説明するための平面図である。図５（ａ）は、第２実施形態の半導体装置の第１コンタクトホールの形成を説明するための平面図であり、図５（ｂ）は、（ａ）中のＤ−Ｄ’線に沿った断面図であって第１ビット線の形成を説明するための断面図である。図６（ａ）は、第２実施形態の半導体装置の第２コンタクトホールの形成を説明するための平面図であり、図６（ｂ）は、（ａ）中のＥ−Ｅ’線に沿った断面図であって第２ビット線の形成を説明するための断面図である。図７は、４Ｆ^２セルトランジスタがワード配線方向に配置された従来のセルトランジスタ構造を示す平面図である。図８は、従来の４Ｆ^２レイアウトを説明するための図であって、（ａ）は平面図、（ｂ）は（ａ）中のＦ−Ｆ’線に沿った断面図、（ｃ）は（ａ）中のＧ−Ｇ’線に沿った断面図である。

符号の説明

１…シリコン柱
２…ゲート絶縁膜
３…ゲート電極
３Ａ，３Ｂ…ワード線
５…半導体基板
６…酸化膜
７…窒化膜
８…酸化膜
９…サイドウォール窒化膜
１０…厚い酸化膜
１１…容量コンタクトパッド
１１ａ…セルコンタクト
１２…キャパシタ
１２ａ…キャパシタの上面
１２Ａ…上部電極
１２Ｂ…誘電体
１２Ｃ…下部電極
１３…第１コンタクトホール
１４…第１ビットコンタクト
１５…第１ビット線
１６…第２コンタクトホール
１７…第２ビットコンタクト
１８…第２ビット線
１９，２０…層間絶縁膜
５０…半導体装置
５１…セルトランジスタ
Ｌ…セル列
２Ｌ…一対のセル列

Claims

ワード線とビット線とが交差して配置される半導体装置において、
ワード線方向に延在し、隣接する２つのセル列を１本のワード線で接続することを特徴とする半導体装置。
隣接する２つのセル列を一対のセル列とし、隣接する２つのセル列の間隔が隣接する一対のセル列の間隔よりも小さく、且つ隣接する２つのセル列における各セルがワード方向に千鳥状に配置することを特徴とする請求項１に記載の半導体装置。
隣接ビット線が階層で構成されることを特徴とする請求項１又は２に記載の半導体装置。
ワード線方向のセルトランジスタの配列において、４ｎ＋２列と４ｎ＋３列が最小加工寸法Ｆだけシフトし、かつ４ｎ＋２列と４ｎ＋３列が各４ｎ＋１、４ｎ＋４の方向へシフトして配置することにより、４ｎ＋１と４ｎ＋２、４ｎ＋３と４ｎ＋４が同一のワード線によって接続されていることを特徴とする請求項１乃至３のいずれか一項に記載の半導体装置。
ワード線とビット線とが交差して配置される半導体装置において、
ワード線方向に延在する複数のセル列と、
隣接する二つの前記セル列からなる一対のセル列の、一方のセル列と他方のセル列とが共有するように設けられたワード線と、を備え、
前記一対のセル列内で隣接する二つのセル列の間隔が、当該一対のセル列間で隣接する二つのセル列の間隔よりも小さく設けられていることを特徴とする半導体装置。
前記セル列は、前記ワード線方向に１以上のセルトランジスタが配列されて設けられており、
前記一対のセル列のセルトランジスタの配列は、一方のセル列のセルトランジスタの配列と他方のセル列のセルトランジスタの配列とが前記ワード線方向にずらされて、千鳥状に配置されていることを特徴とする請求項５に記載の半導体装置。
前記一方のセルトランジスタの配列と前記他方のセルトランジスタの配列とが、前記ワード線方向に前記セルトランジスタの最小加工寸法の幅だけずらされていることを特徴とする請求項６に記載の半導体装置。
前記一対のセル列の一方のセル列のビット線と他方のセル列のビット線とが、当該一対のセル列からの高さが異なる階層にそれぞれ設けられていることを特徴とする請求項５乃至７のいずれか一項に記載の半導体装置。
前記セルトランジスタが、シリコン柱と、ゲート絶縁膜を介して前記シリコン柱の側面を被覆するゲート電極とを少なくとも備えていることを特徴とする請求項５乃至８のいずれか一項に記載の半導体装置。
前記ワード線が、前記一対のセル列の複数の前記セルトランジスタのゲート電極が一体化されて構成されていることを特徴とする請求項９に記載の半導体装置。