JPS63211669A - 半導体メモリ装置 - Google Patents

Abstract

(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。

Description

【発明の詳細な説明】 産業上の利用分野 本発明は半導体メモリ装置、特に二層構造ワード線の相
互コンタクトの構成に関するものである。

従来の技術 近年、半導体装置の高集積化、高速度化を意図した取り
組みが活発になっており、特に、グイナミック　ランダ
ムアクセス　メモリ（ＤＲＡＭ）を中心とする分野にお
ける進歩に目覚ましいものがある。

現在、ＤＲＡＭでは、ワード線抵抗による遅延を低減す
るために、二層構造のワード線方式を採る場合が多い。

すなわちワード線をゲート電極を構成する下層のワード
線と高速化を図る為に低抵゛抗配線層により構成される
上層のワード線とした二層構造である。そして、この二
層構造ワード線の相互の電気的接続は、隣接するメモリ
セルグロック間に設けた相互コンタクト領域で行われる
。

以下に従来例について第２図を参照して説明する。第２
図ａはメモリセルブロックの構成を示した図であり、図
中１１．１２および１３はそれぞれメモリセルブロック
、２１および２２は相互コンタクト領域である。第２図
すは第１図亀の領域８を拡大した図であり、図中、３が
下層ワード線であるポリシリコン配線、４が上層ワード
線であるアルミ配線、そして５が上層ワード線４と下層
ワード線３の電気的接続を行なうためのコンタクト窓で
ある。なお、図示するように、コンタクト窓６と上層お
よび下層の配線層３，４とのマスク合せ余裕を確保する
ためにコンタクト窓近傍で各配線層の線幅を太くする必
要がある。このだめ相互コンタクトの配置にあたり、同
一相互コンタクト領域内で隣接するワード線の相互コン
タクトの位置をワード線の延長方向にずらすことにより
、同一層の配線層間に最小間隔を確保している。

発明が解決しようとする問題点 しかしながら、上記の従来例のように隣接するワード線
の相互コンタクトの位置を同一相互コンタクト領域内で
ずらす場合、各配線層の最小間隔を確保するために第２
図すで示した余分な領域ｅが必要となる。この領域６は
各相互コンタクト領域に必要であり、動作速度を上げる
ために相互コンタクトの数を増加させると、領域６の占
める面積が大きくなり、チップサイズが大きくなる。し
たがって、ＤＲＡＭ等を所望のパッケージに搭載できな
くなるおそれがあシ、実用上問題となる。

加えて、低コスト化を目指して所望のプラスチックパン
ケージに搭載する場合には一層重大な問題点となり、実
用化を妨げる要因となる。

問題点を解決するだめの手段 本発明の半導体メモリ装置は、二層構造を有するワード
線の相互コンタクトの位置を同一ワード線に対して２メ
モリセルブロツク毎とシ、カッ、隣接ワード線の相互コ
ンタクトを異る相互コンタクト領域内には設けることを
特徴とするものである。

作用 本発明によれば、二層構造を有するワード線の相互コン
タクトのうち、隣接するワード線の相互コンタクトが同
一のメモリセルブロック間領域には存在せず、コンタク
ト窓近傍で配線幅を太くすることによって必要とされて
いた同一配線層間最小間隔を確保するだめのスペースが
不要となる。

実施例 次に本発明による半導体メモリ装置の一実施例を第１図
ａ　−ｃを用いて説明する。第１図ａはメモリセルブロ
ックおよび二層構造ワード線の相互コンタクト領域のレ
イアウト例を示した図、第１図すおよびＣは、相互コン
タクト領域の拡大図である。

第１図乙において、１１１．１１２，１２１　。

１２２および１３１はメモリセルブロック、２１１．２
１２，２２１および２２２は相互コンタクト領域である
。また、第１図すと第１図Ｃは第１図ｄの領域７ａと７
ｂを拡大した図であり、図中３．４．５は従来例と同じ
要素である。第１図す、ａで示すように同一の相互コン
タクト領域内には隣接するワード線の相互コンタクトは
配設しない構成となっている。

ここで、本発明の半導体メモリ装置における相互コンタ
クト領域のワード線延長方向の幅をＷｌとし、一方、第
２図で示した従来の場合の幅をＷ２とすると、本発明で
は従来例における領域６が不要となるため ２　Ｗ　、（Ｗ　２ となる。すなわち、各メモリセルブロックのワード線延
長方向の幅を従来例の半分の幅とし、かつ相互コンタク
ト領域の数を従来例の２倍とすることにより、１本のワ
ード線当りの相互コンタクト数を従来と同じ数に確保し
、しだがって従来と同じ動作速度を確保しつつ、従来例
では必要であった領域θを排除することができ、チップ
サイズを小さくすることができる。

なお、上記の実施例では、上層ワード線４としてアルミ
配線を下層ワード線３としてポリシリコン配線を用いた
が、これらの配線材料は他のものであっても良い。

発明の効果 上述したように、本発明によれば従来と同じ動作速度を
確保しつつ従来の構成よりもレイアウト面積を小さくす
ることが可能であシ、チップサイズの縮小によって、所
望のプラスチックパッケージへの搭載が可能となり、実
用上極めて有益である。

【図面の簡単な説明】

第１図ａ　−ａは本発明の半導体メモリ装置の説明をす
るだめの図、第２図ａおよびｂは従来例を説明するだめ
の図である。 １１１．１１２，１２１．１２２，１３１　。 １１．１２，１３・・・・・・メモリセルブロック、２
１１．２１２，２２１．２２２，２１．２２・・・・・
・相互コンタクト領域、３・・・・・・下層ワード線（
ポリシリコン配線）、４・・・・パ上層ワード線（アル
ミ配線）、６・・・・・・コンタクト窓、６・・・・・
・同一層の配線層間に最小間隔を確保する領域、７＆、
７ｂ。 ８・・・・・・相互コンタクト領域説明のため拡大され
る領域。 代理人の氏名　弁理士　中　尾　敏　男　ほか１名１１
Ｌ１１２．Ｉ２１．Ｉ２２．ｌ３１−メモリぜルラロリ
ク２／　／、　２１２．２２／、　２２２−相互コンダ
クト領域３　・−ごゾシリコンＩ線 ４−　アルミ配線 ５−コンタクト窓 ワ”ａｔ　７６−　（嚢　８ｔ　大　÷四　酸第１図 ＣＱ） 第１図 （ｂ） （Ｃ） 嬉　２ｒＩＩＩ６−ｒｑ一層の配線層間に（α］　　　
　　　　　　　　　　　最小間隔Ｉ！櫂課する襠慮（ｂ
）

Claims (1)

【特許請求の範囲】
1. 　メモリセルを一次元配列したメモリセルブロックの複
   数個をワード線の延長方向に沿って配置し、さらに隣接
   する前記メモリセルブロック間に、二層構造ワード線の
   相互コンタクト用の領域を設けるとともに、同一ワード
   線への前記相互コンタクトの形成を２メモリセルブロッ
   ク以上毎に設定し、さらに、隣り合うワード線の相互コ
   ンタクトを異る相互コンタクト用の領域内に配置したこ
   とを特徴とする半導体メモリ装置。