JPH11176885A - 半導体装置及びその製造方法、フィルムキャリアテープ、回路基板並びに電子機器 - Google Patents

半導体装置及びその製造方法、フィルムキャリアテープ、回路基板並びに電子機器

Info

Publication number
JPH11176885A
JPH11176885A JP9354180A JP35418097A JPH11176885A JP H11176885 A JPH11176885 A JP H11176885A JP 9354180 A JP9354180 A JP 9354180A JP 35418097 A JP35418097 A JP 35418097A JP H11176885 A JPH11176885 A JP H11176885A
Authority
JP
Japan
Prior art keywords
leads
lead
insulating film
external electrodes
semiconductor device
Prior art date
Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
Granted
Application number
JP9354180A
Other languages
English (en)
Other versions
JP3482850B2 (ja
Inventor
Nobuaki Hashimoto
伸晃 橋元
Current Assignee (The listed assignees may be inaccurate. Google has not performed a legal analysis and makes no representation or warranty as to the accuracy of the list.)
Seiko Epson Corp
Original Assignee
Seiko Epson Corp
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by Seiko Epson Corp filed Critical Seiko Epson Corp
Priority to JP35418097A priority Critical patent/JP3482850B2/ja
Priority to US09/204,548 priority patent/US6297964B1/en
Priority to SG1998005234A priority patent/SG72904A1/en
Priority to KR10-1998-0053334A priority patent/KR100372466B1/ko
Priority to TW087120368A priority patent/TW393747B/zh
Publication of JPH11176885A publication Critical patent/JPH11176885A/ja
Application granted granted Critical
Publication of JP3482850B2 publication Critical patent/JP3482850B2/ja
Anticipated expiration legal-status Critical
Expired - Fee Related legal-status Critical Current

Links

Classifications

    • HELECTRICITY
    • H01ELECTRIC ELEMENTS
    • H01LSEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L24/00Arrangements for connecting or disconnecting semiconductor or solid-state bodies; Methods or apparatus related thereto
    • H01L24/01Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L24/50Tape automated bonding [TAB] connectors, i.e. film carriers; Manufacturing methods related thereto
    • HELECTRICITY
    • H01ELECTRIC ELEMENTS
    • H01LSEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L23/00Details of semiconductor or other solid state devices
    • H01L23/48Arrangements for conducting electric current to or from the solid state body in operation, e.g. leads, terminal arrangements ; Selection of materials therefor
    • HELECTRICITY
    • H01ELECTRIC ELEMENTS
    • H01LSEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L23/00Details of semiconductor or other solid state devices
    • H01L23/34Arrangements for cooling, heating, ventilating or temperature compensation ; Temperature sensing arrangements
    • H01L23/36Selection of materials, or shaping, to facilitate cooling or heating, e.g. heatsinks
    • HELECTRICITY
    • H01ELECTRIC ELEMENTS
    • H01LSEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L23/00Details of semiconductor or other solid state devices
    • H01L23/48Arrangements for conducting electric current to or from the solid state body in operation, e.g. leads, terminal arrangements ; Selection of materials therefor
    • H01L23/488Arrangements for conducting electric current to or from the solid state body in operation, e.g. leads, terminal arrangements ; Selection of materials therefor consisting of soldered or bonded constructions
    • H01L23/498Leads, i.e. metallisations or lead-frames on insulating substrates, e.g. chip carriers
    • H01L23/49811Additional leads joined to the metallisation on the insulating substrate, e.g. pins, bumps, wires, flat leads
    • H01L23/49816Spherical bumps on the substrate for external connection, e.g. ball grid arrays [BGA]
    • HELECTRICITY
    • H01ELECTRIC ELEMENTS
    • H01LSEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L23/00Details of semiconductor or other solid state devices
    • H01L23/48Arrangements for conducting electric current to or from the solid state body in operation, e.g. leads, terminal arrangements ; Selection of materials therefor
    • H01L23/488Arrangements for conducting electric current to or from the solid state body in operation, e.g. leads, terminal arrangements ; Selection of materials therefor consisting of soldered or bonded constructions
    • H01L23/498Leads, i.e. metallisations or lead-frames on insulating substrates, e.g. chip carriers
    • H01L23/4985Flexible insulating substrates
    • HELECTRICITY
    • H01ELECTRIC ELEMENTS
    • H01LSEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L24/00Arrangements for connecting or disconnecting semiconductor or solid-state bodies; Methods or apparatus related thereto
    • H01L24/80Methods for connecting semiconductor or other solid state bodies using means for bonding being attached to, or being formed on, the surface to be connected
    • H01L24/86Methods for connecting semiconductor or other solid state bodies using means for bonding being attached to, or being formed on, the surface to be connected using tape automated bonding [TAB]
    • HELECTRICITY
    • H05ELECTRIC TECHNIQUES NOT OTHERWISE PROVIDED FOR
    • H05KPRINTED CIRCUITS; CASINGS OR CONSTRUCTIONAL DETAILS OF ELECTRIC APPARATUS; MANUFACTURE OF ASSEMBLAGES OF ELECTRICAL COMPONENTS
    • H05K3/00Apparatus or processes for manufacturing printed circuits
    • H05K3/22Secondary treatment of printed circuits
    • H05K3/24Reinforcing the conductive pattern
    • H05K3/241Reinforcing the conductive pattern characterised by the electroplating method; means therefor, e.g. baths or apparatus
    • H05K3/242Reinforcing the conductive pattern characterised by the electroplating method; means therefor, e.g. baths or apparatus characterised by using temporary conductors on the printed circuit for electrically connecting areas which are to be electroplated
    • HELECTRICITY
    • H01ELECTRIC ELEMENTS
    • H01LSEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/10Bump connectors; Manufacturing methods related thereto
    • H01L2224/15Structure, shape, material or disposition of the bump connectors after the connecting process
    • H01L2224/16Structure, shape, material or disposition of the bump connectors after the connecting process of an individual bump connector
    • HELECTRICITY
    • H01ELECTRIC ELEMENTS
    • H01LSEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/01Chemical elements
    • H01L2924/01004Beryllium [Be]
    • HELECTRICITY
    • H01ELECTRIC ELEMENTS
    • H01LSEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/01Chemical elements
    • H01L2924/01005Boron [B]
    • HELECTRICITY
    • H01ELECTRIC ELEMENTS
    • H01LSEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/01Chemical elements
    • H01L2924/01029Copper [Cu]
    • HELECTRICITY
    • H01ELECTRIC ELEMENTS
    • H01LSEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/01Chemical elements
    • H01L2924/01033Arsenic [As]
    • HELECTRICITY
    • H01ELECTRIC ELEMENTS
    • H01LSEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/01Chemical elements
    • H01L2924/01047Silver [Ag]
    • HELECTRICITY
    • H01ELECTRIC ELEMENTS
    • H01LSEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/01Chemical elements
    • H01L2924/01078Platinum [Pt]
    • HELECTRICITY
    • H01ELECTRIC ELEMENTS
    • H01LSEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/01Chemical elements
    • H01L2924/01082Lead [Pb]
    • HELECTRICITY
    • H01ELECTRIC ELEMENTS
    • H01LSEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/06Polymers
    • H01L2924/078Adhesive characteristics other than chemical
    • H01L2924/07802Adhesive characteristics other than chemical not being an ohmic electrical conductor
    • HELECTRICITY
    • H01ELECTRIC ELEMENTS
    • H01LSEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/15Details of package parts other than the semiconductor or other solid state devices to be connected
    • H01L2924/151Die mounting substrate
    • H01L2924/1515Shape
    • H01L2924/15153Shape the die mounting substrate comprising a recess for hosting the device
    • HELECTRICITY
    • H01ELECTRIC ELEMENTS
    • H01LSEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/15Details of package parts other than the semiconductor or other solid state devices to be connected
    • H01L2924/151Die mounting substrate
    • H01L2924/1517Multilayer substrate
    • HELECTRICITY
    • H01ELECTRIC ELEMENTS
    • H01LSEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/15Details of package parts other than the semiconductor or other solid state devices to be connected
    • H01L2924/151Die mounting substrate
    • H01L2924/153Connection portion
    • H01L2924/1531Connection portion the connection portion being formed only on the surface of the substrate opposite to the die mounting surface
    • H01L2924/15311Connection portion the connection portion being formed only on the surface of the substrate opposite to the die mounting surface being a ball array, e.g. BGA
    • HELECTRICITY
    • H01ELECTRIC ELEMENTS
    • H01LSEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/15Details of package parts other than the semiconductor or other solid state devices to be connected
    • H01L2924/151Die mounting substrate
    • H01L2924/153Connection portion
    • H01L2924/1532Connection portion the connection portion being formed on the die mounting surface of the substrate
    • HELECTRICITY
    • H01ELECTRIC ELEMENTS
    • H01LSEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/19Details of hybrid assemblies other than the semiconductor or other solid state devices to be connected
    • H01L2924/1901Structure
    • H01L2924/1904Component type
    • H01L2924/19041Component type being a capacitor
    • HELECTRICITY
    • H05ELECTRIC TECHNIQUES NOT OTHERWISE PROVIDED FOR
    • H05KPRINTED CIRCUITS; CASINGS OR CONSTRUCTIONAL DETAILS OF ELECTRIC APPARATUS; MANUFACTURE OF ASSEMBLAGES OF ELECTRICAL COMPONENTS
    • H05K1/00Printed circuits
    • H05K1/02Details
    • H05K1/03Use of materials for the substrate
    • H05K1/0393Flexible materials
    • HELECTRICITY
    • H05ELECTRIC TECHNIQUES NOT OTHERWISE PROVIDED FOR
    • H05KPRINTED CIRCUITS; CASINGS OR CONSTRUCTIONAL DETAILS OF ELECTRIC APPARATUS; MANUFACTURE OF ASSEMBLAGES OF ELECTRICAL COMPONENTS
    • H05K2203/00Indexing scheme relating to apparatus or processes for manufacturing printed circuits covered by H05K3/00
    • H05K2203/15Position of the PCB during processing
    • H05K2203/1545Continuous processing, i.e. involving rolls moving a band-like or solid carrier along a continuous production path
    • HELECTRICITY
    • H05ELECTRIC TECHNIQUES NOT OTHERWISE PROVIDED FOR
    • H05KPRINTED CIRCUITS; CASINGS OR CONSTRUCTIONAL DETAILS OF ELECTRIC APPARATUS; MANUFACTURE OF ASSEMBLAGES OF ELECTRICAL COMPONENTS
    • H05K2203/00Indexing scheme relating to apparatus or processes for manufacturing printed circuits covered by H05K3/00
    • H05K2203/17Post-manufacturing processes
    • H05K2203/175Configurations of connections suitable for easy deletion, e.g. modifiable circuits or temporary conductors for electroplating; Processes for deleting connections
    • HELECTRICITY
    • H05ELECTRIC TECHNIQUES NOT OTHERWISE PROVIDED FOR
    • H05KPRINTED CIRCUITS; CASINGS OR CONSTRUCTIONAL DETAILS OF ELECTRIC APPARATUS; MANUFACTURE OF ASSEMBLAGES OF ELECTRICAL COMPONENTS
    • H05K3/00Apparatus or processes for manufacturing printed circuits
    • H05K3/0011Working of insulating substrates or insulating layers
    • H05K3/0044Mechanical working of the substrate, e.g. drilling or punching
    • H05K3/005Punching of holes
    • HELECTRICITY
    • H05ELECTRIC TECHNIQUES NOT OTHERWISE PROVIDED FOR
    • H05KPRINTED CIRCUITS; CASINGS OR CONSTRUCTIONAL DETAILS OF ELECTRIC APPARATUS; MANUFACTURE OF ASSEMBLAGES OF ELECTRICAL COMPONENTS
    • H05K3/00Apparatus or processes for manufacturing printed circuits
    • H05K3/0011Working of insulating substrates or insulating layers
    • H05K3/0044Mechanical working of the substrate, e.g. drilling or punching
    • H05K3/0052Depaneling, i.e. dividing a panel into circuit boards; Working of the edges of circuit boards
    • HELECTRICITY
    • H05ELECTRIC TECHNIQUES NOT OTHERWISE PROVIDED FOR
    • H05KPRINTED CIRCUITS; CASINGS OR CONSTRUCTIONAL DETAILS OF ELECTRIC APPARATUS; MANUFACTURE OF ASSEMBLAGES OF ELECTRICAL COMPONENTS
    • H05K3/00Apparatus or processes for manufacturing printed circuits
    • H05K3/0097Processing two or more printed circuits simultaneously, e.g. made from a common substrate, or temporarily stacked circuit boards
    • HELECTRICITY
    • H05ELECTRIC TECHNIQUES NOT OTHERWISE PROVIDED FOR
    • H05KPRINTED CIRCUITS; CASINGS OR CONSTRUCTIONAL DETAILS OF ELECTRIC APPARATUS; MANUFACTURE OF ASSEMBLAGES OF ELECTRICAL COMPONENTS
    • H05K3/00Apparatus or processes for manufacturing printed circuits
    • H05K3/22Secondary treatment of printed circuits
    • H05K3/24Reinforcing the conductive pattern
    • H05K3/241Reinforcing the conductive pattern characterised by the electroplating method; means therefor, e.g. baths or apparatus

Landscapes

  • Engineering & Computer Science (AREA)
  • Microelectronics & Electronic Packaging (AREA)
  • Computer Hardware Design (AREA)
  • Power Engineering (AREA)
  • Physics & Mathematics (AREA)
  • Condensed Matter Physics & Semiconductors (AREA)
  • General Physics & Mathematics (AREA)
  • Manufacturing & Machinery (AREA)
  • Chemical & Material Sciences (AREA)
  • Materials Engineering (AREA)
  • Wire Bonding (AREA)

Abstract

(57)【要約】 【課題】 フィルムの端面からリードの端面が露出して
も信頼性の低下を防ぐことができる半導体装置を提供す
ることにある。 【解決手段】 デバイスホール24を有する絶縁フィル
ム12と、絶縁フィルムに12形成される複数のバンプ
14と、絶縁フィルム12の外形端から端面が露出して
バンプ14に接続されるリード22と、デバイスホール
24から端部が突出してバンプ14に接続されるリード
20と、デバイスホール24内でリード20の端部に接
続される半導体チップ16と、を有し、リード20、2
2には、電気メッキが施され、絶縁フィルム12は、リ
ード22の露出する端面を含む領域に、切り込み34を
有する外形をなす。

Description

【発明の詳細な説明】
【0001】
【発明の属する技術分野】本発明は、半導体装置及びそ
の製造方法、フィルムキャリアテープ、回路基板並びに
電子機器に関する。
【0002】
【発明の背景】半導体装置の小型化を追求するとベアチ
ップ実装が理想的であるが、品質の保証及び取り扱いが
難しいため、パッケージ形態に加工することで対応して
きた。特に多端子化の要求に応じたパッケージ形態とし
て、近年、BGA(ball gridarray)型パッケージが開発
されてきた。BGA型パッケージは、基板に外部端子で
あるバンプをエリアアレイ状に配置し、面実装できるよ
うにしたものである。
【0003】BGA型パッケージの一つとして、フレキ
シブル(可撓性)基板を用いたものがある。このような
BGA型パッケージの製造には、特に狭ピッチパッドの
半導体素子を実装しなければならないニーズや、連続的
な製造が可能であるという利点から、TAB(Tape Aut
omated Bonding)技術が適用されている。
【0004】例えば、特開平8−31869号公報に
は、フィルムキャリアテープを用いてBGA型パッケー
ジを製造することが開示されている。このフィルムキャ
リアテープには、個々のパッケージに対応して個別にリ
ードが形成されており、全てのリードが導通しているわ
けではない。したがって、各パッケージに対応するリー
ド毎にメッキを施さなければならず、煩に耐えなかっ
た。また、全てのリードを導通させたとしても、フィル
ムキャリアテープを打ち抜くとリードの端面が露出する
ので、絶縁リークや耐湿信頼性等での工夫が必要とな
る。
【0005】本発明は、この問題点を解決するものであ
り、その目的は、フィルムの端面からリードの端面が露
出しても信頼性の低下を防ぐことができる半導体装置及
びその製造方法、フィルムキャリアテープ、回路基板並
びに電子機器を提供することにある。
【0006】
【課題を解決するための手段】(1)本発明に係る半導
体装置は、デバイスホールを有する絶縁フィルムと、前
記絶縁フィルムに形成される複数の外部電極と、前記絶
縁フィルムの外形端から端面が露出して前記外部電極の
一つにそれぞれが接続される複数の第1のリードと、前
記デバイスホールから端部が突出して前記外部電極の一
つにそれぞれが接続される複数の第2のリードと、前記
デバイスホール内で前記第2のリードの前記端部に接続
される半導体素子と、を有し、前記第1及び第2のリー
ドには、電気メッキが施され、前記絶縁フィルムは、前
記第1のリードの前記露出する端面を含む領域に、切り
込みを有する外形をなす。
【0007】本発明に係る半導体装置によれば、絶縁フ
ィルムに形成された複数の外部電極によって面実装がで
きるようになっている。また、リードには電気メッキが
施されている。第1のリードは、絶縁フィルムの外形端
から端面が露出しているが、この絶縁フィルムの外形
は、第1のリードの露出する端面を含む領域が切り込ま
れるようになっている。したがって、絶縁フィルムの外
側を手で持っても、第1のリードの端面に接触しないの
で、水分の内部への侵入による耐湿信頼性の劣化を防止
することができる。
【0008】(2)前記第1のリードは、前記露出する
端面が複数箇所で密集するように形成されてもよい。
【0009】第1のリードは、外部電極を避けて配置さ
れるので、所定の箇所に密集するように形成されること
が多い。そして、第1のリードの露出する端面が密集す
るときには、各密集領域をまとめて絶縁フィルムを切り
込むことができる。こうすることで、切り込みを形成す
る箇所を減らすことができる。
【0010】(3)本発明に係る半導体装置は、デバイ
スホールを有する絶縁フィルムと、前記絶縁フィルムに
形成される複数の外部電極と、前記絶縁フィルムの外形
端から端面が露出して前記外部電極の一つにそれぞれが
接続される複数の第1のリードと、前記デバイスホール
から端部が突出して前記外部電極の一つにそれぞれが接
続される複数の第2のリードと、前記デバイスホール内
で前記第2のリードの前記端部に接続される半導体素子
と、を有し、前記第1及び第2のリードには、電気メッ
キが施され、前記第1のリードは、少なくとも前記露出
する端面が相互に分散して並ぶように形成される。
【0011】本発明に係る半導体装置によれば、絶縁フ
ィルムに形成された複数の外部電極によって面実装がで
きるようになっている。また、リードには電気メッキが
施されている。第1のリードは、絶縁フィルムの外形端
から端面が露出しているが、この露出する端面が相互に
分散して並ぶようになっている。したがって、隣同士の
端面の間隔ができるだけ広くなっているので、両者間に
生じる電界を弱くすることができる。そして、電界が弱
いことから、絶縁フィルムの外形端に水分が付着して
も、リークが生じにくいので、信頼性を向上させること
ができる。
【0012】(4)前記第1のリードは、ほぼ等間隔で
並んでもよい。
【0013】こうすることで、第1のリードの前記露出
する端面を、相互に分散して並ばせることができる。
【0014】(5)本発明に係る半導体装置の製造方法
は、複数のデバイスホールと、複数の外部電極と、前記
デバイスホールから端部が突出して前記外部電極の一つ
をそれぞれが通る複数のリードと、前記全てのリードが
接続されるメッキリードと、を有し、前記メッキリード
を介して前記リードに電気メッキが施され、各デバイス
ホールを介して前記リードの前記端部に半導体素子が接
続されるフィルムキャリアテープを用意し、前記リード
が形成される領域が切り込まれる形状で、前記フィルム
キャリアテープが打ち抜かれる。
【0015】本発明によれば、外部電極及びリードを有
するフィルムキャリアテープに半導体素子を搭載してか
ら、フィルムキャリアテープを打ち抜いて半導体装置が
製造される。ここで、フィルムキャリアテープは、リー
ドの形成領域が切り込まれるように打ち抜かれる。こう
して得られた半導体装置によれば、リードの露出する端
面を含む領域が切り込まれて、手で持ってもリードの端
面に接触しないので、水分の内部への侵入による耐湿信
頼性の劣化を防止することができる。
【0016】(6)前記リードは、複数箇所で密集する
ように形成されてもよい。
【0017】リードは、外部電極を避けて配置されるの
で、所定の箇所に密集するように形成されることが多
く、各密集領域をまとめて絶縁フィルムを切り込むこと
で、切り込み箇所を減らすことができる。
【0018】(7)本発明に係るフィルムキャリアテー
プは、複数のデバイスホールと、複数の外部電極と、前
記デバイスホールから端部が突出して前記外部電極の一
つをそれぞれが通る複数のリードと、前記全てのリード
が接続されるメッキリードと、を有し、前記リードは、
前記メッキリードを介して電気メッキが施され、前記外
部電極と前記メッキリードとの間の部位において、相互
に分散して並ぶように形成される。
【0019】本発明によれば、メッキリードに全てのリ
ードが接続されているので、メッキリードを介してリー
ドに電気メッキが施されている。また、このフィルムキ
ャリアテープによれば、外部電極とメッキリードとの間
の部位において、リードが相互に分散して並んでいる。
したがって、この位置で、フィルムキャリアテープを打
ち抜くと、リードの露出する端面が、相互に分散して並
ぶ。したがって、隣同士のリードの端面の間隔が、でき
るだけ広くなるので、両者間に生じる電界を弱くするこ
とができる。そして、電界が弱いことから、絶縁フィル
ムの外形端に水分が付着しても、リークが生じにくくて
信頼性の高い半導体装置を得ることができる。
【0020】(8)前記リードは、ほぼ等間隔で並んで
もよい。
【0021】こうすることで、リードの前記露出する端
面を、相互に分散して並ばせることができる。
【0022】(9)本発明に係る回路基板は、上記半導
体装置が実装されてなる。
【0023】(10)本発明に係る電子機器は、上記回
路基板を有する。
【0024】
【発明の実施の形態】本発明の実施の形態を説明する前
に、本発明をなす契機となった技術を説明する。図6
は、本発明者等が提案するフィルムキャリアテープを示
す概略図である。同図において、樹脂で形成されるテー
プ状のフィルム100に、デバイスホール102及びス
プロケットホール104が形成されている。また、フィ
ルム100には、銅箔をエッチングして、ランド10
6、リード108、110及びメッキリード112が形
成されている。ランド106は、図示しないバンプを設
けるための領域である。リード108は、一方の端部が
デバイスホール102から突出し、他方の端部がランド
106に接続されるようになっている。デバイスホール
102の内側で、半導体チップ114の電極(図示せ
ず)にリード108の端部がボンディングされる。ま
た、リード110は、ランド106とメッキリード11
2とを接続するようになっている。
【0025】メッキリード112を介して、全てのラン
ド106及びリード108、110が導通するので、こ
れらに電気メッキを施すことが可能になっている。逆に
言えば、電気メッキを施すには、これらを全て導通させ
ることが不可欠であった。
【0026】そして、半導体チップ114が搭載された
後、フィルム100は、二点鎖線120で示す領域で打
ち抜かれる。
【0027】こうして得られた半導体装置によれば、フ
ィルム100の打ち抜かれた端面に、リード110の端
面が露出する。したがって、このリード110の露出面
を手で持つと汗等が付着し、リード110を腐食しなが
ら水分が内部に侵入して耐湿信頼性が劣るおそれがあっ
た。
【0028】あるいは、図6に示すように、複数のリー
ド110が集中する領域130においては、リード11
0同士が接近しているので電界が強くなっている。した
がって、リード110の露出面に水分が付着すると、リ
ークし易くなっていた。
【0029】本発明は、上記技術の問題を解決するため
になされてものである。以下、本発明の好適な実施の形
態について図面を参照して説明する。
【0030】(第1実施形態)図1は、本発明の第1実
施形態に係る半導体装置の製造工程を説明する図であ
り、図2は、第1実施形態における完成した半導体装置
を示す図である。
【0031】図2に示すように、半導体装置10は、B
GAパッケージを適用したものである。すなわち、同図
において、半導体装置10は、絶縁フィルム12と、絶
縁フィルム12に形成された複数のバンプ14と、半導
体チップ16と、を有し、複数のバンプ14によって面
実装が可能になっている。
【0032】絶縁フィルム12は、図1に示す長尺のフ
ィルムキャリアテープ30をパンチングして得られるも
ので、半導体チップ12よりも大きく形成されている。
なお、フィルムキャリアテープ30はポリイミド樹脂等
で形成される。絶縁フィルム12には、デバイスホール
24が形成され、その外側に複数のリード20、22及
び複数のランド21が形成されている。
【0033】詳しくは、フィルムキャリアテープ30に
は、予め、複数のデバイスホール24が形成されるとと
もに、各デバイスホール24の外側に複数のリード2
0、22及び複数のランド21が形成されている。リー
ド20、22及びランド21には、全て電気メッキが施
されている。このフィルムキャリアテープ30を打ち抜
いて絶縁フィルム12が得られる。
【0034】バンプ14は、絶縁フィルム12を貫通す
る孔12aを介して、リード20、22及びランド21
とは反対側から突出して形成されている。こうすること
で、バンプ14が形成される側にはリード20、22及
びランド21が露出しない構成となる。なお、バンプ1
4は、例えばハンダから形成されて上部はボール状に形
成されている。バンプ14は、孔12a内までハンダを
用いて一体形成されてもよいし、他の導電部材が少なく
とも孔12a内に設けられその上部にハンダ等からなる
バンプ14が搭載されても良い。また、ハンダ以外に例
えば銅等が使用されてもよい。
【0035】デバイスホール24からは、リード20の
一方の端部20aが突出し、この端部20aに半導体チ
ップ16の電極18が接続される。すなわち、絶縁フィ
ルム12におけるリード20が形成される側の面であっ
て、かつ、デバイスホール24の内側に電極18が位置
するように、半導体チップ16を配置して、リード20
の端部20aと電極18とがボンディングされる。
【0036】リード20は、半導体チップ16の電極1
8とランド21とを接続するようになっている。そし
て、ランド21は、リード22を介して、メッキリード
32(図1参照)に接続されている。メッキリード32
には、全てのリード22が接続されている。リード22
は、ランド21を避けて形成される。したがって、図1
に示すように、メッキリード32との接続部40におい
て、複数のリード22が集中するようになっている。な
お、メッキリード32は、リード20、22及びランド
21に電気メッキを施すときに使用される。
【0037】本実施形態の特徴は、フィルムキャリアテ
ープ30から打ち抜かれてなる絶縁フィルム12の外形
にある。すなわち、絶縁フィルム12には、切り込み3
4が形成されている。この切り込み34は、全体的な外
形が矩形をなす絶縁フィルム12を、部分的にくぼませ
るものである。この切り込み34は、リード22の形成
領域に形成されている。特に、本実施形態では、いくつ
かのリード22が接続部40で集中しており、この接続
部40において、切り込み34が形成されている。
【0038】この切り込み34が形成されることで、リ
ード22の端面22aは、内側に入り込むようになる。
したがって、半導体装置10の外形を手で持っても、リ
ード22の端面22aには接触しなくなる。そして、こ
の端面22aに汗などが付着しにくいので、水分の内部
への侵入が減り、信頼性が向上する。
【0039】そして、半導体チップ16と絶縁フィルム
12との間が、エポキシ樹脂26のポッティングによっ
て封止される。また、エポキシ樹脂26は、デバイスホ
ール24及び半導体チップ16の外周にも回り込む。
【0040】さらに、本実施形態では、バンプ14とは
反対側で絶縁フィルム12にプレート28が設けられ
る。プレート28は、銅やステンレス鋼や銅系合金等で
形成されて平面形状を維持できる強度を有し、リード2
0、22及びランド21の上に絶縁接着剤29を介して
貼り付けられる。また、プレート28は、半導体チップ
16を避けて、絶縁フィルム12の一方の面の全体に貼
り付けられる。こうすることで、リード20、22及び
ランド21が絶縁接着剤29及びプレート28で覆われ
て保護される。特に、絶縁接着剤29は、ソルダレジス
トと同様な保護層となる。
【0041】絶縁接着剤29は、熱硬化性又は熱可塑性
のフィルムとして形成し、予めプレート28に貼り付け
ておいてもよい。そして、プレート28を、絶縁フィル
ム12におけるリード20、22及びランド21を有す
る面に熱圧着することができる。
【0042】また、プレート28を設けることで、絶縁
フィルム12の歪み、うねりがなくなり、バンプ14の
高さが一定になって平面安定性が向上し、回路基板への
実装歩留りが向上する。
【0043】このプレート28は、レジストをリード2
0、22及びランド21に設けてから、その上に絶縁接
着剤29を介して貼っても良い。こうすることで、不純
物が入ったままでプレート28を貼り付けるのを防止す
ることができる。
【0044】さらに、半導体チップ16の実装面とは反
対側の面には、銀ペースト等の熱伝導接着部材を介して
放熱板27が接着されている。これによって、半導体チ
ップ16の放熱性を上げることができる。放熱板27
は、半導体チップ16よりも大きく形成されており、プ
レート28の上にも接着されるようになっている。
【0045】なお、図2には示されていないが、プレー
ト28と放熱板27との間には、接着剤が存在し、それ
により両者(プレート28及び放熱板27)が貼り付け
られている。したがって、この接着剤にて、放熱板27
と半導体チップ16とを接着してもよい。
【0046】また、図2に示すように、本実施形態で
は、絶縁フィルム12におけるバンプ14が設けられる
面に、ソルダレジスト36が形成されているが、これは
省略してもよい。ただし、リード20、22がバンプ1
4側に形成されている場合には、これらのリード20、
22を覆うようにソルダレジスト36を塗布することが
必要である。
【0047】本実施形態は、上記のように構成されてお
り、以下その製造方法を説明する。
【0048】まず、図1に示すフィルムキャリアテープ
30を形成する。その製造工程を概略すると、長尺状の
フィルムにデバイスホール24及び孔12a(図2参
照)を形成し、銅箔を貼り付けてからこれをエッチング
することで、リード20、22及びランド21並びにメ
ッキリード32を形成する。そして、メッキリード32
を電極として、リード20、22及びランド21に電気
メッキを施す。その他の製造工程は、周知であるので説
明を省略する。
【0049】次に、リード20の端部20aに半導体チ
ップ16の電極18をボンディングする工程と、絶縁フ
ィルム12(フィルムキャリアテープ30)にプレート
28を貼り付ける工程と、半導体チップ16と絶縁フィ
ルム12(フィルムキャリアテープ30)との間にエポ
キシ樹脂26を設ける工程と、フィルムキャリアテープ
30を絶縁フィルム12の形状に打ち抜く工程と、半導
体チップ16に放熱板27を接着する工程と、を行う。
これらの工程は、順序を入れ替えても良い。
【0050】ここで、フィルムキャリアテープ30を打
ち抜くときには、メッキリード32とランド21とを接
続するリード22の端面22a(図2参照)が入り込む
ように、切り込む34を形成する。本実施形態では、複
数のリード22が、図1に示すように所定の領域40で
集中しているので、この領域40に切り込み34を形成
する。
【0051】以上の工程により、上述した半導体装置1
0を得ることができる。本実施形態によれば、リード2
2の端面22aが切り込み34によって、へこんだ形状
となるので、例えば、半導体装置10を手で持ってもリ
ード22の端面22aに接触しないので、水分の内部へ
の侵入による耐湿信頼性の劣化を防止することができ
る。
【0052】(第2実施形態)図3は、本発明の第2実
施形態に係るフィルムキャリアテープを示す図である。
同図に示すフィルムキャリアテープ50は、デバイスホ
ール64が形成されるとともに、リード60、62及び
ランド61並びにメッキリード66が形成される点で、
図1に示すフィルムキャリアテープ30と同様である。
ただし、図3に示すフィルムキャリアテープ50は、ラ
ンド61とメッキリード66とを接続するリード62の
配置において、図1に示すフィルムキャリアテープ30
と相違する。
【0053】すなわち、図3に示すように、複数のリー
ド62は、ほぼ均等な間隔で、相互に分散して配列され
ている。そして、フィルムキャリアテープ50が、従来
技術と同様に、矩形に打ち抜かれて絶縁フィルム52が
得られる。詳しくは、フィルムキャリアテープ50が打
ち抜かれる直線に沿って、隣同士のリード62の間隔が
ほぼ均等になっている。
【0054】本実施形態によれば、ほぼ等間隔で並ぶ複
数のリード62の部位を打ち抜くので、絶縁フィルム5
2の外形端から露出するリード62の端面62aが、等
間隔で相互に分散して並ぶようになっている。したがっ
て、隣同士の端面62aの間隔ができるだけ広くなって
いるので、両者間に生じる電位差による電界を弱くする
ことができる。そして、電界が弱いことから、絶縁フィ
ルム52の外形端に不純物が付着しても、リークが生じ
にくいので、耐湿性及び信頼性を向上させることができ
る。
【0055】このフィルムキャリアテープ50を使用
し、第1実施形態と同様の工程(絶縁フィルム12の打
ち抜き形状を除く)によって、図2に示す半導体装置1
0と同様の半導体装置(絶縁フィルム12の外形を除
く)を製造することができる。
【0056】本実施形態によれば、従来と同様の形状
で、フィルムキャリアテープ50を打ち抜くので、リー
ド62の配置を変更するだけで従来と同様の製造装置を
使用することができる。
【0057】本発明は、上記実施形態に限定されず、種
々の変形が可能である。例えば、図2に示すように、半
導体チップ16がバンプ14形成面とは反対側に実装さ
れた裏TAB型のみならず、バンプ14形成面側に半導
体チップ16を実装した表TAB型にも本発明を適用す
ることができる。また、上記絶縁フィルム12の代わり
に、配線側に突起が一体形成されたいわゆるB−TAB
型の絶縁フィルムを用いても良い。あるいは、バンプ無
しのフィルムキャリアテープを使用して、シングルポイ
ントボンディングを行っても良い。
【0058】図4には、本発明を適用した半導体装置1
100を実装した回路基板1000が示されている。回
路基板には例えばガラスエポキシ基板等の有機系基板を
用いることが一般的である。回路基板には例えば銅から
なる配線パターンが所望の回路となるように形成されて
いて、それらの配線パターンと半導体装置のバンプとを
機械的に接続することでそれらの電気的導通を図る。こ
の場合、上述の半導体装置に、外部との熱膨張差により
生じる歪みを吸収する構造を設ければ、本半導体装置を
回路基板に実装しても接続時及びそれ以降の信頼性を向
上できる。また更に半導体装置の配線に対しても工夫が
成されれば、接続時及び接続後の信頼性を向上させるこ
とができる。なお実装面積もベアチップにて実装した面
積にまで小さくすることができる。このため、この回路
基板を電子機器に用いれば電子機器自体の小型化が図れ
る。また、同一面積内においてはより実装スペースを確
保することができ、高機能化を図ることも可能である。
【0059】そして、この回路基板1000を備える電
子機器として、図5には、ノート型パーソナルコンピュ
ータ1200が示されている。
【0060】なお、上記本発明を応用して、半導体装置
と同様に多数のバンプを必要とする面実装用の電子部品
(能動部品か受動部品かを問わない)を製造することも
できる。電子部品として、例えば、抵抗器、コンデン
サ、コイル、発振器、フィルタ、温度センサ、サーミス
タ、バリスタ、ボリューム又はヒューズなどがある。
【0061】
【図面の簡単な説明】
【図1】図1は、本発明の第1実施形態に係る半導体装
置の製造工程を説明する図である。
【図2】図2は、第1実施形態における完成した半導体
装置を示す図である。
【図3】図3は、本発明の第2実施形態に係るフィルム
キャリアテープを示す図である。
【図4】図4は、本実施形態に係る回路基板を示す図で
ある。
【図5】図5は、本発明に係る方法を適用して製造され
た半導体装置を実装した回路基板を備える電子機器を示
す図である。
【図6】図6は、本発明をなす契機となったフィルムキ
ャリアテープを示す概略図である。
【符号の説明】
10 半導体装置 12 絶縁フィルム 14 バンプ(外部電極) 16 半導体チップ(半導体素子) 20 リード 20a 端部 22 リード 22a 端面 24 デバイスホール 30 フィルムキャリアテープ 32 メッキリード 34 切り込み

Claims (10)

    【特許請求の範囲】
  1. 【請求項1】 デバイスホールを有する絶縁フィルム
    と、 前記絶縁フィルムに形成される複数の外部電極と、 前記絶縁フィルムの外形端から端面が露出して前記外部
    電極の一つにそれぞれが接続される複数の第1のリード
    と、 前記デバイスホールから端部が突出して前記外部電極の
    一つにそれぞれが接続される複数の第2のリードと、 前記デバイスホール内で前記第2のリードの前記端部に
    接続される半導体素子と、 を有し、 前記第1及び第2のリードには、電気メッキが施され、 前記絶縁フィルムは、前記第1のリードの前記露出する
    端面を含む領域に、切り込みを有する外形をなす半導体
    装置。
  2. 【請求項2】 請求項1記載の半導体装置において、 前記第1のリードは、前記露出する端面が複数箇所で密
    集するように形成される半導体装置。
  3. 【請求項3】 デバイスホールを有する絶縁フィルム
    と、 前記絶縁フィルムに形成される複数の外部電極と、 前記絶縁フィルムの外形端から端面が露出して前記外部
    電極の一つにそれぞれが接続される複数の第1のリード
    と、 前記デバイスホールから端部が突出して前記外部電極の
    一つにそれぞれが接続される複数の第2のリードと、 前記デバイスホール内で前記第2のリードの前記端部に
    接続される半導体素子と、 を有し、 前記第1及び第2のリードには、電気メッキが施され、 前記第1のリードは、少なくとも前記露出する端面が相
    互に分散して並ぶように形成される半導体装置。
  4. 【請求項4】 請求項3記載の半導体装置において、 前記第1のリードは、ほぼ等間隔で並ぶ半導体装置。
  5. 【請求項5】 複数のデバイスホールと、複数の外部電
    極と、前記デバイスホールから端部が突出して前記外部
    電極の一つをそれぞれが通る複数のリードと、前記全て
    のリードが接続されるメッキリードと、を有し、前記メ
    ッキリードを介して前記リードに電気メッキが施され、
    各デバイスホールを介して前記リードの前記端部に半導
    体素子が接続されるフィルムキャリアテープを用意し、 前記リードが形成される領域が切り込まれる形状で、前
    記フィルムキャリアテープが打ち抜かれる半導体装置の
    製造方法。
  6. 【請求項6】 請求項5記載の半導体装置の製造方法に
    おいて、 前記リードは、複数箇所で密集するように形成される半
    導体装置の製造方法。
  7. 【請求項7】 複数のデバイスホールと、複数の外部電
    極と、前記デバイスホールから端部が突出して前記外部
    電極の一つをそれぞれが通る複数のリードと、前記全て
    のリードが接続されるメッキリードと、を有し、 前記リードは、前記メッキリードを介して電気メッキが
    施され、前記外部電極と前記メッキリードとの間の部位
    において、相互に分散して並ぶように形成されるフィル
    ムキャリアテープ。
  8. 【請求項8】 請求項7記載のフィルムキャリアテープ
    において、 前記リードは、ほぼ等間隔で並ぶフィルムキャリアテー
    プ。
  9. 【請求項9】 請求項1から請求項4のいずれかに記載
    の半導体装置が実装された回路基板。
  10. 【請求項10】 請求項9記載の回路基板を有する電子
    機器。
JP35418097A 1997-12-08 1997-12-08 半導体装置及びその製造方法、回路基板並びに電子機器 Expired - Fee Related JP3482850B2 (ja)

Priority Applications (5)

Application Number Priority Date Filing Date Title
JP35418097A JP3482850B2 (ja) 1997-12-08 1997-12-08 半導体装置及びその製造方法、回路基板並びに電子機器
US09/204,548 US6297964B1 (en) 1997-12-08 1998-12-03 Semiconductor device, method of fabricating the same film carrier tape, circuit board, and electronic apparatus
SG1998005234A SG72904A1 (en) 1997-12-08 1998-12-07 Semiconductor device method of fabricating the same film carrier tape circuit board and electronic apparatus
KR10-1998-0053334A KR100372466B1 (ko) 1997-12-08 1998-12-07 반도체 장치 및 그 제조 방법, 필름 캐리어 테이프, 회로 기판및 전자 기기ㅠ
TW087120368A TW393747B (en) 1997-12-08 1998-12-08 Semiconductor device, film carrier tape, circuit board and the electronic device and their manunfacturing

Applications Claiming Priority (1)

Application Number Priority Date Filing Date Title
JP35418097A JP3482850B2 (ja) 1997-12-08 1997-12-08 半導体装置及びその製造方法、回路基板並びに電子機器

Publications (2)

Publication Number Publication Date
JPH11176885A true JPH11176885A (ja) 1999-07-02
JP3482850B2 JP3482850B2 (ja) 2004-01-06

Family

ID=18435832

Family Applications (1)

Application Number Title Priority Date Filing Date
JP35418097A Expired - Fee Related JP3482850B2 (ja) 1997-12-08 1997-12-08 半導体装置及びその製造方法、回路基板並びに電子機器

Country Status (5)

Country Link
US (1) US6297964B1 (ja)
JP (1) JP3482850B2 (ja)
KR (1) KR100372466B1 (ja)
SG (1) SG72904A1 (ja)
TW (1) TW393747B (ja)

Families Citing this family (12)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP3608205B2 (ja) * 1996-10-17 2005-01-05 セイコーエプソン株式会社 半導体装置及びその製造方法並びに回路基板
US6359334B1 (en) 1999-06-08 2002-03-19 Micron Technology, Inc. Thermally conductive adhesive tape for semiconductor devices and method using the same
US6404046B1 (en) * 2000-02-03 2002-06-11 Amkor Technology, Inc. Module of stacked integrated circuit packages including an interposer
KR100713637B1 (ko) * 2000-02-21 2007-05-02 엘지.필립스 엘시디 주식회사 테이프 캐리어 팩키지 필름
JP2001332658A (ja) 2000-03-14 2001-11-30 Hitachi Ltd 半導体集積回路装置およびその製造方法
JP3476442B2 (ja) * 2001-05-15 2003-12-10 沖電気工業株式会社 半導体装置及びその製造方法
TWI300679B (en) * 2006-02-22 2008-09-01 Au Optronics Corp Assembly of fpc and electric component
US20110059579A1 (en) * 2009-09-08 2011-03-10 Freescale Semiconductor, Inc. Method of forming tape ball grid array package
TWI451549B (zh) * 2010-11-12 2014-09-01 Unimicron Technology Corp 嵌埋半導體元件之封裝結構及其製法
CN104735906B (zh) * 2013-12-24 2017-11-17 张逸 一种金手指线路板
WO2016197342A1 (en) * 2015-06-10 2016-12-15 3M Innovative Properties Company Component carrier tape and manufacturing method thereof
US12002795B2 (en) 2022-04-13 2024-06-04 Google Llc Pluggable CPU modules with vertical power

Family Cites Families (17)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JPH0526746Y2 (ja) * 1987-07-14 1993-07-07
US5036380A (en) * 1988-03-28 1991-07-30 Digital Equipment Corp. Burn-in pads for tab interconnects
JPH0373559A (ja) * 1989-08-15 1991-03-28 Mitsubishi Electric Corp 半導体装置及びその製造方法
JP2751450B2 (ja) * 1989-08-28 1998-05-18 セイコーエプソン株式会社 テープキャリアの実装構造及びその実装方法
JP2816244B2 (ja) * 1990-07-11 1998-10-27 株式会社日立製作所 積層型マルチチップ半導体装置およびこれに用いる半導体装置
US5519332A (en) * 1991-06-04 1996-05-21 Micron Technology, Inc. Carrier for testing an unpackaged semiconductor die
US5355018A (en) * 1992-06-26 1994-10-11 Fierkens Richard H J Stress-free semiconductor leadframe
US5400219A (en) * 1992-09-02 1995-03-21 Eastman Kodak Company Tape automated bonding for electrically connecting semiconductor chips to substrates
JP2875122B2 (ja) * 1992-11-20 1999-03-24 株式会社東芝 リ−ド・キャリア
JPH06338544A (ja) * 1993-05-28 1994-12-06 Minnesota Mining & Mfg Co <3M> 改良されたtabテープ
JP2606603B2 (ja) 1994-05-09 1997-05-07 日本電気株式会社 半導体装置及びその製造方法及びその実装検査方法
US5527740A (en) * 1994-06-28 1996-06-18 Intel Corporation Manufacturing dual sided wire bonded integrated circuit chip packages using offset wire bonds and support block cavities
KR100209782B1 (ko) * 1994-08-30 1999-07-15 가나이 쓰도무 반도체 장치
JPH08153826A (ja) 1994-11-30 1996-06-11 Hitachi Ltd 半導体集積回路装置
JPH08274214A (ja) 1995-03-30 1996-10-18 Seiko Epson Corp 半導体装置
JPH098186A (ja) 1995-06-22 1997-01-10 Hitachi Ltd 半導体集積回路装置およびその製造方法
US5786631A (en) 1995-10-04 1998-07-28 Lsi Logic Corporation Configurable ball grid array package

Also Published As

Publication number Publication date
US6297964B1 (en) 2001-10-02
SG72904A1 (en) 2000-05-23
KR19990062839A (ko) 1999-07-26
TW393747B (en) 2000-06-11
JP3482850B2 (ja) 2004-01-06
KR100372466B1 (ko) 2003-07-16

Similar Documents

Publication Publication Date Title
JP3588801B2 (ja) 半導体装置の製造方法
US6593648B2 (en) Semiconductor device and method of making the same, circuit board and electronic equipment
EP0459493B1 (en) A semiconductor device comprising a TAB tape and its manufacturing method
KR940006185Y1 (ko) Ic 모듈
JPH10308419A (ja) 半導体パッケージ及びその半導体実装構造
JPH11340359A (ja) 半導体装置及びその製造方法、回路基板並びに電子機器
US5357400A (en) Tape automated bonding semiconductor device and production process thereof
KR100473816B1 (ko) 반도체장치 및 그 제조방법과 전자기기
JPH08186151A (ja) 半導体装置及びその製造方法
JP3482850B2 (ja) 半導体装置及びその製造方法、回路基板並びに電子機器
KR100356323B1 (ko) 반도체 장치용 기판, 반도체 칩 탑재 기판, 반도체 장치및 그 제조방법, 회로 기판 및 전자기기
JPH09321173A (ja) 半導体装置用パッケージ及び半導体装置とそれらの製造方法
KR100658120B1 (ko) 필름 기판을 사용한 반도체 장치 제조 방법
KR19990062915A (ko) 반도체 장치 및 그 제조 방법, 회로 기판 및 전자 기기
JP2748771B2 (ja) フィルムキャリア半導体装置及びその製造方法
JP3258564B2 (ja) 半導体装置およびその製造方法
JP3214507B2 (ja) 電子部品、電子回路素子搭載用基板及びその製造方法
JP2000286360A (ja) 半導体装置及びその製造方法、回路基板並びに電子機器
JP2652222B2 (ja) 電子部品搭載用基板
JPH09199631A (ja) 半導体装置の構造と製造方法
JP3586867B2 (ja) 半導体装置、その製造方法及びその実装方法並びにこれを実装した回路基板
JPH0955448A (ja) 半導体装置の製造方法
KR19980068016A (ko) 가요성(可撓性) 회로 기판을 이용한 볼 그리드 어레이(Ball Grid Array : BGA) 반도체 패키지 및 그 제조 방법
JP2004207303A (ja) 配線基板及び半導体装置並びにこれらの製造方法、回路基板並びに電子機器
JPH07326690A (ja) 半導体装置用パッケージおよび半導体装置

Legal Events

Date Code Title Description
A01 Written decision to grant a patent or to grant a registration (utility model)

Free format text: JAPANESE INTERMEDIATE CODE: A01

Effective date: 20030916

FPAY Renewal fee payment (event date is renewal date of database)

Free format text: PAYMENT UNTIL: 20081017

Year of fee payment: 5

FPAY Renewal fee payment (event date is renewal date of database)

Free format text: PAYMENT UNTIL: 20091017

Year of fee payment: 6

FPAY Renewal fee payment (event date is renewal date of database)

Free format text: PAYMENT UNTIL: 20101017

Year of fee payment: 7

FPAY Renewal fee payment (event date is renewal date of database)

Free format text: PAYMENT UNTIL: 20101017

Year of fee payment: 7

FPAY Renewal fee payment (event date is renewal date of database)

Free format text: PAYMENT UNTIL: 20111017

Year of fee payment: 8

FPAY Renewal fee payment (event date is renewal date of database)

Free format text: PAYMENT UNTIL: 20121017

Year of fee payment: 9

FPAY Renewal fee payment (event date is renewal date of database)

Free format text: PAYMENT UNTIL: 20121017

Year of fee payment: 9

FPAY Renewal fee payment (event date is renewal date of database)

Free format text: PAYMENT UNTIL: 20131017

Year of fee payment: 10

LAPS Cancellation because of no payment of annual fees