JPH0526746Y2 - - Google Patents

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JPH0526746Y2
JPH0526746Y2 JP1987107993U JP10799387U JPH0526746Y2 JP H0526746 Y2 JPH0526746 Y2 JP H0526746Y2 JP 1987107993 U JP1987107993 U JP 1987107993U JP 10799387 U JP10799387 U JP 10799387U JP H0526746 Y2 JPH0526746 Y2 JP H0526746Y2
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    • H01L23/488—Arrangements for conducting electric current to or from the solid state body in operation, e.g. leads, terminal arrangements ; Selection of materials therefor consisting of soldered or bonded constructions
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Description

【考案の詳細な説明】 〈産業上の利用分野〉 本考案は製造工程中の静電破壊を防止したフイ
ルムキヤリアデバイスに関する。
〈従来の技術〉 半導体チツプ実装技術のワイヤレスボンデイン
グ法の１つにTape Automated Bonding（以下
T.A.B.）法がある。該T.A.B.法では金属箔をエ
ツチングしたフインガー状リード導体を接続に用
いるもので、このフインガー状リード導体は絶縁
性の樹脂フイルムからなるキヤリアテープ上に作
られる。
第３図はT.A.B.法を説明するための図である。
長尺のキヤリアテープ１には孔２とリード導体パ
ターン４が複数個形成されており、リード導体４
はリード端子をなし、銅箔等の金属膜をエツチン
グして形成される。前記リード導体４の孔２側先
端に半導体チツプ３上のバンプ（図示せず）を対
向させてボンデイングする。このようにT.A.B.
法にて半導体チツプ３を実装してデバイスを作成
すると、キヤリアテープ１を巻き取るリールやそ
の他装置との接触・摩擦によつてデバイス表面に
静電荷が蓄積され、デバイスの電位が上昇する。
そしてデバイス上のリード導体４がデバイスの表
面と異なる電位を有する他の物体と接触した時、
その電位差によつて半導体チツプ３内の絶縁膜等
が破壊されてフイルムキヤリアデバイスとしての
機能を失う。
こういつたフイルムキヤリアデバイスの静電破
壊を防止するために第４図のようにキヤリアテー
プ１上の１デバイス毎に荷電粒子を吹きつけた
り、或いはデバイスと導電材料とを接触させるこ
とによりデバイス除電していた。
〈考案が解決しようとする問題点〉 上記第４図の如くテープキヤリア１の１デバイ
ス毎に荷電粒子を吹きつけたり、或いはデバイス
と導電材料とを接触させることによりデバイスを
除電させる方法は１デバイスずつ確実に行なえば
効果があるが、フイルムキヤリアのように長尺の
テープ上に連続してデバイスが形成され、高速で
工程中を流れている場合、全デバイスを確実に除
電することは難しい。そのため隣接するデバイス
の一方だけが除電され、もう一方は帯電したまま
の状態となり、デバイス間に電位差が生じて製造
工程中に静電破壊を引き起こし、不良となるとい
う問題がある。
〈問題点を解決するための手段〉 本考案のキヤリアテープは、上述する問題点を
解決するためになされもので、半導体チツプの電
極と接続されるリード導体パターンが、複数個、
長軸方向に形成されたキヤリアテープにおいて、
少なくとも個々のリード導体パターン間のリード
導体パターン分離領域に静電破壊防止用導体パタ
ーンが各々形成され、該静電破壊防止用導体パタ
ーンと、上記リード導体パターンの内半導体チツ
プの接地電極に接続されるリード導体パターンの
みとが電気的に接続され、上記静電破壊防止用導
体パターンと接地電極に接続されるリード導体パ
ターンとは全て一体化されてなることを特徴とす
るものである。
〈作用〉 上述の如くリード導体パターン間のリード導体
パターン分離領域に導体パターンを形成し、該導
体パターンと、導体パターンの両側に形成された
上記リード導体パターンの内半導体チツプの接地
電極に接続されるリード導体とを全て電気的に接
続し一体化することにより、リード導体パターン
分離領域の導体パターンの除電を行なうと、全デ
バイスの除電がほぼ均一に行なえ、更には半導体
チツプの接地電極の電位を下げることができる。
〈実施例〉 以下、図面を用いて本考案の実施例を説明する
が、本考案はこれに限定されるものではない。
第１図は本考案の一実施例を示す上面図であ
る。長尺のキヤリアテープ５の長軸方向には複数
個の孔６が形成され、この孔６の周囲にはリード
端子となるリード導体パターン７がキヤリアテー
プ５に被着した銅箔等の金属膜をエツチングする
ことにより形成される。前記孔61個につき１つの
半導体チツプ８をセツトし、半導体チツプ８上の
バンプ（図示せず）とリード導体パターンの孔６
側先端とを対向させてボンデイングする。
また、キヤリアテープ５上のリード導体パター
ン７間のリード導体パターン分離領域に夫々導体
パターン９ａを形成し、キヤリアテープ５の縁部
に形成した導体パターン９ｂにより前記導体パタ
ーン９ａが全て電気的に接続され、導体パターン
９をなす。更に前記リード導体パターン７の内半
導体チツプ８の接地電極に接続されるリード導体
７ａは導体パターン９と電気的に接続されてな
る。
上述の如き導体パターン９が形成されたキヤリ
アテープ５に半導体チツプ８を実装しデバイスを
作成すると、実装工程中にリール、その他装置類
との接触、摩擦によりデバイス表面に静電荷が蓄
積されても、導体パターン９を高低抗導電材料の
治具等に接触させてデバイスから静電荷を放電さ
せることにより、全てデバイスの除電がほぼ均一
に行なえ、同時に半導体チツプ８の接地電極の電
位を下げることが可能になる。
本実施例を幅が35mm及び70mmのキヤリアテープ
に実施した処、製造工程中でのデバイスの静電破
壊が著しく減少した。
上記本実施例において放電用の導体パターン９
はリード導体パターン７の三方向を囲むよう形成
されているが、本考案はこれに限定されるもので
はなく第２図の如くリード導体パターン７四方を
囲むように形成してもよい。
〈考案の効果〉 本考案により、半導体チツプの接地電極の電位
を下げ、半導体チツプ内の平面上の電位不均衡を
緩和することが可能となるため、デバイス製造工
程中の静電破壊を防止することができる。また、
静電破壊防止用導体パターンを切り離さずに、製
造された個々のデバイスのテストを行うこともで
き、テスト後の静電破壊防止に特別な工程の付加
はない。したがつて本考案は信頼性の高い半導体
デバイス製造工程の高効率化に寄与するものであ
る。
【図面の簡単な説明】
第１図は本考案の一実施例の上面図、第２図は
本考案の他の実施例の上面図、第３図は従来例の
上面図、第４図はT.A.B.法でのデバイス除電方
法を示す断面図である。 ５……キヤリアテープ、６……孔、７，７ａ…
…リード導体パターン、８……半導体チツプ、
９，９ａ，９ｂ……導体パターン。

Claims (1)

  1. 【実用新案登録請求の範囲】 半導体チツプの電極と接続されるリード導体パ
    ターンが、複数個、長軸方向に形成されたキヤリ
    アテープにおいて、 少なくとも個々のリード導体パターン間のリー
    ド導体パターン分離領域に静電破壊防止用導体パ
    ターンが各々形成され、 該静電破壊防止用導体パターンと、上記リード
    導体パターンの内半導体チツプの接地電極に接続
    されるリード導体パターンのみとが電気的に接続
    され、上記静電破壊防止用導体パターンと接地電
    極に接続されるリード導体パターンとは全て一体
    化されてなることを特徴とするキヤリアテープ。
JP1987107993U 1987-07-14 1987-07-14 Expired - Lifetime JPH0526746Y2 (ja)

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