JPS63268196A - 半導体集積回路 - Google Patents

Abstract

(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。

Description

【発明の詳細な説明】 ［発明の目的］ （産業上の利用分野） この発明は、ＭＯＳ型の半導体集積回路に関するもので
、特に電源電圧以上の電位を発生する主昇圧回路の昇圧
出力をさらに昇圧する副昇圧回路に係わる。　。

（従来の技術） 近年、浮遊ゲート構造を有し、電気的にデータを書き込
み且つ紫外線によってデータの消去を行なう不揮発性半
導体メモリ（ＥＰＲＯＭ）　、及び電気的にデータの消
去を行なう不揮発性半導体メモリ（ＥＥＰＲＯＭ＞が急
速に普及してきている。この種の半導体メモリにあって
は、）７ウラー・ノルドハイムのトンネル効果を利用し
て薄い酸化膜を通して浮遊ゲートに電子を注入したり、
放出したりするものがあげられ、この場合、電流はほと
んど消費されない。このため外部から特に電圧を印加す
る必要がなく、内部に昇圧回路を設け、この昇圧回路に
よってデータの書き込みあるいは消去を行なっている。

従って、元来、電流供給能力の低い昇圧回路であっても
充分に使用に耐えるものである。

しかし、最近のように不揮発性メモリの回路規模が大き
くなるとともに、昇圧した”電位を供給する周辺回路が
増加すると、負荷容量が増大するため所望の昇圧電位を
得るまでに長い昇圧時間を必要とする。そこで現状の半
導体集積回路においては、トランスファ・ゲートを用い
ることによって上記負荷容量を分割し、昇圧回路の負荷
を軽減することによって昇圧時間の増加を抑制している
。

また、トランスファ・ゲートを用いて負荷容量を分割し
た場合には、このトランスファ・ゲートのゲートにも昇
圧電位を供給しなければならないため、主昇圧回路に加
えてこの主昇圧回路で昇圧した電位をさらに昇圧する副
昇圧回路を設け、この副昇任回路の出力で上記トランス
ファ・ゲートを駆動することにより昇圧電位を効率良く
所望の回路に供給できるようにしている。このような副
昇圧回路を用いることによって、主昇圧回路で駆動する
負荷容量を増大させることなく昇圧電位を供給できる。

従って、上記のような理由から副昇圧回路には極めて高
い効率が望まれる。しかし、現状の副昇圧回路の効率は
充分とは言えずその改良が望まれている。

（発明が解決しようとする問題点） 上述したように従来の半導体集積回路では、主昇圧回路
の昇圧出力を副昇圧回路でさらに昇圧する場合、ａ昇圧
回路の昇圧効率が充分とは言えなかった。

この発明は、上記のような事情に鑑みてなされたもので
、その目的とするところは、主昇圧回路の出力電位を極
めて高い昇圧効率で昇圧できる優れた副昇圧回路を備え
た半導体集積回路を提供することである。

［発明の構成］ （ＷＩＪｒＡ点を解決するための手段と作用）すなわち
、この発明においては、上記の目的を達成するために、
主昇圧回路からの昇圧電位をさらに昇圧する副昇圧回路
を、一端が上記主昇圧回路の出力端に接続されゲートが
選択回路の出力端に接続される第１のＭＯＳトランジス
タと、このＭＯＳトランジスタの他端に一端及びゲート
が接続され他端が上記選択回路の出力端に接続される第
２のＭＯＳトランジスタと、上記第１．第２のＭＯＳト
ランジスタの接続点とクロック発生回路の出力端間に接
続されるＭＯＳキャパシタとによって構成し、上記第１
ＭＯＳトランジスタの同値電圧の絶対値を上記第２ＭＯ
Ｓトランジスタの閾値電圧より低く設定し、上記選択回
路の出力端側から昇圧出力を得るようにしている。

このように構成することにより、高い昇圧効率を有する
副昇圧回路を備えた半導体集積回路が得られる。

（実施例） 以下、この発明の一実施例について図面を参照して説明
する。第１図において、１１は主昇圧回路で、この主昇
圧回路１１による昇圧出力Ｖｐｐは、副昇圧回路１２及
び被供給回路１３に供給される。上記副昇圧回路１２は
、Ｎチャネル型のＭＯＳトランジスタＱ１．Ｑ２と、Ｍ
ＯＳキャパシタＣ１とから成り、ＭＯＳトランジスタＱ
１のドレインは上記主昇圧回路１１の出力端に接続され
、ゲートは選択回路１４の出力端（ノードＮｌ）に接続
される。

この選択回路１４の出力端は、被供給回路１３の入力ノ
ードとなっている。上記ＭＯＳトランジスタＱ１のソー
スには、ＭＯＳトランジスタＱ２のトレイン及びゲート
が接続され、このトランジスタＱ２のソースには上記ノ
ードＮ１が接続される。

また、上記ＭＯＳトランジスタＱ１のソースとＭＯＳト
ランジスタＱ２のドレイン及びゲートとの接続点（ノー
ドＮ２）には、ＭＯＳキャパシタＣ１の一方の電極が接
続され、このＭＯＳキャパシタＣ１の他方の電極にはク
ロック発生回路１５の出力端が接続されてクロックパル
スφＧが供給される。

一方、上記被供給回路１３はＮチャネル型のＭＯＳトラ
ンジスタＱ３を有し、このＭＯＳトランジスタＱ３のド
レインには上記主昇圧回路１１の出力端が接続され、ゲ
ートにはノードＮ１が接続される。なお、選択回路１４
の出力端側のノードＮ１に存在する配線容量及びゲート
容量等の容量を便宜的に一方の電極が接地されたキャパ
シタＣ２として示している。

次に、上記のような構成において′、第２図のタイミン
グチャートを参照しつつ動作を説明する。

選択回路１４の出力ノードＮ１が“１″レベルとなって
当該回路が選択されると、ＭＯＳトランジスタＱ１がタ
ーンオンするため、ノードＮ２の電位Ｖ２はノードＮ１
の電位■１よりＮチャネル型のＭＯＳトランジスタＱ１
の有する閾値電圧ＶＴＨＩだけ低い電位まで上昇する。

このノードＮ２の電位Ｖ２の上昇によって、ＭＯＳトラ
ンジスタＱ１はターンオフする。従って、この時のノー
ドＮ２の電位Ｖ２は、 Ｖ２　＝Ｖ１−ＶＴＨ１・・・（１） となる。このノードＮ２の電位■２がＭＯＳキャパシタ
Ｃ１の閾値電圧よりも高い時、そのゲート下には反転層
が生成され、クロック発生回路１５におけるクロックパ
ルスφＣの出力端とノードＮ２との間にカップリングキ
ャパシタが形成される。

これによって、クロックパルスの入力電位をＶφとする
と、ＭＯＳキャパシタＣ１には下式（２）に示すような
電荷Ｅ１が蓄積される。

Ｅｌ−Ｃ１Ｘ　（Ｖ２−Ｖφ）　・（２）この時、クロ
ックパルスφＣのレベルをＯＶとすると、ＭＯＳキャパ
シタＣ１に蓄積される電荷Ｅ１は、 Ｅｌ　　＝ＣＩ　　ＸＶ２ ＝ＣＩ　　Ｘ　　（Ｖｌ　　−ＶＴＨ１）・・・　（３
）と表すことができる。ここで、クロックパルスφＣが
■φの電位を得て立ち上がると、キャパシタＣ１による
容量結合によってノードＮ２の電位が上昇する。このノ
ードＮ２の電位がノードＮ１の電位Ｖ１にＮチャネル型
ＭＯ８トランジスタＱ２の閾値電圧ＶＴＨ２を加えた電
圧より上昇すると、ＭＯＳトランジスタＱ２はターンオ
ンし、キャパシタＣ１に蓄積された電荷はＭＯＳトラン
ジスタＱ２を介してノードＮ１に放出される。この電荷
の放出によってノードＮ１の電位は上昇する。一方、ノ
ードＮ２の電位は、ノードＮ１の電位にＭＯＳトランジ
スタＱ２の閾値電圧ＶＴＨ２を加えた電圧でこのＭＯＳ
トランジスタＱ２が再びターンオフするため、その時の
電位で安定する。

従って、この時のノードＮ２の電位は、電位上昇後のノ
ードＮ１の電位を■１′とすると、Ｖ２　′−Ｖ１−＋
ＶＴＨ２・・・（４）であり、キャパシタＣ１に残る電
荷Ｅ１−は、Ｅｌ　　−−Ｃ１ｘ　　（Ｖ２　−−Ｖφ
）＝ＣＩ　　Ｘ　　（Ｖｌ　　−＋ＶＴ　Ｈ２Ｖφ）　
・・・　（５）となる。また、ノードＮ１の負荷容ｆｌ
ｃ２の初期電荷Ｅ２は、 Ｅ２−Ｃ２ＸＶｌ−（６’） となり、ノードＮ１の電位上昇後の負荷容ＩＣ２におけ
る蓄積電荷Ｅ２”は、 Ｅ２−−Ｃ２ＸＶｌ　−・・・（７） となる。ここでＭＯＳキャパシタＣ１と負荷客層Ｃ２に
蓄積された電荷の１ｆａｌｉＥは、クロックパルスφＣ
の立ち上がりの前後では変わらないため、Ｅ−Ｅｌ　＋
Ｅ２−Ｅｌ　′＋Ｅ２　′・・・（８）であるので、 （ＣＩ　Ｘ　（Ｖｌ　−ＶＴＨ１）　）　＋　（Ｃ２Ｘ
Ｖｌ　）＝　（ＣＩ　Ｘ　（Ｖｌ　−＋ＶＴＨ２−Ｖφ
））＋　（０２ｘＶｌ　−）・・・（９） が成り立つ。上式（９）によりノードＮ１の上昇後の電
位■１−を求めると、 Ｖｌ　＝−Ｖｌ　＋　（Ｖφ−ＶＴＨＩ　　ＶＴＨ２）
Ｘ（１／　（ＣＩ　＋０２　）・・・（１０）となる。

つまり、ノードＮ１の電位ＶＩＧよ、（Ｖφ−ＶＴＨＩ
　　ＶＴＨ２）ＸＣ１／＜ＣＩ　＋０２　）だけ上昇す
ることになる。

次に、クロックパルスφＣが−Ｖφの電位をもって立ち
下がった時、ＭＯＳキャパシタＣ１の容量結合によって
ノードＮ２の電位番ま下降し始める。

しかし、ノードＮ２の電位がＭＯＳトランジスタＱ１の
ゲート電圧、すなわちノードＮ１の電圧Ｖ１′よりＭＯ
ＳトランジスタＱ１の閾値電圧ＶＴＨＩだけ低い電圧、
つまりｒＶ２−′−Ｖ１−−ＶＴＨＩＪ以下に下降した
時ＭＯ３トランジスタＱ１はターンオンし、ノードＮ２
の電位を再び充電し始める。従って、ノードＮ２の電位
は、ＭＯＳトランジスタＱ１が再びターンオフする［Ｖ
２−−−Ｖｌ　′−ＶＴＨｔ　Ｊの電位まで上昇するこ
とになる。この時、Ｍ　ＯＳ’　トランジスタＱ２は、
そのゲート電圧■２″が下がるため、カットオフした状
態を維持するのでノードＮ１の電位Ｖｌ　＝の電位は変
化しない。

以上のことから、ノードＮ１の電位ｖＩＧｔクロックパ
ルスφＣの立ち上がり毎に （Ｖφ−ＶＴＨｔ　−ＶＴＨ２）ＸＣ１／（０１＋０２
　）で決定される電位上昇があることが分かる。従って
、この副昇圧回路１２を最も効率の良い昇圧回路とする
ためには、下記（ａ）〜（ｄ）の条件を満足するように
すれば良しＡｏ（ａ）クロックパルスφＣの立ち上がり
周期を短くする。

（ｂ）負荷容ｆｆ１ｃ２の値を小さくするか、この負荷
容量Ｃ２に対してカップリングＭＯＳキサ！＜シタＣ１
の値を大きく取り、ＣＩ　／　＜ＣＩ　＋０２　）の値
を１”に近付ける。

（Ｃ）クロックパルスφＣの入力電位Ｖφの値を大きく
取る。

（ｄ）ＭＯＳトランジスタＱ１　、Ｃ２の閾値電圧ＶＴ
Ｈｌ　、ＶＴＨ２を低く設定する。

但し、ＭＯＳ型の半導体集積回路では、上記（ａ）〜（
Ｃ）は他の要因によって決まり、実現できないことが多
い。一方、（ｄ）の条件につｌ／Ｎでは、クロックパル
スφＣの立ち下がり時にＭＯＳトランジスタＣ２がカッ
トオフしたままである必要があるため、ＭＯＳトランジ
スタＣ２のカットオフ条件は、このＭＯＳトランジスタ
Ｃ２のゲート、ソース間の電位差をＶｏ　８２とすれば
、ＶＧ８２−ＶＴＨ２＜Ｑ・・・（１１）となり、ＭＯ
ＳトランジスタＣ２のゲート電圧Ｖｏはｒ　Ｖａ　−Ｖ
Ｉ　　ＶＴ　ｓ　Ｉ　Ｊ　、ソース電圧ＶｓはｒＶｓ＝
ＶＩ　Ｊであるので、 Ｖｌ　　−ＶＴＨ１−Ｖｌ　−ＶＴＨ２＜Ｑ−ＶＴＨ１
−ＶＴＨ２＜Ｑ・・・（１２）となり、ＶＴＨ２は正の
値であるため、ｌ　ＶＴＨｔ　　ｌ　＜ＶＴＨ２−（１
３）とすることができる。すなわち、上記閾値電圧の条
件を守ることで昇圧効率の高い昇圧回路とすることがで
き、更に（ｄ）の条件を満たすことで昇圧電位の高い昇
圧回路を設計できる。上記実施例では、ＭＯＳトランジ
スタＱ１に閾ｍ電圧が０■のイントリンシック型ＭＯ３
トランジスタを、ＭＱＳトランジスタＱ２には同値電圧
がＯＶ以上のエンハンスメント型ＭＯＳトランジスタを
用いることによってこれを実現している。

このような構成は、第３図に示すような回路において非
常に有効である。第３図において前記第１図と同一構成
部分には同じ符号を付しており、選択回路１４の出力端
と副昇圧回路１２のノードＮ１との間に、ゲートが接地
点に接続されたディプレッション型のＮチャネル型ＭＯ
ＳトランジスタＱ４を設けている。上記選択回路１４は
、例えば第４図に示すようなＣＭＯＳインバータ１６で
構成されており、その出力は選択時にはＶＣ（例えば５
■）、非選択時にはＯＶとなる。

上記のような構成は、ノードＮ１に接続される回路が選
択されて昇圧される時、ＭＯＳトランジスタＱ４がカッ
トオフしてこのノードＮ１からの電荷の流出がないよう
にするためのものである。

上記選択回路１４において、当該回路選択時のノードＮ
１にはＭＯＳトランジスタＱ４のゲート電圧からこのＭ
ＯＳトランジスタＱ４の閾値電圧ＶＴ　Ｈ４ヲ、引イタ
値、すなわち、−ＶＴＨ４の電位が現われる。このよう
にノードＮ１の電位が−Ｖｒ＋＋となることによりＭＯ
ＳトランジスタＱ１がターンオンし、ノードＮ２には前
式（１）％式％ なる電位が現われる。

当該回路を昇圧回路とするためには、ノードＮ２の電位
がＭＯＳキャパシタＣ１の閾値電圧ＶＴ□Ｃ以上となり
、ゲート下に反転層を生成させてカップリングキャパシ
タを作り出すことが必要であるため、選択時のノードＮ
２の電位Ｖ２はＭＯＳキャパシタＣ１の閾値電圧ＶＴＨ
Ｃ以上であることが要求される。すなわち、 ｒＶ２　＞ＶＴＨＩ　Ｊより、 −ＶＴＨ４ＶＴＨＩ　＞ＶＴＨＣ・・・（１５）となる
。従って、ＭＯＳトランジスタＱ１の閾値電圧ＶＴＨＩ
を低く設定することはこの条件に対して余裕を持つこと
になり、ＭＯ８型半導体集積回路の製造時の閾値電圧の
ばらつきに対して余裕を持たせることができる。

上記第３図の回路においては、ＭＯＳキャパシタＣ１を
エンハンスメント型ＭＯＳトランジスタＱ２と同様の構
造（例えばＶＴＨＣ＝ＩＶ程度）、ＭＯＳトランジスタ
Ｑ１の閾値電圧ＶＴＨＩを０■、及びＭＯＳトランジス
タＱ４をディプレッション型（例えばＶＴＨ４−−３Ｖ
程度）としている。

なお、この発明では、前述したＩＶＴＨＩＩ＜ＶＴＨ２
なる条件を満足すれば良いので、ＶＴＨ２−ＩＶｌ、：
設定した場合には■ＴＨ１＝−０，９Ｖ程度に設定する
のが最も効率が良い。

また、ＭＯＳキャパシタＣ１をＭＯＳトランジスタＱ２
と同じ閾値電圧に設定しているため、副昇圧回路１２が
非選択の時、換言すればｖｉ　−ｏｖの時にはＶ２−０
．９Ｖとなり、ＭＯＳキャパシタＣ１に反転層が形成さ
れず、このＭＯＳキャパシタは存在しないのと等価とな
り、クロックパルスφＣが変化してもノードＮ２には何
等影響がない。

［発明の効果］ 以上説明したようにこの発明によれば、主昇圧回路の出
力電位を極めて高い昇圧効率で昇圧できる優れた副昇圧
回路を備えた半導体集積回路が得られる。

【図面の簡単な説明】

第１図はこの発明の一実施例に係わる半導体集積回路に
ついて説明するための図、第２図は上記第１図の回路の
動作について説明するためのタイミングチャート、第３
図及び第４図はそれぞれこの発明の他の実施例について
説明するための図である。 １１・・・主昇圧回路、１２・・・副昇圧回路、１３・
・・被供給回路、１４・・・クロック発生回路、Ｑ１〜
Ｑ３・・・ＭＯＳトランジスタ、Ｃ１・・・ＭＯＳキャ
パシタ、Ｃ２・・・負荷容堡。

Claims (3)

【特許請求の範囲】
1. （１）主昇圧回路からの昇圧電位をさらに昇圧し、この
   昇圧出力を選択回路で選択された被供給回路に供給する
   副昇圧回路を有する半導体集積回路において、上記副昇
   圧回路は、一端が上記主昇圧回路の出力端に接続されゲ
   ートが上記選択回路の出力端に接続される第１のＭＯＳ
   トランジスタと、このＭＯＳトランジスタの他端に一端
   及びゲートが接続され他端が上記選択回路の出力端に接
   続される第２のＭＯＳトランジスタと、上記第１、第２
   のＭＯＳトランジスタの接続点とクロック発生回路の出
   力端間に接続されるＭＯＳキャパシタとを具備し、上記
   第１ＭＯＳトランジスタの閾値電圧の絶対値は上記第２
   ＭＯＳトランジスタの閾値電圧より低く、上記選択回路
   の出力端側から昇圧出力を得ることを特徴とする半導体
   集積回路。
2. （２）前記第１ＭＯＳトランジスタはイントリンシック
   型のＮチャネル型ＭＯＳトランジスタであり、前記第２
   ＭＯＳトランジスタはエンハンスメント型のＮチャネル
   型ＭＯＳトランジスタであることを特徴とする特許請求
   の範囲第１項記載の半導体集積回路。
3. （３）前記選択回路の出力端と前記昇圧回路との間にデ
   ィプレッション型ＭＯＳトランジスタから成るトランス
   ファ・ゲートを設けることを特徴とする特許請求の範囲
   第１項記載の半導体集積回路。