JPS63268196A - 半導体集積回路 - Google Patents
半導体集積回路Info
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- JPS63268196A JPS63268196A JP62101419A JP10141987A JPS63268196A JP S63268196 A JPS63268196 A JP S63268196A JP 62101419 A JP62101419 A JP 62101419A JP 10141987 A JP10141987 A JP 10141987A JP S63268196 A JPS63268196 A JP S63268196A
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- 239000003990 capacitor Substances 0.000 claims abstract description 28
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- G—PHYSICS
- G11—INFORMATION STORAGE
- G11C—STATIC STORES
- G11C11/00—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor
- G11C11/21—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using electric elements
- G11C11/34—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using electric elements using semiconductor devices
- G11C11/40—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using electric elements using semiconductor devices using transistors
-
- G—PHYSICS
- G11—INFORMATION STORAGE
- G11C—STATIC STORES
- G11C5/00—Details of stores covered by group G11C11/00
- G11C5/14—Power supply arrangements, e.g. power down, chip selection or deselection, layout of wirings or power grids, or multiple supply levels
- G11C5/145—Applications of charge pumps; Boosted voltage circuits; Clamp circuits therefor
-
- G—PHYSICS
- G11—INFORMATION STORAGE
- G11C—STATIC STORES
- G11C16/00—Erasable programmable read-only memories
- G11C16/02—Erasable programmable read-only memories electrically programmable
- G11C16/06—Auxiliary circuits, e.g. for writing into memory
- G11C16/30—Power supply circuits
-
- H—ELECTRICITY
- H03—ELECTRONIC CIRCUITRY
- H03K—PULSE TECHNIQUE
- H03K17/00—Electronic switching or gating, i.e. not by contact-making and –breaking
- H03K17/06—Modifications for ensuring a fully conducting state
-
- H—ELECTRICITY
- H03—ELECTRONIC CIRCUITRY
- H03K—PULSE TECHNIQUE
- H03K3/00—Circuits for generating electric pulses; Monostable, bistable or multistable circuits
- H03K3/02—Generators characterised by the type of circuit or by the means used for producing pulses
- H03K3/353—Generators characterised by the type of circuit or by the means used for producing pulses by the use, as active elements, of field-effect transistors with internal or external positive feedback
- H03K3/356—Bistable circuits
- H03K3/356008—Bistable circuits ensuring a predetermined initial state when the supply voltage has been applied; storing the actual state when the supply voltage fails
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- Semiconductor Integrated Circuits (AREA)
- Metal-Oxide And Bipolar Metal-Oxide Semiconductor Integrated Circuits (AREA)
- Semiconductor Memories (AREA)
Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
[発明の目的]
(産業上の利用分野)
この発明は、MOS型の半導体集積回路に関するもので
、特に電源電圧以上の電位を発生する主昇圧回路の昇圧
出力をさらに昇圧する副昇圧回路に係わる。 。
、特に電源電圧以上の電位を発生する主昇圧回路の昇圧
出力をさらに昇圧する副昇圧回路に係わる。 。
(従来の技術)
近年、浮遊ゲート構造を有し、電気的にデータを書き込
み且つ紫外線によってデータの消去を行なう不揮発性半
導体メモリ(EPROM) 、及び電気的にデータの消
去を行なう不揮発性半導体メモリ(EEPROM>が急
速に普及してきている。この種の半導体メモリにあって
は、)7ウラー・ノルドハイムのトンネル効果を利用し
て薄い酸化膜を通して浮遊ゲートに電子を注入したり、
放出したりするものがあげられ、この場合、電流はほと
んど消費されない。このため外部から特に電圧を印加す
る必要がなく、内部に昇圧回路を設け、この昇圧回路に
よってデータの書き込みあるいは消去を行なっている。
み且つ紫外線によってデータの消去を行なう不揮発性半
導体メモリ(EPROM) 、及び電気的にデータの消
去を行なう不揮発性半導体メモリ(EEPROM>が急
速に普及してきている。この種の半導体メモリにあって
は、)7ウラー・ノルドハイムのトンネル効果を利用し
て薄い酸化膜を通して浮遊ゲートに電子を注入したり、
放出したりするものがあげられ、この場合、電流はほと
んど消費されない。このため外部から特に電圧を印加す
る必要がなく、内部に昇圧回路を設け、この昇圧回路に
よってデータの書き込みあるいは消去を行なっている。
従って、元来、電流供給能力の低い昇圧回路であっても
充分に使用に耐えるものである。
充分に使用に耐えるものである。
しかし、最近のように不揮発性メモリの回路規模が大き
くなるとともに、昇圧した”電位を供給する周辺回路が
増加すると、負荷容量が増大するため所望の昇圧電位を
得るまでに長い昇圧時間を必要とする。そこで現状の半
導体集積回路においては、トランスファ・ゲートを用い
ることによって上記負荷容量を分割し、昇圧回路の負荷
を軽減することによって昇圧時間の増加を抑制している
。
くなるとともに、昇圧した”電位を供給する周辺回路が
増加すると、負荷容量が増大するため所望の昇圧電位を
得るまでに長い昇圧時間を必要とする。そこで現状の半
導体集積回路においては、トランスファ・ゲートを用い
ることによって上記負荷容量を分割し、昇圧回路の負荷
を軽減することによって昇圧時間の増加を抑制している
。
また、トランスファ・ゲートを用いて負荷容量を分割し
た場合には、このトランスファ・ゲートのゲートにも昇
圧電位を供給しなければならないため、主昇圧回路に加
えてこの主昇圧回路で昇圧した電位をさらに昇圧する副
昇圧回路を設け、この副昇任回路の出力で上記トランス
ファ・ゲートを駆動することにより昇圧電位を効率良く
所望の回路に供給できるようにしている。このような副
昇圧回路を用いることによって、主昇圧回路で駆動する
負荷容量を増大させることなく昇圧電位を供給できる。
た場合には、このトランスファ・ゲートのゲートにも昇
圧電位を供給しなければならないため、主昇圧回路に加
えてこの主昇圧回路で昇圧した電位をさらに昇圧する副
昇圧回路を設け、この副昇任回路の出力で上記トランス
ファ・ゲートを駆動することにより昇圧電位を効率良く
所望の回路に供給できるようにしている。このような副
昇圧回路を用いることによって、主昇圧回路で駆動する
負荷容量を増大させることなく昇圧電位を供給できる。
従って、上記のような理由から副昇圧回路には極めて高
い効率が望まれる。しかし、現状の副昇圧回路の効率は
充分とは言えずその改良が望まれている。
い効率が望まれる。しかし、現状の副昇圧回路の効率は
充分とは言えずその改良が望まれている。
(発明が解決しようとする問題点)
上述したように従来の半導体集積回路では、主昇圧回路
の昇圧出力を副昇圧回路でさらに昇圧する場合、a昇圧
回路の昇圧効率が充分とは言えなかった。
の昇圧出力を副昇圧回路でさらに昇圧する場合、a昇圧
回路の昇圧効率が充分とは言えなかった。
この発明は、上記のような事情に鑑みてなされたもので
、その目的とするところは、主昇圧回路の出力電位を極
めて高い昇圧効率で昇圧できる優れた副昇圧回路を備え
た半導体集積回路を提供することである。
、その目的とするところは、主昇圧回路の出力電位を極
めて高い昇圧効率で昇圧できる優れた副昇圧回路を備え
た半導体集積回路を提供することである。
[発明の構成]
(WIJrA点を解決するための手段と作用)すなわち
、この発明においては、上記の目的を達成するために、
主昇圧回路からの昇圧電位をさらに昇圧する副昇圧回路
を、一端が上記主昇圧回路の出力端に接続されゲートが
選択回路の出力端に接続される第1のMOSトランジス
タと、このMOSトランジスタの他端に一端及びゲート
が接続され他端が上記選択回路の出力端に接続される第
2のMOSトランジスタと、上記第1.第2のMOSト
ランジスタの接続点とクロック発生回路の出力端間に接
続されるMOSキャパシタとによって構成し、上記第1
MOSトランジスタの同値電圧の絶対値を上記第2MO
Sトランジスタの閾値電圧より低く設定し、上記選択回
路の出力端側から昇圧出力を得るようにしている。
、この発明においては、上記の目的を達成するために、
主昇圧回路からの昇圧電位をさらに昇圧する副昇圧回路
を、一端が上記主昇圧回路の出力端に接続されゲートが
選択回路の出力端に接続される第1のMOSトランジス
タと、このMOSトランジスタの他端に一端及びゲート
が接続され他端が上記選択回路の出力端に接続される第
2のMOSトランジスタと、上記第1.第2のMOSト
ランジスタの接続点とクロック発生回路の出力端間に接
続されるMOSキャパシタとによって構成し、上記第1
MOSトランジスタの同値電圧の絶対値を上記第2MO
Sトランジスタの閾値電圧より低く設定し、上記選択回
路の出力端側から昇圧出力を得るようにしている。
このように構成することにより、高い昇圧効率を有する
副昇圧回路を備えた半導体集積回路が得られる。
副昇圧回路を備えた半導体集積回路が得られる。
(実施例)
以下、この発明の一実施例について図面を参照して説明
する。第1図において、11は主昇圧回路で、この主昇
圧回路11による昇圧出力Vppは、副昇圧回路12及
び被供給回路13に供給される。上記副昇圧回路12は
、Nチャネル型のMOSトランジスタQ1.Q2と、M
OSキャパシタC1とから成り、MOSトランジスタQ
1のドレインは上記主昇圧回路11の出力端に接続され
、ゲートは選択回路14の出力端(ノードNl)に接続
される。
する。第1図において、11は主昇圧回路で、この主昇
圧回路11による昇圧出力Vppは、副昇圧回路12及
び被供給回路13に供給される。上記副昇圧回路12は
、Nチャネル型のMOSトランジスタQ1.Q2と、M
OSキャパシタC1とから成り、MOSトランジスタQ
1のドレインは上記主昇圧回路11の出力端に接続され
、ゲートは選択回路14の出力端(ノードNl)に接続
される。
この選択回路14の出力端は、被供給回路13の入力ノ
ードとなっている。上記MOSトランジスタQ1のソー
スには、MOSトランジスタQ2のトレイン及びゲート
が接続され、このトランジスタQ2のソースには上記ノ
ードN1が接続される。
ードとなっている。上記MOSトランジスタQ1のソー
スには、MOSトランジスタQ2のトレイン及びゲート
が接続され、このトランジスタQ2のソースには上記ノ
ードN1が接続される。
また、上記MOSトランジスタQ1のソースとMOSト
ランジスタQ2のドレイン及びゲートとの接続点(ノー
ドN2)には、MOSキャパシタC1の一方の電極が接
続され、このMOSキャパシタC1の他方の電極にはク
ロック発生回路15の出力端が接続されてクロックパル
スφGが供給される。
ランジスタQ2のドレイン及びゲートとの接続点(ノー
ドN2)には、MOSキャパシタC1の一方の電極が接
続され、このMOSキャパシタC1の他方の電極にはク
ロック発生回路15の出力端が接続されてクロックパル
スφGが供給される。
一方、上記被供給回路13はNチャネル型のMOSトラ
ンジスタQ3を有し、このMOSトランジスタQ3のド
レインには上記主昇圧回路11の出力端が接続され、ゲ
ートにはノードN1が接続される。なお、選択回路14
の出力端側のノードN1に存在する配線容量及びゲート
容量等の容量を便宜的に一方の電極が接地されたキャパ
シタC2として示している。
ンジスタQ3を有し、このMOSトランジスタQ3のド
レインには上記主昇圧回路11の出力端が接続され、ゲ
ートにはノードN1が接続される。なお、選択回路14
の出力端側のノードN1に存在する配線容量及びゲート
容量等の容量を便宜的に一方の電極が接地されたキャパ
シタC2として示している。
次に、上記のような構成において′、第2図のタイミン
グチャートを参照しつつ動作を説明する。
グチャートを参照しつつ動作を説明する。
選択回路14の出力ノードN1が“1″レベルとなって
当該回路が選択されると、MOSトランジスタQ1がタ
ーンオンするため、ノードN2の電位V2はノードN1
の電位■1よりNチャネル型のMOSトランジスタQ1
の有する閾値電圧VTHIだけ低い電位まで上昇する。
当該回路が選択されると、MOSトランジスタQ1がタ
ーンオンするため、ノードN2の電位V2はノードN1
の電位■1よりNチャネル型のMOSトランジスタQ1
の有する閾値電圧VTHIだけ低い電位まで上昇する。
このノードN2の電位V2の上昇によって、MOSトラ
ンジスタQ1はターンオフする。従って、この時のノー
ドN2の電位V2は、 V2 =V1−VTH1・・・(1) となる。このノードN2の電位■2がMOSキャパシタ
C1の閾値電圧よりも高い時、そのゲート下には反転層
が生成され、クロック発生回路15におけるクロックパ
ルスφCの出力端とノードN2との間にカップリングキ
ャパシタが形成される。
ンジスタQ1はターンオフする。従って、この時のノー
ドN2の電位V2は、 V2 =V1−VTH1・・・(1) となる。このノードN2の電位■2がMOSキャパシタ
C1の閾値電圧よりも高い時、そのゲート下には反転層
が生成され、クロック発生回路15におけるクロックパ
ルスφCの出力端とノードN2との間にカップリングキ
ャパシタが形成される。
これによって、クロックパルスの入力電位をVφとする
と、MOSキャパシタC1には下式(2)に示すような
電荷E1が蓄積される。
と、MOSキャパシタC1には下式(2)に示すような
電荷E1が蓄積される。
El−C1X (V2−Vφ) ・(2)この時、クロ
ックパルスφCのレベルをOVとすると、MOSキャパ
シタC1に蓄積される電荷E1は、 El =CI XV2 =CI X (Vl −VTH1)・・・ (3
)と表すことができる。ここで、クロックパルスφCが
■φの電位を得て立ち上がると、キャパシタC1による
容量結合によってノードN2の電位が上昇する。このノ
ードN2の電位がノードN1の電位V1にNチャネル型
MO8トランジスタQ2の閾値電圧VTH2を加えた電
圧より上昇すると、MOSトランジスタQ2はターンオ
ンし、キャパシタC1に蓄積された電荷はMOSトラン
ジスタQ2を介してノードN1に放出される。この電荷
の放出によってノードN1の電位は上昇する。一方、ノ
ードN2の電位は、ノードN1の電位にMOSトランジ
スタQ2の閾値電圧VTH2を加えた電圧でこのMOS
トランジスタQ2が再びターンオフするため、その時の
電位で安定する。
ックパルスφCのレベルをOVとすると、MOSキャパ
シタC1に蓄積される電荷E1は、 El =CI XV2 =CI X (Vl −VTH1)・・・ (3
)と表すことができる。ここで、クロックパルスφCが
■φの電位を得て立ち上がると、キャパシタC1による
容量結合によってノードN2の電位が上昇する。このノ
ードN2の電位がノードN1の電位V1にNチャネル型
MO8トランジスタQ2の閾値電圧VTH2を加えた電
圧より上昇すると、MOSトランジスタQ2はターンオ
ンし、キャパシタC1に蓄積された電荷はMOSトラン
ジスタQ2を介してノードN1に放出される。この電荷
の放出によってノードN1の電位は上昇する。一方、ノ
ードN2の電位は、ノードN1の電位にMOSトランジ
スタQ2の閾値電圧VTH2を加えた電圧でこのMOS
トランジスタQ2が再びターンオフするため、その時の
電位で安定する。
従って、この時のノードN2の電位は、電位上昇後のノ
ードN1の電位を■1′とすると、V2 ′−V1−+
VTH2・・・(4)であり、キャパシタC1に残る電
荷E1−は、El −−C1x (V2 −−Vφ
)=CI X (Vl −+VT H2Vφ)
・・・ (5)となる。また、ノードN1の負荷容fl
c2の初期電荷E2は、 E2−C2XVl−(6’) となり、ノードN1の電位上昇後の負荷容IC2におけ
る蓄積電荷E2”は、 E2−−C2XVl −・・・(7) となる。ここでMOSキャパシタC1と負荷客層C2に
蓄積された電荷の1faliEは、クロックパルスφC
の立ち上がりの前後では変わらないため、E−El +
E2−El ′+E2 ′・・・(8)であるので、 (CI X (Vl −VTH1) ) + (C2X
Vl )= (CI X (Vl −+VTH2−Vφ
))+ (02xVl −)・・・(9) が成り立つ。上式(9)によりノードN1の上昇後の電
位■1−を求めると、 Vl =−Vl + (Vφ−VTHI VTH2)
X(1/ (CI +02 )・・・(10)となる。
ードN1の電位を■1′とすると、V2 ′−V1−+
VTH2・・・(4)であり、キャパシタC1に残る電
荷E1−は、El −−C1x (V2 −−Vφ
)=CI X (Vl −+VT H2Vφ)
・・・ (5)となる。また、ノードN1の負荷容fl
c2の初期電荷E2は、 E2−C2XVl−(6’) となり、ノードN1の電位上昇後の負荷容IC2におけ
る蓄積電荷E2”は、 E2−−C2XVl −・・・(7) となる。ここでMOSキャパシタC1と負荷客層C2に
蓄積された電荷の1faliEは、クロックパルスφC
の立ち上がりの前後では変わらないため、E−El +
E2−El ′+E2 ′・・・(8)であるので、 (CI X (Vl −VTH1) ) + (C2X
Vl )= (CI X (Vl −+VTH2−Vφ
))+ (02xVl −)・・・(9) が成り立つ。上式(9)によりノードN1の上昇後の電
位■1−を求めると、 Vl =−Vl + (Vφ−VTHI VTH2)
X(1/ (CI +02 )・・・(10)となる。
つまり、ノードN1の電位VIGよ、(Vφ−VTHI
VTH2)XC1/<CI +02 )だけ上昇す
ることになる。
VTH2)XC1/<CI +02 )だけ上昇す
ることになる。
次に、クロックパルスφCが−Vφの電位をもって立ち
下がった時、MOSキャパシタC1の容量結合によって
ノードN2の電位番ま下降し始める。
下がった時、MOSキャパシタC1の容量結合によって
ノードN2の電位番ま下降し始める。
しかし、ノードN2の電位がMOSトランジスタQ1の
ゲート電圧、すなわちノードN1の電圧V1′よりMO
SトランジスタQ1の閾値電圧VTHIだけ低い電圧、
つまりrV2−′−V1−−VTHIJ以下に下降した
時MO3トランジスタQ1はターンオンし、ノードN2
の電位を再び充電し始める。従って、ノードN2の電位
は、MOSトランジスタQ1が再びターンオフする[V
2−−−Vl ′−VTHt Jの電位まで上昇するこ
とになる。この時、M OS’ トランジスタQ2は、
そのゲート電圧■2″が下がるため、カットオフした状
態を維持するのでノードN1の電位Vl =の電位は変
化しない。
ゲート電圧、すなわちノードN1の電圧V1′よりMO
SトランジスタQ1の閾値電圧VTHIだけ低い電圧、
つまりrV2−′−V1−−VTHIJ以下に下降した
時MO3トランジスタQ1はターンオンし、ノードN2
の電位を再び充電し始める。従って、ノードN2の電位
は、MOSトランジスタQ1が再びターンオフする[V
2−−−Vl ′−VTHt Jの電位まで上昇するこ
とになる。この時、M OS’ トランジスタQ2は、
そのゲート電圧■2″が下がるため、カットオフした状
態を維持するのでノードN1の電位Vl =の電位は変
化しない。
以上のことから、ノードN1の電位vIGtクロックパ
ルスφCの立ち上がり毎に (Vφ−VTHt −VTH2)XC1/(01+02
)で決定される電位上昇があることが分かる。従って
、この副昇圧回路12を最も効率の良い昇圧回路とする
ためには、下記(a)〜(d)の条件を満足するように
すれば良しAo(a)クロックパルスφCの立ち上がり
周期を短くする。
ルスφCの立ち上がり毎に (Vφ−VTHt −VTH2)XC1/(01+02
)で決定される電位上昇があることが分かる。従って
、この副昇圧回路12を最も効率の良い昇圧回路とする
ためには、下記(a)〜(d)の条件を満足するように
すれば良しAo(a)クロックパルスφCの立ち上がり
周期を短くする。
(b)負荷容ff1c2の値を小さくするか、この負荷
容量C2に対してカップリングMOSキサ!<シタC1
の値を大きく取り、CI / <CI +02 )の値
を1”に近付ける。
容量C2に対してカップリングMOSキサ!<シタC1
の値を大きく取り、CI / <CI +02 )の値
を1”に近付ける。
(C)クロックパルスφCの入力電位Vφの値を大きく
取る。
取る。
(d)MOSトランジスタQ1 、C2の閾値電圧VT
Hl 、VTH2を低く設定する。
Hl 、VTH2を低く設定する。
但し、MOS型の半導体集積回路では、上記(a)〜(
C)は他の要因によって決まり、実現できないことが多
い。一方、(d)の条件につl/Nでは、クロックパル
スφCの立ち下がり時にMOSトランジスタC2がカッ
トオフしたままである必要があるため、MOSトランジ
スタC2のカットオフ条件は、このMOSトランジスタ
C2のゲート、ソース間の電位差をVo 82とすれば
、VG82−VTH2<Q・・・(11)となり、MO
SトランジスタC2のゲート電圧Voはr Va −V
I VT s I J 、ソース電圧VsはrVs=
VI Jであるので、 Vl −VTH1−Vl −VTH2<Q−VTH1
−VTH2<Q・・・(12)となり、VTH2は正の
値であるため、l VTHt l <VTH2−(1
3)とすることができる。すなわち、上記閾値電圧の条
件を守ることで昇圧効率の高い昇圧回路とすることがで
き、更に(d)の条件を満たすことで昇圧電位の高い昇
圧回路を設計できる。上記実施例では、MOSトランジ
スタQ1に閾m電圧が0■のイントリンシック型MO3
トランジスタを、MQSトランジスタQ2には同値電圧
がOV以上のエンハンスメント型MOSトランジスタを
用いることによってこれを実現している。
C)は他の要因によって決まり、実現できないことが多
い。一方、(d)の条件につl/Nでは、クロックパル
スφCの立ち下がり時にMOSトランジスタC2がカッ
トオフしたままである必要があるため、MOSトランジ
スタC2のカットオフ条件は、このMOSトランジスタ
C2のゲート、ソース間の電位差をVo 82とすれば
、VG82−VTH2<Q・・・(11)となり、MO
SトランジスタC2のゲート電圧Voはr Va −V
I VT s I J 、ソース電圧VsはrVs=
VI Jであるので、 Vl −VTH1−Vl −VTH2<Q−VTH1
−VTH2<Q・・・(12)となり、VTH2は正の
値であるため、l VTHt l <VTH2−(1
3)とすることができる。すなわち、上記閾値電圧の条
件を守ることで昇圧効率の高い昇圧回路とすることがで
き、更に(d)の条件を満たすことで昇圧電位の高い昇
圧回路を設計できる。上記実施例では、MOSトランジ
スタQ1に閾m電圧が0■のイントリンシック型MO3
トランジスタを、MQSトランジスタQ2には同値電圧
がOV以上のエンハンスメント型MOSトランジスタを
用いることによってこれを実現している。
このような構成は、第3図に示すような回路において非
常に有効である。第3図において前記第1図と同一構成
部分には同じ符号を付しており、選択回路14の出力端
と副昇圧回路12のノードN1との間に、ゲートが接地
点に接続されたディプレッション型のNチャネル型MO
SトランジスタQ4を設けている。上記選択回路14は
、例えば第4図に示すようなCMOSインバータ16で
構成されており、その出力は選択時にはVC(例えば5
■)、非選択時にはOVとなる。
常に有効である。第3図において前記第1図と同一構成
部分には同じ符号を付しており、選択回路14の出力端
と副昇圧回路12のノードN1との間に、ゲートが接地
点に接続されたディプレッション型のNチャネル型MO
SトランジスタQ4を設けている。上記選択回路14は
、例えば第4図に示すようなCMOSインバータ16で
構成されており、その出力は選択時にはVC(例えば5
■)、非選択時にはOVとなる。
上記のような構成は、ノードN1に接続される回路が選
択されて昇圧される時、MOSトランジスタQ4がカッ
トオフしてこのノードN1からの電荷の流出がないよう
にするためのものである。
択されて昇圧される時、MOSトランジスタQ4がカッ
トオフしてこのノードN1からの電荷の流出がないよう
にするためのものである。
上記選択回路14において、当該回路選択時のノードN
1にはMOSトランジスタQ4のゲート電圧からこのM
OSトランジスタQ4の閾値電圧VT H4ヲ、引イタ
値、すなわち、−VTH4の電位が現われる。このよう
にノードN1の電位が−Vr++となることによりMO
SトランジスタQ1がターンオンし、ノードN2には前
式(1)%式% なる電位が現われる。
1にはMOSトランジスタQ4のゲート電圧からこのM
OSトランジスタQ4の閾値電圧VT H4ヲ、引イタ
値、すなわち、−VTH4の電位が現われる。このよう
にノードN1の電位が−Vr++となることによりMO
SトランジスタQ1がターンオンし、ノードN2には前
式(1)%式% なる電位が現われる。
当該回路を昇圧回路とするためには、ノードN2の電位
がMOSキャパシタC1の閾値電圧VT□C以上となり
、ゲート下に反転層を生成させてカップリングキャパシ
タを作り出すことが必要であるため、選択時のノードN
2の電位V2はMOSキャパシタC1の閾値電圧VTH
C以上であることが要求される。すなわち、 rV2 >VTHI Jより、 −VTH4VTHI >VTHC・・・(15)となる
。従って、MOSトランジスタQ1の閾値電圧VTHI
を低く設定することはこの条件に対して余裕を持つこと
になり、MO8型半導体集積回路の製造時の閾値電圧の
ばらつきに対して余裕を持たせることができる。
がMOSキャパシタC1の閾値電圧VT□C以上となり
、ゲート下に反転層を生成させてカップリングキャパシ
タを作り出すことが必要であるため、選択時のノードN
2の電位V2はMOSキャパシタC1の閾値電圧VTH
C以上であることが要求される。すなわち、 rV2 >VTHI Jより、 −VTH4VTHI >VTHC・・・(15)となる
。従って、MOSトランジスタQ1の閾値電圧VTHI
を低く設定することはこの条件に対して余裕を持つこと
になり、MO8型半導体集積回路の製造時の閾値電圧の
ばらつきに対して余裕を持たせることができる。
上記第3図の回路においては、MOSキャパシタC1を
エンハンスメント型MOSトランジスタQ2と同様の構
造(例えばVTHC=IV程度)、MOSトランジスタ
Q1の閾値電圧VTHIを0■、及びMOSトランジス
タQ4をディプレッション型(例えばVTH4−−3V
程度)としている。
エンハンスメント型MOSトランジスタQ2と同様の構
造(例えばVTHC=IV程度)、MOSトランジスタ
Q1の閾値電圧VTHIを0■、及びMOSトランジス
タQ4をディプレッション型(例えばVTH4−−3V
程度)としている。
なお、この発明では、前述したIVTHII<VTH2
なる条件を満足すれば良いので、VTH2−IVl、:
設定した場合には■TH1=−0,9V程度に設定する
のが最も効率が良い。
なる条件を満足すれば良いので、VTH2−IVl、:
設定した場合には■TH1=−0,9V程度に設定する
のが最も効率が良い。
また、MOSキャパシタC1をMOSトランジスタQ2
と同じ閾値電圧に設定しているため、副昇圧回路12が
非選択の時、換言すればvi −ovの時にはV2−0
.9Vとなり、MOSキャパシタC1に反転層が形成さ
れず、このMOSキャパシタは存在しないのと等価とな
り、クロックパルスφCが変化してもノードN2には何
等影響がない。
と同じ閾値電圧に設定しているため、副昇圧回路12が
非選択の時、換言すればvi −ovの時にはV2−0
.9Vとなり、MOSキャパシタC1に反転層が形成さ
れず、このMOSキャパシタは存在しないのと等価とな
り、クロックパルスφCが変化してもノードN2には何
等影響がない。
[発明の効果]
以上説明したようにこの発明によれば、主昇圧回路の出
力電位を極めて高い昇圧効率で昇圧できる優れた副昇圧
回路を備えた半導体集積回路が得られる。
力電位を極めて高い昇圧効率で昇圧できる優れた副昇圧
回路を備えた半導体集積回路が得られる。
第1図はこの発明の一実施例に係わる半導体集積回路に
ついて説明するための図、第2図は上記第1図の回路の
動作について説明するためのタイミングチャート、第3
図及び第4図はそれぞれこの発明の他の実施例について
説明するための図である。 11・・・主昇圧回路、12・・・副昇圧回路、13・
・・被供給回路、14・・・クロック発生回路、Q1〜
Q3・・・MOSトランジスタ、C1・・・MOSキャ
パシタ、C2・・・負荷容堡。
ついて説明するための図、第2図は上記第1図の回路の
動作について説明するためのタイミングチャート、第3
図及び第4図はそれぞれこの発明の他の実施例について
説明するための図である。 11・・・主昇圧回路、12・・・副昇圧回路、13・
・・被供給回路、14・・・クロック発生回路、Q1〜
Q3・・・MOSトランジスタ、C1・・・MOSキャ
パシタ、C2・・・負荷容堡。
Claims (3)
- (1)主昇圧回路からの昇圧電位をさらに昇圧し、この
昇圧出力を選択回路で選択された被供給回路に供給する
副昇圧回路を有する半導体集積回路において、上記副昇
圧回路は、一端が上記主昇圧回路の出力端に接続されゲ
ートが上記選択回路の出力端に接続される第1のMOS
トランジスタと、このMOSトランジスタの他端に一端
及びゲートが接続され他端が上記選択回路の出力端に接
続される第2のMOSトランジスタと、上記第1、第2
のMOSトランジスタの接続点とクロック発生回路の出
力端間に接続されるMOSキャパシタとを具備し、上記
第1MOSトランジスタの閾値電圧の絶対値は上記第2
MOSトランジスタの閾値電圧より低く、上記選択回路
の出力端側から昇圧出力を得ることを特徴とする半導体
集積回路。 - (2)前記第1MOSトランジスタはイントリンシック
型のNチャネル型MOSトランジスタであり、前記第2
MOSトランジスタはエンハンスメント型のNチャネル
型MOSトランジスタであることを特徴とする特許請求
の範囲第1項記載の半導体集積回路。 - (3)前記選択回路の出力端と前記昇圧回路との間にデ
ィプレッション型MOSトランジスタから成るトランス
ファ・ゲートを設けることを特徴とする特許請求の範囲
第1項記載の半導体集積回路。
Priority Applications (5)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
JP10141987A JPH0748310B2 (ja) | 1987-04-24 | 1987-04-24 | 半導体集積回路 |
US07/184,580 US4905314A (en) | 1987-04-24 | 1988-04-21 | Semiconductor integrated circuit device having an object circuit to which output voltages of the sub- and main booster circuits are applied |
EP88106492A EP0288075B1 (en) | 1987-04-24 | 1988-04-22 | Sub-booster circuit for stepping up an output voltage of main booster circuit |
DE3853016T DE3853016T2 (de) | 1987-04-24 | 1988-04-22 | Zusatz-Boosterschaltung zum Anheben der Ausgangsspannung einer Haupt-Boosterspannung. |
KR1019880004663A KR910003387B1 (ko) | 1987-04-24 | 1988-04-23 | 주승압회로의 출력전압승압용 부승압회로 |
Applications Claiming Priority (1)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
JP10141987A JPH0748310B2 (ja) | 1987-04-24 | 1987-04-24 | 半導体集積回路 |
Publications (2)
Publication Number | Publication Date |
---|---|
JPS63268196A true JPS63268196A (ja) | 1988-11-04 |
JPH0748310B2 JPH0748310B2 (ja) | 1995-05-24 |
Family
ID=14300189
Family Applications (1)
Application Number | Title | Priority Date | Filing Date |
---|---|---|---|
JP10141987A Expired - Lifetime JPH0748310B2 (ja) | 1987-04-24 | 1987-04-24 | 半導体集積回路 |
Country Status (5)
Country | Link |
---|---|
US (1) | US4905314A (ja) |
EP (1) | EP0288075B1 (ja) |
JP (1) | JPH0748310B2 (ja) |
KR (1) | KR910003387B1 (ja) |
DE (1) | DE3853016T2 (ja) |
Cited By (2)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
JPH05259473A (ja) * | 1991-12-28 | 1993-10-08 | Samsung Electron Co Ltd | 高電圧スイッチ回路 |
JPH10243636A (ja) * | 1997-02-26 | 1998-09-11 | Toshiba Corp | 昇圧回路及び半導体記憶装置 |
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Publication number | Priority date | Publication date | Assignee | Title |
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JP3059737B2 (ja) * | 1989-12-25 | 2000-07-04 | シャープ株式会社 | 半導体記憶装置 |
DE69232807T2 (de) * | 1991-12-09 | 2003-02-20 | Fujitsu Ltd., Kawasaki | Flash-Speicher mit besserer Löschbarkeit und dessen Schaltung |
US5255224A (en) * | 1991-12-18 | 1993-10-19 | International Business Machines Corporation | Boosted drive system for master/local word line memory architecture |
US5633134A (en) * | 1992-10-06 | 1997-05-27 | Ig Laboratories, Inc. | Method for simultaneously detecting multiple mutations in a DNA sample |
US5406517A (en) * | 1993-08-23 | 1995-04-11 | Advanced Micro Devices, Inc. | Distributed negative gate power supply |
KR960012789B1 (ko) * | 1993-12-01 | 1996-09-24 | 현대전자산업 주식회사 | 부트스트랩 회로 |
KR100307514B1 (ko) * | 1994-07-30 | 2001-12-01 | 김영환 | 차지펌프회로 |
JP2001160295A (ja) * | 1999-12-01 | 2001-06-12 | Toshiba Corp | 半導体集積回路 |
US6788578B1 (en) | 2003-01-27 | 2004-09-07 | Turbo Ic, Inc. | Charge pump for conductive lines in programmable memory array |
Family Cites Families (9)
Publication number | Priority date | Publication date | Assignee | Title |
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JPS56129570A (en) * | 1980-03-14 | 1981-10-09 | Mitsubishi Electric Corp | Booster circuit |
US4725746A (en) * | 1981-10-20 | 1988-02-16 | Kabushiki Kaisha Toshiba | MOSFET buffer circuit with an improved bootstrapping circuit |
US4511811A (en) * | 1982-02-08 | 1985-04-16 | Seeq Technology, Inc. | Charge pump for providing programming voltage to the word lines in a semiconductor memory array |
JPS58184821A (ja) * | 1982-03-31 | 1983-10-28 | Fujitsu Ltd | 昇圧回路 |
JPS59124095A (ja) * | 1982-12-29 | 1984-07-18 | Fujitsu Ltd | 半導体記憶装置 |
US4716303A (en) * | 1985-05-01 | 1987-12-29 | Sharp Kabushiki Kaisha | MOS IC pull-up circuit |
JPS61260717A (ja) * | 1985-05-14 | 1986-11-18 | Mitsubishi Electric Corp | 半導体昇圧信号発生回路 |
US4689495A (en) * | 1985-06-17 | 1987-08-25 | Advanced Micro Devices, Inc. | CMOS high voltage switch |
-
1987
- 1987-04-24 JP JP10141987A patent/JPH0748310B2/ja not_active Expired - Lifetime
-
1988
- 1988-04-21 US US07/184,580 patent/US4905314A/en not_active Expired - Lifetime
- 1988-04-22 DE DE3853016T patent/DE3853016T2/de not_active Expired - Lifetime
- 1988-04-22 EP EP88106492A patent/EP0288075B1/en not_active Expired - Lifetime
- 1988-04-23 KR KR1019880004663A patent/KR910003387B1/ko not_active IP Right Cessation
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Also Published As
Publication number | Publication date |
---|---|
JPH0748310B2 (ja) | 1995-05-24 |
US4905314A (en) | 1990-02-27 |
DE3853016T2 (de) | 1995-07-20 |
EP0288075A2 (en) | 1988-10-26 |
EP0288075B1 (en) | 1995-02-15 |
EP0288075A3 (en) | 1990-10-17 |
KR880013173A (ko) | 1988-11-30 |
KR910003387B1 (ko) | 1991-05-28 |
DE3853016D1 (de) | 1995-03-23 |
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S531 | Written request for registration of change of domicile |
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Free format text: JAPANESE INTERMEDIATE CODE: R350 |
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