JPH07231647A - 半導体装置 - Google Patents
半導体装置Info
- Publication number
- JPH07231647A JPH07231647A JP1848194A JP1848194A JPH07231647A JP H07231647 A JPH07231647 A JP H07231647A JP 1848194 A JP1848194 A JP 1848194A JP 1848194 A JP1848194 A JP 1848194A JP H07231647 A JPH07231647 A JP H07231647A
- Authority
- JP
- Japan
- Prior art keywords
- voltage
- charge pump
- output
- positive
- comparator
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Granted
Links
Classifications
-
- H—ELECTRICITY
- H02—GENERATION; CONVERSION OR DISTRIBUTION OF ELECTRIC POWER
- H02M—APPARATUS FOR CONVERSION BETWEEN AC AND AC, BETWEEN AC AND DC, OR BETWEEN DC AND DC, AND FOR USE WITH MAINS OR SIMILAR POWER SUPPLY SYSTEMS; CONVERSION OF DC OR AC INPUT POWER INTO SURGE OUTPUT POWER; CONTROL OR REGULATION THEREOF
- H02M3/00—Conversion of dc power input into dc power output
- H02M3/02—Conversion of dc power input into dc power output without intermediate conversion into ac
- H02M3/04—Conversion of dc power input into dc power output without intermediate conversion into ac by static converters
- H02M3/06—Conversion of dc power input into dc power output without intermediate conversion into ac by static converters using resistors or capacitors, e.g. potential divider
- H02M3/07—Conversion of dc power input into dc power output without intermediate conversion into ac by static converters using resistors or capacitors, e.g. potential divider using capacitors charged and discharged alternately by semiconductor devices with control electrode, e.g. charge pumps
- H02M3/073—Charge pumps of the Schenkel-type
-
- G—PHYSICS
- G11—INFORMATION STORAGE
- G11C—STATIC STORES
- G11C16/00—Erasable programmable read-only memories
- G11C16/02—Erasable programmable read-only memories electrically programmable
- G11C16/06—Auxiliary circuits, e.g. for writing into memory
- G11C16/30—Power supply circuits
Landscapes
- Engineering & Computer Science (AREA)
- Power Engineering (AREA)
- Read Only Memory (AREA)
- Dc-Dc Converters (AREA)
- Semiconductor Integrated Circuits (AREA)
Abstract
きる半導体装置を提供する。 【構成】 ドライバ26から出力される互いに相補なク
ロック信号に応答して−8V系チャージポンプ29が動
作し、降圧された負電圧の出力電圧NVPP8 を出力す
る。出力電圧VPP10と出力電圧NVPP8 との間をキャパ
シタC7およびC8により容量分割する。容量分割され
たノードN4の正電圧をコンパレータCP4へ入力し、
基準電圧Vref4とノードN4の電圧とが比較され
る。コンパレータCP4の出力信号はドライバ26へ入
力され、ドライバ26はコンパレータCP4の出力信号
に応答してドライバ26および−8V系チャージポンプ
29の動作が制御され、出力電圧NVPP8 が所定の電圧
レベルにクランプされ出力される。
Description
に、外部から供給される電源電圧から所定の内部電圧を
発生させるチャージポンプ回路を具備する半導体装置に
関するものである。
データの書込、読出、消去等を行なう半導体装置では、
外部から供給される電源電圧以外に複数の電圧を内部で
発生させ、それらの電圧を用いて上記動作を行なってい
る。たとえば、フラッシュメモリでは、メモリセルは、
1トランジスタで構成されており、ドレインがビット線
に、コントロールゲートがワード線に接続されている。
消去動作は、メモリセルとなるトランジスタのコントロ
ールゲートに正の高電圧を印加し、ソースおよびPウェ
ルに負の高電圧を印加することにより、トンネル現象を
利用してフローティングゲートに電子を注入することに
より行なう。また、書込動作は、コントロールゲートに
負の高電圧を印加し、ドレインに正の高電圧を印加する
ことにより、トンネル現象を利用してフローティングゲ
ートから電子を引き抜くことにより行なう。
に使用される内部電圧について説明する。図11は、フ
ラッシュメモリの各動作状態における選択および非選択
セクタのメモリセルに供給される各電圧を説明するため
の図である。
では、ソース電圧Vsは−8V、コントロールゲート電
圧Vcgは10V、Pウェル電圧BGは−8V、ドレイ
ン電圧Vdはフローティングとなる。以下、図11に示
すように各動作モードにおいて、選択セクタおよび非選
択セクタのメモリセルにはソース電圧Vs、コントロー
ルゲート電圧Vcg、ドレイン電圧Vd、Pウェル電圧
BGにはそれぞれ所定の電圧が印加され、各動作が実行
される。このため、外部から供給される電源電圧が3V
のみである場合、この電源電圧を用いて6V、10V、
4V、−8V、および−4Vの電圧をそれぞれ発生させ
るため、内部にチャージポンプ回路を含む正電圧発生回
路および負電圧発生回路を具備しているのが通常であ
る。
用される正電圧発生回路および負電圧発生回路について
図面を参照しながら説明する。図12は、従来の正電圧
発生回路の構成を示す図である。
電圧チャージポンプ回路101、発振器102、ドライ
ブ回路103、ツェナダイオードD1を含む。
OSトランジスタQ201〜Q211、コンデンサC2
01〜C210を含む。トランジスタQ201〜Q21
0はダイオード接続され、さらにキャパシタC201〜
C210と接続される。
制御する制御信号OSCが入力され、発振器102は、
制御信号OSCに応答して所定の周波数のクロック信号
をドライブ回路103へ出力する。ドライブ回路103
は、発振器102から入力されたクロック信号に応答し
て、互いに相補なクロック信号φp、/φp(“/”は
反転信号を示す)を正電圧チャージポンプ回路101へ
出力する。正電圧チャージポンプ回路101では、ま
ず、ノードN1がVCC−Vth(VCCは電源電圧、Vthは
トランジスタのしきい値電圧)まで充電された後、クロ
ック信号/φpが入力され、ノードN1の電位が上昇す
る。次に、トランジスタQ201がオンし、ノードN2
の電位も上昇する。さらに、クロック信号φpが“H”
となり、ノードN2の電位がさらに上昇する。この結
果、正電圧チャージポンプ回路101では、コンデンサ
C201〜C210にためられた電荷を次々に次段に送
っていくことにより電源電圧VCCより高い電圧を発生す
ることができる。発生された高電圧VPPはツェナダイオ
ードD1により所定電位にクランプされる。以上の動作
により、制御信号OSCに応答して、電源電圧VCCより
高い高電圧VPPを所定の電圧レベルで出力することがで
きる。したがって、従来のフラッシュメモリでは、上記
のような正電圧発生回路を用いることにより、たとえ
ば、電源電圧VCC(3V)から4V、6V、および10
Vの電圧を内部で発生させて、上記のメモリセルの各動
作に使用していた。
図13は、従来の負電圧発生回路の構成を示す図であ
る。図13を参照して、負電圧発生回路は、負電圧チャ
ージポンプ回路104、発振器105、ドライブ回路1
06、ツェナダイオードD2を含む。負電圧チャージポ
ンプ回路104は、PMOSトランジスタQ221〜Q
231、コンデンサC221〜C230を含む。
ぞれダイオード接続され、コンデンサC221〜C23
0と接続される。
図12に示す発振器102およびドライブ回路103と
同様に動作し、互いに相補なクロック信号φn、/φn
を負電圧チャージポンプ回路104へ出力する。負電圧
チャージポンプ回路104では、上記正電圧チャージポ
ンプ回路と同様に動作し、負電圧NVPPを出力し、ツェ
ナダイオードD2により所定の電圧レベルにクランプさ
れる。上記のような負電圧発生回路により、従来のフラ
ッシュメモリでは、各動作モードに応じてメモリセル
に、たとえば、−4V、−8Vの電圧を供給していた。
電圧発生回路および負電圧発生回路では、ツェナダイオ
ードのクランプ電圧により、チャージポンプ回路から発
生される電圧を所定の電圧にクランプしていたので、以
下のような問題が発生していた。
は、製造時のばらつきが大きいため、所望の正電圧また
は負電圧を高精度に供給することができなかった。ま
た、ツェナダイオードによるクランプでは、ある程度の
電流を流さないと出力クランプができないため、電圧供
給能力の限られているチャージポンプ回路の大きな負担
となるという問題点もあった。さらに、ツェナダイオー
ドを半導体基板上に形成する場合、専用のマスクが新た
に必要となりコスト増大を招くという問題点もあった。
図14は、ツェナダイオードとPチャネルトランジスタ
の構成を示す図である。ツェナダイオードを用いたクラ
ンプ手法では、ツェナダイオードの接合特性によってク
ランプする電圧が変化するため、所望のクランプレベル
に合せてP+拡散層への注入量を設定する必要がある。
たとえば、P+ 拡散層とNウェル層のpn接合でツェナ
ダイオードを形成する場合、所望のブレークダウン電圧
が得られるようにP+ 拡散層の注入量を決める必要があ
る。しかしながら、この注入量は、pチャネルトランジ
スタのP+ 拡散層の注入量とは異なるため、ツェナダイ
オード用のP+ 注入用のマスクを新たに追加して、Pチ
ャネルトランジスタとツェナダイオードのP+ 拡散層の
注入量をうち分ける必要がある。したがって、ツェナダ
イオード形成用の新たなマスクが追加されるため、製造
プロセスが煩雑となるとともに製造コストの増大を招く
という問題点があった。
あって、余分な電流を消費することなく、所望の内部電
圧を高精度に出力するとともに製造工程を簡略化するこ
とができる半導体装置を提供することである。本発明の
他の目的は、単一の電源電圧を用いて電源電圧の極性と
異なる極性の内部電圧を供給することができる半導体装
置を提供することである。
電源電圧を用いて安定で高精度な負電圧および正電圧の
内部電圧を供給することができる半導体装置を提供する
ことである。
置は、第1の極性の第1の電圧を発生するチャージポン
プ手段と、第1の極性と異なる第2の極性の第2の電圧
を発生させる第2の電圧発生手段と、第1の電圧と前記
第2の電圧とから分圧により第2の極性の第3の電圧を
発生させる分圧手段と、第3の電圧の電圧レベルに応じ
てチャージポンプ手段の動作を制御する制御手段とを含
む。
載の構成に加え、第3の電圧は、接地電圧と電源電圧と
の間にある。
載の構成に加え、分圧手段は、一端に第1の電圧が供給
される第1の容量と、一端が第1の容量の他端と接続さ
れ、他端に第2の電圧が供給される第2の容量とを含
み、第1および第2の容量の接続部から第3の電圧を発
生させる。
圧を発生する第1のチャージポンプ手段と、第1の正電
圧と接地電圧とから容量分割により第2の正電圧を出力
する第1分圧手段と、第2の正電圧の電圧レベルに応じ
て第1のチャージポンプ手段の動作を制御する第1の制
御手段と、負電圧を発生させる第2のチャージポンプ手
段と、上記所定の負電圧と第1の正電圧とから容量分割
により第3の正電圧を出力する第2の分圧手段と、第3
の正電圧の電圧レベルに応じて第2のチャージポンプ手
段の動作を制御する第2の制御手段とを含む。
ジポンプ手段から出力される第1の極性の第1の電圧と
第2電圧発生手段から出力される第2の極性の第2電圧
とから分圧した第2の極性の第3電圧の電圧レベルに応
じて、チャージポンプ手段の動作を制御しているので、
チャージポンプ手段が出力する電圧の極性と異なる極性
の電圧のみを用いてチャージポンプ手段の動作を制御す
ることが可能となる。
3の電圧が接地電圧と電源電圧との間にあるので、電源
電圧の極性と等しい極性の第2および第3の電圧のみを
用いてチャージポンプ手段の動作を制御し、電源電圧の
極性と異なる極性の第1の電圧を発生させることが可能
となる。
1および第2の容量を用いた容量分割により第3電圧を
出力しているので、余分な電流を流すことなく第3の電
圧を発生させることができる。
1のチャージポンプ手段から出力された第1の正電圧と
接地電圧とから容量分割により出力される第2の正電圧
の電圧レベルに応じて第1のチャージポンプ手段の動作
を制御しているので、第1の正電圧を所定の電圧レベル
にクランプすることができる。さらに、第1チャージポ
ンプ手段から出力された第1の正電圧と第2のチャージ
ポンプ手段から出力された負電圧とから容量分割により
発生させた第3の正電圧の電圧レベルに応じて第2のチ
ャージポンプ手段の動作を制御しているので、正電圧の
みを用いて第2チャージポンプ手段から出力される負電
圧を所定の電圧レベルにクランプすることができる。
て図面を参照しながら説明する。図2は、本発明の一実
施例の半導体装置の構成を示すブロック図である。図2
では、一実施例としてフラッシュメモリが示されている
が、本発明は、チャージポンプ回路により所望の内部電
圧を発生させる半導体装置であれば他の半導体装置であ
っても同様に適用することができる。
込/消去制御回路1、データ入出力バッファ2、センス
アンプ3、書込回路4、カラムデコーダ5、6V発生回
路6、−4V発生回路7、−8V発生回路8、セレクト
ゲートデコーダ9、ソース線ドライバ10、メモリセル
アレイ11、ロウデコーダ12、アドレスバッファ1
3、基準電圧発生回路14、ウェル電位切換回路15、
トランスファーゲート16、カラムラッチ17、18、
10V/4V発生回路19、ベリファイ制御回路20、
YゲートトランジスタQ1,Q2を含む。図2では、説
明を簡単にするため、1つのセクタ内のメモリセルアレ
イは2×2の構成に簡略化して示している。
消去動作のタイミングや各動作時の電圧の制御を行な
う。データ入出力バッファ2は、センスアンプ3から出
力されるデータを外部に出力し、または、外部から入力
された書込データを書込回路4へ出力する。センスアン
プ3は、YゲートトランジスタQ1、Q2を介して入力
されたメモリセルアレイ11内のメモリセルのデータを
増幅しデータ入出力バッファ2へ出力する。書込回路4
は、データ入出力バッファ2から入力されたデータをメ
モリセルアレイ11内の所定のメモリセルに書込む。カ
ラムデコーダ5は、アドレスバッファ13からの出力を
受けてYゲートトランジスタQ1、Q2を選択する。6
V発生回路6は、書込動作時、ビット線、カラムラッチ
17、18、YゲートトランジスタQ1、Q2へ6Vの
電圧を供給する。−4V発生回路7は、消去動作時非選
択メモリセルのソースに−4Vの電圧を供給する。−8
V発生回路8は、書込動作時、ワード線、ロウデコーダ
12へ、また、消去動作時、Pウェルおよび選択メモリ
セルのソースへ−8Vの電圧を供給する。セレクトゲー
トデコーダ9は、アドレスバッファ13からの出力を受
けてメモリセルアレイ11内のセレクトゲートQ7〜Q
10を選択する。ソース線ドライバ10は、NMOSト
ランジスタQ3〜Q6を含む。ソース線ドライバ10
は、読出動作時にメモリセルのソース線に接地レベルの
電圧を印加し、消去動作時に負電圧を印加する。メモリ
セルアレイ11は、メモリセルQ11〜Q18、セレク
トゲートQ7〜Q10を含む。メモリセルアレイ11で
は、ロウデコーダ12およびカラムデコーダ5により選
択されたメモリセルにデータが書込まれたり、消去され
たりする。ロウデコーダ12は、アドレスバッファ13
からの出力を受けて所定のワード線を選択する。アドレ
スバッファ13は、外部からメモリセルアレイ11内の
所定のメモリセルを選択するアドレス信号を受け、カラ
ムアドレス信号をカラムデコーダ5へ、ロウアドレス信
号をロウデコーダ12へ出力する。基準電圧発生回路1
4は、書込ベリファイ時のワード線電圧を与え、また、
6V、10V/4V、−8V、および−4V発生回路
6、19、8、7に対する基準電圧を与える。ウェル電
位切換回路15は、メモリセルの消去時にPウェルに負
の高電圧を印加し、その他の動作モード時にPウェルを
接地する。トランスファーゲート16は、カラムラッチ
17、18とビット線との接続を制御する。カラムラッ
チ17、18は、書込データをラッチする。10V/4
V発生回路19は、書込動作時にセレクトゲートデコー
ダ9へ10Vの電圧を、消去動作時にワード線、ロウデ
コーダ12へ10Vの電圧を、消去ベリファイ時にワー
ド線、ロウデコーダ12へ10Vからボルテージダウン
した4Vの電圧をそれぞれ供給する。ベリファイ制御回
路20は、ベリファイ動作時の各回路の動作を制御す
る。
発生回路7、8V発生回路8、および10V/4V発生
回路19を含む内部電圧発生部についてさらに詳細に説
明する。図1は、図2に示す半導体装置の内部電圧発生
部の構成を示すブロック図である。
イバ21、23、26、28、発振器22、27、6V
系チャージポンプ24、10V/4Vチャージポンプ2
5、−8V系チャージポンプ29、−4V系チャージポ
ンプ30、コンパレータCP1〜CP5、キャパシタC
1〜C10、切換スイッチ31を含む。
信号が入力され、この制御信号に応答して所定の周波数
のクロック信号をドライバ21へ出力する。ドライバ2
1は、コンパレータCP1の出力が“H”の場合、発振
器22から入力されたクロック信号に応答して、互いに
相補のクロック信号を6V系チャージポンプ24へ出力
する。6V系チャージポンプ24は、入力した互いに相
補のクロック信号に応答して昇圧された高電圧VPP6 を
出力する。高電圧VPP6 は、キャパシタC1およびC2
により容量分割され、ノードN1の電位がコンパレータ
CP1へ入力される。コンパレータCP1には、基準電
圧発生回路(図示省略)から基準電圧Vref1が入力
されている。ここで、クランプ電圧をVclamp6、
キャパシタC1およびC2の容量をC1およびC2(以
下同様)とすると、基準電圧Vref1は、Vref1
=Vclamp6・C1/(C1+C2)となるように
電圧レベルが設定されている。したがって、VPP6 =V
clamp6のとき、ノードN1の電位と基準電圧Vr
ef1が等しくなり、さらに、出力電圧VPP6 が上昇す
ると、コンパレータCP1の出力信号は“H”から
“L”へ変化し、ドライバ21へ出力される。ドライバ
21は、コンパレータCP1の出力信号が“L”になる
と、相補のクロック信号の出力を停止し、6V系チャー
ジポンプ24が昇圧動作を停止する。昇圧動作が停止す
ると、VPP6 の電圧レベルが降下し、VPP 6 <Vcla
mp6となったときに、コンパレータCP1の出力信号
は“H”に立上がり、ドライバ21が再び相補のクロッ
ク信号を6V系チャージポンプ24で出力する。6V系
チャージポンプ24は入力した相補のクロック信号に応
答して再び昇圧動作を開始し、出力VPP6 が高電圧に昇
圧される。上記動作を繰返すことにより、6V系チャー
ジポンプ24の出力VPP6 の電圧レベルは、クランプ電
圧Vclamp6のレベルにクランプされる。この場
合、6V系チャージポンプ24の出力VPP6 の電圧レベ
ルは6Vにする必要があるので、上記のクランプ電圧V
clamp6を6Vに設定している。
ャパシタC1およびC2による容量分割により発生させ
ているので、出力電圧VPP6 から接地電位までの間に直
流パスが形成されないため、余分な電流が流れず、電流
供給能力の限られているチャージポンプ回路を用いたと
しても、出力電圧VPP6 を高精度にクランプすることが
でき、さらに消費電流も低減される。また、ノードN1
の電圧は、キャパシタC1およびC2の容量比で決定さ
れるため、キャパシタC1およびC2の容量は、できる
だけ小さい値にすることが望ましい。たとえば、チャー
ジポンプ回路に使用されるキャパシタの容量より小さく
設定することがより望ましい。以下のキャパシタによる
容量分割においても同様である。
ンプ24の出力電圧VPP6 を容量分割しているが、チャ
ージポンプ回路の電流供給能力がある程度ある場合は、
抵抗分割によりノードN1の電圧を発生させてもよい。
定周期のクロック信号を出力する。ドライバ23は、入
力したクロック信号に応答して、互いに相補のクロック
信号を10V/4V系チャージポンプ25へ出力する。
10V/4V系チャージポンプ25は、出力電圧VPP10
を高電圧に昇圧して出力する。出力電圧VPP10は、キャ
パシタC3およびC4により容量分割され、また、キャ
パシタC5およびC6により容量分割される。これは、
消去ベリファイ時、10Vから4Vにボルテージダウン
した電圧をワード線およびロウデコーダ12へ供給する
必要があるため、必要に応じて出力電圧VPP10を10V
または4Vにクランプするために使用される。キャパシ
タC3およびC4、またはキャパシタC5およびC6の
切換は、切換スイッチ26により切換えられる。たとえ
ば、キャパシタC3およびC4を4Vクランプ用に使用
する場合、消去ベリファイ時には切換スイッチ26がキ
ャパシタC3側を選択し、その他の書込または消去時に
はキャパシタC5が選択される。つまり、10Vクラン
プ時はコンパレータCP3が活性化され、コンパレータ
CP2が不活性化される。4Vクランプ時はコンパレー
タCP2が活性化され、コンパレータCP3が不活性化
される。したがって、コンパレータCP2とCP3とは
同時に活性化されることはない。ノードN2の電圧はコ
ンパレータCP2へ入力される。コンパレータCP2に
は基準電圧Vref2が入力される。基準電圧Vref
2は、Vref2=Vclamp4・C3/(C3+C
4)になるように設定されている。ここで、Vclam
p4は4Vクランプ時のクランプ電圧である。コンパレ
ータCP2、ドライバ23、10V/4V系チャージポ
ンプ25は上記と同様に動作し、出力電圧VPP10を4V
にクランプする。また、ノードN3の電圧はコンパレー
タCP3へ入力される。コンパレータCP3にはVre
f3=Vclamp10・C5/(C5+C6)に設定
された基準電圧Vref3が入力され、上記と同様に動
作し、出力電圧VPP10は10Vにクランプされる。ここ
で、Vclamp10は、10Vクランプ時のクランプ
電圧である。
号に応答して、所定の周期のクロック信号をドライバ2
6へ出力する。ドライバ26は、コンパレータCP4の
出力信号が“L”のとき、発振器27から入力されたク
ロック信号に応答して互いに相補のクロック信号を−8
V系チャージポンプ29へ出力する。−8V系チャージ
ポンプ29は、入力した相補のクロック信号に応答し
て、出力電圧NVPP8 を降圧させる。10V/4V系チ
ャージポンプ25の出力電圧VPP10−8V系チャージポ
ンプ29の出力電圧NVPP8 との間はキャパシタC7お
よびC8により容量分割されている。容量分割されたノ
ードN4の電圧は、正の電圧になるようにキャパシタC
7およびC8の容量が設定されている。ノードN4の電
圧はコンパレータCP4へ入力される。また、コンパレ
ータCP4には、Vref4=(C7・Vclamp1
0+C8・NVPPclamp8)/(C7+C8)に
設定された基準電圧Vref4が入力されている。ここ
で、NVPPclamp8は、−8Vクランプ時のクラ
ンプ電圧である。コンパレータCP4は、ノードN4の
電圧と基準電圧Vref4とを比較し、ノードN4の電
圧が基準電圧Vref4より小さくなった場合、出力信
号を“H”に立上げる。コンパレータCP4の出力信号
は、ドライバ26へ入力され、ドライバ26は、出力信
号が“H”になったとき、相補なクロック信号の出力を
停止する。この結果、−8V系チャージポンプ29は、
降圧動作を停止する。次に、ノードN4の電圧が基準電
圧Vref4より大きくなった場合、コンパレータCP
4の出力信号は“L”に立下がり、ドライバ26は再び
相補のクロック信号を出力し、−8V系チャージポンプ
29が降圧動作を再開する。以上の動作により、出力電
圧NVPP8 は−8Vにクランプされる。
制御信号に応答して所定の周期のクロック信号をドライ
バ28へ出力する。ドライバ28は、入力したクロック
信号に応答して互いに相補のクロック信号を−4V系チ
ャージポンプ30へ出力する。−4V系チャージポンプ
30は、入力した相補のクロック信号に応答して降圧動
作を開始し、出力電圧NVPP4 を降圧する。出力電圧
PP4 と10V/4V系チャージポンプの出力電圧VPP10
との間はキャパシタC9およびC10により容量分割さ
れている。ここで、ノードN5の電圧は上記と同様に正
電圧になるようにキャパシタC9およびC10の容量が
設定されている。ノードN5の電圧はキャパシタCP5
へ入力される。また、キャパシタCP5には、Vref
5=(C9・Vclamp10+C10・NVPPcl
amp4)/(C9+C10)になるように設定された
基準電圧Vref5が入力されている。コンパレータC
P5、ドライバ28、および−4V系チャージポンプ3
0は上記のコンパレータCP4、ドライバ26、および
−8V系チャージポンプ29と同様に動作し、出力電圧
NVPP4 が−4Vになるようにクランプする。
生部では、正電圧であるノードN1〜N5の電圧および
基準電圧Vref1〜Vref5のみを用いて、正電圧
である出力電圧VPP6 、VPP10、負電圧であるNV
PP8 、NVPP4 をクランプすることができる。したがっ
て、単一電圧電源、たとえば、3Vの正電圧のみを用い
て6V、10V、4V、−8V、および−4Vの内部電
圧を発生させることができる。
的な構成例について説明する。図3は、図1に示す発振
器の具体的な構成例を示す図である。
R14、インバータG11〜G15、キャパシタC11
〜C14、NANDゲートG16を含む。図3に示す発
振器は、リングオシレータを構成し、制御信号/OSC
pに応答して、所定の周期のクロック信号OSを出力す
る。
び正電圧チャージポンプ回路である6V系チャージポン
プ24および10V/4V系チャージポンプ25の具体
的構成例について説明する。図4は、図1に示すドライ
バおよび正電圧チャージポンプ回路の具体的構成例を示
す図である。
ートG28、インバータG21〜G27を含む。NAN
DゲートG28には、図3に示す発振器のクロック信号
OSおよび図1に示すコンパレータCP1〜CP3の出
力信号CP0が入力され、両信号の論理積の反転信号が
インバータG21およびG25へ出力される。したがっ
て、コンパレータの出力信号CP0が“H”のときにの
みクロック信号OSが反転され、インバータG21およ
びG25へ出力される。インバータG21に入力された
信号はインバータG21〜G24によりクロック信号φ
pとして出力され、インバータG25へ入力したクロッ
ク信号は、インバータG25〜G27によりクロック信
号/φpとして出力される。クロック信号φpおよび/
φpは互いに相補なクロック信号である。
ランジスタQ21〜Q31、キャパシタC21〜C30
を含む。トランジスタQ31はダイオード接続され、電
源電圧VCCと接続される。トランジスタQ21〜Q30
はそれぞれダイオード接続され、キャパシタC21〜C
30と接続される。キャパシタC21、C23、C2
5、C27、C29には、クロック信号φpが入力さ
れ、キャパシタC22、C24、C26、C28、C3
0にはクロック信号/φpが入力される。正電圧チャー
ジポンプ回路は、図12に示した従来の正電圧チャージ
ポンプ回路と同様に動作し、電源電圧VCCを昇圧し、高
電圧VPPを出力する。
ドライバの出力信号のタイミングについて説明する。図
5は、図3に示す発振器および図4に示すドライバの出
力信号のタイミングチャートである。制御信号/OSC
pが“H”から“L”へ立下がると、互いに相補なクロ
ック信号φp,/φpが出力される。このクロック信号
φp、/φpにより上記の正電圧チャージポンプ回路が
動作し、出力電圧VPPを昇圧する。
準電圧を発生させるための基準電圧発生回路の具体的な
構成例について説明する。図6は、図1に示すコンパレ
ータおよび基準電圧発生回路の具体的な構成例を示す図
である。
抗R16、PMOSトランジスタQ34〜Q38、NM
OSトランジスタQ44、Q45を含む。基準電圧発生
回路は、電源電圧VCCから基準電圧Vrefを作成し、
コンパレータへ出力する。
32、Q33、NMOSトランジスタQ41〜Q43を
含む。トランジスタQ41のゲートには、図1に示すキ
ャパシタC1〜C10により容量分割された出力電圧V
caが入力される。トランジスタQ43のゲートには、
基準電圧発生回路から基準電圧Vrefが入力される。
出力電圧Vca>基準電圧Vrefの場合、“L”の出
力信号CPOが出力される。一方、出力電圧Vca<基
準電圧Vrefの場合、出力信号CPOは“H”とな
る。
び負電圧チャージポンプ回路である−8V系チャージポ
ンプ29および−4V系チャージポンプ30の具体的な
構成例について説明する。図7は、図1に示すドライバ
および負電圧チャージポンプ回路の具体的な構成例を示
す図である。
G31〜G38、NANDゲートG39を含む。
示すコンパレータおよび基準電圧発生回路から出力され
る出力信号CPOが入力され、反転信号をNANDゲー
トG39へ出力する。NANDゲートG39には、たと
えば、図3に示す発振器から所定の周波数のクロック信
号OSが入力される。両信号はNANDゲートG39で
論理積がとられ反転された後インバータG32およびG
36へ出力される。インバータG32へ入力した信号
は、インバータG32〜G35を通り所定のクロック信
号φnとして出力される。インバータG36へ入力した
信号は、インバータG36〜G38を通り、クロック信
号φnと相補な信号であるクロック信号/φnとして出
力される。上記構成により、コンパレータの出力信号C
POが“L”の場合、クロック信号OSに応答して互い
に相補なクロック信号φn、/φnが出力される。
ランジスタQ51〜Q61、キャパシタC31〜C40
を含む。図7に示す負電圧チャージポンプ回路は、図1
3に示す従来の負電圧チャージポンプ回路と同様の構成
を有し同様の動作を行なう。つまり、相補なクロック信
号φn、/φnに応答して、降圧された負電圧の出力電
圧NVPPを出力する。
バ26、28の出力信号のタイミングについて説明す
る。図8は、図1に示す発振器およびドライバの出力信
号のタイミングチャートである。発振器27に発振動作
を指令する制御信号/OSCnが入力され、“H”から
“L”へ立下がると、相補なクロック信号φn、/φn
が出力される。出力されるクロック信号φn、/φnに
応答して図7に示す負電圧チャージポンプ回路が降圧さ
れた負電圧の出力電圧NVPPを出力する。
内部電圧発生部について説明する。図9は、本発明の他
の実施例の半導体装置の内部電圧発生部の構成を示す図
である。
圧チャージポンプ回路41、ドライバ42、47、発振
器43、48、コンパレータ44、49、基準電圧発生
回路45、50を含む。
3、抵抗R21〜R24、キャパシタC65〜C68、
NANDゲートG54を含む。発振器43は、図3に示
す発振器と同様に動作し、制御信号/OSC1に応答し
て所定の周波数のクロック信号をドライバ42へ出力す
る。
7、NANDゲートG48を含む。ドライバ42は、図
4に示すドライバと同様に動作し、コンパレータ44の
出力信号が“H”のとき入力したクロック信号に応答し
て互いに相補のクロック信号を正電圧チャージポンプ回
路41へ出力する。
SトランジスタQ71〜Q81、キャパシタC51〜C
60を含む。正電圧チャージポンプ回路41は、図7に
示す正電圧チャージポンプ回路と同様に動作し、相補な
クロック信号に応答して昇圧された正電圧の出力電圧V
PPを出力する。
シタC61およびC62により容量分割される。容量分
割されたノードN11の電圧はコンパレータ44へ入力
される。ここで、キャパシタC61およびC62の容量
は、図1に示したキャパシタC1およびC2と同様に所
定の値に設定される。
MOSトランジスタQ87〜Q91、NMOSトランジ
スタQ92〜Q94を含む。基準電圧発生回路45は、
図6に示す基準電圧発生回路と同様に動作し、基準電圧
をコンパレータ44へ出力する。ここで、基準電圧は図
1に示した基準電圧Vref1と同様にクランプ電圧に
応じて設定される。
タQ82、Q83、NMOSトランジスタQ84〜Q8
6を含む。トランジスタQ84のゲートに入力されるノ
ードN11の電圧とトランジスタQ85のゲートに入力
される基準電圧とが比較され、ノードN11の電圧が基
準電圧より大きくなった場合、コンパレータ44は、
“H”の信号をドライバ42へ出力する。
回路41は、図1に示すドライバ21および6V系チャ
ージポンプ24と同様に動作し、出力電圧VPPが所定の
正電圧にクランプされ出力される。
4、NANDゲートG75、抵抗R31〜R34、キャ
パシタC85〜C88を含む。発振器48は、図3に示
す発振器と同様に動作し、制御信号/OSC2に応答し
て所定の周波数のクロック信号をドライバ47へ出力す
る。
8、NANDゲートG69を含む。ドライバ47は、図
7に示すドライバと同様に動作し、コンパレータ49の
出力信号が“L”の場合、入力したクロック信号に応答
して互いに相補なクロック信号を負電圧チャージポンプ
回路46へ出力する。
SトランジスタQ101〜Q111、キャパシタC71
〜C80を含む。負電圧チャージポンプ回路46は、入
力した相補なクロック信号に応答して降圧された負電圧
の出力電圧NVPPを出力する。
ャパシタC81およびC82により容量分割される。こ
こで、キャパシタC81およびC82の容量は、図1に
示すキャパシタC7およびC8と同様にノードN12の
電圧が正の電圧になるように設定されている。ノードN
12の電圧はコンパレータ49へ入力される。
MOSトランジスタQ117〜Q121、NMOSトラ
ンジスタQ122〜Q124を含む。基準電圧発生回路
50は、図6に示す基準電圧発生回路と同様に所定の値
に設定された基準電圧をコンパレータ49へ出力する。
タQ112、Q113、NMOSトランジスタQ114
〜Q116を含む。コンパレータ49は、トランジスタ
Q114のゲートに入力されるノードN12の電圧と基
準電圧発生回路50から入力される基準電圧とを比較
し、ノードN12の電圧が基準電圧より小さくなった場
合に“H”の信号をドライバ47へ出力する。
回路46は、図7に示すドライバおよび負電圧チャージ
ポンプ回路と同様に動作し、出力電圧NVPPを所定の負
の電圧にクランプして出力する。
生部では、正電圧のみを用いて昇圧された正の電圧およ
び降圧された負の電圧を所定の電圧レベルにクランプし
て出力することができる。したがって、たとえば、3V
の単一電源電圧のみを用いて降圧された正の電圧および
昇圧された負の電圧を出力することが可能となる。
装置の内部電圧発生部について説明する。図10は、本
発明のさらに他の実施例の半導体装置の内部電圧発生部
の構成を示す図である。
回路61、ドライバ62、発振器63、コンパレータ6
4、基準電圧発生回路65を含む。
3、NANDゲートG94、抵抗R41〜R44、キャ
パシタC101〜C104を含む。発振器63は、図3
に示す発振器と同様に動作し、制御信号/OSC3に応
答して所定の周期のクロック信号をドライバ42へ出力
する。
8、NANDゲートG89を含む。ドライバ62は、図
7に示すドライバと同様に動作し、コンパレータ64の
出力信号が“L”の場合、入力したクロック信号に応答
して互いに相補なクロック信号を負電圧チャージポンプ
回路61へ出力する。
SトランジスタQ131〜Q141、キャパシタC91
〜C100を含む。負電圧チャージポンプ回路61は、
図7に示す負電圧チャージポンプ回路と同様に動作し、
入力した相補なクロック信号に応答して降圧された負電
圧の出力電圧NVPPを出力する。
ジスタQ147〜Q152、NMOSトランジスタQ1
53〜Q155、抵抗R45を含む。基準電圧発生回路
65は、図6に示す基準電圧発生回路と同様にノードN
22からコンパレータ用の基準電圧を発生するととも
に、ノードN21から容量分割用の基準電圧を出力す
る。ここで、ノードN21およびノードN22の電圧は
ともに正の電圧となるように設定されている。
ードN21の電圧と出力電圧NVPPとの間を容量分割す
る。容量分割されたノードN23の電圧はコンパレータ
64へ入力される。
タQ142、Q143、NMOSトランジスタQ144
〜Q146を含む。コンパレータ64は、トランジスタ
Q144のゲートに入力されるノードN23の電圧とト
ランジスタQ145のゲートに入力されるノードN22
の電圧とを比較し、ノードN23の電圧がノードN22
の電圧より小さくなった場合に“H”の信号をドライバ
62へ出力する。ここで、キャパシタC111およびC
112の容量は、図1に示すキャパシタC7およびC8
と同様にノードN23の電圧が正電圧になるように設定
されている。
出力信号が“H”になると相補なクロック信号の出力を
停止し、負電圧チャージポンプ回路61は降圧動作を停
止する。次に、ノードN23の電圧がノードN22の電
圧より大きくなった場合、コンパレータ64の出力信号
は“L”となり、ドライバ62および負電圧チャージポ
ンプ回路61が再び動作を開始し、降圧動作が行なわれ
る。以上の動作により、出力電圧NVPPが所定の負電圧
レベルにクランプされ出力される。
では、正電圧のみを用いて降圧された負電圧を所定の電
圧レベルにクランプすることができる。したがって、正
電圧の単一電源電圧のみを用いて負電圧の内部電圧を安
定に発生させることが可能となる。また、ノードN21
の電圧は、高精度にかつ安定に出力することができるの
でクランプレベルもより高精度かつ安定となる。
クランプする場合に、ツェナダイオードを用いず、容量
分割された正の電圧のみを用いて正電圧または負電圧を
クランプすることができるので、所望の内部電圧を高精
度に出力することができる。また、専用のマスク等が不
要となり製造工程が簡略化され、製造コストの低減を図
ることができる。さらに、余分な電流を流すことなく所
望の内部電圧を供給することができるので、電流供給能
力の限られているチャージポンプ回路を用いても常に安
定な内部電圧を供給することが可能となる。
いた場合について述べているが、負電圧の電源電圧を用
いて、正電圧をクランプすることも可能である。また、
従来のツェナーダイオードを用いた方法と上記各実施例
の電圧を分圧した方法とを併用してもよい。
リについて述べたが、他の半導体装置、たとえば、DR
AM(ダイナミックランダムアクセスメモリ)等の半導
体装置でも、同様に適用することが可能である。
置においては、分圧された電圧を用いてチャージポンプ
手段の動作を制御しているので、ツェナダイオードを用
いる必要がなく、余分な電流を消費することなく、所望
の内部電圧を高精度に出力するとともに製造工程を簡略
化することができる。
3の電圧が接地電圧と電源電圧との間にあるので、単一
の電源電圧を用いて電源電圧の極性と異なる極性の内部
電圧を供給することが可能となる。
割された第3の電圧を用いているので、さらに、余分な
電流が消費されることなく、電流供給能力の限られてい
るチャージポンプ回路でも安定な内部電圧を供給するこ
とができる。
量分割された第2および第3の正電圧のみを用いてチャ
ージポンプ手段の動作を制御しているので、正電圧の単
一電源電圧のみを用いて、余分な電流を流すことなく、
安定で高精度な正電圧および負電圧の内部電圧を供給す
ることが可能となる。
を示すブロック図である。
ロック図である。
る。
プ回路の具体的構成例を示す図である。
出力信号のタイミングチャートである。
路の具体的構成例を示す図である。
プ回路の具体的構成例を示す図である。
ライバの出力信号のタイミングチャートである。
生部の構成を示す図である。
部電圧発生部の構成を示す図である。
のメモリセルに供給される各電圧を説明するための図で
ある。
る。
る。
の構成を示す図である。
Claims (4)
- 【請求項1】 第1の極性の第1の電圧を発生させるチ
ャージポンプ手段と、 前記第1の極性と異なる第2の極性の第2の電圧を発生
させる第2の電圧発生手段と、 前記第1の電圧と前記第2の電圧とから分圧により前記
第2の極性の第3の電圧を発生させる分圧手段と、 前記第3の電圧の電圧レベルに応じて前記チャージポン
プ手段の動作を制御する制御手段とを含む半導体装置。 - 【請求項2】 前記第3の電圧は、接地電圧と電源電圧
との間にある請求項1記載の半導体装置。 - 【請求項3】 前記分圧手段は、 一端に前記第1の電圧が供給される第1の容量と、 一端が前記第1の容量の他端と接続され、他端に前記第
2の電圧が供給される第2の容量とを含み、 前記第1および第2の容量の接続部から前記第3の電圧
を発生させる請求項1記載の半導体装置。 - 【請求項4】 第1の正電圧を発生させる第1のチャー
ジポンプ手段と、 前記第1の正電圧と接地電圧とから容量分割により第2
の正電圧を出力する第1の分圧手段と、 前記第2の正電圧の電圧レベルに応じて前記第1のチャ
ージポンプ手段の動作を制御する第1の制御手段と、 負電圧を発生させる第2のチャージポンプ手段と、 前記負電圧と前記第1の正電圧とから容量分割により第
3の正電圧を出力する第2の分圧手段と、 前記第3の正電圧の電圧レベルに応じて前記第2のチャ
ージポンプ手段の動作を制御する第2の制御手段とを含
む半導体装置。
Priority Applications (2)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
JP1848194A JP3292417B2 (ja) | 1994-02-15 | 1994-02-15 | 半導体装置 |
US08/352,143 US6069518A (en) | 1994-02-15 | 1994-12-01 | Semiconductor device allowing generation of desired internal voltage at high accuracy |
Applications Claiming Priority (1)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
JP1848194A JP3292417B2 (ja) | 1994-02-15 | 1994-02-15 | 半導体装置 |
Publications (2)
Publication Number | Publication Date |
---|---|
JPH07231647A true JPH07231647A (ja) | 1995-08-29 |
JP3292417B2 JP3292417B2 (ja) | 2002-06-17 |
Family
ID=11972832
Family Applications (1)
Application Number | Title | Priority Date | Filing Date |
---|---|---|---|
JP1848194A Expired - Lifetime JP3292417B2 (ja) | 1994-02-15 | 1994-02-15 | 半導体装置 |
Country Status (2)
Country | Link |
---|---|
US (1) | US6069518A (ja) |
JP (1) | JP3292417B2 (ja) |
Cited By (13)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
JPH10243636A (ja) * | 1997-02-26 | 1998-09-11 | Toshiba Corp | 昇圧回路及び半導体記憶装置 |
EP0933861A1 (en) * | 1998-02-03 | 1999-08-04 | Nec Corporation | Power source circuit for generating positive and negative voltages |
KR100427204B1 (ko) * | 1999-09-20 | 2004-04-17 | 가부시끼가이샤 도시바 | 반도체 장치 |
JP2008005650A (ja) * | 2006-06-23 | 2008-01-10 | Toppan Printing Co Ltd | チャージポンプ回路 |
JP2009164408A (ja) * | 2008-01-08 | 2009-07-23 | Toshiba Corp | 半導体集積回路 |
JP2010518544A (ja) * | 2007-02-16 | 2010-05-27 | モサイド・テクノロジーズ・インコーポレーテッド | 多数の外部電力供給部を有する不揮発性半導体メモリ |
US7884665B2 (en) | 2005-12-08 | 2011-02-08 | Rohm Co., Ltd. | Charge pump circuit, LCD driver IC, and electronic appliance |
JP2015057946A (ja) * | 2010-08-06 | 2015-03-26 | ペレグリン セミコンダクター コーポレーション | 低雑音高効率バイアス生成回路及び方法 |
KR20180003432A (ko) | 2016-06-30 | 2018-01-09 | 가부시키가이샤 한도오따이 에네루기 켄큐쇼 | 반도체 장치 및 반도체 장치의 동작 방법 |
WO2018158650A1 (ja) * | 2017-03-03 | 2018-09-07 | 株式会社半導体エネルギー研究所 | 半導体装置、および半導体装置の駆動方法 |
US10236875B2 (en) | 2016-04-15 | 2019-03-19 | Semiconductor Energy Laboratory Co., Ltd. | Semiconductor device and method for operating the semiconductor device |
US10250247B2 (en) | 2016-02-10 | 2019-04-02 | Semiconductor Energy Laboratory Co., Ltd. | Semiconductor device, electronic component, and electronic device |
CN110637415A (zh) * | 2017-05-31 | 2019-12-31 | 株式会社半导体能源研究所 | 比较电路、半导体装置、电子构件以及电子设备 |
Families Citing this family (20)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
US6489833B1 (en) * | 1995-03-29 | 2002-12-03 | Hitachi, Ltd. | Semiconductor integrated circuit device |
US6448823B1 (en) * | 1999-11-30 | 2002-09-10 | Xilinx, Inc. | Tunable circuit for detection of negative voltages |
US6225849B1 (en) * | 2000-02-25 | 2001-05-01 | Advanced Micro Devices, Inc. | High speed, high precision, power supply and process independent boost level clamping technique |
JP4149637B2 (ja) * | 2000-05-25 | 2008-09-10 | 株式会社東芝 | 半導体装置 |
JP4960544B2 (ja) * | 2000-07-06 | 2012-06-27 | エルピーダメモリ株式会社 | 半導体記憶装置及びその制御方法 |
US6430067B1 (en) * | 2001-04-12 | 2002-08-06 | Sun Microsystems, Inc. | Voltage multiplier for low voltage microprocessor |
US6614711B2 (en) * | 2001-11-08 | 2003-09-02 | Micron Technology, Inc. | Row decoder scheme for flash memory devices |
JP2004103153A (ja) * | 2002-09-11 | 2004-04-02 | Seiko Epson Corp | 不揮発性半導体記憶装置の電圧発生回路 |
US6861895B1 (en) * | 2003-06-17 | 2005-03-01 | Xilinx Inc | High voltage regulation circuit to minimize voltage overshoot |
JP3863508B2 (ja) * | 2003-07-03 | 2006-12-27 | Necエレクトロニクス株式会社 | 電源電圧検出回路及び半導体集積回路装置 |
US7362163B1 (en) * | 2004-03-23 | 2008-04-22 | Cypress Semiconductor Corp | Flyback capacitor level shifter feedback regulation for negative pumps |
KR100604849B1 (ko) * | 2004-05-04 | 2006-07-26 | 삼성전자주식회사 | 출력단의 부하의 크기에 따라 전류 구동능력이 가변되는드라이버를 포함하는 lcd 드라이버의 차지펌프 회로 |
JP4749076B2 (ja) * | 2005-07-27 | 2011-08-17 | ルネサスエレクトロニクス株式会社 | 半導体装置 |
JP4895694B2 (ja) * | 2006-06-08 | 2012-03-14 | ルネサスエレクトロニクス株式会社 | 電源回路 |
US8098089B2 (en) * | 2006-07-28 | 2012-01-17 | Stmicroelectronics S.R.L. | Voltage booster |
JP2013207123A (ja) * | 2012-03-29 | 2013-10-07 | Toshiba Corp | 半導体装置 |
US8947158B2 (en) | 2012-09-03 | 2015-02-03 | Semiconductor Energy Laboratory Co., Ltd. | Semiconductor device and electronic device |
TWI663820B (zh) | 2013-08-21 | 2019-06-21 | 日商半導體能源研究所股份有限公司 | 電荷泵電路以及具備電荷泵電路的半導體裝置 |
KR102267237B1 (ko) | 2014-03-07 | 2021-06-18 | 가부시키가이샤 한도오따이 에네루기 켄큐쇼 | 반도체 장치 및 전자 기기 |
US9312280B2 (en) | 2014-07-25 | 2016-04-12 | Semiconductor Energy Laboratory Co., Ltd. | Semiconductor device |
Family Cites Families (5)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
US4439692A (en) * | 1981-12-07 | 1984-03-27 | Signetics Corporation | Feedback-controlled substrate bias generator |
DE8714849U1 (de) * | 1986-12-23 | 1987-12-23 | Jenoptik Jena Gmbh, Ddr 6900 Jena | Geregelter CMOS-Substratspannungsgenerator |
KR950002015B1 (ko) * | 1991-12-23 | 1995-03-08 | 삼성전자주식회사 | 하나의 오실레이터에 의해 동작되는 정전원 발생회로 |
US5347172A (en) * | 1992-10-22 | 1994-09-13 | United Memories, Inc. | Oscillatorless substrate bias generator |
JP3743453B2 (ja) * | 1993-01-27 | 2006-02-08 | セイコーエプソン株式会社 | 不揮発性半導体記憶装置 |
-
1994
- 1994-02-15 JP JP1848194A patent/JP3292417B2/ja not_active Expired - Lifetime
- 1994-12-01 US US08/352,143 patent/US6069518A/en not_active Expired - Lifetime
Cited By (29)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
JPH10243636A (ja) * | 1997-02-26 | 1998-09-11 | Toshiba Corp | 昇圧回路及び半導体記憶装置 |
EP0933861A1 (en) * | 1998-02-03 | 1999-08-04 | Nec Corporation | Power source circuit for generating positive and negative voltages |
JPH11219596A (ja) * | 1998-02-03 | 1999-08-10 | Nec Corp | 半導体装置の電源回路 |
US6084387A (en) * | 1998-02-03 | 2000-07-04 | Nec Corporation | Power source circuit for generating positive and negative voltage sources |
KR100427204B1 (ko) * | 1999-09-20 | 2004-04-17 | 가부시끼가이샤 도시바 | 반도체 장치 |
US7884665B2 (en) | 2005-12-08 | 2011-02-08 | Rohm Co., Ltd. | Charge pump circuit, LCD driver IC, and electronic appliance |
JP2008005650A (ja) * | 2006-06-23 | 2008-01-10 | Toppan Printing Co Ltd | チャージポンプ回路 |
JP2010518544A (ja) * | 2007-02-16 | 2010-05-27 | モサイド・テクノロジーズ・インコーポレーテッド | 多数の外部電力供給部を有する不揮発性半導体メモリ |
US8194456B2 (en) | 2007-02-16 | 2012-06-05 | Mosaid Technologies Incorporated | Non-volatile semiconductor memory having multiple external power supplies |
US8300471B2 (en) | 2007-02-16 | 2012-10-30 | Mosaid Technologies Incorporated | Non-volatile semiconductor memory having multiple external power supplies |
US8619473B2 (en) | 2007-02-16 | 2013-12-31 | Mosaid Technologies Incorporated | Non-volatile semiconductor memory having multiple external power supplies |
JP2009164408A (ja) * | 2008-01-08 | 2009-07-23 | Toshiba Corp | 半導体集積回路 |
JP2015057946A (ja) * | 2010-08-06 | 2015-03-26 | ペレグリン セミコンダクター コーポレーション | 低雑音高効率バイアス生成回路及び方法 |
US10693448B2 (en) | 2016-02-10 | 2020-06-23 | Semiconductor Energy Laboratory Co., Ltd. | Semiconductor device, electronic component, and electronic device |
US10250247B2 (en) | 2016-02-10 | 2019-04-02 | Semiconductor Energy Laboratory Co., Ltd. | Semiconductor device, electronic component, and electronic device |
US10236875B2 (en) | 2016-04-15 | 2019-03-19 | Semiconductor Energy Laboratory Co., Ltd. | Semiconductor device and method for operating the semiconductor device |
KR20180003432A (ko) | 2016-06-30 | 2018-01-09 | 가부시키가이샤 한도오따이 에네루기 켄큐쇼 | 반도체 장치 및 반도체 장치의 동작 방법 |
US10090022B2 (en) | 2016-06-30 | 2018-10-02 | Semiconductor Energy Laboratory Co., Ltd. | Semiconductor device and method for operating the semiconductor device |
JP2022002397A (ja) * | 2016-06-30 | 2022-01-06 | 株式会社半導体エネルギー研究所 | コンパレータ、半導体装置 |
WO2018158650A1 (ja) * | 2017-03-03 | 2018-09-07 | 株式会社半導体エネルギー研究所 | 半導体装置、および半導体装置の駆動方法 |
JPWO2018158650A1 (ja) * | 2017-03-03 | 2020-01-16 | 株式会社半導体エネルギー研究所 | 半導体装置、および半導体装置の駆動方法 |
KR20190123747A (ko) | 2017-03-03 | 2019-11-01 | 가부시키가이샤 한도오따이 에네루기 켄큐쇼 | 반도체 장치 및 반도체 장치의 구동 방법 |
US10944396B2 (en) | 2017-03-03 | 2021-03-09 | Semiconductor Energy Laboratory Co., Ltd. | Semiconductor device and method for driving the semiconductor device |
CN110352559A (zh) * | 2017-03-03 | 2019-10-18 | 株式会社半导体能源研究所 | 半导体装置及半导体装置的驱动方法 |
CN110352559B (zh) * | 2017-03-03 | 2023-11-14 | 株式会社半导体能源研究所 | 半导体装置及半导体装置的驱动方法 |
CN110637415A (zh) * | 2017-05-31 | 2019-12-31 | 株式会社半导体能源研究所 | 比较电路、半导体装置、电子构件以及电子设备 |
KR20200012880A (ko) | 2017-05-31 | 2020-02-05 | 가부시키가이샤 한도오따이 에네루기 켄큐쇼 | 비교 회로, 반도체 장치, 전자 부품, 및 전자 기기 |
US11457167B2 (en) | 2017-05-31 | 2022-09-27 | Semiconductor Energy Laboratory Co., Ltd. | Comparison circuit, semiconductor device, electronic component, and electronic device |
US11689829B2 (en) | 2017-05-31 | 2023-06-27 | Semiconductor Energy Laboratory Co., Ltd. | Comparison circuit, semiconductor device, electronic component, and electronic device |
Also Published As
Publication number | Publication date |
---|---|
US6069518A (en) | 2000-05-30 |
JP3292417B2 (ja) | 2002-06-17 |
Similar Documents
Publication | Publication Date | Title |
---|---|---|
JP3292417B2 (ja) | 半導体装置 | |
JP3583703B2 (ja) | 半導体装置 | |
US20020080651A1 (en) | Level shifter for converting a voltage level and a semiconductor memory device having the level shifter | |
US20080304349A1 (en) | Voltage supply circuit and semiconductor memory | |
JPH11219596A (ja) | 半導体装置の電源回路 | |
US8836411B2 (en) | Charge pump systems and methods | |
US5333122A (en) | Electrically erasable and programmable non-volatile semiconductor memory device having word line voltage control circuit using internal voltage booster circuit | |
JP2000100179A (ja) | 半導体メモリ装置 | |
JP4950049B2 (ja) | 半導体装置およびその制御方法 | |
JP2006252641A (ja) | 半導体記憶装置および半導体記憶装置の駆動方法 | |
JP2019149596A (ja) | レベルシフタ | |
US8098528B2 (en) | Voltage generation circuit and nonvolatile memory device including the same | |
JP2003233996A (ja) | 半導体記憶装置 | |
CN108092501B (zh) | 升压电路及具备该升压电路的非易失性存储器 | |
US20080018383A1 (en) | Charge pump system and corresponding method for managing voltage generation | |
US8264274B2 (en) | Non-volatile memory device and charge pump circuit for the same | |
US10923173B2 (en) | Voltage generating circuit, semiconductor memory device, and voltage generating method | |
JP5087669B2 (ja) | 電圧発生回路 | |
US10770153B2 (en) | Charge pump drive circuit with two switch signals | |
US20040008078A1 (en) | Boosting circuit | |
US6069837A (en) | Row decoder circuit for an electronic memory device, particularly for low voltage applications | |
JP2006012274A (ja) | 強誘電体メモリ装置 | |
JPH10208488A (ja) | チャージポンプ出力制御回路 | |
JPH0714394A (ja) | 半導体装置の内部電源回路 | |
JP2007323684A (ja) | 半導体集積回路 |
Legal Events
Date | Code | Title | Description |
---|---|---|---|
A01 | Written decision to grant a patent or to grant a registration (utility model) |
Free format text: JAPANESE INTERMEDIATE CODE: A01 Effective date: 20020312 |
|
S111 | Request for change of ownership or part of ownership |
Free format text: JAPANESE INTERMEDIATE CODE: R313111 |
|
R350 | Written notification of registration of transfer |
Free format text: JAPANESE INTERMEDIATE CODE: R350 |
|
FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20080329 Year of fee payment: 6 |
|
FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20090329 Year of fee payment: 7 |
|
FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20090329 Year of fee payment: 7 |
|
FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20100329 Year of fee payment: 8 |
|
FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20110329 Year of fee payment: 9 |
|
FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20110329 Year of fee payment: 9 |
|
S111 | Request for change of ownership or part of ownership |
Free format text: JAPANESE INTERMEDIATE CODE: R313111 |
|
FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20110329 Year of fee payment: 9 |
|
R350 | Written notification of registration of transfer |
Free format text: JAPANESE INTERMEDIATE CODE: R350 |
|
FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20110329 Year of fee payment: 9 |
|
FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20120329 Year of fee payment: 10 |
|
FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20130329 Year of fee payment: 11 |
|
FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20130329 Year of fee payment: 11 |
|
FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20140329 Year of fee payment: 12 |
|
EXPY | Cancellation because of completion of term |