JPH07231647A - 半導体装置 - Google Patents
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- JPH07231647A JPH07231647A JP1848194A JP1848194A JPH07231647A JP H07231647 A JPH07231647 A JP H07231647A JP 1848194 A JP1848194 A JP 1848194A JP 1848194 A JP1848194 A JP 1848194A JP H07231647 A JPH07231647 A JP H07231647A
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- H02—GENERATION; CONVERSION OR DISTRIBUTION OF ELECTRIC POWER
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- H02M3/02—Conversion of dc power input into dc power output without intermediate conversion into ac
- H02M3/04—Conversion of dc power input into dc power output without intermediate conversion into ac by static converters
- H02M3/06—Conversion of dc power input into dc power output without intermediate conversion into ac by static converters using resistors or capacitors, e.g. potential divider
- H02M3/07—Conversion of dc power input into dc power output without intermediate conversion into ac by static converters using resistors or capacitors, e.g. potential divider using capacitors charged and discharged alternately by semiconductor devices with control electrode, e.g. charge pumps
- H02M3/073—Charge pumps of the Schenkel-type
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- G11C16/02—Erasable programmable read-only memories electrically programmable
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- G11C16/30—Power supply circuits
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- Dc-Dc Converters (AREA)
- Semiconductor Integrated Circuits (AREA)
Abstract
(57)【要約】
【目的】 所望の内部電圧を高精度に出力することがで
きる半導体装置を提供する。 【構成】 ドライバ２６から出力される互いに相補なク
ロック信号に応答して−８Ｖ系チャージポンプ２９が動
作し、降圧された負電圧の出力電圧ＮＶPP8 を出力す
る。出力電圧ＶPP10と出力電圧ＮＶPP8 との間をキャパ
シタＣ７およびＣ８により容量分割する。容量分割され
たノードＮ４の正電圧をコンパレータＣＰ４へ入力し、
基準電圧Ｖｒｅｆ４とノードＮ４の電圧とが比較され
る。コンパレータＣＰ４の出力信号はドライバ２６へ入
力され、ドライバ２６はコンパレータＣＰ４の出力信号
に応答してドライバ２６および−８Ｖ系チャージポンプ
２９の動作が制御され、出力電圧ＮＶPP8 が所定の電圧
レベルにクランプされ出力される。
きる半導体装置を提供する。 【構成】 ドライバ２６から出力される互いに相補なク
ロック信号に応答して−８Ｖ系チャージポンプ２９が動
作し、降圧された負電圧の出力電圧ＮＶPP8 を出力す
る。出力電圧ＶPP10と出力電圧ＮＶPP8 との間をキャパ
シタＣ７およびＣ８により容量分割する。容量分割され
たノードＮ４の正電圧をコンパレータＣＰ４へ入力し、
基準電圧Ｖｒｅｆ４とノードＮ４の電圧とが比較され
る。コンパレータＣＰ４の出力信号はドライバ２６へ入
力され、ドライバ２６はコンパレータＣＰ４の出力信号
に応答してドライバ２６および−８Ｖ系チャージポンプ
２９の動作が制御され、出力電圧ＮＶPP8 が所定の電圧
レベルにクランプされ出力される。
Description
【０００１】
【産業上の利用分野】本発明は、半導体装置に関し、特
に、外部から供給される電源電圧から所定の内部電圧を
発生させるチャージポンプ回路を具備する半導体装置に
関するものである。
に、外部から供給される電源電圧から所定の内部電圧を
発生させるチャージポンプ回路を具備する半導体装置に
関するものである。
【０００２】
【従来の技術】フラッシュメモリ等のように、電気的に
データの書込、読出、消去等を行なう半導体装置では、
外部から供給される電源電圧以外に複数の電圧を内部で
発生させ、それらの電圧を用いて上記動作を行なってい
る。たとえば、フラッシュメモリでは、メモリセルは、
１トランジスタで構成されており、ドレインがビット線
に、コントロールゲートがワード線に接続されている。
消去動作は、メモリセルとなるトランジスタのコントロ
ールゲートに正の高電圧を印加し、ソースおよびＰウェ
ルに負の高電圧を印加することにより、トンネル現象を
利用してフローティングゲートに電子を注入することに
より行なう。また、書込動作は、コントロールゲートに
負の高電圧を印加し、ドレインに正の高電圧を印加する
ことにより、トンネル現象を利用してフローティングゲ
ートから電子を引き抜くことにより行なう。
データの書込、読出、消去等を行なう半導体装置では、
外部から供給される電源電圧以外に複数の電圧を内部で
発生させ、それらの電圧を用いて上記動作を行なってい
る。たとえば、フラッシュメモリでは、メモリセルは、
１トランジスタで構成されており、ドレインがビット線
に、コントロールゲートがワード線に接続されている。
消去動作は、メモリセルとなるトランジスタのコントロ
ールゲートに正の高電圧を印加し、ソースおよびＰウェ
ルに負の高電圧を印加することにより、トンネル現象を
利用してフローティングゲートに電子を注入することに
より行なう。また、書込動作は、コントロールゲートに
負の高電圧を印加し、ドレインに正の高電圧を印加する
ことにより、トンネル現象を利用してフローティングゲ
ートから電子を引き抜くことにより行なう。
【０００３】以下、従来のフラッシュメモリの各動作時
に使用される内部電圧について説明する。図１１は、フ
ラッシュメモリの各動作状態における選択および非選択
セクタのメモリセルに供給される各電圧を説明するため
の図である。
に使用される内部電圧について説明する。図１１は、フ
ラッシュメモリの各動作状態における選択および非選択
セクタのメモリセルに供給される各電圧を説明するため
の図である。
【０００４】図１１に示すように、たとえば、消去動作
では、ソース電圧Ｖｓは−８Ｖ、コントロールゲート電
圧Ｖｃｇは１０Ｖ、Ｐウェル電圧ＢＧは−８Ｖ、ドレイ
ン電圧Ｖｄはフローティングとなる。以下、図１１に示
すように各動作モードにおいて、選択セクタおよび非選
択セクタのメモリセルにはソース電圧Ｖｓ、コントロー
ルゲート電圧Ｖｃｇ、ドレイン電圧Ｖｄ、Ｐウェル電圧
ＢＧにはそれぞれ所定の電圧が印加され、各動作が実行
される。このため、外部から供給される電源電圧が３Ｖ
のみである場合、この電源電圧を用いて６Ｖ、１０Ｖ、
４Ｖ、−８Ｖ、および−４Ｖの電圧をそれぞれ発生させ
るため、内部にチャージポンプ回路を含む正電圧発生回
路および負電圧発生回路を具備しているのが通常であ
る。
では、ソース電圧Ｖｓは−８Ｖ、コントロールゲート電
圧Ｖｃｇは１０Ｖ、Ｐウェル電圧ＢＧは−８Ｖ、ドレイ
ン電圧Ｖｄはフローティングとなる。以下、図１１に示
すように各動作モードにおいて、選択セクタおよび非選
択セクタのメモリセルにはソース電圧Ｖｓ、コントロー
ルゲート電圧Ｖｃｇ、ドレイン電圧Ｖｄ、Ｐウェル電圧
ＢＧにはそれぞれ所定の電圧が印加され、各動作が実行
される。このため、外部から供給される電源電圧が３Ｖ
のみである場合、この電源電圧を用いて６Ｖ、１０Ｖ、
４Ｖ、−８Ｖ、および−４Ｖの電圧をそれぞれ発生させ
るため、内部にチャージポンプ回路を含む正電圧発生回
路および負電圧発生回路を具備しているのが通常であ
る。
【０００５】以下、上記の従来のフラッシュメモリに使
用される正電圧発生回路および負電圧発生回路について
図面を参照しながら説明する。図１２は、従来の正電圧
発生回路の構成を示す図である。
用される正電圧発生回路および負電圧発生回路について
図面を参照しながら説明する。図１２は、従来の正電圧
発生回路の構成を示す図である。
【０００６】図１２を参照して、正電圧発生回路は、正
電圧チャージポンプ回路１０１、発振器１０２、ドライ
ブ回路１０３、ツェナダイオードＤ１を含む。
電圧チャージポンプ回路１０１、発振器１０２、ドライ
ブ回路１０３、ツェナダイオードＤ１を含む。
【０００７】正電圧チャージポンプ回路１０１は、ＮＭ
ＯＳトランジスタＱ２０１〜Ｑ２１１、コンデンサＣ２
０１〜Ｃ２１０を含む。トランジスタＱ２０１〜Ｑ２１
０はダイオード接続され、さらにキャパシタＣ２０１〜
Ｃ２１０と接続される。
ＯＳトランジスタＱ２０１〜Ｑ２１１、コンデンサＣ２
０１〜Ｃ２１０を含む。トランジスタＱ２０１〜Ｑ２１
０はダイオード接続され、さらにキャパシタＣ２０１〜
Ｃ２１０と接続される。
【０００８】発振器１０２には、発振器１０２の動作を
制御する制御信号ＯＳＣが入力され、発振器１０２は、
制御信号ＯＳＣに応答して所定の周波数のクロック信号
をドライブ回路１０３へ出力する。ドライブ回路１０３
は、発振器１０２から入力されたクロック信号に応答し
て、互いに相補なクロック信号φｐ、／φｐ（“／”は
反転信号を示す）を正電圧チャージポンプ回路１０１へ
出力する。正電圧チャージポンプ回路１０１では、ま
ず、ノードＮ１がＶCC−Ｖth（ＶCCは電源電圧、Ｖthは
トランジスタのしきい値電圧）まで充電された後、クロ
ック信号／φｐが入力され、ノードＮ１の電位が上昇す
る。次に、トランジスタＱ２０１がオンし、ノードＮ２
の電位も上昇する。さらに、クロック信号φｐが“Ｈ”
となり、ノードＮ２の電位がさらに上昇する。この結
果、正電圧チャージポンプ回路１０１では、コンデンサ
Ｃ２０１〜Ｃ２１０にためられた電荷を次々に次段に送
っていくことにより電源電圧ＶCCより高い電圧を発生す
ることができる。発生された高電圧ＶPPはツェナダイオ
ードＤ１により所定電位にクランプされる。以上の動作
により、制御信号ＯＳＣに応答して、電源電圧ＶCCより
高い高電圧ＶPPを所定の電圧レベルで出力することがで
きる。したがって、従来のフラッシュメモリでは、上記
のような正電圧発生回路を用いることにより、たとえ
ば、電源電圧ＶCC（３Ｖ）から４Ｖ、６Ｖ、および１０
Ｖの電圧を内部で発生させて、上記のメモリセルの各動
作に使用していた。
制御する制御信号ＯＳＣが入力され、発振器１０２は、
制御信号ＯＳＣに応答して所定の周波数のクロック信号
をドライブ回路１０３へ出力する。ドライブ回路１０３
は、発振器１０２から入力されたクロック信号に応答し
て、互いに相補なクロック信号φｐ、／φｐ（“／”は
反転信号を示す）を正電圧チャージポンプ回路１０１へ
出力する。正電圧チャージポンプ回路１０１では、ま
ず、ノードＮ１がＶCC−Ｖth（ＶCCは電源電圧、Ｖthは
トランジスタのしきい値電圧）まで充電された後、クロ
ック信号／φｐが入力され、ノードＮ１の電位が上昇す
る。次に、トランジスタＱ２０１がオンし、ノードＮ２
の電位も上昇する。さらに、クロック信号φｐが“Ｈ”
となり、ノードＮ２の電位がさらに上昇する。この結
果、正電圧チャージポンプ回路１０１では、コンデンサ
Ｃ２０１〜Ｃ２１０にためられた電荷を次々に次段に送
っていくことにより電源電圧ＶCCより高い電圧を発生す
ることができる。発生された高電圧ＶPPはツェナダイオ
ードＤ１により所定電位にクランプされる。以上の動作
により、制御信号ＯＳＣに応答して、電源電圧ＶCCより
高い高電圧ＶPPを所定の電圧レベルで出力することがで
きる。したがって、従来のフラッシュメモリでは、上記
のような正電圧発生回路を用いることにより、たとえ
ば、電源電圧ＶCC（３Ｖ）から４Ｖ、６Ｖ、および１０
Ｖの電圧を内部で発生させて、上記のメモリセルの各動
作に使用していた。
【０００９】次に、負電圧発生回路について説明する。
図１３は、従来の負電圧発生回路の構成を示す図であ
る。図１３を参照して、負電圧発生回路は、負電圧チャ
ージポンプ回路１０４、発振器１０５、ドライブ回路１
０６、ツェナダイオードＤ２を含む。負電圧チャージポ
ンプ回路１０４は、ＰＭＯＳトランジスタＱ２２１〜Ｑ
２３１、コンデンサＣ２２１〜Ｃ２３０を含む。
図１３は、従来の負電圧発生回路の構成を示す図であ
る。図１３を参照して、負電圧発生回路は、負電圧チャ
ージポンプ回路１０４、発振器１０５、ドライブ回路１
０６、ツェナダイオードＤ２を含む。負電圧チャージポ
ンプ回路１０４は、ＰＭＯＳトランジスタＱ２２１〜Ｑ
２３１、コンデンサＣ２２１〜Ｃ２３０を含む。
【００１０】トランジスタＱ２２１〜Ｑ２３０は、それ
ぞれダイオード接続され、コンデンサＣ２２１〜Ｃ２３
０と接続される。
ぞれダイオード接続され、コンデンサＣ２２１〜Ｃ２３
０と接続される。
【００１１】発振器１０５およびドライブ回路１０６は
図１２に示す発振器１０２およびドライブ回路１０３と
同様に動作し、互いに相補なクロック信号φｎ、／φｎ
を負電圧チャージポンプ回路１０４へ出力する。負電圧
チャージポンプ回路１０４では、上記正電圧チャージポ
ンプ回路と同様に動作し、負電圧ＮＶPPを出力し、ツェ
ナダイオードＤ２により所定の電圧レベルにクランプさ
れる。上記のような負電圧発生回路により、従来のフラ
ッシュメモリでは、各動作モードに応じてメモリセル
に、たとえば、−４Ｖ、−８Ｖの電圧を供給していた。
図１２に示す発振器１０２およびドライブ回路１０３と
同様に動作し、互いに相補なクロック信号φｎ、／φｎ
を負電圧チャージポンプ回路１０４へ出力する。負電圧
チャージポンプ回路１０４では、上記正電圧チャージポ
ンプ回路と同様に動作し、負電圧ＮＶPPを出力し、ツェ
ナダイオードＤ２により所定の電圧レベルにクランプさ
れる。上記のような負電圧発生回路により、従来のフラ
ッシュメモリでは、各動作モードに応じてメモリセル
に、たとえば、−４Ｖ、−８Ｖの電圧を供給していた。
【００１２】
【発明が解決しようとする課題】上記のように従来の正
電圧発生回路および負電圧発生回路では、ツェナダイオ
ードのクランプ電圧により、チャージポンプ回路から発
生される電圧を所定の電圧にクランプしていたので、以
下のような問題が発生していた。
電圧発生回路および負電圧発生回路では、ツェナダイオ
ードのクランプ電圧により、チャージポンプ回路から発
生される電圧を所定の電圧にクランプしていたので、以
下のような問題が発生していた。
【００１３】まず、ツェナダイオードのクランプ電圧
は、製造時のばらつきが大きいため、所望の正電圧また
は負電圧を高精度に供給することができなかった。ま
た、ツェナダイオードによるクランプでは、ある程度の
電流を流さないと出力クランプができないため、電圧供
給能力の限られているチャージポンプ回路の大きな負担
となるという問題点もあった。さらに、ツェナダイオー
ドを半導体基板上に形成する場合、専用のマスクが新た
に必要となりコスト増大を招くという問題点もあった。
図１４は、ツェナダイオードとＰチャネルトランジスタ
の構成を示す図である。ツェナダイオードを用いたクラ
ンプ手法では、ツェナダイオードの接合特性によってク
ランプする電圧が変化するため、所望のクランプレベル
に合せてＰ+拡散層への注入量を設定する必要がある。
たとえば、Ｐ+ 拡散層とＮウェル層のｐｎ接合でツェナ
ダイオードを形成する場合、所望のブレークダウン電圧
が得られるようにＰ+ 拡散層の注入量を決める必要があ
る。しかしながら、この注入量は、ｐチャネルトランジ
スタのＰ+ 拡散層の注入量とは異なるため、ツェナダイ
オード用のＰ+ 注入用のマスクを新たに追加して、Ｐチ
ャネルトランジスタとツェナダイオードのＰ+ 拡散層の
注入量をうち分ける必要がある。したがって、ツェナダ
イオード形成用の新たなマスクが追加されるため、製造
プロセスが煩雑となるとともに製造コストの増大を招く
という問題点があった。
は、製造時のばらつきが大きいため、所望の正電圧また
は負電圧を高精度に供給することができなかった。ま
た、ツェナダイオードによるクランプでは、ある程度の
電流を流さないと出力クランプができないため、電圧供
給能力の限られているチャージポンプ回路の大きな負担
となるという問題点もあった。さらに、ツェナダイオー
ドを半導体基板上に形成する場合、専用のマスクが新た
に必要となりコスト増大を招くという問題点もあった。
図１４は、ツェナダイオードとＰチャネルトランジスタ
の構成を示す図である。ツェナダイオードを用いたクラ
ンプ手法では、ツェナダイオードの接合特性によってク
ランプする電圧が変化するため、所望のクランプレベル
に合せてＰ+拡散層への注入量を設定する必要がある。
たとえば、Ｐ+ 拡散層とＮウェル層のｐｎ接合でツェナ
ダイオードを形成する場合、所望のブレークダウン電圧
が得られるようにＰ+ 拡散層の注入量を決める必要があ
る。しかしながら、この注入量は、ｐチャネルトランジ
スタのＰ+ 拡散層の注入量とは異なるため、ツェナダイ
オード用のＰ+ 注入用のマスクを新たに追加して、Ｐチ
ャネルトランジスタとツェナダイオードのＰ+ 拡散層の
注入量をうち分ける必要がある。したがって、ツェナダ
イオード形成用の新たなマスクが追加されるため、製造
プロセスが煩雑となるとともに製造コストの増大を招く
という問題点があった。
【００１４】本発明は上記課題を解決するためのもので
あって、余分な電流を消費することなく、所望の内部電
圧を高精度に出力するとともに製造工程を簡略化するこ
とができる半導体装置を提供することである。本発明の
他の目的は、単一の電源電圧を用いて電源電圧の極性と
異なる極性の内部電圧を供給することができる半導体装
置を提供することである。
あって、余分な電流を消費することなく、所望の内部電
圧を高精度に出力するとともに製造工程を簡略化するこ
とができる半導体装置を提供することである。本発明の
他の目的は、単一の電源電圧を用いて電源電圧の極性と
異なる極性の内部電圧を供給することができる半導体装
置を提供することである。
【００１５】本発明のさらに他の目的は、正電圧の単一
電源電圧を用いて安定で高精度な負電圧および正電圧の
内部電圧を供給することができる半導体装置を提供する
ことである。
電源電圧を用いて安定で高精度な負電圧および正電圧の
内部電圧を供給することができる半導体装置を提供する
ことである。
【００１６】
【課題を解決するための手段】請求項１記載の半導体装
置は、第１の極性の第１の電圧を発生するチャージポン
プ手段と、第１の極性と異なる第２の極性の第２の電圧
を発生させる第２の電圧発生手段と、第１の電圧と前記
第２の電圧とから分圧により第２の極性の第３の電圧を
発生させる分圧手段と、第３の電圧の電圧レベルに応じ
てチャージポンプ手段の動作を制御する制御手段とを含
む。
置は、第１の極性の第１の電圧を発生するチャージポン
プ手段と、第１の極性と異なる第２の極性の第２の電圧
を発生させる第２の電圧発生手段と、第１の電圧と前記
第２の電圧とから分圧により第２の極性の第３の電圧を
発生させる分圧手段と、第３の電圧の電圧レベルに応じ
てチャージポンプ手段の動作を制御する制御手段とを含
む。
【００１７】請求項２記載の半導体装置は、請求項１記
載の構成に加え、第３の電圧は、接地電圧と電源電圧と
の間にある。
載の構成に加え、第３の電圧は、接地電圧と電源電圧と
の間にある。
【００１８】請求項３記載の半導体装置は、請求項１記
載の構成に加え、分圧手段は、一端に第１の電圧が供給
される第１の容量と、一端が第１の容量の他端と接続さ
れ、他端に第２の電圧が供給される第２の容量とを含
み、第１および第２の容量の接続部から第３の電圧を発
生させる。
載の構成に加え、分圧手段は、一端に第１の電圧が供給
される第１の容量と、一端が第１の容量の他端と接続さ
れ、他端に第２の電圧が供給される第２の容量とを含
み、第１および第２の容量の接続部から第３の電圧を発
生させる。
【００１９】請求項４記載の半導体装置は、第１の正電
圧を発生する第１のチャージポンプ手段と、第１の正電
圧と接地電圧とから容量分割により第２の正電圧を出力
する第１分圧手段と、第２の正電圧の電圧レベルに応じ
て第１のチャージポンプ手段の動作を制御する第１の制
御手段と、負電圧を発生させる第２のチャージポンプ手
段と、上記所定の負電圧と第１の正電圧とから容量分割
により第３の正電圧を出力する第２の分圧手段と、第３
の正電圧の電圧レベルに応じて第２のチャージポンプ手
段の動作を制御する第２の制御手段とを含む。
圧を発生する第１のチャージポンプ手段と、第１の正電
圧と接地電圧とから容量分割により第２の正電圧を出力
する第１分圧手段と、第２の正電圧の電圧レベルに応じ
て第１のチャージポンプ手段の動作を制御する第１の制
御手段と、負電圧を発生させる第２のチャージポンプ手
段と、上記所定の負電圧と第１の正電圧とから容量分割
により第３の正電圧を出力する第２の分圧手段と、第３
の正電圧の電圧レベルに応じて第２のチャージポンプ手
段の動作を制御する第２の制御手段とを含む。
【００２０】
【作用】請求項１記載の半導体装置においては、チャー
ジポンプ手段から出力される第１の極性の第１の電圧と
第２電圧発生手段から出力される第２の極性の第２電圧
とから分圧した第２の極性の第３電圧の電圧レベルに応
じて、チャージポンプ手段の動作を制御しているので、
チャージポンプ手段が出力する電圧の極性と異なる極性
の電圧のみを用いてチャージポンプ手段の動作を制御す
ることが可能となる。
ジポンプ手段から出力される第１の極性の第１の電圧と
第２電圧発生手段から出力される第２の極性の第２電圧
とから分圧した第２の極性の第３電圧の電圧レベルに応
じて、チャージポンプ手段の動作を制御しているので、
チャージポンプ手段が出力する電圧の極性と異なる極性
の電圧のみを用いてチャージポンプ手段の動作を制御す
ることが可能となる。
【００２１】請求項２記載の半導体装置においては、第
３の電圧が接地電圧と電源電圧との間にあるので、電源
電圧の極性と等しい極性の第２および第３の電圧のみを
用いてチャージポンプ手段の動作を制御し、電源電圧の
極性と異なる極性の第１の電圧を発生させることが可能
となる。
３の電圧が接地電圧と電源電圧との間にあるので、電源
電圧の極性と等しい極性の第２および第３の電圧のみを
用いてチャージポンプ手段の動作を制御し、電源電圧の
極性と異なる極性の第１の電圧を発生させることが可能
となる。
【００２２】請求項３記載の半導体装置においては、第
１および第２の容量を用いた容量分割により第３電圧を
出力しているので、余分な電流を流すことなく第３の電
圧を発生させることができる。
１および第２の容量を用いた容量分割により第３電圧を
出力しているので、余分な電流を流すことなく第３の電
圧を発生させることができる。
【００２３】請求項４記載の半導体装置においては、第
１のチャージポンプ手段から出力された第１の正電圧と
接地電圧とから容量分割により出力される第２の正電圧
の電圧レベルに応じて第１のチャージポンプ手段の動作
を制御しているので、第１の正電圧を所定の電圧レベル
にクランプすることができる。さらに、第１チャージポ
ンプ手段から出力された第１の正電圧と第２のチャージ
ポンプ手段から出力された負電圧とから容量分割により
発生させた第３の正電圧の電圧レベルに応じて第２のチ
ャージポンプ手段の動作を制御しているので、正電圧の
みを用いて第２チャージポンプ手段から出力される負電
圧を所定の電圧レベルにクランプすることができる。
１のチャージポンプ手段から出力された第１の正電圧と
接地電圧とから容量分割により出力される第２の正電圧
の電圧レベルに応じて第１のチャージポンプ手段の動作
を制御しているので、第１の正電圧を所定の電圧レベル
にクランプすることができる。さらに、第１チャージポ
ンプ手段から出力された第１の正電圧と第２のチャージ
ポンプ手段から出力された負電圧とから容量分割により
発生させた第３の正電圧の電圧レベルに応じて第２のチ
ャージポンプ手段の動作を制御しているので、正電圧の
みを用いて第２チャージポンプ手段から出力される負電
圧を所定の電圧レベルにクランプすることができる。
【００２４】
【実施例】以下、本発明の一実施例の半導体装置につい
て図面を参照しながら説明する。図２は、本発明の一実
施例の半導体装置の構成を示すブロック図である。図２
では、一実施例としてフラッシュメモリが示されている
が、本発明は、チャージポンプ回路により所望の内部電
圧を発生させる半導体装置であれば他の半導体装置であ
っても同様に適用することができる。
て図面を参照しながら説明する。図２は、本発明の一実
施例の半導体装置の構成を示すブロック図である。図２
では、一実施例としてフラッシュメモリが示されている
が、本発明は、チャージポンプ回路により所望の内部電
圧を発生させる半導体装置であれば他の半導体装置であ
っても同様に適用することができる。
【００２５】図２を参照して、フラッシュメモリは、書
込／消去制御回路１、データ入出力バッファ２、センス
アンプ３、書込回路４、カラムデコーダ５、６Ｖ発生回
路６、−４Ｖ発生回路７、−８Ｖ発生回路８、セレクト
ゲートデコーダ９、ソース線ドライバ１０、メモリセル
アレイ１１、ロウデコーダ１２、アドレスバッファ１
３、基準電圧発生回路１４、ウェル電位切換回路１５、
トランスファーゲート１６、カラムラッチ１７、１８、
１０Ｖ／４Ｖ発生回路１９、ベリファイ制御回路２０、
ＹゲートトランジスタＱ１，Ｑ２を含む。図２では、説
明を簡単にするため、１つのセクタ内のメモリセルアレ
イは２×２の構成に簡略化して示している。
込／消去制御回路１、データ入出力バッファ２、センス
アンプ３、書込回路４、カラムデコーダ５、６Ｖ発生回
路６、−４Ｖ発生回路７、−８Ｖ発生回路８、セレクト
ゲートデコーダ９、ソース線ドライバ１０、メモリセル
アレイ１１、ロウデコーダ１２、アドレスバッファ１
３、基準電圧発生回路１４、ウェル電位切換回路１５、
トランスファーゲート１６、カラムラッチ１７、１８、
１０Ｖ／４Ｖ発生回路１９、ベリファイ制御回路２０、
ＹゲートトランジスタＱ１，Ｑ２を含む。図２では、説
明を簡単にするため、１つのセクタ内のメモリセルアレ
イは２×２の構成に簡略化して示している。
【００２６】書込／消去制御回路１は、書込動作および
消去動作のタイミングや各動作時の電圧の制御を行な
う。データ入出力バッファ２は、センスアンプ３から出
力されるデータを外部に出力し、または、外部から入力
された書込データを書込回路４へ出力する。センスアン
プ３は、ＹゲートトランジスタＱ１、Ｑ２を介して入力
されたメモリセルアレイ１１内のメモリセルのデータを
増幅しデータ入出力バッファ２へ出力する。書込回路４
は、データ入出力バッファ２から入力されたデータをメ
モリセルアレイ１１内の所定のメモリセルに書込む。カ
ラムデコーダ５は、アドレスバッファ１３からの出力を
受けてＹゲートトランジスタＱ１、Ｑ２を選択する。６
Ｖ発生回路６は、書込動作時、ビット線、カラムラッチ
１７、１８、ＹゲートトランジスタＱ１、Ｑ２へ６Ｖの
電圧を供給する。−４Ｖ発生回路７は、消去動作時非選
択メモリセルのソースに−４Ｖの電圧を供給する。−８
Ｖ発生回路８は、書込動作時、ワード線、ロウデコーダ
１２へ、また、消去動作時、Ｐウェルおよび選択メモリ
セルのソースへ−８Ｖの電圧を供給する。セレクトゲー
トデコーダ９は、アドレスバッファ１３からの出力を受
けてメモリセルアレイ１１内のセレクトゲートＱ７〜Ｑ
１０を選択する。ソース線ドライバ１０は、ＮＭＯＳト
ランジスタＱ３〜Ｑ６を含む。ソース線ドライバ１０
は、読出動作時にメモリセルのソース線に接地レベルの
電圧を印加し、消去動作時に負電圧を印加する。メモリ
セルアレイ１１は、メモリセルＱ１１〜Ｑ１８、セレク
トゲートＱ７〜Ｑ１０を含む。メモリセルアレイ１１で
は、ロウデコーダ１２およびカラムデコーダ５により選
択されたメモリセルにデータが書込まれたり、消去され
たりする。ロウデコーダ１２は、アドレスバッファ１３
からの出力を受けて所定のワード線を選択する。アドレ
スバッファ１３は、外部からメモリセルアレイ１１内の
所定のメモリセルを選択するアドレス信号を受け、カラ
ムアドレス信号をカラムデコーダ５へ、ロウアドレス信
号をロウデコーダ１２へ出力する。基準電圧発生回路１
４は、書込ベリファイ時のワード線電圧を与え、また、
６Ｖ、１０Ｖ／４Ｖ、−８Ｖ、および−４Ｖ発生回路
６、１９、８、７に対する基準電圧を与える。ウェル電
位切換回路１５は、メモリセルの消去時にＰウェルに負
の高電圧を印加し、その他の動作モード時にＰウェルを
接地する。トランスファーゲート１６は、カラムラッチ
１７、１８とビット線との接続を制御する。カラムラッ
チ１７、１８は、書込データをラッチする。１０Ｖ／４
Ｖ発生回路１９は、書込動作時にセレクトゲートデコー
ダ９へ１０Ｖの電圧を、消去動作時にワード線、ロウデ
コーダ１２へ１０Ｖの電圧を、消去ベリファイ時にワー
ド線、ロウデコーダ１２へ１０Ｖからボルテージダウン
した４Ｖの電圧をそれぞれ供給する。ベリファイ制御回
路２０は、ベリファイ動作時の各回路の動作を制御す
る。
消去動作のタイミングや各動作時の電圧の制御を行な
う。データ入出力バッファ２は、センスアンプ３から出
力されるデータを外部に出力し、または、外部から入力
された書込データを書込回路４へ出力する。センスアン
プ３は、ＹゲートトランジスタＱ１、Ｑ２を介して入力
されたメモリセルアレイ１１内のメモリセルのデータを
増幅しデータ入出力バッファ２へ出力する。書込回路４
は、データ入出力バッファ２から入力されたデータをメ
モリセルアレイ１１内の所定のメモリセルに書込む。カ
ラムデコーダ５は、アドレスバッファ１３からの出力を
受けてＹゲートトランジスタＱ１、Ｑ２を選択する。６
Ｖ発生回路６は、書込動作時、ビット線、カラムラッチ
１７、１８、ＹゲートトランジスタＱ１、Ｑ２へ６Ｖの
電圧を供給する。−４Ｖ発生回路７は、消去動作時非選
択メモリセルのソースに−４Ｖの電圧を供給する。−８
Ｖ発生回路８は、書込動作時、ワード線、ロウデコーダ
１２へ、また、消去動作時、Ｐウェルおよび選択メモリ
セルのソースへ−８Ｖの電圧を供給する。セレクトゲー
トデコーダ９は、アドレスバッファ１３からの出力を受
けてメモリセルアレイ１１内のセレクトゲートＱ７〜Ｑ
１０を選択する。ソース線ドライバ１０は、ＮＭＯＳト
ランジスタＱ３〜Ｑ６を含む。ソース線ドライバ１０
は、読出動作時にメモリセルのソース線に接地レベルの
電圧を印加し、消去動作時に負電圧を印加する。メモリ
セルアレイ１１は、メモリセルＱ１１〜Ｑ１８、セレク
トゲートＱ７〜Ｑ１０を含む。メモリセルアレイ１１で
は、ロウデコーダ１２およびカラムデコーダ５により選
択されたメモリセルにデータが書込まれたり、消去され
たりする。ロウデコーダ１２は、アドレスバッファ１３
からの出力を受けて所定のワード線を選択する。アドレ
スバッファ１３は、外部からメモリセルアレイ１１内の
所定のメモリセルを選択するアドレス信号を受け、カラ
ムアドレス信号をカラムデコーダ５へ、ロウアドレス信
号をロウデコーダ１２へ出力する。基準電圧発生回路１
４は、書込ベリファイ時のワード線電圧を与え、また、
６Ｖ、１０Ｖ／４Ｖ、−８Ｖ、および−４Ｖ発生回路
６、１９、８、７に対する基準電圧を与える。ウェル電
位切換回路１５は、メモリセルの消去時にＰウェルに負
の高電圧を印加し、その他の動作モード時にＰウェルを
接地する。トランスファーゲート１６は、カラムラッチ
１７、１８とビット線との接続を制御する。カラムラッ
チ１７、１８は、書込データをラッチする。１０Ｖ／４
Ｖ発生回路１９は、書込動作時にセレクトゲートデコー
ダ９へ１０Ｖの電圧を、消去動作時にワード線、ロウデ
コーダ１２へ１０Ｖの電圧を、消去ベリファイ時にワー
ド線、ロウデコーダ１２へ１０Ｖからボルテージダウン
した４Ｖの電圧をそれぞれ供給する。ベリファイ制御回
路２０は、ベリファイ動作時の各回路の動作を制御す
る。
【００２７】次に、図２に示す６Ｖ発生回路６、−４Ｖ
発生回路７、８Ｖ発生回路８、および１０Ｖ／４Ｖ発生
回路１９を含む内部電圧発生部についてさらに詳細に説
明する。図１は、図２に示す半導体装置の内部電圧発生
部の構成を示すブロック図である。
発生回路７、８Ｖ発生回路８、および１０Ｖ／４Ｖ発生
回路１９を含む内部電圧発生部についてさらに詳細に説
明する。図１は、図２に示す半導体装置の内部電圧発生
部の構成を示すブロック図である。
【００２８】図１を参照して、内部電圧発生部は、ドラ
イバ２１、２３、２６、２８、発振器２２、２７、６Ｖ
系チャージポンプ２４、１０Ｖ／４Ｖチャージポンプ２
５、−８Ｖ系チャージポンプ２９、−４Ｖ系チャージポ
ンプ３０、コンパレータＣＰ１〜ＣＰ５、キャパシタＣ
１〜Ｃ１０、切換スイッチ３１を含む。
イバ２１、２３、２６、２８、発振器２２、２７、６Ｖ
系チャージポンプ２４、１０Ｖ／４Ｖチャージポンプ２
５、−８Ｖ系チャージポンプ２９、−４Ｖ系チャージポ
ンプ３０、コンパレータＣＰ１〜ＣＰ５、キャパシタＣ
１〜Ｃ１０、切換スイッチ３１を含む。
【００２９】発振器２２には、発振動作を指令する制御
信号が入力され、この制御信号に応答して所定の周波数
のクロック信号をドライバ２１へ出力する。ドライバ２
１は、コンパレータＣＰ１の出力が“Ｈ”の場合、発振
器２２から入力されたクロック信号に応答して、互いに
相補のクロック信号を６Ｖ系チャージポンプ２４へ出力
する。６Ｖ系チャージポンプ２４は、入力した互いに相
補のクロック信号に応答して昇圧された高電圧ＶPP6 を
出力する。高電圧ＶPP6 は、キャパシタＣ１およびＣ２
により容量分割され、ノードＮ１の電位がコンパレータ
ＣＰ１へ入力される。コンパレータＣＰ１には、基準電
圧発生回路（図示省略）から基準電圧Ｖｒｅｆ１が入力
されている。ここで、クランプ電圧をＶｃｌａｍｐ６、
キャパシタＣ１およびＣ２の容量をＣ１およびＣ２（以
下同様）とすると、基準電圧Ｖｒｅｆ１は、Ｖｒｅｆ１
＝Ｖｃｌａｍｐ６・Ｃ１／（Ｃ１＋Ｃ２）となるように
電圧レベルが設定されている。したがって、ＶPP6 ＝Ｖ
ｃｌａｍｐ６のとき、ノードＮ１の電位と基準電圧Ｖｒ
ｅｆ１が等しくなり、さらに、出力電圧ＶPP6 が上昇す
ると、コンパレータＣＰ１の出力信号は“Ｈ”から
“Ｌ”へ変化し、ドライバ２１へ出力される。ドライバ
２１は、コンパレータＣＰ１の出力信号が“Ｌ”になる
と、相補のクロック信号の出力を停止し、６Ｖ系チャー
ジポンプ２４が昇圧動作を停止する。昇圧動作が停止す
ると、ＶPP6 の電圧レベルが降下し、ＶPP 6 ＜Ｖｃｌａ
ｍｐ６となったときに、コンパレータＣＰ１の出力信号
は“Ｈ”に立上がり、ドライバ２１が再び相補のクロッ
ク信号を６Ｖ系チャージポンプ２４で出力する。６Ｖ系
チャージポンプ２４は入力した相補のクロック信号に応
答して再び昇圧動作を開始し、出力ＶPP6 が高電圧に昇
圧される。上記動作を繰返すことにより、６Ｖ系チャー
ジポンプ２４の出力ＶPP6 の電圧レベルは、クランプ電
圧Ｖｃｌａｍｐ６のレベルにクランプされる。この場
合、６Ｖ系チャージポンプ２４の出力ＶPP6 の電圧レベ
ルは６Ｖにする必要があるので、上記のクランプ電圧Ｖ
ｃｌａｍｐ６を６Ｖに設定している。
信号が入力され、この制御信号に応答して所定の周波数
のクロック信号をドライバ２１へ出力する。ドライバ２
１は、コンパレータＣＰ１の出力が“Ｈ”の場合、発振
器２２から入力されたクロック信号に応答して、互いに
相補のクロック信号を６Ｖ系チャージポンプ２４へ出力
する。６Ｖ系チャージポンプ２４は、入力した互いに相
補のクロック信号に応答して昇圧された高電圧ＶPP6 を
出力する。高電圧ＶPP6 は、キャパシタＣ１およびＣ２
により容量分割され、ノードＮ１の電位がコンパレータ
ＣＰ１へ入力される。コンパレータＣＰ１には、基準電
圧発生回路（図示省略）から基準電圧Ｖｒｅｆ１が入力
されている。ここで、クランプ電圧をＶｃｌａｍｐ６、
キャパシタＣ１およびＣ２の容量をＣ１およびＣ２（以
下同様）とすると、基準電圧Ｖｒｅｆ１は、Ｖｒｅｆ１
＝Ｖｃｌａｍｐ６・Ｃ１／（Ｃ１＋Ｃ２）となるように
電圧レベルが設定されている。したがって、ＶPP6 ＝Ｖ
ｃｌａｍｐ６のとき、ノードＮ１の電位と基準電圧Ｖｒ
ｅｆ１が等しくなり、さらに、出力電圧ＶPP6 が上昇す
ると、コンパレータＣＰ１の出力信号は“Ｈ”から
“Ｌ”へ変化し、ドライバ２１へ出力される。ドライバ
２１は、コンパレータＣＰ１の出力信号が“Ｌ”になる
と、相補のクロック信号の出力を停止し、６Ｖ系チャー
ジポンプ２４が昇圧動作を停止する。昇圧動作が停止す
ると、ＶPP6 の電圧レベルが降下し、ＶPP 6 ＜Ｖｃｌａ
ｍｐ６となったときに、コンパレータＣＰ１の出力信号
は“Ｈ”に立上がり、ドライバ２１が再び相補のクロッ
ク信号を６Ｖ系チャージポンプ２４で出力する。６Ｖ系
チャージポンプ２４は入力した相補のクロック信号に応
答して再び昇圧動作を開始し、出力ＶPP6 が高電圧に昇
圧される。上記動作を繰返すことにより、６Ｖ系チャー
ジポンプ２４の出力ＶPP6 の電圧レベルは、クランプ電
圧Ｖｃｌａｍｐ６のレベルにクランプされる。この場
合、６Ｖ系チャージポンプ２４の出力ＶPP6 の電圧レベ
ルは６Ｖにする必要があるので、上記のクランプ電圧Ｖ
ｃｌａｍｐ６を６Ｖに設定している。
【００３０】上記の実施例では、ノードＮ１の電圧をキ
ャパシタＣ１およびＣ２による容量分割により発生させ
ているので、出力電圧ＶPP6 から接地電位までの間に直
流パスが形成されないため、余分な電流が流れず、電流
供給能力の限られているチャージポンプ回路を用いたと
しても、出力電圧ＶPP6 を高精度にクランプすることが
でき、さらに消費電流も低減される。また、ノードＮ１
の電圧は、キャパシタＣ１およびＣ２の容量比で決定さ
れるため、キャパシタＣ１およびＣ２の容量は、できる
だけ小さい値にすることが望ましい。たとえば、チャー
ジポンプ回路に使用されるキャパシタの容量より小さく
設定することがより望ましい。以下のキャパシタによる
容量分割においても同様である。
ャパシタＣ１およびＣ２による容量分割により発生させ
ているので、出力電圧ＶPP6 から接地電位までの間に直
流パスが形成されないため、余分な電流が流れず、電流
供給能力の限られているチャージポンプ回路を用いたと
しても、出力電圧ＶPP6 を高精度にクランプすることが
でき、さらに消費電流も低減される。また、ノードＮ１
の電圧は、キャパシタＣ１およびＣ２の容量比で決定さ
れるため、キャパシタＣ１およびＣ２の容量は、できる
だけ小さい値にすることが望ましい。たとえば、チャー
ジポンプ回路に使用されるキャパシタの容量より小さく
設定することがより望ましい。以下のキャパシタによる
容量分割においても同様である。
【００３１】また、上記実施例では、６Ｖ系チャージポ
ンプ２４の出力電圧ＶPP6 を容量分割しているが、チャ
ージポンプ回路の電流供給能力がある程度ある場合は、
抵抗分割によりノードＮ１の電圧を発生させてもよい。
ンプ２４の出力電圧ＶPP6 を容量分割しているが、チャ
ージポンプ回路の電流供給能力がある程度ある場合は、
抵抗分割によりノードＮ１の電圧を発生させてもよい。
【００３２】また、発振器２２は、ドライバ２３へも所
定周期のクロック信号を出力する。ドライバ２３は、入
力したクロック信号に応答して、互いに相補のクロック
信号を１０Ｖ／４Ｖ系チャージポンプ２５へ出力する。
１０Ｖ／４Ｖ系チャージポンプ２５は、出力電圧ＶPP10
を高電圧に昇圧して出力する。出力電圧ＶPP10は、キャ
パシタＣ３およびＣ４により容量分割され、また、キャ
パシタＣ５およびＣ６により容量分割される。これは、
消去ベリファイ時、１０Ｖから４Ｖにボルテージダウン
した電圧をワード線およびロウデコーダ１２へ供給する
必要があるため、必要に応じて出力電圧ＶPP10を１０Ｖ
または４Ｖにクランプするために使用される。キャパシ
タＣ３およびＣ４、またはキャパシタＣ５およびＣ６の
切換は、切換スイッチ２６により切換えられる。たとえ
ば、キャパシタＣ３およびＣ４を４Ｖクランプ用に使用
する場合、消去ベリファイ時には切換スイッチ２６がキ
ャパシタＣ３側を選択し、その他の書込または消去時に
はキャパシタＣ５が選択される。つまり、１０Ｖクラン
プ時はコンパレータＣＰ３が活性化され、コンパレータ
ＣＰ２が不活性化される。４Ｖクランプ時はコンパレー
タＣＰ２が活性化され、コンパレータＣＰ３が不活性化
される。したがって、コンパレータＣＰ２とＣＰ３とは
同時に活性化されることはない。ノードＮ２の電圧はコ
ンパレータＣＰ２へ入力される。コンパレータＣＰ２に
は基準電圧Ｖｒｅｆ２が入力される。基準電圧Ｖｒｅｆ
２は、Ｖｒｅｆ２＝Ｖｃｌａｍｐ４・Ｃ３／（Ｃ３＋Ｃ
４）になるように設定されている。ここで、Ｖｃｌａｍ
ｐ４は４Ｖクランプ時のクランプ電圧である。コンパレ
ータＣＰ２、ドライバ２３、１０Ｖ／４Ｖ系チャージポ
ンプ２５は上記と同様に動作し、出力電圧ＶPP10を４Ｖ
にクランプする。また、ノードＮ３の電圧はコンパレー
タＣＰ３へ入力される。コンパレータＣＰ３にはＶｒｅ
ｆ３＝Ｖｃｌａｍｐ１０・Ｃ５／（Ｃ５＋Ｃ６）に設定
された基準電圧Ｖｒｅｆ３が入力され、上記と同様に動
作し、出力電圧ＶPP10は１０Ｖにクランプされる。ここ
で、Ｖｃｌａｍｐ１０は、１０Ｖクランプ時のクランプ
電圧である。
定周期のクロック信号を出力する。ドライバ２３は、入
力したクロック信号に応答して、互いに相補のクロック
信号を１０Ｖ／４Ｖ系チャージポンプ２５へ出力する。
１０Ｖ／４Ｖ系チャージポンプ２５は、出力電圧ＶPP10
を高電圧に昇圧して出力する。出力電圧ＶPP10は、キャ
パシタＣ３およびＣ４により容量分割され、また、キャ
パシタＣ５およびＣ６により容量分割される。これは、
消去ベリファイ時、１０Ｖから４Ｖにボルテージダウン
した電圧をワード線およびロウデコーダ１２へ供給する
必要があるため、必要に応じて出力電圧ＶPP10を１０Ｖ
または４Ｖにクランプするために使用される。キャパシ
タＣ３およびＣ４、またはキャパシタＣ５およびＣ６の
切換は、切換スイッチ２６により切換えられる。たとえ
ば、キャパシタＣ３およびＣ４を４Ｖクランプ用に使用
する場合、消去ベリファイ時には切換スイッチ２６がキ
ャパシタＣ３側を選択し、その他の書込または消去時に
はキャパシタＣ５が選択される。つまり、１０Ｖクラン
プ時はコンパレータＣＰ３が活性化され、コンパレータ
ＣＰ２が不活性化される。４Ｖクランプ時はコンパレー
タＣＰ２が活性化され、コンパレータＣＰ３が不活性化
される。したがって、コンパレータＣＰ２とＣＰ３とは
同時に活性化されることはない。ノードＮ２の電圧はコ
ンパレータＣＰ２へ入力される。コンパレータＣＰ２に
は基準電圧Ｖｒｅｆ２が入力される。基準電圧Ｖｒｅｆ
２は、Ｖｒｅｆ２＝Ｖｃｌａｍｐ４・Ｃ３／（Ｃ３＋Ｃ
４）になるように設定されている。ここで、Ｖｃｌａｍ
ｐ４は４Ｖクランプ時のクランプ電圧である。コンパレ
ータＣＰ２、ドライバ２３、１０Ｖ／４Ｖ系チャージポ
ンプ２５は上記と同様に動作し、出力電圧ＶPP10を４Ｖ
にクランプする。また、ノードＮ３の電圧はコンパレー
タＣＰ３へ入力される。コンパレータＣＰ３にはＶｒｅ
ｆ３＝Ｖｃｌａｍｐ１０・Ｃ５／（Ｃ５＋Ｃ６）に設定
された基準電圧Ｖｒｅｆ３が入力され、上記と同様に動
作し、出力電圧ＶPP10は１０Ｖにクランプされる。ここ
で、Ｖｃｌａｍｐ１０は、１０Ｖクランプ時のクランプ
電圧である。
【００３３】発振器２７は、発振動作を指令する制御信
号に応答して、所定の周期のクロック信号をドライバ２
６へ出力する。ドライバ２６は、コンパレータＣＰ４の
出力信号が“Ｌ”のとき、発振器２７から入力されたク
ロック信号に応答して互いに相補のクロック信号を−８
Ｖ系チャージポンプ２９へ出力する。−８Ｖ系チャージ
ポンプ２９は、入力した相補のクロック信号に応答し
て、出力電圧ＮＶPP8 を降圧させる。１０Ｖ／４Ｖ系チ
ャージポンプ２５の出力電圧ＶPP10−８Ｖ系チャージポ
ンプ２９の出力電圧ＮＶPP8 との間はキャパシタＣ７お
よびＣ８により容量分割されている。容量分割されたノ
ードＮ４の電圧は、正の電圧になるようにキャパシタＣ
７およびＣ８の容量が設定されている。ノードＮ４の電
圧はコンパレータＣＰ４へ入力される。また、コンパレ
ータＣＰ４には、Ｖｒｅｆ４＝（Ｃ７・Ｖｃｌａｍｐ１
０＋Ｃ８・ＮＶＰＰｃｌａｍｐ８）／（Ｃ７＋Ｃ８）に
設定された基準電圧Ｖｒｅｆ４が入力されている。ここ
で、ＮＶＰＰｃｌａｍｐ８は、−８Ｖクランプ時のクラ
ンプ電圧である。コンパレータＣＰ４は、ノードＮ４の
電圧と基準電圧Ｖｒｅｆ４とを比較し、ノードＮ４の電
圧が基準電圧Ｖｒｅｆ４より小さくなった場合、出力信
号を“Ｈ”に立上げる。コンパレータＣＰ４の出力信号
は、ドライバ２６へ入力され、ドライバ２６は、出力信
号が“Ｈ”になったとき、相補なクロック信号の出力を
停止する。この結果、−８Ｖ系チャージポンプ２９は、
降圧動作を停止する。次に、ノードＮ４の電圧が基準電
圧Ｖｒｅｆ４より大きくなった場合、コンパレータＣＰ
４の出力信号は“Ｌ”に立下がり、ドライバ２６は再び
相補のクロック信号を出力し、−８Ｖ系チャージポンプ
２９が降圧動作を再開する。以上の動作により、出力電
圧ＮＶPP8 は−８Ｖにクランプされる。
号に応答して、所定の周期のクロック信号をドライバ２
６へ出力する。ドライバ２６は、コンパレータＣＰ４の
出力信号が“Ｌ”のとき、発振器２７から入力されたク
ロック信号に応答して互いに相補のクロック信号を−８
Ｖ系チャージポンプ２９へ出力する。−８Ｖ系チャージ
ポンプ２９は、入力した相補のクロック信号に応答し
て、出力電圧ＮＶPP8 を降圧させる。１０Ｖ／４Ｖ系チ
ャージポンプ２５の出力電圧ＶPP10−８Ｖ系チャージポ
ンプ２９の出力電圧ＮＶPP8 との間はキャパシタＣ７お
よびＣ８により容量分割されている。容量分割されたノ
ードＮ４の電圧は、正の電圧になるようにキャパシタＣ
７およびＣ８の容量が設定されている。ノードＮ４の電
圧はコンパレータＣＰ４へ入力される。また、コンパレ
ータＣＰ４には、Ｖｒｅｆ４＝（Ｃ７・Ｖｃｌａｍｐ１
０＋Ｃ８・ＮＶＰＰｃｌａｍｐ８）／（Ｃ７＋Ｃ８）に
設定された基準電圧Ｖｒｅｆ４が入力されている。ここ
で、ＮＶＰＰｃｌａｍｐ８は、−８Ｖクランプ時のクラ
ンプ電圧である。コンパレータＣＰ４は、ノードＮ４の
電圧と基準電圧Ｖｒｅｆ４とを比較し、ノードＮ４の電
圧が基準電圧Ｖｒｅｆ４より小さくなった場合、出力信
号を“Ｈ”に立上げる。コンパレータＣＰ４の出力信号
は、ドライバ２６へ入力され、ドライバ２６は、出力信
号が“Ｈ”になったとき、相補なクロック信号の出力を
停止する。この結果、−８Ｖ系チャージポンプ２９は、
降圧動作を停止する。次に、ノードＮ４の電圧が基準電
圧Ｖｒｅｆ４より大きくなった場合、コンパレータＣＰ
４の出力信号は“Ｌ”に立下がり、ドライバ２６は再び
相補のクロック信号を出力し、−８Ｖ系チャージポンプ
２９が降圧動作を再開する。以上の動作により、出力電
圧ＮＶPP8 は−８Ｖにクランプされる。
【００３４】また、発振器２７は、発振動作を指令する
制御信号に応答して所定の周期のクロック信号をドライ
バ２８へ出力する。ドライバ２８は、入力したクロック
信号に応答して互いに相補のクロック信号を−４Ｖ系チ
ャージポンプ３０へ出力する。−４Ｖ系チャージポンプ
３０は、入力した相補のクロック信号に応答して降圧動
作を開始し、出力電圧ＮＶPP4 を降圧する。出力電圧
PP4 と１０Ｖ／４Ｖ系チャージポンプの出力電圧ＶPP10
との間はキャパシタＣ９およびＣ１０により容量分割さ
れている。ここで、ノードＮ５の電圧は上記と同様に正
電圧になるようにキャパシタＣ９およびＣ１０の容量が
設定されている。ノードＮ５の電圧はキャパシタＣＰ５
へ入力される。また、キャパシタＣＰ５には、Ｖｒｅｆ
５＝（Ｃ９・Ｖｃｌａｍｐ１０＋Ｃ１０・ＮＶＰＰｃｌ
ａｍｐ４）／（Ｃ９＋Ｃ１０）になるように設定された
基準電圧Ｖｒｅｆ５が入力されている。コンパレータＣ
Ｐ５、ドライバ２８、および−４Ｖ系チャージポンプ３
０は上記のコンパレータＣＰ４、ドライバ２６、および
−８Ｖ系チャージポンプ２９と同様に動作し、出力電圧
ＮＶPP4 が−４Ｖになるようにクランプする。
制御信号に応答して所定の周期のクロック信号をドライ
バ２８へ出力する。ドライバ２８は、入力したクロック
信号に応答して互いに相補のクロック信号を−４Ｖ系チ
ャージポンプ３０へ出力する。−４Ｖ系チャージポンプ
３０は、入力した相補のクロック信号に応答して降圧動
作を開始し、出力電圧ＮＶPP4 を降圧する。出力電圧
PP4 と１０Ｖ／４Ｖ系チャージポンプの出力電圧ＶPP10
との間はキャパシタＣ９およびＣ１０により容量分割さ
れている。ここで、ノードＮ５の電圧は上記と同様に正
電圧になるようにキャパシタＣ９およびＣ１０の容量が
設定されている。ノードＮ５の電圧はキャパシタＣＰ５
へ入力される。また、キャパシタＣＰ５には、Ｖｒｅｆ
５＝（Ｃ９・Ｖｃｌａｍｐ１０＋Ｃ１０・ＮＶＰＰｃｌ
ａｍｐ４）／（Ｃ９＋Ｃ１０）になるように設定された
基準電圧Ｖｒｅｆ５が入力されている。コンパレータＣ
Ｐ５、ドライバ２８、および−４Ｖ系チャージポンプ３
０は上記のコンパレータＣＰ４、ドライバ２６、および
−８Ｖ系チャージポンプ２９と同様に動作し、出力電圧
ＮＶPP4 が−４Ｖになるようにクランプする。
【００３５】上記の動作により、図１に示す内部電圧発
生部では、正電圧であるノードＮ１〜Ｎ５の電圧および
基準電圧Ｖｒｅｆ１〜Ｖｒｅｆ５のみを用いて、正電圧
である出力電圧ＶPP6 、ＶPP10、負電圧であるＮＶ
PP8 、ＮＶPP4 をクランプすることができる。したがっ
て、単一電圧電源、たとえば、３Ｖの正電圧のみを用い
て６Ｖ、１０Ｖ、４Ｖ、−８Ｖ、および−４Ｖの内部電
圧を発生させることができる。
生部では、正電圧であるノードＮ１〜Ｎ５の電圧および
基準電圧Ｖｒｅｆ１〜Ｖｒｅｆ５のみを用いて、正電圧
である出力電圧ＶPP6 、ＶPP10、負電圧であるＮＶ
PP8 、ＮＶPP4 をクランプすることができる。したがっ
て、単一電圧電源、たとえば、３Ｖの正電圧のみを用い
て６Ｖ、１０Ｖ、４Ｖ、−８Ｖ、および−４Ｖの内部電
圧を発生させることができる。
【００３６】次に、図１に示す発振器２２、２７の具体
的な構成例について説明する。図３は、図１に示す発振
器の具体的な構成例を示す図である。
的な構成例について説明する。図３は、図１に示す発振
器の具体的な構成例を示す図である。
【００３７】図３を参照して、発振器は、抵抗Ｒ１１〜
Ｒ１４、インバータＧ１１〜Ｇ１５、キャパシタＣ１１
〜Ｃ１４、ＮＡＮＤゲートＧ１６を含む。図３に示す発
振器は、リングオシレータを構成し、制御信号／ＯＳＣ
ｐに応答して、所定の周期のクロック信号ＯＳを出力す
る。
Ｒ１４、インバータＧ１１〜Ｇ１５、キャパシタＣ１１
〜Ｃ１４、ＮＡＮＤゲートＧ１６を含む。図３に示す発
振器は、リングオシレータを構成し、制御信号／ＯＳＣ
ｐに応答して、所定の周期のクロック信号ＯＳを出力す
る。
【００３８】次に、図１に示すドライバ２１、２３およ
び正電圧チャージポンプ回路である６Ｖ系チャージポン
プ２４および１０Ｖ／４Ｖ系チャージポンプ２５の具体
的構成例について説明する。図４は、図１に示すドライ
バおよび正電圧チャージポンプ回路の具体的構成例を示
す図である。
び正電圧チャージポンプ回路である６Ｖ系チャージポン
プ２４および１０Ｖ／４Ｖ系チャージポンプ２５の具体
的構成例について説明する。図４は、図１に示すドライ
バおよび正電圧チャージポンプ回路の具体的構成例を示
す図である。
【００３９】図４を参照して、ドライバは、ＮＡＮＤゲ
ートＧ２８、インバータＧ２１〜Ｇ２７を含む。ＮＡＮ
ＤゲートＧ２８には、図３に示す発振器のクロック信号
ＯＳおよび図１に示すコンパレータＣＰ１〜ＣＰ３の出
力信号ＣＰ０が入力され、両信号の論理積の反転信号が
インバータＧ２１およびＧ２５へ出力される。したがっ
て、コンパレータの出力信号ＣＰ０が“Ｈ”のときにの
みクロック信号ＯＳが反転され、インバータＧ２１およ
びＧ２５へ出力される。インバータＧ２１に入力された
信号はインバータＧ２１〜Ｇ２４によりクロック信号φ
ｐとして出力され、インバータＧ２５へ入力したクロッ
ク信号は、インバータＧ２５〜Ｇ２７によりクロック信
号／φｐとして出力される。クロック信号φｐおよび／
φｐは互いに相補なクロック信号である。
ートＧ２８、インバータＧ２１〜Ｇ２７を含む。ＮＡＮ
ＤゲートＧ２８には、図３に示す発振器のクロック信号
ＯＳおよび図１に示すコンパレータＣＰ１〜ＣＰ３の出
力信号ＣＰ０が入力され、両信号の論理積の反転信号が
インバータＧ２１およびＧ２５へ出力される。したがっ
て、コンパレータの出力信号ＣＰ０が“Ｈ”のときにの
みクロック信号ＯＳが反転され、インバータＧ２１およ
びＧ２５へ出力される。インバータＧ２１に入力された
信号はインバータＧ２１〜Ｇ２４によりクロック信号φ
ｐとして出力され、インバータＧ２５へ入力したクロッ
ク信号は、インバータＧ２５〜Ｇ２７によりクロック信
号／φｐとして出力される。クロック信号φｐおよび／
φｐは互いに相補なクロック信号である。
【００４０】正電圧チャージポンプ回路は、ＮＭＯＳト
ランジスタＱ２１〜Ｑ３１、キャパシタＣ２１〜Ｃ３０
を含む。トランジスタＱ３１はダイオード接続され、電
源電圧ＶCCと接続される。トランジスタＱ２１〜Ｑ３０
はそれぞれダイオード接続され、キャパシタＣ２１〜Ｃ
３０と接続される。キャパシタＣ２１、Ｃ２３、Ｃ２
５、Ｃ２７、Ｃ２９には、クロック信号φｐが入力さ
れ、キャパシタＣ２２、Ｃ２４、Ｃ２６、Ｃ２８、Ｃ３
０にはクロック信号／φｐが入力される。正電圧チャー
ジポンプ回路は、図１２に示した従来の正電圧チャージ
ポンプ回路と同様に動作し、電源電圧ＶCCを昇圧し、高
電圧ＶPPを出力する。
ランジスタＱ２１〜Ｑ３１、キャパシタＣ２１〜Ｃ３０
を含む。トランジスタＱ３１はダイオード接続され、電
源電圧ＶCCと接続される。トランジスタＱ２１〜Ｑ３０
はそれぞれダイオード接続され、キャパシタＣ２１〜Ｃ
３０と接続される。キャパシタＣ２１、Ｃ２３、Ｃ２
５、Ｃ２７、Ｃ２９には、クロック信号φｐが入力さ
れ、キャパシタＣ２２、Ｃ２４、Ｃ２６、Ｃ２８、Ｃ３
０にはクロック信号／φｐが入力される。正電圧チャー
ジポンプ回路は、図１２に示した従来の正電圧チャージ
ポンプ回路と同様に動作し、電源電圧ＶCCを昇圧し、高
電圧ＶPPを出力する。
【００４１】次に、図３に示す発振器および図４に示す
ドライバの出力信号のタイミングについて説明する。図
５は、図３に示す発振器および図４に示すドライバの出
力信号のタイミングチャートである。制御信号／ＯＳＣ
ｐが“Ｈ”から“Ｌ”へ立下がると、互いに相補なクロ
ック信号φｐ，／φｐが出力される。このクロック信号
φｐ、／φｐにより上記の正電圧チャージポンプ回路が
動作し、出力電圧ＶPPを昇圧する。
ドライバの出力信号のタイミングについて説明する。図
５は、図３に示す発振器および図４に示すドライバの出
力信号のタイミングチャートである。制御信号／ＯＳＣ
ｐが“Ｈ”から“Ｌ”へ立下がると、互いに相補なクロ
ック信号φｐ，／φｐが出力される。このクロック信号
φｐ、／φｐにより上記の正電圧チャージポンプ回路が
動作し、出力電圧ＶPPを昇圧する。
【００４２】次に、図１に示すコンパレータおよび、基
準電圧を発生させるための基準電圧発生回路の具体的な
構成例について説明する。図６は、図１に示すコンパレ
ータおよび基準電圧発生回路の具体的な構成例を示す図
である。
準電圧を発生させるための基準電圧発生回路の具体的な
構成例について説明する。図６は、図１に示すコンパレ
ータおよび基準電圧発生回路の具体的な構成例を示す図
である。
【００４３】図６を参照して、基準電圧発生回路は、抵
抗Ｒ１６、ＰＭＯＳトランジスタＱ３４〜Ｑ３８、ＮＭ
ＯＳトランジスタＱ４４、Ｑ４５を含む。基準電圧発生
回路は、電源電圧ＶCCから基準電圧Ｖｒｅｆを作成し、
コンパレータへ出力する。
抗Ｒ１６、ＰＭＯＳトランジスタＱ３４〜Ｑ３８、ＮＭ
ＯＳトランジスタＱ４４、Ｑ４５を含む。基準電圧発生
回路は、電源電圧ＶCCから基準電圧Ｖｒｅｆを作成し、
コンパレータへ出力する。
【００４４】コンパレータは、ＰＭＯＳトランジスタＱ
３２、Ｑ３３、ＮＭＯＳトランジスタＱ４１〜Ｑ４３を
含む。トランジスタＱ４１のゲートには、図１に示すキ
ャパシタＣ１〜Ｃ１０により容量分割された出力電圧Ｖ
ｃａが入力される。トランジスタＱ４３のゲートには、
基準電圧発生回路から基準電圧Ｖｒｅｆが入力される。
出力電圧Ｖｃａ＞基準電圧Ｖｒｅｆの場合、“Ｌ”の出
力信号ＣＰＯが出力される。一方、出力電圧Ｖｃａ＜基
準電圧Ｖｒｅｆの場合、出力信号ＣＰＯは“Ｈ”とな
る。
３２、Ｑ３３、ＮＭＯＳトランジスタＱ４１〜Ｑ４３を
含む。トランジスタＱ４１のゲートには、図１に示すキ
ャパシタＣ１〜Ｃ１０により容量分割された出力電圧Ｖ
ｃａが入力される。トランジスタＱ４３のゲートには、
基準電圧発生回路から基準電圧Ｖｒｅｆが入力される。
出力電圧Ｖｃａ＞基準電圧Ｖｒｅｆの場合、“Ｌ”の出
力信号ＣＰＯが出力される。一方、出力電圧Ｖｃａ＜基
準電圧Ｖｒｅｆの場合、出力信号ＣＰＯは“Ｈ”とな
る。
【００４５】次に、図１に示すドライバ２６、２８およ
び負電圧チャージポンプ回路である−８Ｖ系チャージポ
ンプ２９および−４Ｖ系チャージポンプ３０の具体的な
構成例について説明する。図７は、図１に示すドライバ
および負電圧チャージポンプ回路の具体的な構成例を示
す図である。
び負電圧チャージポンプ回路である−８Ｖ系チャージポ
ンプ２９および−４Ｖ系チャージポンプ３０の具体的な
構成例について説明する。図７は、図１に示すドライバ
および負電圧チャージポンプ回路の具体的な構成例を示
す図である。
【００４６】図７を参照して、ドライバは、インバータ
Ｇ３１〜Ｇ３８、ＮＡＮＤゲートＧ３９を含む。
Ｇ３１〜Ｇ３８、ＮＡＮＤゲートＧ３９を含む。
【００４７】インバータＧ３１には、たとえば、図６に
示すコンパレータおよび基準電圧発生回路から出力され
る出力信号ＣＰＯが入力され、反転信号をＮＡＮＤゲー
トＧ３９へ出力する。ＮＡＮＤゲートＧ３９には、たと
えば、図３に示す発振器から所定の周波数のクロック信
号ＯＳが入力される。両信号はＮＡＮＤゲートＧ３９で
論理積がとられ反転された後インバータＧ３２およびＧ
３６へ出力される。インバータＧ３２へ入力した信号
は、インバータＧ３２〜Ｇ３５を通り所定のクロック信
号φｎとして出力される。インバータＧ３６へ入力した
信号は、インバータＧ３６〜Ｇ３８を通り、クロック信
号φｎと相補な信号であるクロック信号／φｎとして出
力される。上記構成により、コンパレータの出力信号Ｃ
ＰＯが“Ｌ”の場合、クロック信号ＯＳに応答して互い
に相補なクロック信号φｎ、／φｎが出力される。
示すコンパレータおよび基準電圧発生回路から出力され
る出力信号ＣＰＯが入力され、反転信号をＮＡＮＤゲー
トＧ３９へ出力する。ＮＡＮＤゲートＧ３９には、たと
えば、図３に示す発振器から所定の周波数のクロック信
号ＯＳが入力される。両信号はＮＡＮＤゲートＧ３９で
論理積がとられ反転された後インバータＧ３２およびＧ
３６へ出力される。インバータＧ３２へ入力した信号
は、インバータＧ３２〜Ｇ３５を通り所定のクロック信
号φｎとして出力される。インバータＧ３６へ入力した
信号は、インバータＧ３６〜Ｇ３８を通り、クロック信
号φｎと相補な信号であるクロック信号／φｎとして出
力される。上記構成により、コンパレータの出力信号Ｃ
ＰＯが“Ｌ”の場合、クロック信号ＯＳに応答して互い
に相補なクロック信号φｎ、／φｎが出力される。
【００４８】負電圧チャージポンプ回路は、ＰＭＯＳト
ランジスタＱ５１〜Ｑ６１、キャパシタＣ３１〜Ｃ４０
を含む。図７に示す負電圧チャージポンプ回路は、図１
３に示す従来の負電圧チャージポンプ回路と同様の構成
を有し同様の動作を行なう。つまり、相補なクロック信
号φｎ、／φｎに応答して、降圧された負電圧の出力電
圧ＮＶPPを出力する。
ランジスタＱ５１〜Ｑ６１、キャパシタＣ３１〜Ｃ４０
を含む。図７に示す負電圧チャージポンプ回路は、図１
３に示す従来の負電圧チャージポンプ回路と同様の構成
を有し同様の動作を行なう。つまり、相補なクロック信
号φｎ、／φｎに応答して、降圧された負電圧の出力電
圧ＮＶPPを出力する。
【００４９】次に、図１に示す発振器２７およびドライ
バ２６、２８の出力信号のタイミングについて説明す
る。図８は、図１に示す発振器およびドライバの出力信
号のタイミングチャートである。発振器２７に発振動作
を指令する制御信号／ＯＳＣｎが入力され、“Ｈ”から
“Ｌ”へ立下がると、相補なクロック信号φｎ、／φｎ
が出力される。出力されるクロック信号φｎ、／φｎに
応答して図７に示す負電圧チャージポンプ回路が降圧さ
れた負電圧の出力電圧ＮＶPPを出力する。
バ２６、２８の出力信号のタイミングについて説明す
る。図８は、図１に示す発振器およびドライバの出力信
号のタイミングチャートである。発振器２７に発振動作
を指令する制御信号／ＯＳＣｎが入力され、“Ｈ”から
“Ｌ”へ立下がると、相補なクロック信号φｎ、／φｎ
が出力される。出力されるクロック信号φｎ、／φｎに
応答して図７に示す負電圧チャージポンプ回路が降圧さ
れた負電圧の出力電圧ＮＶPPを出力する。
【００５０】次に、本発明の他の実施例の半導体装置の
内部電圧発生部について説明する。図９は、本発明の他
の実施例の半導体装置の内部電圧発生部の構成を示す図
である。
内部電圧発生部について説明する。図９は、本発明の他
の実施例の半導体装置の内部電圧発生部の構成を示す図
である。
【００５１】図９を参照して、内部電圧発生部は、正電
圧チャージポンプ回路４１、ドライバ４２、４７、発振
器４３、４８、コンパレータ４４、４９、基準電圧発生
回路４５、５０を含む。
圧チャージポンプ回路４１、ドライバ４２、４７、発振
器４３、４８、コンパレータ４４、４９、基準電圧発生
回路４５、５０を含む。
【００５２】発振器４３は、インバータＧ４９〜Ｇ５
３、抵抗Ｒ２１〜Ｒ２４、キャパシタＣ６５〜Ｃ６８、
ＮＡＮＤゲートＧ５４を含む。発振器４３は、図３に示
す発振器と同様に動作し、制御信号／ＯＳＣ１に応答し
て所定の周波数のクロック信号をドライバ４２へ出力す
る。
３、抵抗Ｒ２１〜Ｒ２４、キャパシタＣ６５〜Ｃ６８、
ＮＡＮＤゲートＧ５４を含む。発振器４３は、図３に示
す発振器と同様に動作し、制御信号／ＯＳＣ１に応答し
て所定の周波数のクロック信号をドライバ４２へ出力す
る。
【００５３】ドライバ４２は、インバータＧ４１〜Ｇ４
７、ＮＡＮＤゲートＧ４８を含む。ドライバ４２は、図
４に示すドライバと同様に動作し、コンパレータ４４の
出力信号が“Ｈ”のとき入力したクロック信号に応答し
て互いに相補のクロック信号を正電圧チャージポンプ回
路４１へ出力する。
７、ＮＡＮＤゲートＧ４８を含む。ドライバ４２は、図
４に示すドライバと同様に動作し、コンパレータ４４の
出力信号が“Ｈ”のとき入力したクロック信号に応答し
て互いに相補のクロック信号を正電圧チャージポンプ回
路４１へ出力する。
【００５４】正電圧チャージポンプ回路４１は、ＮＭＯ
ＳトランジスタＱ７１〜Ｑ８１、キャパシタＣ５１〜Ｃ
６０を含む。正電圧チャージポンプ回路４１は、図７に
示す正電圧チャージポンプ回路と同様に動作し、相補な
クロック信号に応答して昇圧された正電圧の出力電圧Ｖ
PPを出力する。
ＳトランジスタＱ７１〜Ｑ８１、キャパシタＣ５１〜Ｃ
６０を含む。正電圧チャージポンプ回路４１は、図７に
示す正電圧チャージポンプ回路と同様に動作し、相補な
クロック信号に応答して昇圧された正電圧の出力電圧Ｖ
PPを出力する。
【００５５】出力電圧ＶPPと接地電圧との間は、キャパ
シタＣ６１およびＣ６２により容量分割される。容量分
割されたノードＮ１１の電圧はコンパレータ４４へ入力
される。ここで、キャパシタＣ６１およびＣ６２の容量
は、図１に示したキャパシタＣ１およびＣ２と同様に所
定の値に設定される。
シタＣ６１およびＣ６２により容量分割される。容量分
割されたノードＮ１１の電圧はコンパレータ４４へ入力
される。ここで、キャパシタＣ６１およびＣ６２の容量
は、図１に示したキャパシタＣ１およびＣ２と同様に所
定の値に設定される。
【００５６】基準電圧発生回路４５は、抵抗Ｒ２５、Ｐ
ＭＯＳトランジスタＱ８７〜Ｑ９１、ＮＭＯＳトランジ
スタＱ９２〜Ｑ９４を含む。基準電圧発生回路４５は、
図６に示す基準電圧発生回路と同様に動作し、基準電圧
をコンパレータ４４へ出力する。ここで、基準電圧は図
１に示した基準電圧Ｖｒｅｆ１と同様にクランプ電圧に
応じて設定される。
ＭＯＳトランジスタＱ８７〜Ｑ９１、ＮＭＯＳトランジ
スタＱ９２〜Ｑ９４を含む。基準電圧発生回路４５は、
図６に示す基準電圧発生回路と同様に動作し、基準電圧
をコンパレータ４４へ出力する。ここで、基準電圧は図
１に示した基準電圧Ｖｒｅｆ１と同様にクランプ電圧に
応じて設定される。
【００５７】コンパレータ４４は、ＰＭＯＳトランジス
タＱ８２、Ｑ８３、ＮＭＯＳトランジスタＱ８４〜Ｑ８
６を含む。トランジスタＱ８４のゲートに入力されるノ
ードＮ１１の電圧とトランジスタＱ８５のゲートに入力
される基準電圧とが比較され、ノードＮ１１の電圧が基
準電圧より大きくなった場合、コンパレータ４４は、
“Ｈ”の信号をドライバ４２へ出力する。
タＱ８２、Ｑ８３、ＮＭＯＳトランジスタＱ８４〜Ｑ８
６を含む。トランジスタＱ８４のゲートに入力されるノ
ードＮ１１の電圧とトランジスタＱ８５のゲートに入力
される基準電圧とが比較され、ノードＮ１１の電圧が基
準電圧より大きくなった場合、コンパレータ４４は、
“Ｈ”の信号をドライバ４２へ出力する。
【００５８】ドライバ４２および正電圧チャージポンプ
回路４１は、図１に示すドライバ２１および６Ｖ系チャ
ージポンプ２４と同様に動作し、出力電圧ＶPPが所定の
正電圧にクランプされ出力される。
回路４１は、図１に示すドライバ２１および６Ｖ系チャ
ージポンプ２４と同様に動作し、出力電圧ＶPPが所定の
正電圧にクランプされ出力される。
【００５９】発振器４８は、インバータＧ７０〜Ｇ７
４、ＮＡＮＤゲートＧ７５、抵抗Ｒ３１〜Ｒ３４、キャ
パシタＣ８５〜Ｃ８８を含む。発振器４８は、図３に示
す発振器と同様に動作し、制御信号／ＯＳＣ２に応答し
て所定の周波数のクロック信号をドライバ４７へ出力す
る。
４、ＮＡＮＤゲートＧ７５、抵抗Ｒ３１〜Ｒ３４、キャ
パシタＣ８５〜Ｃ８８を含む。発振器４８は、図３に示
す発振器と同様に動作し、制御信号／ＯＳＣ２に応答し
て所定の周波数のクロック信号をドライバ４７へ出力す
る。
【００６０】ドライバ４７は、インバータＧ６１〜Ｇ６
８、ＮＡＮＤゲートＧ６９を含む。ドライバ４７は、図
７に示すドライバと同様に動作し、コンパレータ４９の
出力信号が“Ｌ”の場合、入力したクロック信号に応答
して互いに相補なクロック信号を負電圧チャージポンプ
回路４６へ出力する。
８、ＮＡＮＤゲートＧ６９を含む。ドライバ４７は、図
７に示すドライバと同様に動作し、コンパレータ４９の
出力信号が“Ｌ”の場合、入力したクロック信号に応答
して互いに相補なクロック信号を負電圧チャージポンプ
回路４６へ出力する。
【００６１】負電圧チャージポンプ回路４６は、ＰＭＯ
ＳトランジスタＱ１０１〜Ｑ１１１、キャパシタＣ７１
〜Ｃ８０を含む。負電圧チャージポンプ回路４６は、入
力した相補なクロック信号に応答して降圧された負電圧
の出力電圧ＮＶPPを出力する。
ＳトランジスタＱ１０１〜Ｑ１１１、キャパシタＣ７１
〜Ｃ８０を含む。負電圧チャージポンプ回路４６は、入
力した相補なクロック信号に応答して降圧された負電圧
の出力電圧ＮＶPPを出力する。
【００６２】出力電圧ＶPPと出力電圧ＮＶPPとの間はキ
ャパシタＣ８１およびＣ８２により容量分割される。こ
こで、キャパシタＣ８１およびＣ８２の容量は、図１に
示すキャパシタＣ７およびＣ８と同様にノードＮ１２の
電圧が正の電圧になるように設定されている。ノードＮ
１２の電圧はコンパレータ４９へ入力される。
ャパシタＣ８１およびＣ８２により容量分割される。こ
こで、キャパシタＣ８１およびＣ８２の容量は、図１に
示すキャパシタＣ７およびＣ８と同様にノードＮ１２の
電圧が正の電圧になるように設定されている。ノードＮ
１２の電圧はコンパレータ４９へ入力される。
【００６３】基準電圧発生回路５０は、抵抗Ｒ３５、Ｐ
ＭＯＳトランジスタＱ１１７〜Ｑ１２１、ＮＭＯＳトラ
ンジスタＱ１２２〜Ｑ１２４を含む。基準電圧発生回路
５０は、図６に示す基準電圧発生回路と同様に所定の値
に設定された基準電圧をコンパレータ４９へ出力する。
ＭＯＳトランジスタＱ１１７〜Ｑ１２１、ＮＭＯＳトラ
ンジスタＱ１２２〜Ｑ１２４を含む。基準電圧発生回路
５０は、図６に示す基準電圧発生回路と同様に所定の値
に設定された基準電圧をコンパレータ４９へ出力する。
【００６４】コンパレータ４９は、ＰＭＯＳトランジス
タＱ１１２、Ｑ１１３、ＮＭＯＳトランジスタＱ１１４
〜Ｑ１１６を含む。コンパレータ４９は、トランジスタ
Ｑ１１４のゲートに入力されるノードＮ１２の電圧と基
準電圧発生回路５０から入力される基準電圧とを比較
し、ノードＮ１２の電圧が基準電圧より小さくなった場
合に“Ｈ”の信号をドライバ４７へ出力する。
タＱ１１２、Ｑ１１３、ＮＭＯＳトランジスタＱ１１４
〜Ｑ１１６を含む。コンパレータ４９は、トランジスタ
Ｑ１１４のゲートに入力されるノードＮ１２の電圧と基
準電圧発生回路５０から入力される基準電圧とを比較
し、ノードＮ１２の電圧が基準電圧より小さくなった場
合に“Ｈ”の信号をドライバ４７へ出力する。
【００６５】ドライバ４７および婦電圧チャージポンプ
回路４６は、図７に示すドライバおよび負電圧チャージ
ポンプ回路と同様に動作し、出力電圧ＮＶPPを所定の負
の電圧にクランプして出力する。
回路４６は、図７に示すドライバおよび負電圧チャージ
ポンプ回路と同様に動作し、出力電圧ＮＶPPを所定の負
の電圧にクランプして出力する。
【００６６】以上の動作により、図９に示す内部電圧発
生部では、正電圧のみを用いて昇圧された正の電圧およ
び降圧された負の電圧を所定の電圧レベルにクランプし
て出力することができる。したがって、たとえば、３Ｖ
の単一電源電圧のみを用いて降圧された正の電圧および
昇圧された負の電圧を出力することが可能となる。
生部では、正電圧のみを用いて昇圧された正の電圧およ
び降圧された負の電圧を所定の電圧レベルにクランプし
て出力することができる。したがって、たとえば、３Ｖ
の単一電源電圧のみを用いて降圧された正の電圧および
昇圧された負の電圧を出力することが可能となる。
【００６７】次に、本発明のさらに他の実施例の半導体
装置の内部電圧発生部について説明する。図１０は、本
発明のさらに他の実施例の半導体装置の内部電圧発生部
の構成を示す図である。
装置の内部電圧発生部について説明する。図１０は、本
発明のさらに他の実施例の半導体装置の内部電圧発生部
の構成を示す図である。
【００６８】図１０を参照して、負電圧チャージポンプ
回路６１、ドライバ６２、発振器６３、コンパレータ６
４、基準電圧発生回路６５を含む。
回路６１、ドライバ６２、発振器６３、コンパレータ６
４、基準電圧発生回路６５を含む。
【００６９】発振器６３は、インバータＧ８９〜Ｇ９
３、ＮＡＮＤゲートＧ９４、抵抗Ｒ４１〜Ｒ４４、キャ
パシタＣ１０１〜Ｃ１０４を含む。発振器６３は、図３
に示す発振器と同様に動作し、制御信号／ＯＳＣ３に応
答して所定の周期のクロック信号をドライバ４２へ出力
する。
３、ＮＡＮＤゲートＧ９４、抵抗Ｒ４１〜Ｒ４４、キャ
パシタＣ１０１〜Ｃ１０４を含む。発振器６３は、図３
に示す発振器と同様に動作し、制御信号／ＯＳＣ３に応
答して所定の周期のクロック信号をドライバ４２へ出力
する。
【００７０】ドライバ６２は、インバータＧ８１〜Ｇ８
８、ＮＡＮＤゲートＧ８９を含む。ドライバ６２は、図
７に示すドライバと同様に動作し、コンパレータ６４の
出力信号が“Ｌ”の場合、入力したクロック信号に応答
して互いに相補なクロック信号を負電圧チャージポンプ
回路６１へ出力する。
８、ＮＡＮＤゲートＧ８９を含む。ドライバ６２は、図
７に示すドライバと同様に動作し、コンパレータ６４の
出力信号が“Ｌ”の場合、入力したクロック信号に応答
して互いに相補なクロック信号を負電圧チャージポンプ
回路６１へ出力する。
【００７１】負電圧チャージポンプ回路６１は、ＰＭＯ
ＳトランジスタＱ１３１〜Ｑ１４１、キャパシタＣ９１
〜Ｃ１００を含む。負電圧チャージポンプ回路６１は、
図７に示す負電圧チャージポンプ回路と同様に動作し、
入力した相補なクロック信号に応答して降圧された負電
圧の出力電圧ＮＶPPを出力する。
ＳトランジスタＱ１３１〜Ｑ１４１、キャパシタＣ９１
〜Ｃ１００を含む。負電圧チャージポンプ回路６１は、
図７に示す負電圧チャージポンプ回路と同様に動作し、
入力した相補なクロック信号に応答して降圧された負電
圧の出力電圧ＮＶPPを出力する。
【００７２】基準電圧発生回路６５は、ＰＭＯＳトラン
ジスタＱ１４７〜Ｑ１５２、ＮＭＯＳトランジスタＱ１
５３〜Ｑ１５５、抵抗Ｒ４５を含む。基準電圧発生回路
６５は、図６に示す基準電圧発生回路と同様にノードＮ
２２からコンパレータ用の基準電圧を発生するととも
に、ノードＮ２１から容量分割用の基準電圧を出力す
る。ここで、ノードＮ２１およびノードＮ２２の電圧は
ともに正の電圧となるように設定されている。
ジスタＱ１４７〜Ｑ１５２、ＮＭＯＳトランジスタＱ１
５３〜Ｑ１５５、抵抗Ｒ４５を含む。基準電圧発生回路
６５は、図６に示す基準電圧発生回路と同様にノードＮ
２２からコンパレータ用の基準電圧を発生するととも
に、ノードＮ２１から容量分割用の基準電圧を出力す
る。ここで、ノードＮ２１およびノードＮ２２の電圧は
ともに正の電圧となるように設定されている。
【００７３】キャパシタＣ１１１およびＣ１１２は、ノ
ードＮ２１の電圧と出力電圧ＮＶPPとの間を容量分割す
る。容量分割されたノードＮ２３の電圧はコンパレータ
６４へ入力される。
ードＮ２１の電圧と出力電圧ＮＶPPとの間を容量分割す
る。容量分割されたノードＮ２３の電圧はコンパレータ
６４へ入力される。
【００７４】コンパレータ６４は、ＰＭＯＳトランジス
タＱ１４２、Ｑ１４３、ＮＭＯＳトランジスタＱ１４４
〜Ｑ１４６を含む。コンパレータ６４は、トランジスタ
Ｑ１４４のゲートに入力されるノードＮ２３の電圧とト
ランジスタＱ１４５のゲートに入力されるノードＮ２２
の電圧とを比較し、ノードＮ２３の電圧がノードＮ２２
の電圧より小さくなった場合に“Ｈ”の信号をドライバ
６２へ出力する。ここで、キャパシタＣ１１１およびＣ
１１２の容量は、図１に示すキャパシタＣ７およびＣ８
と同様にノードＮ２３の電圧が正電圧になるように設定
されている。
タＱ１４２、Ｑ１４３、ＮＭＯＳトランジスタＱ１４４
〜Ｑ１４６を含む。コンパレータ６４は、トランジスタ
Ｑ１４４のゲートに入力されるノードＮ２３の電圧とト
ランジスタＱ１４５のゲートに入力されるノードＮ２２
の電圧とを比較し、ノードＮ２３の電圧がノードＮ２２
の電圧より小さくなった場合に“Ｈ”の信号をドライバ
６２へ出力する。ここで、キャパシタＣ１１１およびＣ
１１２の容量は、図１に示すキャパシタＣ７およびＣ８
と同様にノードＮ２３の電圧が正電圧になるように設定
されている。
【００７５】ドライバ６２は、コンパレータ６４からの
出力信号が“Ｈ”になると相補なクロック信号の出力を
停止し、負電圧チャージポンプ回路６１は降圧動作を停
止する。次に、ノードＮ２３の電圧がノードＮ２２の電
圧より大きくなった場合、コンパレータ６４の出力信号
は“Ｌ”となり、ドライバ６２および負電圧チャージポ
ンプ回路６１が再び動作を開始し、降圧動作が行なわれ
る。以上の動作により、出力電圧ＮＶPPが所定の負電圧
レベルにクランプされ出力される。
出力信号が“Ｈ”になると相補なクロック信号の出力を
停止し、負電圧チャージポンプ回路６１は降圧動作を停
止する。次に、ノードＮ２３の電圧がノードＮ２２の電
圧より大きくなった場合、コンパレータ６４の出力信号
は“Ｌ”となり、ドライバ６２および負電圧チャージポ
ンプ回路６１が再び動作を開始し、降圧動作が行なわれ
る。以上の動作により、出力電圧ＮＶPPが所定の負電圧
レベルにクランプされ出力される。
【００７６】上記のように図１０に示す内部電圧発生部
では、正電圧のみを用いて降圧された負電圧を所定の電
圧レベルにクランプすることができる。したがって、正
電圧の単一電源電圧のみを用いて負電圧の内部電圧を安
定に発生させることが可能となる。また、ノードＮ２１
の電圧は、高精度にかつ安定に出力することができるの
でクランプレベルもより高精度かつ安定となる。
では、正電圧のみを用いて降圧された負電圧を所定の電
圧レベルにクランプすることができる。したがって、正
電圧の単一電源電圧のみを用いて負電圧の内部電圧を安
定に発生させることが可能となる。また、ノードＮ２１
の電圧は、高精度にかつ安定に出力することができるの
でクランプレベルもより高精度かつ安定となる。
【００７７】上記各実施例では、正電圧または負電圧を
クランプする場合に、ツェナダイオードを用いず、容量
分割された正の電圧のみを用いて正電圧または負電圧を
クランプすることができるので、所望の内部電圧を高精
度に出力することができる。また、専用のマスク等が不
要となり製造工程が簡略化され、製造コストの低減を図
ることができる。さらに、余分な電流を流すことなく所
望の内部電圧を供給することができるので、電流供給能
力の限られているチャージポンプ回路を用いても常に安
定な内部電圧を供給することが可能となる。
クランプする場合に、ツェナダイオードを用いず、容量
分割された正の電圧のみを用いて正電圧または負電圧を
クランプすることができるので、所望の内部電圧を高精
度に出力することができる。また、専用のマスク等が不
要となり製造工程が簡略化され、製造コストの低減を図
ることができる。さらに、余分な電流を流すことなく所
望の内部電圧を供給することができるので、電流供給能
力の限られているチャージポンプ回路を用いても常に安
定な内部電圧を供給することが可能となる。
【００７８】上記各実施例では、正電圧の電源電圧を用
いた場合について述べているが、負電圧の電源電圧を用
いて、正電圧をクランプすることも可能である。また、
従来のツェナーダイオードを用いた方法と上記各実施例
の電圧を分圧した方法とを併用してもよい。
いた場合について述べているが、負電圧の電源電圧を用
いて、正電圧をクランプすることも可能である。また、
従来のツェナーダイオードを用いた方法と上記各実施例
の電圧を分圧した方法とを併用してもよい。
【００７９】また、上記各実施例では、フラッシュメモ
リについて述べたが、他の半導体装置、たとえば、ＤＲ
ＡＭ（ダイナミックランダムアクセスメモリ）等の半導
体装置でも、同様に適用することが可能である。
リについて述べたが、他の半導体装置、たとえば、ＤＲ
ＡＭ（ダイナミックランダムアクセスメモリ）等の半導
体装置でも、同様に適用することが可能である。
【００８０】
【発明の効果】請求項１ないし請求項４記載の半導体装
置においては、分圧された電圧を用いてチャージポンプ
手段の動作を制御しているので、ツェナダイオードを用
いる必要がなく、余分な電流を消費することなく、所望
の内部電圧を高精度に出力するとともに製造工程を簡略
化することができる。
置においては、分圧された電圧を用いてチャージポンプ
手段の動作を制御しているので、ツェナダイオードを用
いる必要がなく、余分な電流を消費することなく、所望
の内部電圧を高精度に出力するとともに製造工程を簡略
化することができる。
【００８１】請求項２記載の半導体装置においては、第
３の電圧が接地電圧と電源電圧との間にあるので、単一
の電源電圧を用いて電源電圧の極性と異なる極性の内部
電圧を供給することが可能となる。
３の電圧が接地電圧と電源電圧との間にあるので、単一
の電源電圧を用いて電源電圧の極性と異なる極性の内部
電圧を供給することが可能となる。
【００８２】請求項３記載の主表面においては、容量分
割された第３の電圧を用いているので、さらに、余分な
電流が消費されることなく、電流供給能力の限られてい
るチャージポンプ回路でも安定な内部電圧を供給するこ
とができる。
割された第３の電圧を用いているので、さらに、余分な
電流が消費されることなく、電流供給能力の限られてい
るチャージポンプ回路でも安定な内部電圧を供給するこ
とができる。
【００８３】請求項４記載の半導体装置においては、容
量分割された第２および第３の正電圧のみを用いてチャ
ージポンプ手段の動作を制御しているので、正電圧の単
一電源電圧のみを用いて、余分な電流を流すことなく、
安定で高精度な正電圧および負電圧の内部電圧を供給す
ることが可能となる。
量分割された第２および第３の正電圧のみを用いてチャ
ージポンプ手段の動作を制御しているので、正電圧の単
一電源電圧のみを用いて、余分な電流を流すことなく、
安定で高精度な正電圧および負電圧の内部電圧を供給す
ることが可能となる。
【図１】図２に示す半導体装置の内部電圧発生部の構成
を示すブロック図である。
を示すブロック図である。
【図２】本発明の一実施例の半導体装置の構成を示すブ
ロック図である。
ロック図である。
【図３】図１に示す発振器の具体的構成例を示す図であ
る。
る。
【図４】図１に示すドライバおよび正電圧チャージポン
プ回路の具体的構成例を示す図である。
プ回路の具体的構成例を示す図である。
【図５】図３に示す発振器および図４に示すドライバの
出力信号のタイミングチャートである。
出力信号のタイミングチャートである。
【図６】図１に示すコンパレータおよび基準電圧発生回
路の具体的構成例を示す図である。
路の具体的構成例を示す図である。
【図７】図１に示すドライバおよび負電圧チャージポン
プ回路の具体的構成例を示す図である。
プ回路の具体的構成例を示す図である。
【図８】図１に示す負電圧クランプ用の発振器およびド
ライバの出力信号のタイミングチャートである。
ライバの出力信号のタイミングチャートである。
【図９】本発明の他の実施例の半導体装置の内部電圧発
生部の構成を示す図である。
生部の構成を示す図である。
【図１０】本発明のさらに他の実施例の半導体装置の内
部電圧発生部の構成を示す図である。
部電圧発生部の構成を示す図である。
【図１１】各動作状態における選択および非選択セクタ
のメモリセルに供給される各電圧を説明するための図で
ある。
のメモリセルに供給される各電圧を説明するための図で
ある。
【図１２】従来の正電圧発生回路の構成を示す図であ
る。
る。
【図１３】従来の負電圧発生回路の構成を示す図であ
る。
る。
【図１４】ツェナダイオードとＰチャネルトランジスタ
の構成を示す図である。
の構成を示す図である。
１ 書込／消去回路 ２ データ入出力バッファ ３ センスアンプ ４ 書込回路 ５ カラムデコーダ ６ ６Ｖ発生回路 ７ −４Ｖ発生回路 ８ −８Ｖ発生回路 ９ セレクトゲートデコーダ １０ ソース線ドライバ １１ メモリセルアレイ １２ ロウデコーダ １３ アドレスバッファ １４ 基準電圧発生回路 １５ ウェル電位切換回路 １６ トランスファーゲート １７、１８ カラムラッチ １９ １０Ｖ／４Ｖ発生回路 ２０ ベリファイ制御回路 ２１、２３、２６、２８ ドライバ ２２、２７ 発振器 ２４ ６Ｖ系チャージポンプ ２５ １０Ｖ／４Ｖ系チャージポンプ ２６ 切換スイッチ ２９ −８Ｖ系チャージポンプ ３０ −４Ｖ系チャージポンプ ＣＰ１〜ＣＰ５ コンパレータ Ｃ１〜Ｃ１０ キャパシタ
───────────────────────────────────────────────────── フロントページの続き (72)発明者 石井 元治 兵庫県伊丹市瑞原４丁目１番地 三菱電機 株式会社ユー・エル・エス・アイ開発研究 所内 (72)発明者 大庭 敦 兵庫県伊丹市瑞原４丁目１番地 三菱電機 株式会社ユー・エル・エス・アイ開発研究 所内 (72)発明者 二ッ谷 知士 兵庫県伊丹市瑞原４丁目１番地 三菱電機 株式会社ユー・エル・エス・アイ開発研究 所内 (72)発明者 細金 明 兵庫県伊丹市瑞原４丁目１番地 三菱電機 株式会社ユー・エル・エス・アイ開発研究 所内
Claims (4)
- 【請求項１】 第１の極性の第１の電圧を発生させるチ
ャージポンプ手段と、 前記第１の極性と異なる第２の極性の第２の電圧を発生
させる第２の電圧発生手段と、 前記第１の電圧と前記第２の電圧とから分圧により前記
第２の極性の第３の電圧を発生させる分圧手段と、 前記第３の電圧の電圧レベルに応じて前記チャージポン
プ手段の動作を制御する制御手段とを含む半導体装置。 - 【請求項２】 前記第３の電圧は、接地電圧と電源電圧
との間にある請求項１記載の半導体装置。 - 【請求項３】 前記分圧手段は、 一端に前記第１の電圧が供給される第１の容量と、 一端が前記第１の容量の他端と接続され、他端に前記第
２の電圧が供給される第２の容量とを含み、 前記第１および第２の容量の接続部から前記第３の電圧
を発生させる請求項１記載の半導体装置。 - 【請求項４】 第１の正電圧を発生させる第１のチャー
ジポンプ手段と、 前記第１の正電圧と接地電圧とから容量分割により第２
の正電圧を出力する第１の分圧手段と、 前記第２の正電圧の電圧レベルに応じて前記第１のチャ
ージポンプ手段の動作を制御する第１の制御手段と、 負電圧を発生させる第２のチャージポンプ手段と、 前記負電圧と前記第１の正電圧とから容量分割により第
３の正電圧を出力する第２の分圧手段と、 前記第３の正電圧の電圧レベルに応じて前記第２のチャ
ージポンプ手段の動作を制御する第２の制御手段とを含
む半導体装置。
Priority Applications (2)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP1848194A JP3292417B2 (ja) | 1994-02-15 | 1994-02-15 | 半導体装置 |
| US08/352,143 US6069518A (en) | 1994-02-15 | 1994-12-01 | Semiconductor device allowing generation of desired internal voltage at high accuracy |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP1848194A JP3292417B2 (ja) | 1994-02-15 | 1994-02-15 | 半導体装置 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPH07231647A true JPH07231647A (ja) | 1995-08-29 |
| JP3292417B2 JP3292417B2 (ja) | 2002-06-17 |
Family
ID=11972832
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP1848194A Expired - Lifetime JP3292417B2 (ja) | 1994-02-15 | 1994-02-15 | 半導体装置 |
Country Status (2)
| Country | Link |
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| US (1) | US6069518A (ja) |
| JP (1) | JP3292417B2 (ja) |
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-
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- 1994-02-15 JP JP1848194A patent/JP3292417B2/ja not_active Expired - Lifetime
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