JP2009303460A - 昇圧回路 - Google Patents

Abstract

【課題】従来の昇圧回路は、ダイオード等の電圧降下による影響で、所望の出力電圧を得るまでの昇圧段数が増加し、回路規模が大きくなる問題があった。
【解決手段】本発明は、第１の容量素子を有し、第１のノードに印加される電圧を前記第１の容量素子の一端に印加し、前記第１のノードに印加される電圧に応じて前記第１の容量素子を充電し、その後、充電された前記第１の容量素子の他端に印加される第１の制御信号に応じ、前記第１の容量素子の一端の電位が昇圧される昇圧回路であって、前記第１のノードと前記第１の容量素子の一端を、第２の制御信号に応じて、導通もしくは非導通状態にするスイッチを有する昇圧回路である。
【選択図】図１

Description

本発明は、昇圧回路に関するものである。

一般的に電池など低電圧電源で動作させる電子機器等では、入力される低電圧電源電圧を電子機器が正常に動作する電圧まで昇圧させる各種の昇圧回路が用いられている。このような昇圧回路には、複数のダイオードと複数のコンデンサから構成されたチャージポンプ型があり、半導体集積回路で広く用いられている。

図９に、このようなチャージポンプ型の昇圧回路１を示す。図９に示すように、昇圧回路１は、ダイオードＤ１〜Ｄ５と、コンデンサＣ１〜Ｃ５とを有する。コンデンサＣ１〜Ｃ５は、一方の端子をそれぞれノードａ１〜ａ５に接続されている。また、コンデンサＣ１、Ｃ３の他方の端子には制御信号Ｓ１、コンデンサＣ２、Ｃ４の他方の端子には制御信号Ｓ２が入力される。コンデンサＣ５の他方の端子は接地電位ＧＮＤに接続されている。

図１０を基に昇圧回路１の動作を説明する。図１０は、昇圧回路１の動作を示すタイミングチャートである。図１０に示すように、制御信号Ｓ１、Ｓ２の電位は所定の周波数で電源電圧ＶＤＤと接地電位ＧＮＤを繰り返す。但し、制御信号Ｓ１、Ｓ２は、電源電圧ＶＤＤの期間と接地電位ＧＮＤの期間が互いに異なる信号である。

まず、時刻ｔ１からｔ２では、制御信号Ｓ１は接地電位ＧＮＤである。このとき、コンデンサＣ１は、電源電圧ＶＤＤからダイオードＤ１を通して流れた電流により、充電される。このときの充電電圧、つまりノードａ１の電圧は、ダイオードＤ１の順方向電圧降下をＶＦとするとＶＤＤ−ＶＦとなる。

次に、時刻ｔ２からｔ３では、制御信号Ｓ１は電源電圧ＶＤＤである。このとき、コンデンサＣ１の他方の端子の電位が、電源電圧ＶＤＤになる。このため、コンデンサＣ１の一方の端子の電位、つまりノードａ１の電位は、２ＶＤＤ−ＶＦに上昇する。更に、このときの制御信号Ｓ２の電位は、接地電位ＧＮＤである。このため、コンデンサＣ２は、ダイオードＤ２を通して流れた電流により、充電される。このときの充電電圧、つまりノードａ２の電圧は、ダイオードＤ２の順方向電圧降下をＶＦとすると２ＶＤＤ−２ＶＦとなる。

更に、時刻ｔ３からｔ４では、制御信号Ｓ２は電源電圧ＶＤＤである。このとき、コンデンサＣ２の他方の端子の電位が、電源電圧ＶＤＤになる。このため、コンデンサＣ２の一方の端子の電位、つまりノードａ２の電位は、３ＶＤＤ−２ＶＦに上昇する。以下、上記と同様の動作により、コンデンサＣ３〜Ｃ５が充電される。そして、それぞれのノードａ３〜ａ５の電位も前段のノードの電圧よりも上昇する。最終的には、ノードａ５の電圧、つまり出力電圧Ｖｏｕｔは、５ＶＤＤ−５ＶＦとなる。

このように、チャージポンプ型の昇圧回路１は、比較的簡単な回路構成で実現できる。更に、回路の段数を調節することで、容易に所望の電圧を得られる利点を有する。しかし、１段あたり、ＶＤＤ−ＶＦしか昇圧できないため、電池等の入力電源電圧が低い場合、段数を増やす必要があり、回路規模も大きくなる欠点も有する。

このような問題を解決する技術が特許文献１に開示されている。この特許文献１の昇圧回路２を図１１に示す。図１１に示すように、昇圧回路２は、ＭＯＳＦＥＴＱ１〜Ｑ５と、コンデンサＣ１〜Ｃ５と、インバータＩＮＶ１、ＩＮＶ２とを有する。ＭＯＳＦＥＴＱ１〜Ｑ５は、それぞれドレインとゲートを接続した、いわゆるダイオード接続した構成となっている。このため、図９のダイオードＤ１〜Ｄ５と同様の働きをする。インバータＩＮＶ１とＩＮＶ２は、それぞれ制御信号Ｓ２、Ｓ１が入力され、その反転信号である制御信号Ｓ３、Ｓ４をコンデンサＣ３、Ｃ４の他方の端子に出力する。また、インバータＩＮＶ１の電源電圧がノードａ１の電圧、インバータＩＮＶ２の電源電圧がノードａ２の電圧となっている。

図１２を基に昇圧回路２の動作を説明する。図１２は、昇圧回路２の動作を示すタイミングチャートである。基本的な動作は、図１０と同様である。但し、制御信号Ｓ４、Ｓ３により、コンデンサＣ３、Ｃ４が電源電圧ＶＤＤより高い電圧で駆動される。これは以下のような理由による。まず、制御信号Ｓ３は、インバータＩＮＶ１の電源電圧としてノードａ１の電位を利用している。このため制御信号Ｓ３は、電圧２ＶＤＤ−ＶＤＳと接地電圧ＧＮＤが切り替わる信号となっている。また同様に、制御信号Ｓ４は、インバータＩＮＶ１の電源電圧としてノードａ２の電位を利用している。このため制御信号Ｓ４は、電圧３ＶＤＤ−２ＶＤＳと接地電圧ＧＮＤが切り替わる信号となっている。ここで、「ＶＤＳ」は、ダイオード接続されたＭＯＳＦＥＴＱ１〜Ｑ５のドレイン・ソース間電圧である。このため、通常ＭＯＳＦＥＴの閾値電圧と等価な値であり、０．５Ｖ〜１．５Ｖ程度である。

結果としてノードａ５の電位、つまり出力電圧Ｖｏｕｔは、８ＶＤＤ−８ＶＤＳとなる。つまり、図１０の「ＶＦ」と上記「ＶＤＳ」を等価な値とすると、昇圧回路２の出力電圧Ｖｏｕｔは、昇圧回路１の出力電圧Ｖｏｕｔより、３ＶＤＤ−３ＶＤＳ分高い電圧を得ていることとなる
特開２００３−４５１９３号公報

しかし、特許文献１の昇圧回路２において、各コンデンサの充電電圧はダイオード接続したＭＯＳＦＥＴの電圧降下分だけ低くなる。このため、電源として利用する電池の電圧が上記ＶＤＳとほぼ変わらない場合、１段あたりで昇圧できる電圧が少なく、やはり所望の電圧を得るためには段数が多くなる。このため、昇圧回路１の問題点と同様に、回路規模が大きくなる問題があった。

本発明は、第１の容量素子を有し、第１のノードに印加される電圧を前記第１の容量素子の一端に印加し、前記第１のノードに印加される電圧に応じて前記第１の容量素子を充電し、その後、充電された前記第１の容量素子の他端に印加される第１の制御信号に応じ、前記第１の容量素子の一端の電位が昇圧される昇圧回路であって、前記第１のノードと前記第１の容量素子の一端を、第２の制御信号に応じて、導通もしくは非導通状態にするスイッチを有する昇圧回路である。

本発明によれば、第１のノードに印加される電圧を第１の容量素子の一端に印加し、第１の容量素子を充電する場合、導通もしくは非導通状態が切り替わるスイッチを経由して充電が行われる。このため、第１の容量素子の充電時の充電電圧には、ダイオードの電圧降下等による低下が発生しない。よって、所望の出力電圧を得る場合に、昇圧回路の段数を少なくできる。

本発明によれば、回路規模の増加を抑えることが可能である。

発明の実施の形態１
以下、本発明を適用した具体的な実施の形態１について、図面を参照しながら詳細に説明する。図１に本実施の形態にかかる昇圧回路１００の構成の一例を示す。図１に示すように、昇圧回路１００は、容量素子Ｃ１〜Ｃ５と、ダイオードＤ２〜Ｄ５と、制御信号生成回路１１０と、スイッチ１１１とを有する。スイッチ１１１は、ＰＭＯＳトランジスタＱＰ１を有する。

ＰＭＯＳトランジスタＱＰ１は、ドレインが電源電圧端子ＶＤＤ、ソースがノードａ１、ゲートがノードｂ１に接続される。

ダイオードＤ２〜Ｄ５は、それぞれ順方向電圧降下ＶＦを有する。ダイオードＤ２は、アノードがノードａ１、カソードがノードａ２に接続される。ダイオードＤ３は、アノードがノードａ２、カソードがノードａ３に接続される。ダイオードＤ４は、アノードがノードａ３、カソードがノードａ４に接続される。ダイオードＤ５は、アノードがノードａ４、カソードが出力端子Ｖｏｕｔに接続される。なお、電源電圧端子ＶＤＤは、電源電圧ＶＤＤを供給する。また、便宜上、出力端子の記号「Ｖｏｕｔ」は端子名を示すと同時に、その出力端子の電位を示すものとする。

制御信号生成回路１１０は、ＰＭＯＳトランジスタＱＰ２と、ＮＭＯＳトランジスタＱＮ２とを有する。ＰＭＯＳトランジスタＱＰ２とＮＭＯＳトランジスタＱＮ２はインバータを構成する。ＰＭＯＳトランジスタＱＰ２は、ソースがノードａ１、ドレインがノードｂ１に接続される。ＮＭＯＳトランジスタＱＮ２は、ソースが接地電圧端子ＧＮＤ、ドレインがノードｂ１に接続される。なお、接地電圧端子ＧＮＤは、接地電圧ＧＮＤを供給する。ＰＭＯＳトランジスタＱＰ２及びＮＭＯＳトランジスタＱＮ２のゲートには、制御信号Ｓ２が入力される。その制御信号Ｓ２を入力とした、ＰＭＯＳトランジスタＱＰ２とＮＭＯＳトランジスタＱＮ２からなるインバータの出力、つまり、制御信号Ｓ３が、ノードｂ１に出力される。また、このインバータは、ノードａ１の電位を電源電圧として、動作する。

容量素子Ｃ１は、一端がノードａ１に接続され、他端には制御信号Ｓ１が入力される。容量素子Ｃ２は、一端がノードａ２に接続され、他端には制御信号Ｓ２が入力される。容量素子Ｃ３は、一端がノードａ１、他端がノードｂ１に接続される。よって、容量素子Ｃ３の他端には制御信号Ｓ３が入力される。容量素子Ｃ４は、一端がノードａ４に接続され、他端には制御信号Ｓ２が入力される。容量素子Ｃ５は、一端が出力端子Ｖｏｕｔ、他端が接地電圧端子ＧＮＤに接続される。

図２に制御信号Ｓ１、Ｓ２を生成する基本制御信号生成回路１０１の一例を示す。図２に示すように、基本制御信号生成回路１０１は、発振器１０２と、インバータＩＮＶ１、ＩＮＶ２とを有する。発振器１０２は、所定の周波数のクロック信号を出力する。インバータＩＮＶ１は、発振器１０２からの出力クロック信号を反転及びバッファリングする。インバータＩＮＶ２は、制御信号Ｓ１を反転及びバッファリングする。このように、制御信号Ｓ１、Ｓ２は、インバータＩＮＶ１、ＩＮＶ２によりバッファリングされる。このため、制御信号Ｓ１、Ｓ２の出力先の容量性負荷を十分に駆動させることができる。また、これら制御信号Ｓ１とＳ２は、所定の周波数で電位レベルが接地電圧ＧＮＤと電源電圧ＶＤＤを繰り返す。更に、制御信号Ｓ１とＳ２は、接地電圧ＧＮＤの期間と、電源電圧ＶＤＤの期間のタイミングが互いに異なる逆相の信号である。なお、基本制御信号生成回路１０１は、上述したような制御信号Ｓ１、Ｓ２を得られるならば、図２に示した回路構成と異なってもかまわない。

以下に、昇圧回路１００の動作について、図面を参照しながら詳細に説明する。図３に本実施の形態にかかる昇圧回路１００の動作のタイミングチャートの一例を示す。なお、各容量素子Ｃ１〜Ｃ５は充電時に十分に充電されるものとする。

図３に示すように、時刻ｔ１からｔ２の期間では、制御信号Ｓ１が接地電圧ＧＮＤである。このとき、制御信号Ｓ２は、電源電圧ＶＤＤとなる。よって、制御信号生成回路１１０のＰＭＯＳトランジスタＱＰ２はオフ状態、ＮＭＯＳトランジスタＱＮ２はオン状態となる。このため、制御信号Ｓ３は、接地電圧ＧＮＤとなる。

制御信号Ｓ３が接地電圧ＧＮＤであることから、ＰＭＯＳトランジスタＱＰ１もオン状態となる。このため、電源電圧端子ＶＤＤと、ノードａ１、つまり容量素子Ｃ１の一端が導通する。一方、容量素子Ｃ１の他端は、制御信号Ｓ１が入力されていることから、時刻ｔ１からｔ２の期間、接地電圧ＧＮＤが印加されている。よって、両端の電位差がＶＤＤとなり、この電位差に応じた電荷が容量素子Ｃ１に充電される。

次に、時刻ｔ２において、制御信号Ｓ１が電源電圧ＶＤＤとなる。このとき、ノードａ１の電位は、制御信号Ｓ１が電源電圧ＶＤＤとなることから、２ＶＤＤに上昇する。但し、同時に制御信号生成回路１１０のＰＭＯＳトランジスタＱＰ２はオン状態、ＮＭＯＳトランジスタＱＮ２はオフ状態となる。よって、ノードａ１とノードｂ１が導通し同電位、つまり２ＶＤＤとなる。このため、ＰＭＯＳトランジスタＱＰ１は、オフ状態となる。そして、２ＶＤＤへ電位が上昇したノードａ１から、ダイオードＤ２を経て、容量素子Ｃ２の一端（ノードａ２）に電流が流れる。この電流により容量素子Ｃ２が充電される。なお、時刻ｔ２からｔ３の期間、制御信号Ｓ２は、接地電圧ＧＮＤである。よって、ノードａ２の電位と接地電圧ＧＮＤの電位差に応じて容量素子Ｃ２が充電される。また、ノードａ２の電位は、ノードａ１の電位２ＶＤＤからダイオードＤ２の順方向電圧降下ＶＦを引いた電位である。以上から、容量素子Ｃ２は、両端にかかる２ＶＤＤ−ＶＦの電位差で充電されることになる。

以下、同様の動作により、容量素子Ｃ３、Ｃ４の充電電圧、つまり、ノードａ３、ａ４の電位も上昇する。但し、容量素子Ｃ３は、他端がノードｂ１に接続され、制御信号Ｓ３が入力されている。このため、以下に、容量素子Ｃ３の昇圧電圧、つまりノードａ３の電位について説明する。

時刻ｔ３において、制御信号Ｓ２が電源電圧ＶＤＤとなる。容量素子Ｃ２の他端の電位が、電源電圧ＶＤＤ分上昇することから、容量素子Ｃ２の一端、つまりノードａ２の電位が２ＶＤＤ−ＶＦから３ＶＤＤ−ＶＦに上昇する。一方、制御信号生成回路１１０のＰＭＯＳトランジスタＱＰ２はオフ状態、ＮＭＯＳトランジスタＱＮ２はオン状態となる。このため、制御信号Ｓ３、つまりノードｂ１の電位は、接地電圧ＧＮＤとなる。このため、電位が３ＶＤＤ−ＶＦへ上昇したノードａ２から、ダイオードＤ３を経て、容量素子Ｃ３の一端（ノードａ３）に電流が流れる。そして、容量素子Ｃ３が充電される。なお、容量素子Ｃ３は、ダイオードＤ３の電圧降下ＶＦを引いた３ＶＤＤ−２ＶＦの電位差で充電される。

次に、時刻ｔ４において、制御信号Ｓ２が接地電位ＧＮＤとなる。このため、制御信号生成回路１１０のＰＭＯＳトランジスタＱＰ２はオン状態、ＮＭＯＳトランジスタＱＮ２はオフ状態となる。よって、上述したように、ノードａ１とノードｂ１が導通するため、容量素子Ｃ３の他端の電位が２ＶＤＤに上昇する。このことにより、容量素子Ｃ３の一端、つまりノードａ３の電位が５ＶＤＤ−２ＶＦに上昇する。容量素子Ｃ４は、容量素子Ｃ２と同様の動作をする。このため、詳細な動作の説明は省略する。

以上の結果、出力端子Ｖｏｕｔの電位Ｖｏｕｔは、６ＶＤＤ−４ＶＦの電位が出力される。なお、容量素子Ｃ５は他端が接地電圧ＧＮＤに接続されており、昇圧動作には関わらず、平滑コンデンサとして動作している。

以上のように、本実施の形態１の昇圧回路１００では、ＰＭＯＳトランジスタＱＰ１をスイッチとして使用する。このことで、従来の構成である図９の昇圧回路１よりダイオードの電圧降下である電圧ＶＦ分、出力電圧Ｖｏｕｔを高くできる。更に、制御信号生成回路１１０の出力である制御信号Ｓ３を容量素子Ｃ３の他端に印加し、容量素子Ｃ３を駆動している。このため、ノードａ３の昇圧を、昇圧回路１より、ＶＤＤ分高くできる。このため、合計でＶＤＤ＋ＶＦだけ高い出力電圧Ｖｏｕｔを得ることができる。これは、反対に言うと、所望の出力電圧まで上昇させるために、昇圧回路１より少ない段数で回路を構成することができ、回路の小型化が実現できる。

具体的な例として、例えばＶＤＤが２Ｖとすると、昇圧回路１では５×２．０−５×０．６＝７Ｖとなる。しかし、図１の昇圧回路１００では６×２．０−４×０．６＝９．６Ｖとなり、同じ段数では２．６Ｖの出力電圧上昇が見込める。よって、所望の出力電圧が７Ｖで良い場合では、昇圧回路１では、５段のチャージポンプ回路が必要であるが、昇圧回路１００では、図１中のダイオードＤ４と容量素子Ｃ４が削減できる。この場合でも出力電圧は５Ｖｄｄ−３ＶＦ＝８．２Ｖとなり、回路素子数の低減と出力電圧アップが実現できる。

なお、もし制御信号Ｓ１、Ｓ２が、ＶＤＤとは別の高い電圧で駆動される場合であっても、制御信号Ｓ３もさらに高くなるので同様の効果が得られる。

また、図１１の昇圧回路２では、出力電圧が８ＶＤＤ−８ＶＤＳである。このため、電源電圧ＶＤＤがＶＤＳとほぼ変わらない場合、昇圧できないか、非常に小さい電圧しか昇圧できない。このような場合でも、昇圧回路１００では６ＶＤＤ−４ＶＦの昇圧電圧を確保することが可能である（但し、ＶＦ＝ＶＤＳとする）。

またここで、上記説明した容量素子Ｃ１〜Ｃ５の静電容量値は出力電流に比べ充分大きい場合を想定している。例えば、容量素子Ｃ１〜Ｃ５を積層セラミックコンデンサなどで実現する場合、静電容量値が１pＦ〜１０００ｐＦぐらいまではほぼ同じ大きさである。このため、出力電流に比べ充分大きな静電容量値の容量素子を使用することができる。しかし、本発明の昇圧回路１００を容量素子を含めた１チップの半導体集積回路で実現しようとした場合、容量素子の静電容量値がチップの面積に大きく影響する。このため、出力に合わせた最低限の静電容量値に設定する必要がある。

このような１チップの半導体集積回路で実現した場合、これらの容量素子の静電容量値に関し従来の昇圧回路１と比較する。なお、最終段の容量素子Ｃ５は、平滑コンデンサであるため、この容量素子Ｃ５以外の容量素子の総容量で比較する。なお、便宜上、容量素子の記号「Ｃ１」〜「Ｃ４」等は素子名を示すと同時に、その素子の静電容量を示すものとする。

まず、昇圧回路１において、出力に合わせた必要最低限の容量素子の静電容量をＣｍとすると、Ｃ１＝Ｃ２＝Ｃ３＝Ｃ４＝Ｃｍとなるから、容量素子の総容量は４Ｃｍとなる。一方、本発明の昇圧回路１００では、Ｃ２＝Ｃ３＝Ｃ４＝Ｃｍとなるが、Ｃ１はＣ２に加えＣ３の充電にも必要となるため、Ｃ１＝Ｃ２＋Ｃ３＝２Ｃｍとなり、容量素子の総容量はＣ１＋Ｃ２＋Ｃ３＋Ｃ４＝５Ｃｍとなる。すなわち、本発明の昇圧回路１００では、容量素子の総容量は、従来の昇圧回路１に比べてＣｍ分増えることになる。このため、昇圧回路１と同じ静電容量にしようとすると１段削除する必要がある。しかし、本発明の昇圧回路１００で、１段削除しても上述したように、２ＶＦ分高い出力電圧が得られる。このため、チップ面積の増加を回避するため１段削除した構成とすることで上記問題を解決できる。以上、本発明を半導体集積回路で実現しようとした場合でも、出力電圧アップ、或いはチップ面積の縮小化の効果を得ることができる。

発明の実施の形態２
以下、本発明を適用した具体的な実施の形態２について、図面を参照しながら詳細に説明する。図４に本実施の形態にかかる昇圧回路２００の構成の一例を示す。図４に示すように、昇圧回路２００は、容量素子Ｃ１〜Ｃ５と、ダイオードＤ３〜Ｄ５と、制御信号生成回路１１０、１２０と、スイッチ１１１、１２１とを有する。なお、図に示された符号のうち、図１と同じ符号を付した構成は、図１と同じか又は類似の構成を示している。実施の形態１と異なる点は制御信号生成回路１２０が付加され、ダイオードＤ２がスイッチ１２１に変更されている点である。よって、本実施の形態２では、その部分のみの説明を記載する。

制御信号生成回路１２０は、ＰＭＯＳトランジスタＱＰ４と、ＮＭＯＳトランジスタＱＮ４とを有する。ＰＭＯＳトランジスタＱＰ４とＮＭＯＳトランジスタＱＮ４はインバータを構成する。ＰＭＯＳトランジスタＱＰ４は、ソースがノードａ２、ドレインがノードｂ２に接続される。ＮＭＯＳトランジスタＱＮ４は、ソースが接地電圧端子ＧＮＤ、ドレインがノードｂ２に接続される。ＰＭＯＳトランジスタＱＰ４及びＮＭＯＳトランジスタＱＮ４のゲートには、制御信号Ｓ３が入力される。その制御信号Ｓ３を入力とした、ＰＭＯＳトランジスタＱＰ４とＮＭＯＳトランジスタＱＮ４からなるインバータの出力、つまり制御信号Ｓ４が、ノードｂ２に出力される。また、このインバータは、ノードａ２の電位を電源電圧として、動作する。また、ノードｂ２は、容量素子Ｃ４の他端と接続される。つまり、容量素子Ｃ４の他端には、制御信号Ｓ４が入力される。

スイッチ１２１は、ＰＭＯＳトランジスタＱＰ３を有する。ＰＭＯＳトランジスタＱＰ３は、ドレインがノードａ１、ソースがノードａ２、ゲートがノードｂ２に接続される。つまり、ＰＭＯＳトランジスタＱＰ３のゲートにも制御信号Ｓ４が入力される。

以下に、昇圧回路２００の動作について、図面を参照しながら詳細に説明する。図５に本実施の形態２にかかる昇圧回路２００の動作のタイミングチャートの一例を示す。昇圧回路２００による動作は実施の形態１で説明した昇圧回路１００の動作と基本的に同じである。よって、ここでは実施の形態２で変更された箇所のみの動作説明を記載する。

図５に示すように、例えば時刻ｔ２からｔ３の期間では、制御信号生成回路１１０の出力する制御信号Ｓ３の電位は、２ＶＤＤである。このため、制御信号生成回路１２０のＰＭＯＳトランジスタＱＰ４はオフ状態、ＮＭＯＳトランジスタＱＮ４はオン状態となる。よって、制御信号生成回路１２０の出力する制御信号Ｓ４は接地電位ＧＮＤとなる。また、制御信号Ｓ４は接地電位ＧＮＤとなることから、ＰＭＯＳトランジスタＱＰ３はオン状態となり、ノードａ１とａ２とが導通状態となる。一方、制御信号Ｓ３は２ＶＤＤとなることからＰＭＯＳトランジスタＱＰ１は、オフ状態となり、電源電圧端子ＶＤＤとノードａ１とが遮断される。よって、電位が２ＶＤＤに上昇したノードａ１から、ＰＭＯＳトランジスタＱＰ３を経て、容量素子Ｃ２の一端（ノードａ２）に電流が流れる。そして、容量素子Ｃ２が充電される。ここで、昇圧回路２００は、昇圧回路１００に対して、ダイオードＤ２をＰＭＯＳトランジスタＱＰ３に換えているため、ダイオードの順方向電圧降下ＶＦが削減されている。よって、容量素子Ｃ２は、２ＶＤＤの電位差で充電される。そして時刻ｔ３では制御信号Ｓ２がＶＤＤとなり、ノードａ２も３ＶＤＤに上昇する。以降の動作は、実施の形態１と同様である。

また、ノードｂ２と容量素子Ｃ４の他端が接続されている。上述のように、時刻ｔ２からｔ３の期間では制御信号Ｓ４は接地電位ＧＮＤである。このため、容量素子Ｃ４の他端の電位も接地電圧ＧＮＤである。このとき、ノードａ３の電位は５ＶＤＤ−ＶＦに上昇しており、ノードａ３からダイオードＤ４を経て、容量素子Ｃ４の一端（ノードａ４）に電流が流れる。そして、容量素子Ｃ４が、両端の電位差５ＶＤＤ−２ＶＦで充電される。

次に、時刻ｔ３では制御信号Ｓ３が２ＶＤＤとなることから、ＰＭＯＳトランジスタＱＰ４はオン状態、ＮＭＯＳトランジスタＱＮ４はオフ状態となる。このため、ノードａ２とノードｂ２が導通し、制御信号Ｓ４は３ＶＤＤとなる。よって、容量素子Ｃ４の他端が、３ＶＤＤに上昇する。このことにより、容量素子Ｃ４の一端、つまりノードａ４の電位が８ＶＤＤ−２ＶＦに上昇する。そして、平滑コンデンサとしての容量素子Ｃ５を充電する。以上の結果、出力端子Ｖｏｕｔの電位Ｖｏｕｔは、８ＶＤＤ−３ＶＦの電位が出力される。

以上のように、本実施の形態２の昇圧回路２００では、実施の形態１の昇圧回路１００のダイオードＤ２をＰＭＯＳトランジスタＱＰ３に換え、このＰＭＯＳトランジスタＱＰ３をスイッチとして用いる。このことにより、昇圧回路１００と比較して、ダイオードの順方向の電圧降下分ＶＦを削減することができ、出力電圧Ｖｏｕｔを高くできる。更に、制御信号生成回路１２０の出力信号Ｓ４を容量素子Ｃ４の他端に接続し、容量素子Ｃ４を駆動している。このため、ノードａ４の昇圧を、昇圧回路１００より２ＶＤＤ分高くでき、結果的に出力電圧Ｖｏｕｔは８ＶＤＤ−３ＶＦとすることができる。このため、昇圧回路１００より、合計で２ＶＤＤ＋ＶＦだけ高い出力電圧Ｖｏｕｔを得ることができる。またこのことは、昇圧回路２００が、図１１で説明した従来の昇圧回路２に対しても高い出力電圧Ｖｏｕｔを得ることが可能であることを示している（但し、ＶＦ＝ＶＤＳとする）。

発明の実施の形態３
以下、本発明を適用した具体的な実施の形態３について、図面を参照しながら詳細に説明する。図６に本実施の形態にかかる昇圧回路３００の構成の一例を示す。図６に示すように、昇圧回路３００は、容量素子Ｃ１〜Ｃ５と、制御信号生成回路１１０〜１５０と、スイッチ１１１〜１５１とを有する。なお、図に示された符号のうち、図２と同じ符号を付した構成は、図２と同じか又は類似の構成を示している。実施の形態２と異なる点は、新たに制御信号生成回路１３０から５０が付加され、ダイオードＤ３〜Ｄ５がスイッチ１３１〜１５１に変更されている点である。よって、本実施の形態３では、その部分のみの説明を記載する。

制御信号生成回路１３０は、ＰＭＯＳトランジスタＱＰ６と、ＮＭＯＳトランジスタＱＮ６とを有する。ＰＭＯＳトランジスタＱＰ６とＮＭＯＳトランジスタＱＮ６はインバータを構成する。ＰＭＯＳトランジスタＱＰ６は、ソースがノードａ３、ドレインがノードｂ３に接続される。ＮＭＯＳトランジスタＱＮ６は、ソースが接地電圧端子ＧＮＤ、ドレインがノードｂ３に接続される。ＰＭＯＳトランジスタＱＰ６及びＮＭＯＳトランジスタＱＮ６のゲートには、制御信号Ｓ４が入力される。その制御信号Ｓ４を入力とした、ＰＭＯＳトランジスタＱＰ６とＮＭＯＳトランジスタＱＮ６からなるインバータの出力、つまり制御信号Ｓ５が、ノードｂ３に出力される。また、このインバータは、ノードａ３の電位を電源電圧として、動作する。

制御信号生成回路１４０は、ＰＭＯＳトランジスタＱＰ８と、ＮＭＯＳトランジスタＱＮ８とを有する。ＰＭＯＳトランジスタＱＰ８とＮＭＯＳトランジスタＱＮ８はインバータを構成する。ＰＭＯＳトランジスタＱＰ８は、ソースがノードａ４、ドレインがノードｂ４に接続される。ＮＭＯＳトランジスタＱＮ８は、ソースが接地電圧端子ＧＮＤ、ドレインがノードｂ４に接続される。ＰＭＯＳトランジスタＱＰ８及びＮＭＯＳトランジスタＱＮ８のゲートには、制御信号Ｓ５が入力される。その制御信号Ｓ５を入力とした、ＰＭＯＳトランジスタＱＰ８とＮＭＯＳトランジスタＱＮ８からなるインバータの出力、つまり制御信号Ｓ６が、ノードｂ４に出力される。また、このインバータは、ノードａ４の電位を電源電圧として、動作する。

制御信号生成回路１５０は、ＰＭＯＳトランジスタＱＰ１０と、ＮＭＯＳトランジスタＱＮ１０とを有する。ＰＭＯＳトランジスタＱＰ１０とＮＭＯＳトランジスタＱＮ１０はインバータを構成する。ＰＭＯＳトランジスタＱＰ１０は、ソースが出力端子Ｖｏｕｔ、ドレインがノードｂ５に接続される。ＮＭＯＳトランジスタＱＮ１０は、ソースが接地電圧端子ＧＮＤ、ドレインがノードｂ５に接続される。ＰＭＯＳトランジスタＱＰ１０及びＮＭＯＳトランジスタＱＮ１０のゲートには、制御信号Ｓ６が入力される。その制御信号Ｓ６を入力とした、ＰＭＯＳトランジスタＱＰ１０とＮＭＯＳトランジスタＱＮ１０からなるインバータの出力、つまり制御信号Ｓ７が、ノードｂ５に出力される。また、このインバータは、出力端子Ｖｏｕｔの電位を電源電圧として、動作する。

スイッチ１３１は、ＰＭＯＳトランジスタＱＰ５を有する。ＰＭＯＳトランジスタＱＰ５は、ドレインがノードａ２、ソースがノードａ３、ゲートがノードｂ３に接続される。つまり、ＰＭＯＳトランジスタＱＰ５のゲートに制御信号Ｓ５が入力される。

スイッチ１４１は、ＰＭＯＳトランジスタＱＰ７を有する。ＰＭＯＳトランジスタＱＰ７は、ドレインがノードａ３、ソースがノードａ４、ゲートがノードｂ４に接続される。つまり、ＰＭＯＳトランジスタＱＰ７のゲートに制御信号Ｓ６が入力される。

スイッチ１５１は、ＰＭＯＳトランジスタＱＰ９を有する。ＰＭＯＳトランジスタＱＰ９は、ドレインがノードａ４、ソースが出力端子Ｖｏｕｔ、ゲートがノードｂ５に接続される。つまり、ＰＭＯＳトランジスタＱＰ９のゲートに制御信号Ｓ７が入力される。

以下に、昇圧回路３００の動作について、図面を参照しながら詳細に説明する。図７に本実施の形態３にかかる昇圧回路３００の動作のタイミングチャートの一例を示す。昇圧回路３００による動作は実施の形態２で説明した昇圧回路２００の動作と基本的に同じである。よって、ここでは実施の形態３で変更された箇所のみの動作説明を記載する。なお、図７において、制御信号Ｓ５〜Ｓ７の記載は省略する。この理由として、特に制御信号Ｓ５〜Ｓ７が容量素子に対する駆動電圧には関与せず、専らＰＭＯＳトランジスタＱＰ５〜ＱＰ９のオン、オフのスイッチング制御にのみ利用されるためである。このため、制御信号生成回路１３０、１４０、１５０のインバータの電源電圧をそれぞれノードａ３、ａ４、出力端子Ｖｏｕｔから供給せず、電源電圧端子ＶＤＤから供給してもよい。

図７に示すように、昇圧回路３００の動作は、基本的に昇圧回路２００の動作と同じである。しかし、昇圧回路３００では、容量素子Ｃ３、Ｃ４、Ｃ５の充電をダイオードＤ３、Ｄ４、Ｄ５を用いず、換わりにＰＭＯＳトランジスタＱＰ５、ＱＰ７、ＱＰ９で行っている。このため、充電電圧においてダイオードによる電圧降下が発生しない。よって、昇圧回路３００は、ノードａ３、ａ４の電位の昇圧に対して、ダイオードの電圧降下の影響を削減することができる。結果として、出力電圧Ｖｏｕｔを８ＶＤＤにすることができる。これは、昇圧回路３００が、昇圧回路２００よりも高い出力電圧Ｖｏｕｔを得ることが可能であることを示している。

なお、本発明は上記実施の形態に限られたものでなく、趣旨を逸脱しない範囲で適宜変更することが可能である。例えば、上述した実施の形態では、スイッチにＰＭＯＳトランジスタを用いているが、ＮＭＯＳトランジスタを用いてもかまわない。但し、制御信号の論理が反転させるよう回路を構成する必要がある。また、ＭＯＳトランジスタをバイポーラトランジスタで構成してもよい。

また、昇圧の段数は、上述した実施の形態のような５段に制限されず、段数を増加または減少させてもよい。例えば、段数の増加した実施の形態として図８に示すような昇圧回路４００であってもよい。昇圧回路４００は、実施の形態１の昇圧回路１００に対して、ノードａ４とダイオードＤ５間に、更にダイオードＤ６を接続し、そのダイオードＤ６とＤ５間のノード（ノードａ６）とノードｂ１間に容量素子Ｃ６を接続している。なお、容量素子Ｃ６は、一端がノードａ６、他端がノードｂ１に接続されているとする。

このため、昇圧回路４００は、ノードａ６の昇圧時、つまり２ＶＤＤの制御信号Ｓ３が容量素子Ｃ６の他端に印加された場合、ノードａ６の電位を２ＶＤＤ分昇圧する。このため、ノードａ６の昇圧時の昇圧電圧は、８ＶＤＤ−４ＶＦとなる。結果、昇圧回路４００は、出力電圧Ｖｏｕｔとして８ＶＤＤ−５ＶＦを得ることができる。

このように、昇圧回路４００は、昇圧回路１００に対して昇圧の段数を１段増加させ、ノードａ６の昇圧に、ノードａ３の昇圧と同様、制御信号Ｓ３を利用している。よって、昇圧の段数は増加するが、出力電圧Ｖｏｕｔを昇圧回路１００より上げることができる。ここで、同様の出力電圧Ｖｏｕｔを、従来の昇圧回路１で構成すると、昇圧回路４００より遥かに多くの段数を必要とする。このため、本実施の形態の昇圧回路４００が、小さい回路規模で、高い昇圧電圧が得ることが可能となることがわかる。

また、昇圧のための更に段数を増加する場合、容量素子Ｃ６と同様、ノードａ３から偶数段目のそれぞれのノードに接続される容量素子の他端に、制御信号Ｓ３を印加してもよい。なお、上述したノードａ６の段数は、ノードａ３から２段目である。更に、このような、制御信号Ｓ３を複数のノードの昇圧に利用する構成は、実施の形態２にも応用可能である。例えば、段数を増加した昇圧回路２００において、ノードａ３から偶数段目のそれぞれのノードに接続される容量素子の他端に制御信号Ｓ３を印加し、更にノードａ４から偶数段目のそれぞれのノードに接続される容量素子の他端に制御信号Ｓ４を印加してもよい。

実施の形態１にかかる昇圧回路の構成の一例である。 実施の形態１にかかる制御信号の生成回路の一例である。 実施の形態１にかかる昇圧回路の動作のタイミングチャートである。 実施の形態２にかかる昇圧回路の構成の一例である。 実施の形態２にかかる昇圧回路の動作のタイミングチャートである。 実施の形態３にかかる昇圧回路の構成の一例である。 実施の形態３にかかる昇圧回路の動作のタイミングチャートである。 その他の実施の形態にかかる昇圧回路の構成の一例である。 従来の昇圧回路の構成の一例である。 従来の昇圧回路の動作のタイミングチャートである。 従来の昇圧回路の構成の一例である。 従来の昇圧回路の動作のタイミングチャートである。

符号の説明

１００、２００、３００ 昇圧回路
１０１ 基本制御信号生成回路
１０２ 発振器
１１０〜１５０ 制御信号生成回路
１１１〜１５１ スイッチ
Ｃ１〜Ｃ６ 容量素子
Ｄ２〜Ｄ６ ダイオード
ＱＰ１〜ＱＰ１０ ＰＭＯＳトランジスタ
ＱＮ１〜ＱＮ１０ ＮＭＯＳトランジスタ
Ｓ１〜Ｓ７ 制御信号

Claims (12)

1. 第１の容量素子を有し、
   第１のノードに印加される電圧を前記第１の容量素子の一端に印加し、前記第１のノードに印加される電圧に応じて前記第１の容量素子を充電し、
   その後、充電された前記第１の容量素子の他端に印加される第１の制御信号に応じ、前記第１の容量素子の一端の電位が昇圧される昇圧回路であって、
   前記第１のノードと前記第１の容量素子の一端を、第２の制御信号に応じて、導通もしくは非導通状態にするスイッチを有する昇圧回路。
2. 前記スイッチは、前記第２の制御信号が制御端子に入力されるトランジスタである請求項１に記載の昇圧回路
3. 充電された前記第１の容量素子の一端は、前記スイッチが非導通状態のとき、前記第１の制御信号に応じて昇圧され、
   昇圧された前記第１の容量素子の一端の電圧に応じて、第２の容量素子が充電される請求項１または請求項２に記載の昇圧回路。
4. 前記第２の容量素子は、その一端に印加される、昇圧された前記第１の容量素子の一端の電圧に応じて充電され、
   その後、充電された前記第２の容量素子の他端に印加される第３の制御信号に応じ、前記第２の容量素子の一端の電位が昇圧される請求項３に記載の昇圧回路。
5. 当該昇圧回路は、それぞれの一端が連続的に接続され、且つ、それぞれの他端に制御信号が入力される第１、第２、・・・、第ｍの容量素子（ｍは３以上の自然数）からなるｍ個の容量素子を備え、
   前記ｍ個の容量素子のうち、第（２ｎ＋１）の容量素子（ｎは自然数）の他端に前記第２の制御信号が印加される請求項４に記載の昇圧回路。
6. 前記第２の制御信号は、複数の第（２ｎ＋１）の容量素子（ｎは自然数）の他端に印加される請求項５に記載の昇圧回路。
7. 前記第２の制御信号を生成する制御信号生成回路を有し、
   前記制御信号生成回路は、前記第（２ｎ＋１）の容量素子（ｎは自然数）の一端の電位が昇圧されるとき、前記第２の制御信号の電位を、昇圧された前記第１の容量素子の一端の電圧とする請求項５または請求項６に記載の昇圧回路。
8. 前記制御信号生成回路は、高電位側電源電圧を前記第１の容量素子の一端の電位とし、低電位側電源電圧を接地電圧とするインバータからなる請求項７に記載の昇圧回路。
9. 当該昇圧回路は、それぞれの一端が連続的に接続され、且つ、それぞれの他端に制御信号が入力される第１、第２、・・・、第ｍの容量素子（ｍは３以上の自然数）からなるｍ個の容量素子と、
   前記ｍ個の容量素子のうち、第ｎの容量素子（ｎは３以上の自然数）の他端に第ｋの制御信号（ｋは４以上の自然数）を印加する第ｋの制御信号生成回路とを有する請求項４に記載の昇圧回路。
10. 前記第ｋの制御信号生成回路（ｋは４以上の自然数）は、前記第（ｎ−２）の容量素子（ｎは３以上の自然数）の一端の電位が昇圧されるとき、前記第ｋの制御信号の電位を、昇圧された前記第（ｎ−２）の容量素子の一端の電圧とする請求項９に記載の昇圧回路。
11. 前記第ｋの制御信号生成回路（ｋは４以上の自然数）は、高電位側電源電圧を前記第（ｎ−２）の容量素子（ｎは３以上の自然数）の一端の電位とし、低電位側電源電圧を接地電圧とするインバータからなる請求項１０に記載の昇圧回路。
12. 当該昇圧回路は、１チップの半導体集積回路で実現される請求項１乃至請求項１１のいずれか１項に記載の昇圧回路。

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