JP2009303460A - 昇圧回路 - Google Patents
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Abstract
【課題】従来の昇圧回路は、ダイオード等の電圧降下による影響で、所望の出力電圧を得るまでの昇圧段数が増加し、回路規模が大きくなる問題があった。
【解決手段】本発明は、第1の容量素子を有し、第1のノードに印加される電圧を前記第1の容量素子の一端に印加し、前記第1のノードに印加される電圧に応じて前記第1の容量素子を充電し、その後、充電された前記第1の容量素子の他端に印加される第1の制御信号に応じ、前記第1の容量素子の一端の電位が昇圧される昇圧回路であって、前記第1のノードと前記第1の容量素子の一端を、第2の制御信号に応じて、導通もしくは非導通状態にするスイッチを有する昇圧回路である。
【選択図】図1
【解決手段】本発明は、第1の容量素子を有し、第1のノードに印加される電圧を前記第1の容量素子の一端に印加し、前記第1のノードに印加される電圧に応じて前記第1の容量素子を充電し、その後、充電された前記第1の容量素子の他端に印加される第1の制御信号に応じ、前記第1の容量素子の一端の電位が昇圧される昇圧回路であって、前記第1のノードと前記第1の容量素子の一端を、第2の制御信号に応じて、導通もしくは非導通状態にするスイッチを有する昇圧回路である。
【選択図】図1
Description
本発明は、昇圧回路に関するものである。
一般的に電池など低電圧電源で動作させる電子機器等では、入力される低電圧電源電圧を電子機器が正常に動作する電圧まで昇圧させる各種の昇圧回路が用いられている。このような昇圧回路には、複数のダイオードと複数のコンデンサから構成されたチャージポンプ型があり、半導体集積回路で広く用いられている。
図9に、このようなチャージポンプ型の昇圧回路1を示す。図9に示すように、昇圧回路1は、ダイオードD1〜D5と、コンデンサC1〜C5とを有する。コンデンサC1〜C5は、一方の端子をそれぞれノードa1〜a5に接続されている。また、コンデンサC1、C3の他方の端子には制御信号S1、コンデンサC2、C4の他方の端子には制御信号S2が入力される。コンデンサC5の他方の端子は接地電位GNDに接続されている。
図10を基に昇圧回路1の動作を説明する。図10は、昇圧回路1の動作を示すタイミングチャートである。図10に示すように、制御信号S1、S2の電位は所定の周波数で電源電圧VDDと接地電位GNDを繰り返す。但し、制御信号S1、S2は、電源電圧VDDの期間と接地電位GNDの期間が互いに異なる信号である。
まず、時刻t1からt2では、制御信号S1は接地電位GNDである。このとき、コンデンサC1は、電源電圧VDDからダイオードD1を通して流れた電流により、充電される。このときの充電電圧、つまりノードa1の電圧は、ダイオードD1の順方向電圧降下をVFとするとVDD−VFとなる。
次に、時刻t2からt3では、制御信号S1は電源電圧VDDである。このとき、コンデンサC1の他方の端子の電位が、電源電圧VDDになる。このため、コンデンサC1の一方の端子の電位、つまりノードa1の電位は、2VDD−VFに上昇する。更に、このときの制御信号S2の電位は、接地電位GNDである。このため、コンデンサC2は、ダイオードD2を通して流れた電流により、充電される。このときの充電電圧、つまりノードa2の電圧は、ダイオードD2の順方向電圧降下をVFとすると2VDD−2VFとなる。
更に、時刻t3からt4では、制御信号S2は電源電圧VDDである。このとき、コンデンサC2の他方の端子の電位が、電源電圧VDDになる。このため、コンデンサC2の一方の端子の電位、つまりノードa2の電位は、3VDD−2VFに上昇する。以下、上記と同様の動作により、コンデンサC3〜C5が充電される。そして、それぞれのノードa3〜a5の電位も前段のノードの電圧よりも上昇する。最終的には、ノードa5の電圧、つまり出力電圧Voutは、5VDD−5VFとなる。
このように、チャージポンプ型の昇圧回路1は、比較的簡単な回路構成で実現できる。更に、回路の段数を調節することで、容易に所望の電圧を得られる利点を有する。しかし、1段あたり、VDD−VFしか昇圧できないため、電池等の入力電源電圧が低い場合、段数を増やす必要があり、回路規模も大きくなる欠点も有する。
このような問題を解決する技術が特許文献1に開示されている。この特許文献1の昇圧回路2を図11に示す。図11に示すように、昇圧回路2は、MOSFETQ1〜Q5と、コンデンサC1〜C5と、インバータINV1、INV2とを有する。MOSFETQ1〜Q5は、それぞれドレインとゲートを接続した、いわゆるダイオード接続した構成となっている。このため、図9のダイオードD1〜D5と同様の働きをする。インバータINV1とINV2は、それぞれ制御信号S2、S1が入力され、その反転信号である制御信号S3、S4をコンデンサC3、C4の他方の端子に出力する。また、インバータINV1の電源電圧がノードa1の電圧、インバータINV2の電源電圧がノードa2の電圧となっている。
図12を基に昇圧回路2の動作を説明する。図12は、昇圧回路2の動作を示すタイミングチャートである。基本的な動作は、図10と同様である。但し、制御信号S4、S3により、コンデンサC3、C4が電源電圧VDDより高い電圧で駆動される。これは以下のような理由による。まず、制御信号S3は、インバータINV1の電源電圧としてノードa1の電位を利用している。このため制御信号S3は、電圧2VDD−VDSと接地電圧GNDが切り替わる信号となっている。また同様に、制御信号S4は、インバータINV1の電源電圧としてノードa2の電位を利用している。このため制御信号S4は、電圧3VDD−2VDSと接地電圧GNDが切り替わる信号となっている。ここで、「VDS」は、ダイオード接続されたMOSFETQ1〜Q5のドレイン・ソース間電圧である。このため、通常MOSFETの閾値電圧と等価な値であり、0.5V〜1.5V程度である。
結果としてノードa5の電位、つまり出力電圧Voutは、8VDD−8VDSとなる。つまり、図10の「VF」と上記「VDS」を等価な値とすると、昇圧回路2の出力電圧Voutは、昇圧回路1の出力電圧Voutより、3VDD−3VDS分高い電圧を得ていることとなる
特開2003−45193号公報
しかし、特許文献1の昇圧回路2において、各コンデンサの充電電圧はダイオード接続したMOSFETの電圧降下分だけ低くなる。このため、電源として利用する電池の電圧が上記VDSとほぼ変わらない場合、1段あたりで昇圧できる電圧が少なく、やはり所望の電圧を得るためには段数が多くなる。このため、昇圧回路1の問題点と同様に、回路規模が大きくなる問題があった。
本発明は、第1の容量素子を有し、第1のノードに印加される電圧を前記第1の容量素子の一端に印加し、前記第1のノードに印加される電圧に応じて前記第1の容量素子を充電し、その後、充電された前記第1の容量素子の他端に印加される第1の制御信号に応じ、前記第1の容量素子の一端の電位が昇圧される昇圧回路であって、前記第1のノードと前記第1の容量素子の一端を、第2の制御信号に応じて、導通もしくは非導通状態にするスイッチを有する昇圧回路である。
本発明によれば、第1のノードに印加される電圧を第1の容量素子の一端に印加し、第1の容量素子を充電する場合、導通もしくは非導通状態が切り替わるスイッチを経由して充電が行われる。このため、第1の容量素子の充電時の充電電圧には、ダイオードの電圧降下等による低下が発生しない。よって、所望の出力電圧を得る場合に、昇圧回路の段数を少なくできる。
本発明によれば、回路規模の増加を抑えることが可能である。
発明の実施の形態1
以下、本発明を適用した具体的な実施の形態1について、図面を参照しながら詳細に説明する。図1に本実施の形態にかかる昇圧回路100の構成の一例を示す。図1に示すように、昇圧回路100は、容量素子C1〜C5と、ダイオードD2〜D5と、制御信号生成回路110と、スイッチ111とを有する。スイッチ111は、PMOSトランジスタQP1を有する。
以下、本発明を適用した具体的な実施の形態1について、図面を参照しながら詳細に説明する。図1に本実施の形態にかかる昇圧回路100の構成の一例を示す。図1に示すように、昇圧回路100は、容量素子C1〜C5と、ダイオードD2〜D5と、制御信号生成回路110と、スイッチ111とを有する。スイッチ111は、PMOSトランジスタQP1を有する。
PMOSトランジスタQP1は、ドレインが電源電圧端子VDD、ソースがノードa1、ゲートがノードb1に接続される。
ダイオードD2〜D5は、それぞれ順方向電圧降下VFを有する。ダイオードD2は、アノードがノードa1、カソードがノードa2に接続される。ダイオードD3は、アノードがノードa2、カソードがノードa3に接続される。ダイオードD4は、アノードがノードa3、カソードがノードa4に接続される。ダイオードD5は、アノードがノードa4、カソードが出力端子Voutに接続される。なお、電源電圧端子VDDは、電源電圧VDDを供給する。また、便宜上、出力端子の記号「Vout」は端子名を示すと同時に、その出力端子の電位を示すものとする。
制御信号生成回路110は、PMOSトランジスタQP2と、NMOSトランジスタQN2とを有する。PMOSトランジスタQP2とNMOSトランジスタQN2はインバータを構成する。PMOSトランジスタQP2は、ソースがノードa1、ドレインがノードb1に接続される。NMOSトランジスタQN2は、ソースが接地電圧端子GND、ドレインがノードb1に接続される。なお、接地電圧端子GNDは、接地電圧GNDを供給する。PMOSトランジスタQP2及びNMOSトランジスタQN2のゲートには、制御信号S2が入力される。その制御信号S2を入力とした、PMOSトランジスタQP2とNMOSトランジスタQN2からなるインバータの出力、つまり、制御信号S3が、ノードb1に出力される。また、このインバータは、ノードa1の電位を電源電圧として、動作する。
容量素子C1は、一端がノードa1に接続され、他端には制御信号S1が入力される。容量素子C2は、一端がノードa2に接続され、他端には制御信号S2が入力される。容量素子C3は、一端がノードa1、他端がノードb1に接続される。よって、容量素子C3の他端には制御信号S3が入力される。容量素子C4は、一端がノードa4に接続され、他端には制御信号S2が入力される。容量素子C5は、一端が出力端子Vout、他端が接地電圧端子GNDに接続される。
図2に制御信号S1、S2を生成する基本制御信号生成回路101の一例を示す。図2に示すように、基本制御信号生成回路101は、発振器102と、インバータINV1、INV2とを有する。発振器102は、所定の周波数のクロック信号を出力する。インバータINV1は、発振器102からの出力クロック信号を反転及びバッファリングする。インバータINV2は、制御信号S1を反転及びバッファリングする。このように、制御信号S1、S2は、インバータINV1、INV2によりバッファリングされる。このため、制御信号S1、S2の出力先の容量性負荷を十分に駆動させることができる。また、これら制御信号S1とS2は、所定の周波数で電位レベルが接地電圧GNDと電源電圧VDDを繰り返す。更に、制御信号S1とS2は、接地電圧GNDの期間と、電源電圧VDDの期間のタイミングが互いに異なる逆相の信号である。なお、基本制御信号生成回路101は、上述したような制御信号S1、S2を得られるならば、図2に示した回路構成と異なってもかまわない。
以下に、昇圧回路100の動作について、図面を参照しながら詳細に説明する。図3に本実施の形態にかかる昇圧回路100の動作のタイミングチャートの一例を示す。なお、各容量素子C1〜C5は充電時に十分に充電されるものとする。
図3に示すように、時刻t1からt2の期間では、制御信号S1が接地電圧GNDである。このとき、制御信号S2は、電源電圧VDDとなる。よって、制御信号生成回路110のPMOSトランジスタQP2はオフ状態、NMOSトランジスタQN2はオン状態となる。このため、制御信号S3は、接地電圧GNDとなる。
制御信号S3が接地電圧GNDであることから、PMOSトランジスタQP1もオン状態となる。このため、電源電圧端子VDDと、ノードa1、つまり容量素子C1の一端が導通する。一方、容量素子C1の他端は、制御信号S1が入力されていることから、時刻t1からt2の期間、接地電圧GNDが印加されている。よって、両端の電位差がVDDとなり、この電位差に応じた電荷が容量素子C1に充電される。
次に、時刻t2において、制御信号S1が電源電圧VDDとなる。このとき、ノードa1の電位は、制御信号S1が電源電圧VDDとなることから、2VDDに上昇する。但し、同時に制御信号生成回路110のPMOSトランジスタQP2はオン状態、NMOSトランジスタQN2はオフ状態となる。よって、ノードa1とノードb1が導通し同電位、つまり2VDDとなる。このため、PMOSトランジスタQP1は、オフ状態となる。そして、2VDDへ電位が上昇したノードa1から、ダイオードD2を経て、容量素子C2の一端(ノードa2)に電流が流れる。この電流により容量素子C2が充電される。なお、時刻t2からt3の期間、制御信号S2は、接地電圧GNDである。よって、ノードa2の電位と接地電圧GNDの電位差に応じて容量素子C2が充電される。また、ノードa2の電位は、ノードa1の電位2VDDからダイオードD2の順方向電圧降下VFを引いた電位である。以上から、容量素子C2は、両端にかかる2VDD−VFの電位差で充電されることになる。
以下、同様の動作により、容量素子C3、C4の充電電圧、つまり、ノードa3、a4の電位も上昇する。但し、容量素子C3は、他端がノードb1に接続され、制御信号S3が入力されている。このため、以下に、容量素子C3の昇圧電圧、つまりノードa3の電位について説明する。
時刻t3において、制御信号S2が電源電圧VDDとなる。容量素子C2の他端の電位が、電源電圧VDD分上昇することから、容量素子C2の一端、つまりノードa2の電位が2VDD−VFから3VDD−VFに上昇する。一方、制御信号生成回路110のPMOSトランジスタQP2はオフ状態、NMOSトランジスタQN2はオン状態となる。このため、制御信号S3、つまりノードb1の電位は、接地電圧GNDとなる。このため、電位が3VDD−VFへ上昇したノードa2から、ダイオードD3を経て、容量素子C3の一端(ノードa3)に電流が流れる。そして、容量素子C3が充電される。なお、容量素子C3は、ダイオードD3の電圧降下VFを引いた3VDD−2VFの電位差で充電される。
次に、時刻t4において、制御信号S2が接地電位GNDとなる。このため、制御信号生成回路110のPMOSトランジスタQP2はオン状態、NMOSトランジスタQN2はオフ状態となる。よって、上述したように、ノードa1とノードb1が導通するため、容量素子C3の他端の電位が2VDDに上昇する。このことにより、容量素子C3の一端、つまりノードa3の電位が5VDD−2VFに上昇する。容量素子C4は、容量素子C2と同様の動作をする。このため、詳細な動作の説明は省略する。
以上の結果、出力端子Voutの電位Voutは、6VDD−4VFの電位が出力される。なお、容量素子C5は他端が接地電圧GNDに接続されており、昇圧動作には関わらず、平滑コンデンサとして動作している。
以上のように、本実施の形態1の昇圧回路100では、PMOSトランジスタQP1をスイッチとして使用する。このことで、従来の構成である図9の昇圧回路1よりダイオードの電圧降下である電圧VF分、出力電圧Voutを高くできる。更に、制御信号生成回路110の出力である制御信号S3を容量素子C3の他端に印加し、容量素子C3を駆動している。このため、ノードa3の昇圧を、昇圧回路1より、VDD分高くできる。このため、合計でVDD+VFだけ高い出力電圧Voutを得ることができる。これは、反対に言うと、所望の出力電圧まで上昇させるために、昇圧回路1より少ない段数で回路を構成することができ、回路の小型化が実現できる。
具体的な例として、例えばVDDが2Vとすると、昇圧回路1では5×2.0−5×0.6=7Vとなる。しかし、図1の昇圧回路100では6×2.0−4×0.6=9.6Vとなり、同じ段数では2.6Vの出力電圧上昇が見込める。よって、所望の出力電圧が7Vで良い場合では、昇圧回路1では、5段のチャージポンプ回路が必要であるが、昇圧回路100では、図1中のダイオードD4と容量素子C4が削減できる。この場合でも出力電圧は5Vdd−3VF=8.2Vとなり、回路素子数の低減と出力電圧アップが実現できる。
なお、もし制御信号S1、S2が、VDDとは別の高い電圧で駆動される場合であっても、制御信号S3もさらに高くなるので同様の効果が得られる。
また、図11の昇圧回路2では、出力電圧が8VDD−8VDSである。このため、電源電圧VDDがVDSとほぼ変わらない場合、昇圧できないか、非常に小さい電圧しか昇圧できない。このような場合でも、昇圧回路100では6VDD−4VFの昇圧電圧を確保することが可能である(但し、VF=VDSとする)。
またここで、上記説明した容量素子C1〜C5の静電容量値は出力電流に比べ充分大きい場合を想定している。例えば、容量素子C1〜C5を積層セラミックコンデンサなどで実現する場合、静電容量値が1pF〜1000pFぐらいまではほぼ同じ大きさである。このため、出力電流に比べ充分大きな静電容量値の容量素子を使用することができる。しかし、本発明の昇圧回路100を容量素子を含めた1チップの半導体集積回路で実現しようとした場合、容量素子の静電容量値がチップの面積に大きく影響する。このため、出力に合わせた最低限の静電容量値に設定する必要がある。
このような1チップの半導体集積回路で実現した場合、これらの容量素子の静電容量値に関し従来の昇圧回路1と比較する。なお、最終段の容量素子C5は、平滑コンデンサであるため、この容量素子C5以外の容量素子の総容量で比較する。なお、便宜上、容量素子の記号「C1」〜「C4」等は素子名を示すと同時に、その素子の静電容量を示すものとする。
まず、昇圧回路1において、出力に合わせた必要最低限の容量素子の静電容量をCmとすると、C1=C2=C3=C4=Cmとなるから、容量素子の総容量は4Cmとなる。一方、本発明の昇圧回路100では、C2=C3=C4=Cmとなるが、C1はC2に加えC3の充電にも必要となるため、C1=C2+C3=2Cmとなり、容量素子の総容量はC1+C2+C3+C4=5Cmとなる。すなわち、本発明の昇圧回路100では、容量素子の総容量は、従来の昇圧回路1に比べてCm分増えることになる。このため、昇圧回路1と同じ静電容量にしようとすると1段削除する必要がある。しかし、本発明の昇圧回路100で、1段削除しても上述したように、2VF分高い出力電圧が得られる。このため、チップ面積の増加を回避するため1段削除した構成とすることで上記問題を解決できる。以上、本発明を半導体集積回路で実現しようとした場合でも、出力電圧アップ、或いはチップ面積の縮小化の効果を得ることができる。
発明の実施の形態2
以下、本発明を適用した具体的な実施の形態2について、図面を参照しながら詳細に説明する。図4に本実施の形態にかかる昇圧回路200の構成の一例を示す。図4に示すように、昇圧回路200は、容量素子C1〜C5と、ダイオードD3〜D5と、制御信号生成回路110、120と、スイッチ111、121とを有する。なお、図に示された符号のうち、図1と同じ符号を付した構成は、図1と同じか又は類似の構成を示している。実施の形態1と異なる点は制御信号生成回路120が付加され、ダイオードD2がスイッチ121に変更されている点である。よって、本実施の形態2では、その部分のみの説明を記載する。
以下、本発明を適用した具体的な実施の形態2について、図面を参照しながら詳細に説明する。図4に本実施の形態にかかる昇圧回路200の構成の一例を示す。図4に示すように、昇圧回路200は、容量素子C1〜C5と、ダイオードD3〜D5と、制御信号生成回路110、120と、スイッチ111、121とを有する。なお、図に示された符号のうち、図1と同じ符号を付した構成は、図1と同じか又は類似の構成を示している。実施の形態1と異なる点は制御信号生成回路120が付加され、ダイオードD2がスイッチ121に変更されている点である。よって、本実施の形態2では、その部分のみの説明を記載する。
制御信号生成回路120は、PMOSトランジスタQP4と、NMOSトランジスタQN4とを有する。PMOSトランジスタQP4とNMOSトランジスタQN4はインバータを構成する。PMOSトランジスタQP4は、ソースがノードa2、ドレインがノードb2に接続される。NMOSトランジスタQN4は、ソースが接地電圧端子GND、ドレインがノードb2に接続される。PMOSトランジスタQP4及びNMOSトランジスタQN4のゲートには、制御信号S3が入力される。その制御信号S3を入力とした、PMOSトランジスタQP4とNMOSトランジスタQN4からなるインバータの出力、つまり制御信号S4が、ノードb2に出力される。また、このインバータは、ノードa2の電位を電源電圧として、動作する。また、ノードb2は、容量素子C4の他端と接続される。つまり、容量素子C4の他端には、制御信号S4が入力される。
スイッチ121は、PMOSトランジスタQP3を有する。PMOSトランジスタQP3は、ドレインがノードa1、ソースがノードa2、ゲートがノードb2に接続される。つまり、PMOSトランジスタQP3のゲートにも制御信号S4が入力される。
以下に、昇圧回路200の動作について、図面を参照しながら詳細に説明する。図5に本実施の形態2にかかる昇圧回路200の動作のタイミングチャートの一例を示す。昇圧回路200による動作は実施の形態1で説明した昇圧回路100の動作と基本的に同じである。よって、ここでは実施の形態2で変更された箇所のみの動作説明を記載する。
図5に示すように、例えば時刻t2からt3の期間では、制御信号生成回路110の出力する制御信号S3の電位は、2VDDである。このため、制御信号生成回路120のPMOSトランジスタQP4はオフ状態、NMOSトランジスタQN4はオン状態となる。よって、制御信号生成回路120の出力する制御信号S4は接地電位GNDとなる。また、制御信号S4は接地電位GNDとなることから、PMOSトランジスタQP3はオン状態となり、ノードa1とa2とが導通状態となる。一方、制御信号S3は2VDDとなることからPMOSトランジスタQP1は、オフ状態となり、電源電圧端子VDDとノードa1とが遮断される。よって、電位が2VDDに上昇したノードa1から、PMOSトランジスタQP3を経て、容量素子C2の一端(ノードa2)に電流が流れる。そして、容量素子C2が充電される。ここで、昇圧回路200は、昇圧回路100に対して、ダイオードD2をPMOSトランジスタQP3に換えているため、ダイオードの順方向電圧降下VFが削減されている。よって、容量素子C2は、2VDDの電位差で充電される。そして時刻t3では制御信号S2がVDDとなり、ノードa2も3VDDに上昇する。以降の動作は、実施の形態1と同様である。
また、ノードb2と容量素子C4の他端が接続されている。上述のように、時刻t2からt3の期間では制御信号S4は接地電位GNDである。このため、容量素子C4の他端の電位も接地電圧GNDである。このとき、ノードa3の電位は5VDD−VFに上昇しており、ノードa3からダイオードD4を経て、容量素子C4の一端(ノードa4)に電流が流れる。そして、容量素子C4が、両端の電位差5VDD−2VFで充電される。
次に、時刻t3では制御信号S3が2VDDとなることから、PMOSトランジスタQP4はオン状態、NMOSトランジスタQN4はオフ状態となる。このため、ノードa2とノードb2が導通し、制御信号S4は3VDDとなる。よって、容量素子C4の他端が、3VDDに上昇する。このことにより、容量素子C4の一端、つまりノードa4の電位が8VDD−2VFに上昇する。そして、平滑コンデンサとしての容量素子C5を充電する。以上の結果、出力端子Voutの電位Voutは、8VDD−3VFの電位が出力される。
以上のように、本実施の形態2の昇圧回路200では、実施の形態1の昇圧回路100のダイオードD2をPMOSトランジスタQP3に換え、このPMOSトランジスタQP3をスイッチとして用いる。このことにより、昇圧回路100と比較して、ダイオードの順方向の電圧降下分VFを削減することができ、出力電圧Voutを高くできる。更に、制御信号生成回路120の出力信号S4を容量素子C4の他端に接続し、容量素子C4を駆動している。このため、ノードa4の昇圧を、昇圧回路100より2VDD分高くでき、結果的に出力電圧Voutは8VDD−3VFとすることができる。このため、昇圧回路100より、合計で2VDD+VFだけ高い出力電圧Voutを得ることができる。またこのことは、昇圧回路200が、図11で説明した従来の昇圧回路2に対しても高い出力電圧Voutを得ることが可能であることを示している(但し、VF=VDSとする)。
発明の実施の形態3
以下、本発明を適用した具体的な実施の形態3について、図面を参照しながら詳細に説明する。図6に本実施の形態にかかる昇圧回路300の構成の一例を示す。図6に示すように、昇圧回路300は、容量素子C1〜C5と、制御信号生成回路110〜150と、スイッチ111〜151とを有する。なお、図に示された符号のうち、図2と同じ符号を付した構成は、図2と同じか又は類似の構成を示している。実施の形態2と異なる点は、新たに制御信号生成回路130から50が付加され、ダイオードD3〜D5がスイッチ131〜151に変更されている点である。よって、本実施の形態3では、その部分のみの説明を記載する。
以下、本発明を適用した具体的な実施の形態3について、図面を参照しながら詳細に説明する。図6に本実施の形態にかかる昇圧回路300の構成の一例を示す。図6に示すように、昇圧回路300は、容量素子C1〜C5と、制御信号生成回路110〜150と、スイッチ111〜151とを有する。なお、図に示された符号のうち、図2と同じ符号を付した構成は、図2と同じか又は類似の構成を示している。実施の形態2と異なる点は、新たに制御信号生成回路130から50が付加され、ダイオードD3〜D5がスイッチ131〜151に変更されている点である。よって、本実施の形態3では、その部分のみの説明を記載する。
制御信号生成回路130は、PMOSトランジスタQP6と、NMOSトランジスタQN6とを有する。PMOSトランジスタQP6とNMOSトランジスタQN6はインバータを構成する。PMOSトランジスタQP6は、ソースがノードa3、ドレインがノードb3に接続される。NMOSトランジスタQN6は、ソースが接地電圧端子GND、ドレインがノードb3に接続される。PMOSトランジスタQP6及びNMOSトランジスタQN6のゲートには、制御信号S4が入力される。その制御信号S4を入力とした、PMOSトランジスタQP6とNMOSトランジスタQN6からなるインバータの出力、つまり制御信号S5が、ノードb3に出力される。また、このインバータは、ノードa3の電位を電源電圧として、動作する。
制御信号生成回路140は、PMOSトランジスタQP8と、NMOSトランジスタQN8とを有する。PMOSトランジスタQP8とNMOSトランジスタQN8はインバータを構成する。PMOSトランジスタQP8は、ソースがノードa4、ドレインがノードb4に接続される。NMOSトランジスタQN8は、ソースが接地電圧端子GND、ドレインがノードb4に接続される。PMOSトランジスタQP8及びNMOSトランジスタQN8のゲートには、制御信号S5が入力される。その制御信号S5を入力とした、PMOSトランジスタQP8とNMOSトランジスタQN8からなるインバータの出力、つまり制御信号S6が、ノードb4に出力される。また、このインバータは、ノードa4の電位を電源電圧として、動作する。
制御信号生成回路150は、PMOSトランジスタQP10と、NMOSトランジスタQN10とを有する。PMOSトランジスタQP10とNMOSトランジスタQN10はインバータを構成する。PMOSトランジスタQP10は、ソースが出力端子Vout、ドレインがノードb5に接続される。NMOSトランジスタQN10は、ソースが接地電圧端子GND、ドレインがノードb5に接続される。PMOSトランジスタQP10及びNMOSトランジスタQN10のゲートには、制御信号S6が入力される。その制御信号S6を入力とした、PMOSトランジスタQP10とNMOSトランジスタQN10からなるインバータの出力、つまり制御信号S7が、ノードb5に出力される。また、このインバータは、出力端子Voutの電位を電源電圧として、動作する。
スイッチ131は、PMOSトランジスタQP5を有する。PMOSトランジスタQP5は、ドレインがノードa2、ソースがノードa3、ゲートがノードb3に接続される。つまり、PMOSトランジスタQP5のゲートに制御信号S5が入力される。
スイッチ141は、PMOSトランジスタQP7を有する。PMOSトランジスタQP7は、ドレインがノードa3、ソースがノードa4、ゲートがノードb4に接続される。つまり、PMOSトランジスタQP7のゲートに制御信号S6が入力される。
スイッチ151は、PMOSトランジスタQP9を有する。PMOSトランジスタQP9は、ドレインがノードa4、ソースが出力端子Vout、ゲートがノードb5に接続される。つまり、PMOSトランジスタQP9のゲートに制御信号S7が入力される。
以下に、昇圧回路300の動作について、図面を参照しながら詳細に説明する。図7に本実施の形態3にかかる昇圧回路300の動作のタイミングチャートの一例を示す。昇圧回路300による動作は実施の形態2で説明した昇圧回路200の動作と基本的に同じである。よって、ここでは実施の形態3で変更された箇所のみの動作説明を記載する。なお、図7において、制御信号S5〜S7の記載は省略する。この理由として、特に制御信号S5〜S7が容量素子に対する駆動電圧には関与せず、専らPMOSトランジスタQP5〜QP9のオン、オフのスイッチング制御にのみ利用されるためである。このため、制御信号生成回路130、140、150のインバータの電源電圧をそれぞれノードa3、a4、出力端子Voutから供給せず、電源電圧端子VDDから供給してもよい。
図7に示すように、昇圧回路300の動作は、基本的に昇圧回路200の動作と同じである。しかし、昇圧回路300では、容量素子C3、C4、C5の充電をダイオードD3、D4、D5を用いず、換わりにPMOSトランジスタQP5、QP7、QP9で行っている。このため、充電電圧においてダイオードによる電圧降下が発生しない。よって、昇圧回路300は、ノードa3、a4の電位の昇圧に対して、ダイオードの電圧降下の影響を削減することができる。結果として、出力電圧Voutを8VDDにすることができる。これは、昇圧回路300が、昇圧回路200よりも高い出力電圧Voutを得ることが可能であることを示している。
なお、本発明は上記実施の形態に限られたものでなく、趣旨を逸脱しない範囲で適宜変更することが可能である。例えば、上述した実施の形態では、スイッチにPMOSトランジスタを用いているが、NMOSトランジスタを用いてもかまわない。但し、制御信号の論理が反転させるよう回路を構成する必要がある。また、MOSトランジスタをバイポーラトランジスタで構成してもよい。
また、昇圧の段数は、上述した実施の形態のような5段に制限されず、段数を増加または減少させてもよい。例えば、段数の増加した実施の形態として図8に示すような昇圧回路400であってもよい。昇圧回路400は、実施の形態1の昇圧回路100に対して、ノードa4とダイオードD5間に、更にダイオードD6を接続し、そのダイオードD6とD5間のノード(ノードa6)とノードb1間に容量素子C6を接続している。なお、容量素子C6は、一端がノードa6、他端がノードb1に接続されているとする。
このため、昇圧回路400は、ノードa6の昇圧時、つまり2VDDの制御信号S3が容量素子C6の他端に印加された場合、ノードa6の電位を2VDD分昇圧する。このため、ノードa6の昇圧時の昇圧電圧は、8VDD−4VFとなる。結果、昇圧回路400は、出力電圧Voutとして8VDD−5VFを得ることができる。
このように、昇圧回路400は、昇圧回路100に対して昇圧の段数を1段増加させ、ノードa6の昇圧に、ノードa3の昇圧と同様、制御信号S3を利用している。よって、昇圧の段数は増加するが、出力電圧Voutを昇圧回路100より上げることができる。ここで、同様の出力電圧Voutを、従来の昇圧回路1で構成すると、昇圧回路400より遥かに多くの段数を必要とする。このため、本実施の形態の昇圧回路400が、小さい回路規模で、高い昇圧電圧が得ることが可能となることがわかる。
また、昇圧のための更に段数を増加する場合、容量素子C6と同様、ノードa3から偶数段目のそれぞれのノードに接続される容量素子の他端に、制御信号S3を印加してもよい。なお、上述したノードa6の段数は、ノードa3から2段目である。更に、このような、制御信号S3を複数のノードの昇圧に利用する構成は、実施の形態2にも応用可能である。例えば、段数を増加した昇圧回路200において、ノードa3から偶数段目のそれぞれのノードに接続される容量素子の他端に制御信号S3を印加し、更にノードa4から偶数段目のそれぞれのノードに接続される容量素子の他端に制御信号S4を印加してもよい。
100、200、300 昇圧回路
101 基本制御信号生成回路
102 発振器
110〜150 制御信号生成回路
111〜151 スイッチ
C1〜C6 容量素子
D2〜D6 ダイオード
QP1〜QP10 PMOSトランジスタ
QN1〜QN10 NMOSトランジスタ
S1〜S7 制御信号
101 基本制御信号生成回路
102 発振器
110〜150 制御信号生成回路
111〜151 スイッチ
C1〜C6 容量素子
D2〜D6 ダイオード
QP1〜QP10 PMOSトランジスタ
QN1〜QN10 NMOSトランジスタ
S1〜S7 制御信号
Claims (12)
- 第1の容量素子を有し、
第1のノードに印加される電圧を前記第1の容量素子の一端に印加し、前記第1のノードに印加される電圧に応じて前記第1の容量素子を充電し、
その後、充電された前記第1の容量素子の他端に印加される第1の制御信号に応じ、前記第1の容量素子の一端の電位が昇圧される昇圧回路であって、
前記第1のノードと前記第1の容量素子の一端を、第2の制御信号に応じて、導通もしくは非導通状態にするスイッチを有する昇圧回路。 - 前記スイッチは、前記第2の制御信号が制御端子に入力されるトランジスタである請求項1に記載の昇圧回路
- 充電された前記第1の容量素子の一端は、前記スイッチが非導通状態のとき、前記第1の制御信号に応じて昇圧され、
昇圧された前記第1の容量素子の一端の電圧に応じて、第2の容量素子が充電される請求項1または請求項2に記載の昇圧回路。 - 前記第2の容量素子は、その一端に印加される、昇圧された前記第1の容量素子の一端の電圧に応じて充電され、
その後、充電された前記第2の容量素子の他端に印加される第3の制御信号に応じ、前記第2の容量素子の一端の電位が昇圧される請求項3に記載の昇圧回路。 - 当該昇圧回路は、それぞれの一端が連続的に接続され、且つ、それぞれの他端に制御信号が入力される第1、第2、・・・、第mの容量素子(mは3以上の自然数)からなるm個の容量素子を備え、
前記m個の容量素子のうち、第(2n+1)の容量素子(nは自然数)の他端に前記第2の制御信号が印加される請求項4に記載の昇圧回路。 - 前記第2の制御信号は、複数の第(2n+1)の容量素子(nは自然数)の他端に印加される請求項5に記載の昇圧回路。
- 前記第2の制御信号を生成する制御信号生成回路を有し、
前記制御信号生成回路は、前記第(2n+1)の容量素子(nは自然数)の一端の電位が昇圧されるとき、前記第2の制御信号の電位を、昇圧された前記第1の容量素子の一端の電圧とする請求項5または請求項6に記載の昇圧回路。 - 前記制御信号生成回路は、高電位側電源電圧を前記第1の容量素子の一端の電位とし、低電位側電源電圧を接地電圧とするインバータからなる請求項7に記載の昇圧回路。
- 当該昇圧回路は、それぞれの一端が連続的に接続され、且つ、それぞれの他端に制御信号が入力される第1、第2、・・・、第mの容量素子(mは3以上の自然数)からなるm個の容量素子と、
前記m個の容量素子のうち、第nの容量素子(nは3以上の自然数)の他端に第kの制御信号(kは4以上の自然数)を印加する第kの制御信号生成回路とを有する請求項4に記載の昇圧回路。 - 前記第kの制御信号生成回路(kは4以上の自然数)は、前記第(n−2)の容量素子(nは3以上の自然数)の一端の電位が昇圧されるとき、前記第kの制御信号の電位を、昇圧された前記第(n−2)の容量素子の一端の電圧とする請求項9に記載の昇圧回路。
- 前記第kの制御信号生成回路(kは4以上の自然数)は、高電位側電源電圧を前記第(n−2)の容量素子(nは3以上の自然数)の一端の電位とし、低電位側電源電圧を接地電圧とするインバータからなる請求項10に記載の昇圧回路。
- 当該昇圧回路は、1チップの半導体集積回路で実現される請求項1乃至請求項11のいずれか1項に記載の昇圧回路。
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