CN108964444A - 电荷泵电路及电荷泵单元 - Google Patents

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Abstract

本发明公开了一种电荷泵电路，电荷泵电路包括第一电荷泵单元及第二电荷泵单元。第一电荷泵单元根据第一时钟信号、第二时钟信号及第三时钟信号抬升输入电压以输出第一抬升电压。第二电荷泵单元根据第一时钟信号、第四时钟信号及第三时钟信号抬升第一抬升电压以输出第二抬升电压。第一时钟信号及第三时钟信号为非重迭的两个时钟信号。第二时钟信号的负缘领先第一时钟信号的正缘。第四时钟信号的负缘领先第三时钟信号的正缘。

Description

电荷泵电路及电荷泵单元
技术领域
本发明是有关于一种电荷泵电路，特别是指一种低逆向电流的电荷泵电路。
背景技术
基于电子产品对低耗电的需求，集成电路的电力规格也被重新设计成能够在低电压的环境下操作以节省电能消耗。举例来说，先前集成电路的电力规格常为5V，现今则大多改为3.3V或甚至低于2V。虽然低电压可用来减少电能消耗，然而在某些情况下仍会需要较大的电压。举例来说，闪存的写入或清除操作就需要较大的电压来完成。较大的电压通常可利用电荷泵电路来提供。
现有技术的电荷泵电路常由不同的时钟信号控制。然而，由于时钟信号并非完美的方波，因此在时钟信号的电压变换期间，电荷泵中的开关可能会被不预期地导通或截止。在这种情况下，多余的逆向电流就可能产生，进而增加电能的耗损。
发明内容
本发明的一实施例提供一种电荷泵电路。电荷泵电路包括第一电荷泵单元及第二电荷泵单元。第一电荷泵单元接收输入电压、第一时钟信号、第二时钟信号及第三时钟信号，并根据第一时钟信号、第二时钟信号及第三时钟信号抬升输入电压以输出第一抬升电压。第二电荷泵单元耦接于第一电荷泵单元。第二电荷泵单元接收第一抬升电压、第一时钟信号、第四时钟信号及第三时钟信号，并根据第一时钟信号、第四时钟信号及第三时钟信号抬升第一抬升电压以输出第二抬升电压。
第一时钟信号及第三时钟信号为非重迭的两个时钟信号。第二时钟信号的负缘领先第一时钟信号的正缘，接续在第二时钟信号的负缘之后的第二时钟信号的正缘领先接续在第一时钟信号的正缘之后的第一时钟信号的负缘。第四时钟信号的负缘领先第三时钟信号的正缘，接续在第四时钟信号的负缘之后的第四时钟信号的正缘领先接续在第三时钟信号的正缘之后的第三时钟信号的负缘。
本发明的另一实施例提供一种电荷泵电路。电荷泵电路包括电压输入端口、电压输出端口及M个电荷泵单元。
M个电荷泵单元中的第i电荷泵包括输入端、输出端、第一N型晶体管、第二N型晶体管、第三N型晶体管、第一电容、第一P型晶体管、第二P型晶体管、第二电容及第三电容。
第一N型晶体管具有耦接于第i电荷泵单元的输入端的第一端，第二端，及控制端。第二N型晶体管具有耦接于第i电荷泵单元的输入端的第一端，耦接于第i电荷泵单元的第一N型晶体管的控制端的第二端，及耦接于第i电荷泵单元的第一N型晶体管的第二端的控制端。第三N型晶体管具有耦接于第i电荷泵单元的输入端的第一端，耦接于第i电荷泵单元的第一N型晶体管的第二端的第二端，及耦接于第i电荷泵单元的第三N型晶体管的第一端的控制端。第一电容具有接收第一时钟信号的第一端，及耦接于第i电荷泵单元的第一N型晶体管的第二端的第二端。第一P型晶体管具有耦接于第i电荷泵单元的第一N型晶体管的第二端的第一端，耦接于第i电荷泵单元的输出端的第二端，控制端，及耦接于第i电荷泵单元的第一P型晶体管的第二端的基极端。第二P型晶体管具有耦接于第i电荷泵单元的第一P型晶体管的控制端的第一端，耦接于第i电荷泵单元的输出端的第二端，耦接于第i电荷泵单元的第一P型晶体管的第一端的控制端，及耦接于第i电荷泵单元的第二P型晶体管的第二端的基极端。第二电容具有接收第二时钟信号的第一端，及耦接于第i电荷泵单元的第一P型晶体管的控制端的第二端。第三电容具有接收第三时钟信号的第一端，及耦接于第i电荷泵单元的第一N型晶体管的控制端的第二端。
M个电荷泵单元中的第(i+1)电荷泵包括输入端、输出端、第一N型晶体管、第二N型晶体管、第三N型晶体管、第一电容、第一P型晶体管、第二P型晶体管、第二电容及第三电容。
第(i+1)电荷泵的输入端耦接于第i电荷泵单元的输出端。第一N型晶体管具有耦接于第(i+1)电荷泵单元的输入端的第一端，第二端，及控制端。第二N型晶体管具有耦接于第(i+1)电荷泵单元的输入端的第一端，耦接于第(i+1)电荷泵单元的第一N型晶体管的控制端的第二端，及耦接于第(i+1)电荷泵单元的第一N型晶体管的第二端的控制端。第三N型晶体管具有耦接于第(i+1)电荷泵单元的输入端的第一端，耦接于第(i+1)电荷泵单元的第一N型晶体管的第二端的第二端，及耦接于第(i+1)电荷泵单元的第三N型晶体管的第一端的控制端。第一电容具有接收第三时钟信号的第一端，及耦接于第(i+1)电荷泵单元的第一N型晶体管的第二端的第二端。第一P型晶体管具有耦接于第(i+1)电荷泵单元的第一N型晶体管的第二端的第一端，耦接于第(i+1)电荷泵单元的输出端的第二端，控制端，及耦接于第(i+1)电荷泵单元的第一P型晶体管的第二端的基极端。第二P型晶体管具有耦接于第(i+1)电荷泵单元的第一P型晶体管的控制端的第一端，耦接于第(i+1)电荷泵单元的输出端的第二端，耦接于第(i+1)电荷泵单元的第一P型晶体管的第一端的控制端，及耦接于第(i+1)电荷泵单元的第二P型晶体管的第二端的基极端。第二电容具有接收第四时钟信号的第一端，及耦接于第(i+1)电荷泵单元的第一P型晶体管的控制端的第二端。第三电容具有接收第一时钟信号的第一端，及耦接于第(i+1)电荷泵单元的第一N型晶体管的控制端的第二端。
M是为大于1的正整数，i是为小于M的正整数。第一时钟信号及第三时钟信号为非重迭的两个时钟信号。
附图说明
图1为本发明一实施例的电荷泵电路的示意图。
图2为图1的时钟信号及第一电容之端电压的波型图。
图3为本发明一实施例的时钟信号产生电路的示意图。
图4为本发明另一实施例的时钟信号产生电路的示意图。
图5为本发明另一实施例的电荷泵电路的示意图。
其中，附图标记说明如下：
10、20 电荷泵电路
1001、1002、100i、100(i+1)、100M 电荷泵单元
VIN 电压输入端口
VOUT 电压输出端口
110A、110B 基极开关
N1A、N1B 第一N型晶体管
N2A、N2B 第二N型晶体管
N3A、N3B 第三N型晶体管
N4A、N4B 第四N型晶体管
N5A、N5B 第五N型晶体管
N6A、N6B 第六N型晶体管
N7A、N7B 第七N型晶体管
P1A、P1B 第一P型晶体管
P2A、P2B 第二P型晶体管
C1A、C1B 第一电容
C2A、C2B 第二电容
C3A、C3B 第三电容
INA、INB 输入端
OUTA、OUTB 输出端
SIGCLK1 第一时钟信号
SIGCLK2 第二时钟信号
SIGCLK3 第三时钟信号
SIGCLK4 第四时钟信号
SIGctrl 控制信号
Vbias 偏压电压
VDD 第一电压
VSS 第二电压
VBSTA、VBSTB 端电压
120A、120B 放电电路
130 ***电压端
2VDD 第三电压
3VDD 第四电压
TA、TB、TC、T1至T8 时段
RECLK1、RECLK2、RECLK3、RECLK4 正缘
FECLK1、FECLK2、FECLK3、FECLK4 负缘
12、22 时钟产生电路
CG 非重迭时钟产生器
CLK 时钟输入端
SIGCLK0 主要时钟信号
SIGCLKA 第一中介时钟信号
SIGCLKB 第二中介时钟信号
INV1 第一逆变器
INV2 第二逆变器
INV3 第三逆变器
INV4 第四逆变器
DE1 第一延迟组件
DE2 第二延迟组件
具体实施方式
图1为本发明一实施例之电荷泵电路10的示意图。电荷泵电路10包括电压输入端口VIN、电压输出端口VOUT、第一电荷泵单元1001及第二电荷泵单元1002。第一电荷泵单元1001及第二电荷泵单元1002可具有相同的结构但可接收相异的信号。
第一电荷泵单元1001包括输入端INA、输出端OUTA、第一N型晶体管N1A、第二N型晶体管N2A、第三N型晶体管N3A、第一P型晶体管P1A、第二P型晶体管P2A、第一电容C1A、第二电容C2A及第三电容C3A。
输入端INA耦接于电压输入端口VIN以接收第一电压VDD作为其输入电压。第一N型晶体管N1A具有第一端、第二端及控制端，第一N型晶体管N1A的第一端耦接于输入端INA。第二N型晶体管N2A具有第一端、第二端及控制端，第二N型晶体管N2A的第一端耦接于输入端INA，第二N型晶体管N2A的第二端耦接于第一N型晶体管N1A的控制端，而第二N型晶体管N2A的控制端耦接于第一N型晶体管N1A的第二端。
第三N型晶体管N3A具有第一端、第二端及控制端，第三N型晶体管N3A的第一端耦接于输入端INA，第三N型晶体管N3A的第二端耦接于第一N型晶体管N1A的第二端，而第三N型晶体管N3A的控制端耦接于第三N型晶体管N3A的第一端。此外，第三N型晶体管N3A的基极端可耦接于，但不限于，第一N型晶体管N1A的基极端。
第一P型晶体管P1A具有第一端、第二端、控制端及基极端，第一P型晶体管P1A的第一端耦接于第一N型晶体管N1A的第二端，第一P型晶体管P1A的第二端耦接于输出端OUTA，而第一P型晶体管P1A的基极端耦接于第一P型晶体管P1A的第二端。
第二P型晶体管P2A具有第一端、第二端、控制端及基极端，第二P型晶体管P2A的第一端耦接于第一P型晶体管P1A的控制端，第二P型晶体管P2A的第二端耦接于输出端OUTA，第二P型晶体管P2A的控制端耦接于第一P型晶体管P1A的第一端，而第二P型晶体管P2A的基极端耦接于第二P型晶体管P2A的第二端。
第一电容C1A具有第一端及第二端，第一电容C1A的第一端可接收第一时钟信号SIGCLK1，而第一电容C1A的第二端耦接于第一N型晶体管N1A的第二端。第二电容C2A，具有第一端及第二端，第二电容C2A的第一端可接收第二时钟信号SIGCLK2，而第二电容C2A的第二端耦接于第一P型晶体管P1A的控制端。第三电容C3A具有第一端及第二端，第三电容C3A的第一端可接收第三时钟信号SIGCLK3，而第三电容C3A的第二端耦接于第一N型晶体管N1A的控制端。
第二电荷泵单元1002可与第一电荷泵单元1001具有相同的结构。也就是说，第二电荷泵单元1002可包括输入端INB、输出端OUTB、第一N型晶体管N1B、第二N型晶体管N2B、第三N型晶体管N3B、第一P型晶体管P1B、第二P型晶体管P2B、第一电容C1B、第二电容C2B及第三电容C3B。第二电荷泵单元1002的输入端INB可耦接于第一电荷泵单元1001的输出端OUTA。再者，第一电容C1B的第一端可接收第三时钟信号SIGCLK3，第二电容C2B的第一端可接收第四时钟信号SIGCLK4，而第三电容C3B的第一端可接收第一时钟信号SIGCLK1。此外，第三N型晶体管N3B的基极端可耦接于，但不限于，第一N型晶体管N1B的基极端。
图2为本发明一实施例的第一时钟信号SIGCLK1、第二时钟信号SIGCLK2、第三时钟信号SIGCLK3、第四时钟信号SIGCLK4、第一电容C1A的第二端的端电压VBSTA及第一电容C1B的第二端的端电压VBSTB的波型图。
在图2中，第一时钟信号SIGCLK1及第三时钟信号SIGCLK3为非重迭的两个时钟信号，也就是说，第一时钟信号SIGCLK1及第三时钟信号SIGCLK3会在不同的时点切换电位。更进一步说，当第一时钟信号SIGCLK1为第一电压VDD时，第三时钟信号SIGCLK3为较第一电压VDD低的第二电压VSS，且当第三时钟信号SIGCLK3为第一电压VDD时，第一时钟信号SIGCLK1为较第一电压VDD低的第二电压VSS。
再者，第二时钟信号SIGCLK2的负缘FECLK2会领先第一时钟信号SIGCLK1的正缘RECLK1，而接续在第二时钟信号SIGCLK2的负缘FECLK2之后的第二时钟信号SIGCLK2的正缘RECLK2领先接续在第一时钟信号SIGCLK1的正缘RECLK1之后的第一时钟信号SIGCLK1的负缘FECLK1。
并且，第四时钟信号SIGCLK4的负缘FECLK4会领先第三时钟信号SIGCLK3的正缘RECLK3，而接续在第四时钟信号SIGCLK4的负缘FECLK4之后的第四时钟信号SIGCLK4的正缘RECLK4会领先接续在第三时钟信号SIGCLK3的正缘
RECLK3之后的第三时钟信号SIGCLK3的负缘FECLK3。
图2所示的波型图是在电荷泵电路10已进入稳定输出抬升电压的情况下所撷取的。然而，在第一电荷泵单元1001的初始操作中，当第一时钟信号SIGCLK1为第二电压VSS时，第三N型晶体管N3A可将第一电容C1A的第二端充电至相当于VDD-Vthn的电压，其中Vthn为第三N型晶体管N3A的临界电压，使得第一电荷泵单元1001能够快速进入稳定阶段并进行后续操作。
为方便理解电荷泵单元1001及1002在时段T1至T8的操作，可先观察第一电荷泵单元1001自时段TA至TC的操作。
在时段TA，第一时钟信号SIGCLK1为第一电压VDD，第二时钟信号
SIGCLK2为第二电压VSS，而第三时钟信号SIGCLK3为第二电压VSS。由于第一电容C1A的第二端在第一时钟信号SIGCLK1为第二电压VSS时，就已经被充电至第一电压VDD，因此当第一时钟信号SIGCLK1变为第一电压VDD时，第一电容C1A的第二端电压将被提升至第三电压2VDD。因此，第二N型晶体管N2A将被导通，而第三电容C3A的第二端会在时段TA中，经由第二N型晶体管N2A被充电至第一电压VDD。
第二时钟信号SIGCLK2在时段TB变为第一电压VDD，而第一时钟信号SIGCLK1在时段TC变为第二电压VSS。因此在时段TB及TC中，第一P型晶体管P1A将被截止，接着第二P型晶体管P2A将被导通，而第一电荷泵单元1001可停止将内部储存的电荷分享给第二电荷泵单元1002。
在时段T1，第三时钟信号SIGCLK3变为第一电压VDD，第一时钟信号SIGCLK1为第二电压VSS，而第二时钟信号SIGCLK2为第一电压VDD。由于在先前第三时钟信号SIGCLK3仍为第二电压VSS时，第三电容C3A的第二端已被充电至第一电压VDD，因此当第三时钟信号SIGCLK3自第二电压VSS变为第一电压VDD时，第三电容C3A的第二端将被抬升至第三电压2VDD，亦即两倍的第一电压VDD。
如此一来，第一N型晶体管N1A将被导通，而第一电容C1A的第二端也将随着第一时钟信号SIGCLK1变为第二电压VSS而被充电至第一电压
VDD。在此情况下，第二P型晶体管P2A可被导通，而第二电容C2A的第二端可处于第三电压2VDD，使得第一P型晶体管P1A被截止。也就是说，在时段T1中，第一电荷泵单元1001会对第一电容C1A充电，且不会将储存的电荷分享给第二电荷泵单元1001。
在时段T2中，第三时钟信号SIGCLK3变为第二电压VSS，而第一时钟信号SIGCLK1、第二时钟信号SIGCLK2及第四时钟信号SIGCLK4则维持前一时段T1的电位。因此，第一N型晶体管N1A会被截止。由于没有周围没有可放电的路径，因此第一电容C1A的第二端的端电压VBSTA保持在第一电压VDD。
在时段T3中，第二时钟信号SIGCLK2变为第二电压VSS，而第一时钟信号SIGCLK1、第三时钟信号SIGCLK3及第四时钟信号SIGCLK4则维持前一时段T2的电位。在时段T4中，第一时钟信号SIGCLK1变为第一电压VDD，而第二时钟信号SIGCLK2、第三时钟信号SIGCLK3及第四时钟信号SIGCLK4则维持前一时段T3的电位。也就是说，在端电压VBSTA随着第一时钟信号SIGCLK1在时段T4的抬升而被抬升到第三电压2VDD之前，第一P型晶体管P1A可先在时段T3被导通。因此，第一电荷泵单元1001的输出端OUTA可在时段T4中，经由第一P型晶体管P1A输出第三电压2VDD。
同时，在时段T4中，第二电荷泵单元1002的第一N型晶体管N1B会随着被导通第一时钟信号SIGCLK1的电压抬升而被导通，因此第一电容C1B的第二端的端电压VBSTB会被第一电荷泵单元1001充电至第三电压2VDD。然而，第一P型晶体管P1A的栅极所需的导通延迟时间可能会减少第一电荷泵单元1001与第二电荷泵单元1002之间的电荷传递，进而降低效率。因此第一电荷泵单元1001的第一P型晶体管P1A可在时段T4之前的时段T3先开始导通，以确保在第一时钟信号SIGCLK1变为第一电压VDD时，可立即对第二电荷泵单元1002的第一电容C1B进行充电。
然而，在部分实施例中，若栅极延迟的时间甚短，则第二时钟信号SIGCLK2也可在第一时钟信号SIGCLK1自第二电压VSS变为第一电压VDD时，同步自第一电压VDD变为第二电压VSS。
再者，当第一电容C1A的第二端的端电压VBSTA为第三电压2VDD时，第二N型晶体管N2A可被导通，使得第三电容C3A的第二端的电压维持在第一电压VDD。因此，第一N型晶体管N1A可被截止，以避免逆向电流自第一电容C1A的第二端流向输入端INA。
在时段T5中，第二时钟信号SIGCLK2变为第一电压VDD，而第一时钟信号SIGCLK1、第三时钟信号SIGCLK3及第四时钟信号SIGCLK4则维持前一时段T4的电位。在时段T6中，第一时钟信号SIGCLK1变为第二电压VSS，而第二时钟信号SIGCLK2、第三时钟信号SIGCLK3及第四时钟信号SIGCLK4则维持前一时段T5的电位。
也就是说，在第一时钟信号SIGCLK1于时段T6中降低电位，使得第一电荷泵单元1001的第一电容C1A的第二端端电压VBSTA的电位也随着降低之前，第一P型晶体管P1A可在时段T5先被截止。因此，第二电荷泵单元1002的第一电容C1B的第二端不会因为第一P型晶体管P1A及第N型晶体管N1B的截止延迟，而从第一电荷泵单元1001接收到第一电压VDD，进而避免逆向电流。此外，第二P型晶体管P2A可在时段T6中被导通，使得第一P型晶体管P1A的第二端及控制端之间被电性短路，而此时第一P型晶体管P1A的操作状态将形同以二极管方式电性连接的晶体管，以避免逆向电流流经第一P型晶体管P1A。
在时段T7，第四时钟信号SIGCLK4变为第二电压VSS，而第一时钟信号SIGCLK1、第二时钟信号SIGCLK2及第三时钟信号SIGCLK3则维持前一时段T6的电位。在时段T8，第三时钟信号SIGCLK3变为第一电压VDD，而第一时钟信号SIGCLK1、第二时钟信号SIGCLK2及第四时钟信号SIGCLK4则维持前一时段T7的电位。
也就是说，在端电压VBSTB随着第三时钟信号SIGCLK3于时段T8的电压抬升而自第三电压2VDD抬升至第四电压3VDD之前，第一P型晶体管P1B可在时段T7中先导通。因此第二电荷泵单元1002的输出端OUTB即可在时段T8中经由第一P型晶体管P1B输出第四电压3VDD，而不会受到第一P型晶体管P1B的栅极延迟所影响。
总而言之，电荷泵电路的主要功能是在将电压输入端口所接收到的输入电压提高并经由电压输出端口输出高电压。本发明的电荷泵电路可以在较长的时段中(例如时段TA、T1、T4及T8)中进行电位提升及分享电荷的操作，同时也可在较短的时段中(例如时段TB、TC、T2、T3、T5、T6及T7)导通或截止电荷分享的路径以避免逆电流产生。
如此一来，两段式的电荷泵电路10便可以根据第一电压VDD产生第四电压3VDD。此外，透过四个时钟信号SIGCLK1、SIGCLK2、SIGCLK3及SIGCLK4，还可避免逆向电流。
根据先前所述的操作，由于第二电容C2A及第三电容C3A主要可用来控制晶体管的栅极，因此第二电容C2A及第三电容C3A虽然需要耐高压，但无须具有大的电容值。因此，在部分实施例中，第二电容C2A及第三电容C3A可为金属-氧化物-金属(metal-oxide-metal，MOM)电容，以确保能够电容能够承受高压，同时也无须过大的面积。
然而，由于第一电容C1A中所储存的电荷将被分享至下一级的电荷泵单元，因此第一电容C1A的电容值应该要足够大到能够维持输出电压。在此情况下，第一电容C1A可为晶体管电容以减少所需的面积。
再者，在图1中，第一电荷泵单元1001可另包括基极开关110A及放电电路120A。基极开关110A可以确保第一N型晶体管N1A的基极端处于较低的电压，以减少基体效应(bodyeffect)及漏电流。在第一电荷泵单元1001停止输出电压时，放电电路120A可对第三电容C3A的第二端进行放电，以提升第一电荷泵单元1001的可信赖度。
相似地，第二电荷泵单元1002也可包括基极开关110B及放电电路120B。
在图1中，基极开关110A可包括第四N型晶体管N4A及第五N型晶体管N5A。第四N型晶体管N4A具有第一端、第二端、控制端及基极端，第四N型晶体管N4A的第一端耦接于第一N型晶体管N1A的第一端，第四N型晶体管N4A的第二端耦接于第一N型晶体管N1A的基极端，第四N型晶体管N4A的控制端耦接于第一N型晶体管N1A的第二端，而第四N型晶体管N4A的基极端耦接于第一N型晶体管N1A的基极端。
第五N型晶体管N5A具有第一端、第二端、控制端及基极端，第五N型晶体管N5A的第一端耦接于第一N型晶体管N1A的基极端，第五N型晶体管N5A的第二端耦接于第一N型晶体管N1A的第二端，第五N型晶体管N5A的控制端耦接于第一N型晶体管N1A的第一端，而第五N型晶体管N5A的基极端耦接于第一N型晶体管N1A的基极端。
透过基极开关110A，第一N型晶体管N1A的基极端的电压就能够被控制在不大于第一N型晶体管N1A的第一端及第二端的电压。如此一来，就能够减少第一N型晶体管N1A的基极端所产生的基体效应及漏电流。
放电电路120耦接于第一N型晶体管N1A的控制端及***电压端130之间，以接收***电压VSS。
在图1中，放电电路120A可包括第六N型晶体管N6A及第七N型晶体管N7A。
第六N型晶体管N6A具有第一端、第二端、控制端及基极端，第六N型晶体管N6A的第一端耦接于第一N型晶体管N1A的控制端，而第六N型晶体管N6A的控制端可接收偏压电压Vbias，而第六N型晶体管N6A的基极端耦接于第六N型晶体管N6A的第二端。
第七N型晶体管N7A具有第一端、第二端、控制端及基极端，第七N型晶体管N7A的第一端耦接于第六N型晶体管N6A的第二端，第七N型晶体管N7A的第二端耦接于***电压端130，第七N型晶体管N7A的控制端可接收控制信号SIGctrl，而第七N型晶体管N7A的基极端耦接于第七N型晶体管N7A的第二端。
当电荷泵单元停止产生输出电压时，偏压电压Vbias及控制信号SIGctrl可导通第六N型晶体管N6A及第七N型晶体管N7A。然而，第三电容C3A的第二端电压可能相对较高，例如为第三电压2VDD。此外，第二电荷泵单元1002所需要放电的电压还可能更高。因此，在部分实施例中，第六N型晶体管N6A可为N型横向扩散金氧半晶体管(Laterally DiffusedMetal Oxide Semiconductor，LDMOS)，以承受较高的耐压。在此情况下，第七N型晶体管N7A则可为一般低耐压的金氧半晶体管，以避免增加不必要的电路面积。然而，根据***的需求，放电电路也包括其他数量及/或其他种类的晶体管。
在部分实施例中，电荷泵电路10还可包括时钟产生电路12以产生所需的时钟信号。图3为本发明一实施例的时钟信号产生电路12的示意图。
时钟产生电路12包括时钟输入端CLK、非重迭时钟产生器CG、第一逆变器INV1、第二逆变器INV2、第三逆变器INV3及第四逆变器INV4。
时钟输入端可接收主要时钟信号SIGCLK0。在部分实施例中，主要时钟信号SIGCLK0可由所应用***中的时钟产生器产生。非重迭时钟产生器CG耦接于时钟输入端CLK，并可制造第一中介时钟信号SIGCLKA及第二中介时钟信号SIGCLKB。非重迭时钟产生器CG可由任何现今技术领域所习知或未知的非重迭时钟产生器来实作，并能使得第一中介时钟信号SIGCLKA及第二中介时钟信号SIGCLKB为非重迭的两个时钟信号。
第一逆变器INV1具有输入端及输出端，第一逆变器INV1的输入端可接收第一中介时钟信号SIGCLKA，而第一逆变器INV1的输出端可输出第二时钟信号SIGCLK2。
第二逆变器INV2具有输入端及输出端，第二逆变器INV2的输入端耦接于第一逆变器INV1的输出端，而第二逆变器INV2的输出端可输出第一时钟信号SIGCLK1。
第三逆变器INV3具有输入端及输出端，第三逆变器INV3的输入端可接收第二中介时钟信号SIGCLKB，而第三逆变器INV3的输出端可输出第四时钟信号SIGCLK4。
第四逆变器INV4具有输入端及输出端，第四逆变器INV4的输入端耦接于第三逆变器INV3的输出端，而第四逆变器INV4的输出端可输出第三时钟信号SIGCLK3。
利用时钟产生电路12，就能够产生电荷泵电路10所需的四个时钟信号SIGCLK1、SIGCLK2、SIGCLK3及SIGCLK4，以避免产生逆向电流，并可增加电荷泵电路10的效率。
图4为本发明另一实施例的时钟产生电路22的示意图。时钟产生电路22与时钟产生电路12具有相似的结构，然而时钟产生电路22还包括两个延迟组件DE1及DE2。
第一延迟组件DE1具有输入端及输出端，第一延迟组件DE1的输入端耦接于第一逆变器INV1的输出端。第二逆变器INV2具有输入端及输出端，第二逆变器INV2的输入端耦接于第一延迟组件DE1的输出端，而第二逆变器INV2的输出端可输出第一时钟信号SIGCLK1。
第二延迟组件DE2具有输入端及输出端，第二延迟组件DE2的输入端耦接于第三逆变器INV3的输出端。第四逆变器INV4具有输入端及输出端，第四逆变器INV4的输入端耦接于第二延迟组件DE2的输出端，而第四逆变器INV4的输出端可输出第三时钟信号SIGCLK3。
也就是说，第一延迟组件DE1可以设置在第一逆变器INV1及第二逆变器INV2之间，以根据***的需求使第一时钟信号SIGCLK1及第二时钟讯
SIGCLK2之间产生适当的延迟。相似地，第二延迟组件DE2可以设置在第三逆变器INV3及第四逆变器INV4之间，以使第三时钟信号SIGCLK3及第四时钟讯SIGCLK4之间产生适当的延迟。
虽然电荷泵电路10包括两级的电荷泵单元1001及1002，然而在其他的实施例中，电荷泵电路也可包括更多级的电荷泵单元以产生更高的电压。
图5为本发明另一实施例之电荷泵电路20的示意图。电荷泵电路20包括M个电荷泵单元1001至100M，其中M为大于1的正整数。电荷泵电路20可自电压输入端口VIN接收第一电压VDD，并产生第五电压(M+1)VDD，亦即第一电压VDD的(M+1)倍的电压。电荷泵单元1001至100M可具有相同的结构，然而，每两个相邻的电荷泵单元可接收相异组的时钟信号。
举例来说，在图5中，第i电荷泵单元100i的第一电容C1A的第一端会接收第一时钟信号SIGCLK1，第i电荷泵单元100i的第二电容C2A的第一端会接收第二时钟信号SIGCLK2，而第i电荷泵单元100i的第三电容C3A的第一端会接收第三时钟信号SIGCLK3，其中i为小于M的正整数。
在此情况下，第(i+1)电荷泵单元100(i+1)的第一电容C1B的第一端会接收第三时钟信号SIGCLK3，第(i+1)电荷泵单元100(i+1)的第二电容C2B的第一端会接收第四时钟信号SIGCLK4，而第(i+1)电荷泵单元100(i+1)的第三电容C3B的第一端会接收第一时钟信号SIGCLK1。
也就是说，连续两级电荷泵单元中的第一电容的第二端会在相异的时段充电，并在相异的时段被抬升，使得在前一级电荷泵单元中的储存的电荷能够稳定地与下一级的电荷泵单元分享。此外，电荷泵电路20可利用四个时钟信号SIGCLK1、SIGCLK2、SIGCLK3及SIGCLK4来产生高输出电压(M+1)VDD，同时也可减少逆向电流，并可增加电能效率。电荷泵单元20以可利用图3中的时钟产生电路12或图4中的时钟产生电路22来产生所需的时钟信号。
综上所述，本发明的实施例所提供的电荷泵电路可以利用四个时钟信号来产生高电压。透过精确设计过的四个时钟信号，相连两级的电荷泵单元就能够在相异的时段充电，并可在相异的时段被抬升，使得前一级电荷泵单元中的储存的电荷能够稳定地与下一级的电荷泵单元分享。透过在停止输出抬升电压之前，先将第一P型晶体管截止，就能够避免因为第一P型晶体管的栅极延迟所导致的逆向电流。此外，透过在输出抬升电压之前，先将第一P型晶体管导通，就能够避免因为第一P型晶体管的栅极延迟所导致的电能效率不彰。
以上所述仅为本发明的优选实施例而已，并不用于限制本发明，对于本领域的技术人员来说，本发明可以有各种更改和变化。凡在本发明的精神和原则之内，所作的任何修改、等同替换、改进等，均应包含在本发明的保护范围之内。

Claims (20)

1.一种电荷泵电路，其特征在于，包括：
第一电荷泵单元，用以接收输入电压、第一时钟信号、第二时钟信号及第三时钟信号，并用以根据所述第一时钟信号、所述第二时钟信号及所述第三时钟信号抬升所述输入电压以输出第一抬升电压；及
第二电荷泵单元，耦接于所述第一电荷泵单元，用以接收所述第一抬升电压、所述第一时钟信号、第四时钟信号及所述第三时钟信号，并用以根据所述第一时钟信号、所述第四时钟信号及所述第三时钟信号抬升所述第一抬升电压以输出第二抬升电压；
其中：
所述第一时钟信号及所述第三时钟信号为非重迭的两个时钟信号；
所述第二时钟信号的负缘领先所述第一时钟信号的正缘；
接续在所述第二时钟信号的所述负缘之后的所述第二时钟信号的正缘领先接续在所述第一时钟信号的所述正缘之后的所述第一时钟信号的负缘；
所述第四时钟信号的负缘领先所述第三时钟信号的正缘；及
接续在所述第四时钟信号的所述负缘之后的所述第四时钟信号的正缘领先接续在所述第三时钟信号的所述正缘之后的所述第三时钟信号的负缘。
2.如权利要求1所述的电荷泵电路，其特征在于所述第一电荷泵单元包括：
输入端，用以接收所述输入电压；
输出端，用以输出所述第一抬升电压；
第一N型晶体管，具有耦接于所述输入端的第一端，第二端，及控制端；
第二N型晶体管，具有耦接于所述输入端的第一端，耦接于所述第一N型晶体管的所述控制端的第二端，及耦接于所述第一N型晶体管的所述第二端的控制端；
第三N型晶体管，具有耦接于所述输入端的第一端，耦接于所述第一N型晶体管的所述第二端的第二端，及耦接于所述第三N型晶体管的所述第一端的控制端；
第一电容，具有用以接收所述第一时钟信号的第一端，及耦接于所述第一N型晶体管的所述第二端的第二端；
第一P型晶体管，具有耦接于所述第一N型晶体管的所述第二端的第一端，耦接于所述输出端的第二端，控制端，及耦接于所述第一P型晶体管的所述第二端的基极端；
第二P型晶体管，具有耦接于所述第一P型晶体管的所述控制端的第一端，耦接于所述输出端的第二端，耦接于所述第一P型晶体管的所述第一端的控制端，及耦接于所述第二P型晶体管的所述第二端的基极端；
第二电容，具有用以接收所述第二时钟信号的第一端，及耦接于所述第一P型晶体管的所述控制端的第二端；及
第三电容，具有用以接收所述第三时钟信号的第一端，及耦接于所述第一N型晶体管的所述控制端的第二端。
3.如权利要求2所述的电荷泵电路，其特征在于所述第一电荷泵单元另包括：
第四N型晶体管，具有耦接于所述第一N型晶体管的所述第一端的第一端，耦接于所述第一N型晶体管的基极端的第二端，耦接于所述第一N型晶体管的所述第二端的控制端，及耦接于所述第一N型晶体管的所述基极端的基极端；及
第五N型晶体管，具有耦接于所述第一N型晶体管的所述基极端的第一端，耦接于所述第一N型晶体管的所述第二端的第二端，耦接于所述第一N型晶体管的所述第一端的控制端，及耦接于所述第一N型晶体管的所述基极端的基极端。
4.如权利要求2所述的电荷泵电路，其特征在于所述第一电荷泵单元另包括放电电路，耦接于所述第一N型晶体管的所述控制端及***电压端之间，用以接收***电压。
5.如权利要求4所述的电荷泵电路，其特征在于所述放电电路包括：
第六N型晶体管，具有耦接于所述第一N型晶体管的所述控制端的第一端，第二端，及用以接收偏压电压的控制端；及
第七N型晶体管，具有耦接于所述第六N型晶体管的所述第二端的第一端，耦接于所述***电压端的第二端，及用以接收控制信号的控制端，及耦接于所述第七N型晶体管的所述第二端的基极端。
6.如权利要求5所述的电荷泵电路，其特征在于所述第六N型晶体管是为N型横向扩散金氧半晶体管。
7.如权利要求2所述的电荷泵电路，其特征在于所述第二电容及所述第三电容是为金属-氧化物-金属电容。
8.一种电荷泵电路，其特征在于，包括：
电压输入端口；
电压输出端口；及
M个电荷泵单元，包括：
第i电荷泵，包括：
输入端；
输出端；
第一N型晶体管，具有耦接于所述第i电荷泵单元的所述输入端的第一端，第二端，及控制端；
第二N型晶体管，具有耦接于所述第i电荷泵单元的所述输入端的第一端，耦接于所述第i电荷泵单元的所述第一N型晶体管的所述控制端的第二端，及耦接于所述第i电荷泵单元的所述第一N型晶体管的所述第二端的控制端；
第三N型晶体管，具有耦接于所述第i电荷泵单元的所述输入端的第一端，耦接于所述第i电荷泵单元的所述第一N型晶体管的所述第二端的第二端，及耦接于所述第i电荷泵单元的所述第三N型晶体管的所述第一端的控制端；
第一电容，具有用以接收第一时钟信号的第一端，及耦接于所述第i电荷泵单元的所述第一N型晶体管的所述第二端的第二端；
第一P型晶体管，具有耦接于所述第i电荷泵单元的所述第一N型晶体管的所述第二端的第一端，耦接于所述第i电荷泵单元的所述输出端的第二端，控制端，及耦接于所述第i电荷泵单元的所述第一P型晶体管的所述第二端的基极端；
第二P型晶体管，具有耦接于所述第i电荷泵单元的所述第一P型晶体管的所述控制端的第一端，耦接于所述第i电荷泵单元的所述输出端的第二端，耦接于所述第i电荷泵单元的所述第一P型晶体管的所述第一端的控制端，及耦接于所述第i电荷泵单元的所述第二P型晶体管的所述第二端的基极端；
第二电容，具有用以接收第二时钟信号的第一端，及耦接于所述第i电荷泵单元的所述第一P型晶体管的所述控制端的第二端；及
第三电容，具有用以接收第三时钟信号的第一端，及耦接于所述第i电荷泵单元的所述第一N型晶体管的所述控制端的第二端；及
第(i+1)电荷泵，包括：
输入端，耦接于所述第i电荷泵单元的所述输出端；
输出端；
第一N型晶体管，具有耦接于所述第(i+1)电荷泵单元的所述输入端的第一端，第二端，及控制端；
第二N型晶体管，具有耦接于所述第(i+1)电荷泵单元的所述输入端的第一端，耦接于所述第(i+1)电荷泵单元的所述第一N型晶体管的所述控制端的第二端，及耦接于所述第(i+1)电荷泵单元的所述第一N型晶体管的所述第二端的控制端；
第三N型晶体管，具有耦接于所述第(i+1)电荷泵单元的所述输入端的第一端，耦接于所述第(i+1)电荷泵单元的所述第一N型晶体管的所述第二端的第二端，及耦接于所述第(i+1)电荷泵单元的所述第三N型晶体管的所述第一端的控制端；
第一电容，具有用以接收所述第三时钟信号的第一端，及耦接于所述第(i+1)电荷泵单元的所述第一N型晶体管的所述第二端的第二端；
第一P型晶体管，具有耦接于所述第(i+1)电荷泵单元的所述第一N型晶体管的所述第二端的第一端，耦接于所述第(i+1)电荷泵单元的所述输出端的第二端，控制端，及耦接于所述第(i+1)电荷泵单元的所述第一P型晶体管的所述第二端的基极端；
第二P型晶体管，具有耦接于所述第(i+1)电荷泵单元的所述第一P型晶体管的所述控制端的第一端，耦接于所述第(i+1)电荷泵单元的所述输出端的第二端，耦接于所述第(i+1)电荷泵单元的所述第一P型晶体管的所述第一端的控制端，及耦接于所述第(i+1)电荷泵单元的所述第二P型晶体管的所述第二端的基极端；
第二电容，具有用以接收第四时钟信号的第一端，及耦接于所述第(i+1)电荷泵单元的所述第一P型晶体管的所述控制端的第二端；及
第三电容，具有用以接收所述第一时钟信号的第一端，及耦接于所述第(i+1)电荷泵单元的所述第一N型晶体管的所述控制端的第二端；
其中：
M是为大于1的正整数；
i是为小于M的正整数；及
所述第一时钟信号及所述第三时钟信号为非重迭的两个时钟信号。
9.如权利要求8所述的电荷泵电路，其特征在于：
所述第二时钟信号的负缘领先所述第一时钟信号的正缘；
接续在所述第二时钟信号的所述负缘之后的所述第二时钟信号的正缘领先接续在所述第一时钟信号的所述正缘之后的所述第一时钟信号的负缘；
所述第四时钟信号的负缘领先所述第三时钟信号的正缘；及
接续在所述第四时钟信号的所述负缘之后的所述第四时钟信号的正缘领先接续在所述第三时钟信号的所述正缘之后的所述第三时钟信号的负缘。
10.如权利要求1或9所述的电荷泵电路，其特征在于，另包括时钟产生电路，包括：
时钟输入端，用以接收主要时钟信号；
非重迭时钟产生器，耦接于所述时钟输入端，用以制造第一中介时钟信号及第二中介时钟信号，其中所述第一中介时钟信号及所述第二中介时钟信号为非重迭的两个时钟信号；
第一逆变器，具有用以接收所述第一中介时钟信号的输入端，及用以输出所述第二时钟信号的输出端；
第二逆变器，具有耦接于所述第一逆变器的所述输出端的输入端，及用以输出所述第一时钟信号的输出端；
第三逆变器，具有用以接收所述第二中介时钟信号的输入端，及用以输出所述第四时钟信号的输出端；及
第四逆变器，具有耦接于所述第三逆变器的所述输出端的输入端，及用以输出所述第三时钟信号的输出端。
11.如权利要求1或9所述的电荷泵电路，其特征在于，另包括时钟产生电路，包括：
时钟输入端，用以接收主要时钟信号；
非重迭时钟产生器，耦接于所述时钟输入端，用以制造第一中介时钟信号及第二中介时钟信号，其中所述第一中介时钟信号及所述第二中介时钟信号为非重迭的两个时钟信号；
第一逆变器，具有用以接收所述第一中介时钟信号的输入端，及用以输出所述第二时钟信号的输出端；
第一延迟组件，具有耦接于所述第一逆变器的所述输出端的输入端，及输出端；
第二逆变器，具有耦接于所述第一延迟组件的所述输出端的输入端，及用以输出所述第一时钟信号的输出端；
第三逆变器，具有用以接收所述第二中介时钟信号的输入端，及用以输出所述第四时钟信号的输出端；
第二延迟组件，具有耦接于所述第三逆变器的所述输出端的输入端，及输出端；及
第四逆变器，具有耦接于所述第二延迟组件的所述输出端的输入端，及用以输出所述第三时钟信号的输出端。
12.如权利要求8所述的电荷泵电路，其特征在于所述第i电荷泵单元另包括：
第四N型晶体管，具有耦接于所述第i电荷泵单元的所述第一N型晶体管的所述第一端的第一端，耦接于所述第i电荷泵单元的所述第一N型晶体管的一基极端的第二端，耦接于所述第i电荷泵单元的所述第一N型晶体管的所述第二端的控制端，及耦接于所述第i电荷泵单元的所述第一N型晶体管的所述基极端的基极端；及
第五N型晶体管，具有耦接于所述第i电荷泵单元的所述第一N型晶体管的所述基极端的第一端，耦接于所述第i电荷泵单元的所述第一N型晶体管的所述第二端的第二端，耦接于所述第i电荷泵单元的所述第一N型晶体管的所述第一端的控制端，及耦接于所述第i电荷泵单元的所述第一N型晶体管的所述基极端的基极端。
13.如权利要求8所述的电荷泵电路，其特征在于所述第i电荷泵单元另包括放电电路，耦接于所述第i电荷泵单元的所述第一N型晶体管的所述控制端及***电压端之间，用以接收***电压。
14.如权利要求13所述的电荷泵电路，其特征在于所述放电电路包括：
第六N型晶体管，具有耦接于所述第i电荷泵单元的所述第一N型晶体管的所述控制端的第一端，第二端，及用以接收偏压电压的控制端；
及
第七N型晶体管，具有耦接于所述第i电荷泵单元的所述第六N型晶体管的所述第二端的第一端，耦接于所述***电压端的第二端，用以接收控制信号的控制端，及耦接于所述第i电荷泵单元的所述第七N型晶体管的所述第二端的基极端。
15.如权利要求14所述的电荷泵电路，其特征在于所述第i电荷泵单元的所述第六N型晶体管是为N型横向扩散金氧半晶体管。
16.如权利要求8所述的电荷泵电路，其特征在于所述第(i+1)电荷泵单元另包括：
第四N型晶体管，具有耦接于所述第(i+1)电荷泵单元的所述第一N型晶体管的所述第一端的第一端，耦接于所述第(i+1)电荷泵单元的所述第一N型晶体管的基极端的第二端，耦接于所述第(i+1)电荷泵单元的所述第一N型晶体管的所述第二端的控制端，及耦接于所述第(i+1)电荷泵单元的所述第一N型晶体管的所述基极端的基极端；
及
第五N型晶体管，具有耦接于所述第(i+1)电荷泵单元的所述第一N型晶体管的所述基极端的第一端，耦接于所述第(i+1)电荷泵单元的所述第一N型晶体管的所述第二端的第二端，耦接于所述第(i+1)电荷泵单元的所述第一N型晶体管的所述第一端的控制端，及耦接于所述第(i+1)电荷泵单元的所述第一N型晶体管的所述基极端的基极端。
17.如权利要求8所述的电荷泵电路，其特征在于所述第(i+1)电荷泵单元另包括放电电路，耦接于所述第(i+1)电荷泵单元的所述第一N型晶体管的所述控制端及***电压端之间，用以接收***电压。
18.如权利要求17所述的电荷泵电路，其特征在于所述放电电路包括：
第六N型晶体管，具有耦接于所述第(i+1)电荷泵单元的所述第一N型晶体管的所述控制端的第一端，第二端，及用以接收偏压电压的控制端；及
第七N型晶体管，具有耦接于所述第(i+1)电荷泵单元的所述第六N型晶体管的所述第二端的第一端，耦接于所述***电压端的第二端，用以接收控制信号的控制端，及耦接于所述第(i+1)电荷泵单元的所述第七N型晶体管的所述第二端的基极端。
19.如权利要求18所述的电荷泵电路，其特征在于所述第(i+1)电荷泵单元的所述第六N型晶体管是为N型横向扩散金氧半晶体管。
20.如权利要求8所述的电荷泵电路，其特征在于所述第i电荷泵单元的所述第二电容及所述第三电容以及所述第(i+1)电荷泵单元的所述第二电容及所述第三电容是为金属-氧化物-金属电容。
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