JPH10257756A - 昇圧回路及び降圧回路 - Google Patents
昇圧回路及び降圧回路Info
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- JPH10257756A JPH10257756A JP6029897A JP6029897A JPH10257756A JP H10257756 A JPH10257756 A JP H10257756A JP 6029897 A JP6029897 A JP 6029897A JP 6029897 A JP6029897 A JP 6029897A JP H10257756 A JPH10257756 A JP H10257756A
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- H03—ELECTRONIC CIRCUITRY
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- H03K19/02—Logic circuits, i.e. having at least two inputs acting on one output; Inverting circuits using specified components
- H03K19/08—Logic circuits, i.e. having at least two inputs acting on one output; Inverting circuits using specified components using semiconductor devices
- H03K19/094—Logic circuits, i.e. having at least two inputs acting on one output; Inverting circuits using specified components using semiconductor devices using field-effect transistors
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- H—ELECTRICITY
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- H02M—APPARATUS FOR CONVERSION BETWEEN AC AND AC, BETWEEN AC AND DC, OR BETWEEN DC AND DC, AND FOR USE WITH MAINS OR SIMILAR POWER SUPPLY SYSTEMS; CONVERSION OF DC OR AC INPUT POWER INTO SURGE OUTPUT POWER; CONTROL OR REGULATION THEREOF
- H02M3/00—Conversion of dc power input into dc power output
- H02M3/02—Conversion of dc power input into dc power output without intermediate conversion into ac
- H02M3/04—Conversion of dc power input into dc power output without intermediate conversion into ac by static converters
- H02M3/06—Conversion of dc power input into dc power output without intermediate conversion into ac by static converters using resistors or capacitors, e.g. potential divider
- H02M3/07—Conversion of dc power input into dc power output without intermediate conversion into ac by static converters using resistors or capacitors, e.g. potential divider using capacitors charged and discharged alternately by semiconductor devices with control electrode, e.g. charge pumps
- H02M3/073—Charge pumps of the Schenkel-type
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Abstract
(57)【要約】
【課題】印加するクロックパルス信号の組み合わせによ
り、昇圧レベルまたは降圧レベルを切り換えることがで
きる。 【解決手段】直列に接続され、初段から最終段側方向に
或いはその逆方向に電荷を転送する複数のダイオード手
段と、ダイオード手段の接続点に第一の電極が接続され
た複数の容量とを有し、その容量の第二の電極にパルス
信号が印加されて前記接続点が昇圧される昇圧回路また
は降圧される降圧回路において、第一の状態の時に、容
量の第二の電極に互いに逆相のパルス信号を第一の組み
合わせで印加し、第一の状態と異なる第二の状態の時
に、容量の第二の電極に互いに逆相のパルス信号を第一
と異なる第二の組み合わせで印加するパルス生成回路を
有することを特徴とする。
り、昇圧レベルまたは降圧レベルを切り換えることがで
きる。 【解決手段】直列に接続され、初段から最終段側方向に
或いはその逆方向に電荷を転送する複数のダイオード手
段と、ダイオード手段の接続点に第一の電極が接続され
た複数の容量とを有し、その容量の第二の電極にパルス
信号が印加されて前記接続点が昇圧される昇圧回路また
は降圧される降圧回路において、第一の状態の時に、容
量の第二の電極に互いに逆相のパルス信号を第一の組み
合わせで印加し、第一の状態と異なる第二の状態の時
に、容量の第二の電極に互いに逆相のパルス信号を第一
と異なる第二の組み合わせで印加するパルス生成回路を
有することを特徴とする。
Description
【０００１】
【発明の属する技術分野】本発明は、逆相のパルス信号
を利用して電源電圧以上に昇圧するあるいは降圧する回
路に関し、特に、その昇圧レベルまたは降圧レベルを適
宜変更することができる昇圧または降圧回路に関する。
を利用して電源電圧以上に昇圧するあるいは降圧する回
路に関し、特に、その昇圧レベルまたは降圧レベルを適
宜変更することができる昇圧または降圧回路に関する。
【０００２】
【従来の技術】半導体装置内において、昇圧回路や降圧
回路は、電源電圧より高い電位を生成したり電源電圧よ
り低い電圧を生成したりするのに利用される。例えば、
フラッシュメモリなどに利用される不揮発性メモリは、
書き込み回路に昇圧回路が、消去回路に降圧回路がそれ
ぞれ利用され、メモリセルが接続されるワード線やビッ
ト線にそこで昇圧された電圧や降圧された電圧が印加さ
れる。
回路は、電源電圧より高い電位を生成したり電源電圧よ
り低い電圧を生成したりするのに利用される。例えば、
フラッシュメモリなどに利用される不揮発性メモリは、
書き込み回路に昇圧回路が、消去回路に降圧回路がそれ
ぞれ利用され、メモリセルが接続されるワード線やビッ
ト線にそこで昇圧された電圧や降圧された電圧が印加さ
れる。
【０００３】図１８は、一般的な昇圧回路を示す図であ
る。この昇圧回路では、ダイオード接続されたＮ型のＭ
ＯＳトランジスタＱ11、Ｑ12、Ｑ13、Ｑ14が直列に接続
され、それらの接続点に容量Ｃ11、Ｃ12、Ｃ13、Ｃ14が
接続される。初段のダイオード接続のトランジスタＱ11
のドレイン端子には電源Ｖｃｃが接続され、最終段のダ
イオード接続のトランジスタＱ14のソース端子に出力Ｏ
ＵＴが接続される。容量Ｃには、図示される通り交互に
逆相のクロックパルスＣＬＫ、ＣＬＫＢが印加されて、
各容量Ｃによる昇圧動作により、各ノードＮ１，Ｎ２，
Ｎ３，Ｎ４から最終段方向の隣のノードに電荷が転送さ
れる。その結果、出力ＯＵＴには、クロックパルスの振
幅である電源電圧Ｖｃｃの約５倍の昇圧された電圧が生
成される。
る。この昇圧回路では、ダイオード接続されたＮ型のＭ
ＯＳトランジスタＱ11、Ｑ12、Ｑ13、Ｑ14が直列に接続
され、それらの接続点に容量Ｃ11、Ｃ12、Ｃ13、Ｃ14が
接続される。初段のダイオード接続のトランジスタＱ11
のドレイン端子には電源Ｖｃｃが接続され、最終段のダ
イオード接続のトランジスタＱ14のソース端子に出力Ｏ
ＵＴが接続される。容量Ｃには、図示される通り交互に
逆相のクロックパルスＣＬＫ、ＣＬＫＢが印加されて、
各容量Ｃによる昇圧動作により、各ノードＮ１，Ｎ２，
Ｎ３，Ｎ４から最終段方向の隣のノードに電荷が転送さ
れる。その結果、出力ＯＵＴには、クロックパルスの振
幅である電源電圧Ｖｃｃの約５倍の昇圧された電圧が生
成される。
【０００４】図１９は、同様の降圧回路を示す図であ
る。この降圧回路では、ダイオード接続されたＰ型のＭ
ＯＳトランジスタＱ21、Ｑ22、Ｑ23、Ｑ24が直列に接続
され、それらの接続点に容量Ｃ21、Ｃ22、Ｃ23、Ｃ24が
接続される。初段のダイオード接続のトランジスタＱ21
のドレイン端子にはグランド電源ＧＮＤが接続され、最
終段のダイオード接続のトランジスタＱ24のソース端子
に出力ＯＵＴが接続される。容量Ｃに図示される通り交
互に逆相のクロックパルスＣＬＫ、ＣＬＫＢが印加され
て、各容量Ｃによる降圧動作により、各ノードＰ１，Ｐ
２，Ｐ３，Ｐ４から初段方向の隣のノードに電荷が転送
される。その結果、出力ＯＵＴには、クロックパルスの
振幅である電源電圧Ｖｃｃの約４倍の負の電圧が生成さ
れる。
る。この降圧回路では、ダイオード接続されたＰ型のＭ
ＯＳトランジスタＱ21、Ｑ22、Ｑ23、Ｑ24が直列に接続
され、それらの接続点に容量Ｃ21、Ｃ22、Ｃ23、Ｃ24が
接続される。初段のダイオード接続のトランジスタＱ21
のドレイン端子にはグランド電源ＧＮＤが接続され、最
終段のダイオード接続のトランジスタＱ24のソース端子
に出力ＯＵＴが接続される。容量Ｃに図示される通り交
互に逆相のクロックパルスＣＬＫ、ＣＬＫＢが印加され
て、各容量Ｃによる降圧動作により、各ノードＰ１，Ｐ
２，Ｐ３，Ｐ４から初段方向の隣のノードに電荷が転送
される。その結果、出力ＯＵＴには、クロックパルスの
振幅である電源電圧Ｖｃｃの約４倍の負の電圧が生成さ
れる。
【０００５】
【発明が解決しようとする課題】上記の通り、逆相のク
ロックパルスを奇数番目の容量と偶数番目の容量とにそ
れぞれ与えることで、電源電圧の整数倍の昇圧電圧ある
いは降圧電圧を生成することができる。勿論、ダイオー
ド接続されたトランジスタと容量からなる回路を増やす
ことにより、より高いあるいはより低い電圧を生成する
ことができる。
ロックパルスを奇数番目の容量と偶数番目の容量とにそ
れぞれ与えることで、電源電圧の整数倍の昇圧電圧ある
いは降圧電圧を生成することができる。勿論、ダイオー
ド接続されたトランジスタと容量からなる回路を増やす
ことにより、より高いあるいはより低い電圧を生成する
ことができる。
【０００６】しかしながら、半導体装置に供給される電
源電圧に、例えば３Ｖと５Ｖが併用される場合は、３Ｖ
用に設計した昇圧あるいは降圧回路では、５Ｖの電源電
圧に対して設計値以上の電圧が各ノードに印加され、ト
ランジスタや容量の破壊を招くことがある。一般的に、
供給される電源に依存しない所望の昇圧電圧あるいは降
圧電圧を生成することが要求されるので、高い電源電圧
が印加されてもそれに伴い高い電圧あるいは低い電圧を
生成することは要求されない。
源電圧に、例えば３Ｖと５Ｖが併用される場合は、３Ｖ
用に設計した昇圧あるいは降圧回路では、５Ｖの電源電
圧に対して設計値以上の電圧が各ノードに印加され、ト
ランジスタや容量の破壊を招くことがある。一般的に、
供給される電源に依存しない所望の昇圧電圧あるいは降
圧電圧を生成することが要求されるので、高い電源電圧
が印加されてもそれに伴い高い電圧あるいは低い電圧を
生成することは要求されない。
【０００７】電源電圧の電圧値の問題は、複数の電圧の
併用でない場合でも、例えば供給される電源電圧が高く
変動すると、上記した昇圧回路または降圧回路内の素子
の破壊の問題は同様に発生する。
併用でない場合でも、例えば供給される電源電圧が高く
変動すると、上記した昇圧回路または降圧回路内の素子
の破壊の問題は同様に発生する。
【０００８】そこで、本発明の目的は、上記の問題点を
解決するために、同一の昇圧回路あるいは降圧回路であ
っても、適宜その昇圧レベルまたは降圧レベルを切り替
えることが可能な昇圧または降圧回路を提供することに
ある。
解決するために、同一の昇圧回路あるいは降圧回路であ
っても、適宜その昇圧レベルまたは降圧レベルを切り替
えることが可能な昇圧または降圧回路を提供することに
ある。
【０００９】更に、本発明の別の目的は、昇圧または降
圧回路内の素子の破壊の可能性がある場合に、その昇圧
レベルまたは降圧レベルを切り替えることができる昇圧
あるいは降圧回路を提供することにある。
圧回路内の素子の破壊の可能性がある場合に、その昇圧
レベルまたは降圧レベルを切り替えることができる昇圧
あるいは降圧回路を提供することにある。
【００１０】
【課題を解決するための手段】上記の目的を達成する為
に、本発明は、直列に接続された複数のダイオード手段
と、該ダイオード手段の接続点に第一の電極が接続され
た複数の容量とを有し、該容量の第二の電極にパルス信
号が印加されて前記ダイオード手段の最終段に昇圧また
は降圧電圧が出力される昇圧または降圧回路において、
第一の状態の時に、前記複数の容量のうち奇数番目の容
量の第二の電極に第一のパルス信号を印加し、偶数番目
の容量の第二の電極に前記第一のパルス信号と逆相の第
二のパルス信号を印加し、前記第一の状態と異なる第二
の状態の時に、前記複数の容量のうち奇数番目の少なく
とも一対の容量の第二の電極に第三のパルス信号を印加
し、偶数番目の少なくとも一対の容量の第二の電極に前
記第三のパルス信号と逆相の第四のパルス信を印加する
パルス生成手段を有することを特徴とする。
に、本発明は、直列に接続された複数のダイオード手段
と、該ダイオード手段の接続点に第一の電極が接続され
た複数の容量とを有し、該容量の第二の電極にパルス信
号が印加されて前記ダイオード手段の最終段に昇圧また
は降圧電圧が出力される昇圧または降圧回路において、
第一の状態の時に、前記複数の容量のうち奇数番目の容
量の第二の電極に第一のパルス信号を印加し、偶数番目
の容量の第二の電極に前記第一のパルス信号と逆相の第
二のパルス信号を印加し、前記第一の状態と異なる第二
の状態の時に、前記複数の容量のうち奇数番目の少なく
とも一対の容量の第二の電極に第三のパルス信号を印加
し、偶数番目の少なくとも一対の容量の第二の電極に前
記第三のパルス信号と逆相の第四のパルス信を印加する
パルス生成手段を有することを特徴とする。
【００１１】かかる発明によれば、パルス信号の組み合
わせを変えることにより、昇圧または降圧レベルを変更
することができ、例えば、電源電圧の変動に応じて適宜
変更して、回路内の素子の破壊を防止することができ
る。
わせを変えることにより、昇圧または降圧レベルを変更
することができ、例えば、電源電圧の変動に応じて適宜
変更して、回路内の素子の破壊を防止することができ
る。
【００１２】更に、上記の目的を達成する為に、別の発
明は、直列に接続され、初段から最終段側方向にまたは
その逆方向に電荷を転送する複数のダイオード手段と、
該ダイオード手段の接続点に第一の電極が接続された複
数の容量とを有し、該容量の第二の電極にパルス信号が
印加されて前記接続点が昇圧または降圧される昇圧また
は降圧回路において、第一の状態の時に、前記容量の第
二の電極に互いに逆相のパルス信号を第一の組み合わせ
で印加し、前記第一の状態と異なる第二の状態の時に、
前記容量の第二の電極に互いに逆相のパルス信号を前記
第一と異なる第二の組み合わせで印加するパルス生成回
路を有することを特徴とする。
明は、直列に接続され、初段から最終段側方向にまたは
その逆方向に電荷を転送する複数のダイオード手段と、
該ダイオード手段の接続点に第一の電極が接続された複
数の容量とを有し、該容量の第二の電極にパルス信号が
印加されて前記接続点が昇圧または降圧される昇圧また
は降圧回路において、第一の状態の時に、前記容量の第
二の電極に互いに逆相のパルス信号を第一の組み合わせ
で印加し、前記第一の状態と異なる第二の状態の時に、
前記容量の第二の電極に互いに逆相のパルス信号を前記
第一と異なる第二の組み合わせで印加するパルス生成回
路を有することを特徴とする。
【００１３】上記のパルス信号の組み合わせは、適宜目
的に応じて変更される。
的に応じて変更される。
【００１４】
【発明の実施の形態】以下、本発明の実施の形態の例に
ついて図面に従って説明する。しかしながら、かかる実
施の形態例が本発明の技術的範囲を限定するものではな
い。
ついて図面に従って説明する。しかしながら、かかる実
施の形態例が本発明の技術的範囲を限定するものではな
い。
【００１５】図１は、本発明の実施の形態例の昇圧また
は降圧回路の全体ブロック図である。昇圧または降圧回
路１０内は、図１８または図１９で示したダイオードと
容量からなる回路である。この実施の形態例では、４段
のダイオードと容量を縦列接続した昇圧または降圧回路
１０、４つのクロックパルスφ１、φ２、φ３、φ４
が、パルス生成回路１１により生成され与えられる。こ
のパルス生成回路１１は、第一の状態の時と第二の状態
の時で、異なるクロックパルスの組み合わせを生成し
て、昇圧または降圧回路１０に与える。
は降圧回路の全体ブロック図である。昇圧または降圧回
路１０内は、図１８または図１９で示したダイオードと
容量からなる回路である。この実施の形態例では、４段
のダイオードと容量を縦列接続した昇圧または降圧回路
１０、４つのクロックパルスφ１、φ２、φ３、φ４
が、パルス生成回路１１により生成され与えられる。こ
のパルス生成回路１１は、第一の状態の時と第二の状態
の時で、異なるクロックパルスの組み合わせを生成し
て、昇圧または降圧回路１０に与える。
【００１６】パルス生成回路１１は、例えば、クロック
発振回路１２、第一の状態と第二の状態を検出する判定
回路１４及び判定回路１４の出力によりクロック発振回
路１２が生成するクロックパルスの組み合わせを切り換
えるクロック切り換え回路１３を有する。この例では、
判定回路１４が、電源電圧Ｖｃｃが低い場合の第一の状
態と、高い場合の第二の状態とを判別する。または、判
定回路１４が更に電源電圧が高い第三の状態を検出して
もよい。
発振回路１２、第一の状態と第二の状態を検出する判定
回路１４及び判定回路１４の出力によりクロック発振回
路１２が生成するクロックパルスの組み合わせを切り換
えるクロック切り換え回路１３を有する。この例では、
判定回路１４が、電源電圧Ｖｃｃが低い場合の第一の状
態と、高い場合の第二の状態とを判別する。または、判
定回路１４が更に電源電圧が高い第三の状態を検出して
もよい。
【００１７】判定回路１４が判定した結果にしたがっ
て、クロック切り換え回路１３では、クロック発振回路
１２からのクロックパルスをもとに正相と逆相のクロッ
クパルスの組み合わせを選択し、４つのクロックパルス
φ１〜φ４を生成する。
て、クロック切り換え回路１３では、クロック発振回路
１２からのクロックパルスをもとに正相と逆相のクロッ
クパルスの組み合わせを選択し、４つのクロックパルス
φ１〜φ４を生成する。
【００１８】図２は、図１の昇圧または降圧回路に適用
される昇圧回路の例を示す回路図である。この回路は、
実質的に図１８の回路例と同等である。即ち、初段のダ
イオード接続されたＮ型のＭＯＳトランジスタＱ11のド
レイン端子に電源Ｖｃｃが接続され、最終段のダイオー
ド接続されたＮ型のＭＯＳトランジスタＱ14のソース端
子が出力ＰＵＭＰ１に接続される。また、各段のダイオ
ード接続されたＮ型のＭＯＳトランジスタの接続点Ｎ１
〜Ｎ３には、それぞれ容量Ｃ11〜Ｃ14が接続される。
される昇圧回路の例を示す回路図である。この回路は、
実質的に図１８の回路例と同等である。即ち、初段のダ
イオード接続されたＮ型のＭＯＳトランジスタＱ11のド
レイン端子に電源Ｖｃｃが接続され、最終段のダイオー
ド接続されたＮ型のＭＯＳトランジスタＱ14のソース端
子が出力ＰＵＭＰ１に接続される。また、各段のダイオ
ード接続されたＮ型のＭＯＳトランジスタの接続点Ｎ１
〜Ｎ３には、それぞれ容量Ｃ11〜Ｃ14が接続される。
【００１９】図３は、図１の昇圧または降圧回路に適用
される降圧回路の例を示す回路図である。この回路は、
実質的に図１９の回路と同等である。即ち、初段のダイ
オード接続されたＰ型のＭＯＳトランジスタＱ21のドレ
イン端子にグランド電源ＧＮＤが接続される。また、最
終段のＰ型ＭＯＳトランジスタＱ24のソース端子に出力
ＰＵＭＰ２が接続される。そして、同様に容量Ｃ21〜Ｃ
24が図示される通り接続される。
される降圧回路の例を示す回路図である。この回路は、
実質的に図１９の回路と同等である。即ち、初段のダイ
オード接続されたＰ型のＭＯＳトランジスタＱ21のドレ
イン端子にグランド電源ＧＮＤが接続される。また、最
終段のＰ型ＭＯＳトランジスタＱ24のソース端子に出力
ＰＵＭＰ２が接続される。そして、同様に容量Ｃ21〜Ｃ
24が図示される通り接続される。
【００２０】図２または図３の昇圧回路または降圧回路
の各容量の電極に、それぞれクロックパルスφ１〜φ４
が印加される。これらのクロックパルスφ１〜φ４は、
従来の一般的な例では、奇数段目の容量と偶数段目の容
量とにそれぞれ正相と逆相のクロックパスルが印加され
ているが、本発明の実施の形態例では、クロックパルス
φ１〜φ４についての正相のクロックパルスと逆相のク
ロックパルスの組み合わせが、判定回路１４が判別した
状態結果に応じて適宜変更される。
の各容量の電極に、それぞれクロックパルスφ１〜φ４
が印加される。これらのクロックパルスφ１〜φ４は、
従来の一般的な例では、奇数段目の容量と偶数段目の容
量とにそれぞれ正相と逆相のクロックパスルが印加され
ているが、本発明の実施の形態例では、クロックパルス
φ１〜φ４についての正相のクロックパルスと逆相のク
ロックパルスの組み合わせが、判定回路１４が判別した
状態結果に応じて適宜変更される。
【００２１】図４は、クロックパルスφ１〜φ４の第一
の組み合わせを示す図である。この組み合わせ例は、奇
数段目の容量Ｃ11、Ｃ13に対して印加するクロックパル
スφ１とφ３と、偶数段目の容量Ｃ12、Ｃ14に対して印
加するクロックパルスφ２とφ４とが逆相になってい
る。この組み合わせは、従来例で説明したのと同様の組
み合わせである。
の組み合わせを示す図である。この組み合わせ例は、奇
数段目の容量Ｃ11、Ｃ13に対して印加するクロックパル
スφ１とφ３と、偶数段目の容量Ｃ12、Ｃ14に対して印
加するクロックパルスφ２とφ４とが逆相になってい
る。この組み合わせは、従来例で説明したのと同様の組
み合わせである。
【００２２】このクロックパルスの組み合わせでは、前
述した通り、昇圧回路の場合は、出力ＰＵＭＰ１には電
源電圧Ｖｃｃの約５倍の昇圧電圧が、降圧回路の場合
は、出力ＰＵＭＰ２にはグランド電圧から電源電圧Ｖｃ
ｃの約４倍低い降圧電圧がそれぞれ生成される。この原
理については後で詳述する。
述した通り、昇圧回路の場合は、出力ＰＵＭＰ１には電
源電圧Ｖｃｃの約５倍の昇圧電圧が、降圧回路の場合
は、出力ＰＵＭＰ２にはグランド電圧から電源電圧Ｖｃ
ｃの約４倍低い降圧電圧がそれぞれ生成される。この原
理については後で詳述する。
【００２３】図５は、クロックパルスφ１〜φ４の第二
の組み合わせを示す図である。この組み合わせ例は、初
段と２段目の容量に印加されるクロックパルスφ１、φ
２を同相のクロックパルスとし、３段目と４段目の容量
に印加されるクロックパルスφ３、φ４をそれらと逆相
のクロックパルスとする。
の組み合わせを示す図である。この組み合わせ例は、初
段と２段目の容量に印加されるクロックパルスφ１、φ
２を同相のクロックパルスとし、３段目と４段目の容量
に印加されるクロックパルスφ３、φ４をそれらと逆相
のクロックパルスとする。
【００２４】この組み合わせにする場合は、昇圧回路の
場合は、出力ＰＵＭＰ１には電源電圧Ｖｃｃの約３倍の
昇圧電圧が、降圧回路の場合は、出力ＰＵＭＰ２にはグ
ランド電圧から電源電圧Ｖｃｃの約２倍低い降圧電圧が
それぞれ生成される。
場合は、出力ＰＵＭＰ１には電源電圧Ｖｃｃの約３倍の
昇圧電圧が、降圧回路の場合は、出力ＰＵＭＰ２にはグ
ランド電圧から電源電圧Ｖｃｃの約２倍低い降圧電圧が
それぞれ生成される。
【００２５】上記のクロックパルスφ１〜φ４の組み合
わせを変更させた場合の昇圧回路の動作について、説明
する。図６は、その昇圧動作を説明するクロックパルス
φ１とノードＮ１とＮ２の波形図である。また、図７
は、その動作を理解するための簡略された昇圧回路例で
ある。
わせを変更させた場合の昇圧回路の動作について、説明
する。図６は、その昇圧動作を説明するクロックパルス
φ１とノードＮ１とＮ２の波形図である。また、図７
は、その動作を理解するための簡略された昇圧回路例で
ある。
【００２６】図７に示された通り、ダイオード接続され
たトランジスタＱ11、Ｑ12と容量Ｃ11とＣ12からなる回
路であって、容量Ｃ11にクロックパルスφ１が印加さ
れ、容量Ｃ12はグランド電位に固定されている場合を考
える。図６に示される通り、最初のノードＮ１は、電源
ＶｃｃからトランジスタＱ11の閾値電圧Ｖｔｈ分低い電
位（Ｖｃｃ−Ｖｔｈ）である。ここでは、初めのノード
Ｎ２の電位もＶｃｃーＶｔｈと仮定する。そこで、クロ
ックパルスφ１がグランド電位であるＬレベルから電源
電圧Ｖｃｃ分の振幅でＨレベルに変化すると、容量Ｃ11
による結合で、ノードＮ１はＶｃｃ−Ｖｔｈ＋Ｖｃｃに
上昇する。その容量Ｃ11内の電荷は、ダイオード接続さ
れたトランジスタＱ12を介して、ノードＮ２側に供給さ
れ、同様にノードＮ２も上昇する。
たトランジスタＱ11、Ｑ12と容量Ｃ11とＣ12からなる回
路であって、容量Ｃ11にクロックパルスφ１が印加さ
れ、容量Ｃ12はグランド電位に固定されている場合を考
える。図６に示される通り、最初のノードＮ１は、電源
ＶｃｃからトランジスタＱ11の閾値電圧Ｖｔｈ分低い電
位（Ｖｃｃ−Ｖｔｈ）である。ここでは、初めのノード
Ｎ２の電位もＶｃｃーＶｔｈと仮定する。そこで、クロ
ックパルスφ１がグランド電位であるＬレベルから電源
電圧Ｖｃｃ分の振幅でＨレベルに変化すると、容量Ｃ11
による結合で、ノードＮ１はＶｃｃ−Ｖｔｈ＋Ｖｃｃに
上昇する。その容量Ｃ11内の電荷は、ダイオード接続さ
れたトランジスタＱ12を介して、ノードＮ２側に供給さ
れ、同様にノードＮ２も上昇する。
【００２７】クロックパルスφ１がＨレベルからＬレベ
ルに変化する時は、トランジスタＱ11を介して電源電圧
Ｖｃｃから電荷が充電されて、ノードＮ１の電位の低下
はない。その結果、ノードＮ１とＮ２は、トランジスタ
Ｑ12の閾値電圧Ｖｔｈを無視すれば、クロックパルスφ
１による電圧Ｖｃｃが容量Ｃ11とＣ12の容量比によって
配分される電圧分だけ高い電位になる。即ち、図６中の
電圧Ｖ１は、 Ｖ１＝Ｖｃｃ−Ｖｔｈ＋｛Ｃ11／（Ｃ11＋Ｃ12）｝Ｖｃｃ （１） になる。
ルに変化する時は、トランジスタＱ11を介して電源電圧
Ｖｃｃから電荷が充電されて、ノードＮ１の電位の低下
はない。その結果、ノードＮ１とＮ２は、トランジスタ
Ｑ12の閾値電圧Ｖｔｈを無視すれば、クロックパルスφ
１による電圧Ｖｃｃが容量Ｃ11とＣ12の容量比によって
配分される電圧分だけ高い電位になる。即ち、図６中の
電圧Ｖ１は、 Ｖ１＝Ｖｃｃ−Ｖｔｈ＋｛Ｃ11／（Ｃ11＋Ｃ12）｝Ｖｃｃ （１） になる。
【００２８】更に、同様にクロックパルスφ１が印加さ
れると、ノードＮ２の電位は更に上昇する。やがて、ノ
ードＮ１はＶｃｃ−Ｖｔｈと２Ｖｃｃ−Ｖｔｈとの間を
上下し、ノードＮ２は２（Ｖｃｃ−Ｖｔｈ）に到達す
る。
れると、ノードＮ２の電位は更に上昇する。やがて、ノ
ードＮ１はＶｃｃ−Ｖｔｈと２Ｖｃｃ−Ｖｔｈとの間を
上下し、ノードＮ２は２（Ｖｃｃ−Ｖｔｈ）に到達す
る。
【００２９】図８は、図４のクロックパルスの組み合わ
せが印加された時の定常状態での昇圧回路の各ノードＮ
１、Ｎ２、Ｎ３及び出力ＰＵＭＰ１の信号を示す図であ
る。即ち、ノードＮ１〜Ｎ３及び出力ＰＵＭＰ１の信号
は、次のレベルを上下する。
せが印加された時の定常状態での昇圧回路の各ノードＮ
１、Ｎ２、Ｎ３及び出力ＰＵＭＰ１の信号を示す図であ
る。即ち、ノードＮ１〜Ｎ３及び出力ＰＵＭＰ１の信号
は、次のレベルを上下する。
【００３０】 Ｎ１ ： Ｖｃｃ−Ｖｔｈ ２Ｖｃｃ−Ｖｔｈ Ｎ２ ： ２（Ｖｃｃ−Ｖｔｈ） Ｖｃｃ＋２（Ｖｃｃ−Ｖｔｈ） Ｎ３ ： ３（Ｖｃｃ−Ｖｔｈ） Ｖｃｃ＋３（Ｖｃｃ−Ｖｔｈ） ＰＵＭＰ１： ４（Ｖｃｃ−Ｖｔｈ） Ｖｃｃ＋４（Ｖｃｃ−Ｖｔｈ） したがって、ダイオード接続されたトランジスタの閾値
電圧Ｖｔｈが小さいか、或いは、ゲート・ソース間の電
圧が同レベルになる様に回路的に変更されれば、ノード
Ｎ１には２Ｖｃｃ、ノードＮ２には３Ｖｃｃ、ノードＮ
３には４Ｖｃｃ、更に出力ＰＵＭ１には５Ｖｃｃの昇圧
された電圧が生成される。
電圧Ｖｔｈが小さいか、或いは、ゲート・ソース間の電
圧が同レベルになる様に回路的に変更されれば、ノード
Ｎ１には２Ｖｃｃ、ノードＮ２には３Ｖｃｃ、ノードＮ
３には４Ｖｃｃ、更に出力ＰＵＭ１には５Ｖｃｃの昇圧
された電圧が生成される。
【００３１】図９は、図５のクロックパルスの組み合わ
せが印加された時の定常状態での昇圧回路の各ノードＮ
１、Ｎ２、Ｎ３及び出力ＰＵＭＰ１の信号を示す図であ
る。更に、図１０は昇圧回路に図５のクロックパルスの
組み合わせが印加された時の動作を説明する回路図であ
る。
せが印加された時の定常状態での昇圧回路の各ノードＮ
１、Ｎ２、Ｎ３及び出力ＰＵＭＰ１の信号を示す図であ
る。更に、図１０は昇圧回路に図５のクロックパルスの
組み合わせが印加された時の動作を説明する回路図であ
る。
【００３２】図１０（ａ）に示される通り、図５のクロ
ックパルスの組み合わせでは、容量Ｃ11とＣ12に同相の
クロックパルスφ１とφ２が印加され、容量Ｃ13とＣ14
にそれと逆相のクロックパルスφ３とφ４とが印加され
る。したがって、例えば、クロックパルスφ１とφ２の
パルスが発生した時、容量Ｃ11とＣ12により昇圧された
結果、容量Ｃ11とＣ12の電荷は、図１０（ａ）中の矢印
の方向に転送され、ノードＮ３、ＰＵＭＰ１が昇圧され
る。
ックパルスの組み合わせでは、容量Ｃ11とＣ12に同相の
クロックパルスφ１とφ２が印加され、容量Ｃ13とＣ14
にそれと逆相のクロックパルスφ３とφ４とが印加され
る。したがって、例えば、クロックパルスφ１とφ２の
パルスが発生した時、容量Ｃ11とＣ12により昇圧された
結果、容量Ｃ11とＣ12の電荷は、図１０（ａ）中の矢印
の方向に転送され、ノードＮ３、ＰＵＭＰ１が昇圧され
る。
【００３３】したがって、図１０（ａ）に示された回路
は、等価的に図１０（ｂ）の如き回路と同じ動作にな
る。即ち、容量Ｃ11＋Ｃ12と容量Ｃ13＋Ｃ14とが２つの
ダイオードのカソード側に接続されて、それぞれ逆相の
クロックパルスがそれらの容量に印加される場合と同等
の動作を行う。その為、ダイオードの閾値電圧を無視す
ると、ノードＮ１とＮ２は、Ｖｃｃから２Ｖｃｃの間を
振幅し、ノードＮ３と出力ＰＵＭＰ１は、２Ｖｃｃと３
Ｖｃｃの間を振幅する。したがって、出力ＰＵＭＰ１に
は、電源電圧Ｖｃｃの３倍の昇圧電圧が生成される。
は、等価的に図１０（ｂ）の如き回路と同じ動作にな
る。即ち、容量Ｃ11＋Ｃ12と容量Ｃ13＋Ｃ14とが２つの
ダイオードのカソード側に接続されて、それぞれ逆相の
クロックパルスがそれらの容量に印加される場合と同等
の動作を行う。その為、ダイオードの閾値電圧を無視す
ると、ノードＮ１とＮ２は、Ｖｃｃから２Ｖｃｃの間を
振幅し、ノードＮ３と出力ＰＵＭＰ１は、２Ｖｃｃと３
Ｖｃｃの間を振幅する。したがって、出力ＰＵＭＰ１に
は、電源電圧Ｖｃｃの３倍の昇圧電圧が生成される。
【００３４】但し、ノードＮ１とＮ２とは閾値電圧Ｖｔ
ｈ分の差があり、ノードＮ３と出力ＰＵＭＰ１とにも閾
値電圧Ｖｔｈの差がある。したがって、ノードＮ１とＮ
２は閾値電圧Ｖｔｈの差を保持しながらＶｃｃから２Ｖ
ｃｃの間で上下し、同様に、ノードＮ３と出力ＰＵＭＰ
１は閾値電圧Ｖｔｈの差を保持しながら２Ｖｃｃから３
Ｖｃｃの間で上下する。
ｈ分の差があり、ノードＮ３と出力ＰＵＭＰ１とにも閾
値電圧Ｖｔｈの差がある。したがって、ノードＮ１とＮ
２は閾値電圧Ｖｔｈの差を保持しながらＶｃｃから２Ｖ
ｃｃの間で上下し、同様に、ノードＮ３と出力ＰＵＭＰ
１は閾値電圧Ｖｔｈの差を保持しながら２Ｖｃｃから３
Ｖｃｃの間で上下する。
【００３５】図９を参照すれば、上記の昇圧回路の動作
がより明確になる。即ち、ノードＮ１〜Ｎ３及び出力Ｐ
ＵＭＰ１の信号は、次のレベルを上下する。
がより明確になる。即ち、ノードＮ１〜Ｎ３及び出力Ｐ
ＵＭＰ１の信号は、次のレベルを上下する。
【００３６】 Ｎ１ ： Ｖｃｃ−Ｖｔｈ Ｖｃｃ＋（Ｖｃｃ−Ｖｔｈ） Ｎ２ ： Ｖｃｃ−２Ｖｔｈ Ｖｃｃ＋（Ｖｃｃ−２Ｖｔｈ） Ｎ３ ： ２Ｖｃｃ−３Ｖｔｈ Ｖｃｃ＋（２Ｖｃｃ−３Ｖｔｈ） ＰＵＭＰ１： ２Ｖｃｃ−４Ｖｔｈ Ｖｃｃ＋（２Ｖｃｃ−４Ｖｔｈ） したがって、閾値電圧Ｖｔｈの低下分を無視するか、或
いは回路的に閾値電圧Ｖｔｈの低下が発生しないように
すると、出力ＰＵＭＰ１には、電源電圧Ｖｃｃの約３倍
の昇圧電圧が発生する。
いは回路的に閾値電圧Ｖｔｈの低下が発生しないように
すると、出力ＰＵＭＰ１には、電源電圧Ｖｃｃの約３倍
の昇圧電圧が発生する。
【００３７】図７において説明したことから、初段側の
容量をより大きく設定することにより、昇圧回路の昇圧
効率を上げることができる。即ち、図７の例で、容量Ｃ
11が容量Ｃ12よりも大きい場合は、クロックパルスの印
加によりノードＮ１とＮ２の上昇電位｛Ｃ11／（Ｃ11＋
Ｃ12）｝×Ｖｃｃが大きくなり、昇圧の効率が大きくな
る。したがって、昇圧回路の効率を高める為には、初段
側の容量をその後段側の容量よりも大きく設定すること
が望ましい。
容量をより大きく設定することにより、昇圧回路の昇圧
効率を上げることができる。即ち、図７の例で、容量Ｃ
11が容量Ｃ12よりも大きい場合は、クロックパルスの印
加によりノードＮ１とＮ２の上昇電位｛Ｃ11／（Ｃ11＋
Ｃ12）｝×Ｖｃｃが大きくなり、昇圧の効率が大きくな
る。したがって、昇圧回路の効率を高める為には、初段
側の容量をその後段側の容量よりも大きく設定すること
が望ましい。
【００３８】図１１は、更に、昇圧回路に印加されるク
ロックパルスの別の組み合わせを示す図である。このク
ロックパルスの組み合わせは、クロックパルスφ１とφ
２に同相のクロックパルスを、クロックパルスφ３はそ
の逆相を、そしてクロックパルスφ４は更にその逆相を
使用する。その結果、初段側の容量Ｃ11とＣ12は同等の
動作をし、それより後段の容量Ｃ13と容量Ｃ14はそれぞ
れ異なる動作を行う。
ロックパルスの別の組み合わせを示す図である。このク
ロックパルスの組み合わせは、クロックパルスφ１とφ
２に同相のクロックパルスを、クロックパルスφ３はそ
の逆相を、そしてクロックパルスφ４は更にその逆相を
使用する。その結果、初段側の容量Ｃ11とＣ12は同等の
動作をし、それより後段の容量Ｃ13と容量Ｃ14はそれぞ
れ異なる動作を行う。
【００３９】図１２は、図１１のクロックパルスの組み
合わせが印加された時の等価回路を示す図である。上記
した通り、等価的には容量Ｃ11＋Ｃ12、Ｃ13、Ｃ14の３
つの容量と３つのダイオードとからなる回路となる。そ
の場合、上記した通り、容量Ｃ11＋Ｃ12はその後段の容
量Ｃ13、Ｃ14よりも大きく、昇圧効率が高くなる。
合わせが印加された時の等価回路を示す図である。上記
した通り、等価的には容量Ｃ11＋Ｃ12、Ｃ13、Ｃ14の３
つの容量と３つのダイオードとからなる回路となる。そ
の場合、上記した通り、容量Ｃ11＋Ｃ12はその後段の容
量Ｃ13、Ｃ14よりも大きく、昇圧効率が高くなる。
【００４０】各ダイオード接続されたトランジスタの閾
値電圧を無視すると、ノードＮ１とＮ２は２Ｖｃｃまで
昇圧され、ノードＮ３は３Ｖｃｃまで昇圧され、更に出
力ＰＵＭＰ１には４Ｖｃｃまで昇圧される。
値電圧を無視すると、ノードＮ１とＮ２は２Ｖｃｃまで
昇圧され、ノードＮ３は３Ｖｃｃまで昇圧され、更に出
力ＰＵＭＰ１には４Ｖｃｃまで昇圧される。
【００４１】上記した通り、図４に示したクロックパル
スの組み合わせを印加する場合よりも、図５に示したク
ロックパルスの組み合わせを印加する場合のほうが、各
ノードの電圧は低くなる。同様に、図１１のクロックパ
ルスの組み合わせを印加する場合も、各ノードの電圧は
低くなる。したがって、例えば電源電圧Ｖｃｃの電位が
高くなる場合などは、それを検出して、クロックパルス
の組み合わせを切り換えることにより昇圧回路の昇圧レ
ベルを調整することができる。
スの組み合わせを印加する場合よりも、図５に示したク
ロックパルスの組み合わせを印加する場合のほうが、各
ノードの電圧は低くなる。同様に、図１１のクロックパ
ルスの組み合わせを印加する場合も、各ノードの電圧は
低くなる。したがって、例えば電源電圧Ｖｃｃの電位が
高くなる場合などは、それを検出して、クロックパルス
の組み合わせを切り換えることにより昇圧回路の昇圧レ
ベルを調整することができる。
【００４２】図１３は、図１に示した電源電圧判定回路
１４の一例を示す回路図である。この判別回路１４は、
電源電圧Ｖｃｃの変化を検出する回路である。例えば、
電源電圧Ｖｃｃが３Ｖ程度である第一の状態と、電源電
圧Ｖｃｃが５Ｖ程度である第二の状態とが判別される。
あるいは、電源電圧Ｖｃｃが所定の範囲の定格電圧であ
る第一の状態と、それより高い第二の状態とが判別され
る。
１４の一例を示す回路図である。この判別回路１４は、
電源電圧Ｖｃｃの変化を検出する回路である。例えば、
電源電圧Ｖｃｃが３Ｖ程度である第一の状態と、電源電
圧Ｖｃｃが５Ｖ程度である第二の状態とが判別される。
あるいは、電源電圧Ｖｃｃが所定の範囲の定格電圧であ
る第一の状態と、それより高い第二の状態とが判別され
る。
【００４３】図中バンドギャップレファレンス回路１４
１は、バイポーラ型のトランジスタＱ31、Ｑ32、Ｑ33と
抵抗Ｒ１、Ｒ２、Ｒ３からなる。この回路では、電源電
圧Ｖｃｃの電位にかかわらずグランド電位からベース・
エミッタ間電圧程度高い一定の基準電圧Ｖｒｅｆを生成
する。抵抗分割回路１４２は、電源電圧Ｖｃｃを単に抵
抗ｒ１、ｒ２で分割した電位Ｖｄｉｖを生成する。した
がって、電位Ｖｄｉｖは、電源電圧Ｖｃｃの変動にした
がって変動する。そして、電圧比較回路１４３は、Ｎ型
ＭＯＳトランジスタＱ34、Ｑ35とＰ型トランジスタＱ3
6、Ｑ37からなる差動回路である。電源電圧Ｖｃｃが低
いレベルにある時は、電圧Ｖｄｉｖが基準電圧Ｖｒｅｆ
より低く、インバータ１４４の出力１４５はＬレベルと
なる。一方、電源電圧Ｖｃｃが高くなると、電圧Ｖｄｉ
ｖが基準電圧Ｖｒｅｆよりも高くなり、出力１４５はＨ
レベルとなる。
１は、バイポーラ型のトランジスタＱ31、Ｑ32、Ｑ33と
抵抗Ｒ１、Ｒ２、Ｒ３からなる。この回路では、電源電
圧Ｖｃｃの電位にかかわらずグランド電位からベース・
エミッタ間電圧程度高い一定の基準電圧Ｖｒｅｆを生成
する。抵抗分割回路１４２は、電源電圧Ｖｃｃを単に抵
抗ｒ１、ｒ２で分割した電位Ｖｄｉｖを生成する。した
がって、電位Ｖｄｉｖは、電源電圧Ｖｃｃの変動にした
がって変動する。そして、電圧比較回路１４３は、Ｎ型
ＭＯＳトランジスタＱ34、Ｑ35とＰ型トランジスタＱ3
6、Ｑ37からなる差動回路である。電源電圧Ｖｃｃが低
いレベルにある時は、電圧Ｖｄｉｖが基準電圧Ｖｒｅｆ
より低く、インバータ１４４の出力１４５はＬレベルと
なる。一方、電源電圧Ｖｃｃが高くなると、電圧Ｖｄｉ
ｖが基準電圧Ｖｒｅｆよりも高くなり、出力１４５はＨ
レベルとなる。
【００４４】図１４は、図１に示したクロック切り換え
回路の一例を示す図である。この切り換え回路は、図４
と図５に示したクロックパルスの切り換えを、電源電圧
判定回路１４の出力１４５により行う。図１４のクロッ
ク切り換え回路は、インバータ３１，３４，４５及びＮ
ＡＮＤゲート３２，３３からなる第一のラッチ回路と、
同様にインバータ３６，３９，４０及びＮＡＮＤゲート
３７，３８からなる第二のラッチ回路を有する。第一の
ラッチ回路のインバータ３１には、発振回路１２からの
クロックパルスＯＳＣがそのまま印加され、第二のラッ
チ回路のインバータ３６には、判定回路１４の出力１４
５によって発振回路の出力クロックパルスＯＳＣの位相
を反転制御するＥＯＲゲート４１の出力が印加される。
回路の一例を示す図である。この切り換え回路は、図４
と図５に示したクロックパルスの切り換えを、電源電圧
判定回路１４の出力１４５により行う。図１４のクロッ
ク切り換え回路は、インバータ３１，３４，４５及びＮ
ＡＮＤゲート３２，３３からなる第一のラッチ回路と、
同様にインバータ３６，３９，４０及びＮＡＮＤゲート
３７，３８からなる第二のラッチ回路を有する。第一の
ラッチ回路のインバータ３１には、発振回路１２からの
クロックパルスＯＳＣがそのまま印加され、第二のラッ
チ回路のインバータ３６には、判定回路１４の出力１４
５によって発振回路の出力クロックパルスＯＳＣの位相
を反転制御するＥＯＲゲート４１の出力が印加される。
【００４５】したがって、判定回路１４が電源電圧Ｖｃ
ｃが低いレベルにある第一の状態を検出する時は、その
出力１４５がＬレベルにあり、発振回路の出力ＯＳＣが
同相でインバータ３１と３６に与えられるので、φ１と
φ３は同相で、φ２とφ４はそれと逆相のクロックパル
スとなる。即ち、図４に示したクロックパルスの組み合
わせが生成される。
ｃが低いレベルにある第一の状態を検出する時は、その
出力１４５がＬレベルにあり、発振回路の出力ＯＳＣが
同相でインバータ３１と３６に与えられるので、φ１と
φ３は同相で、φ２とφ４はそれと逆相のクロックパル
スとなる。即ち、図４に示したクロックパルスの組み合
わせが生成される。
【００４６】一方、判定回路１４が電源電圧Ｖｃｃが高
いレベルにある第二の状態を検出する時は、その出力１
４５がＨレベルにあり、第二のラッチ回路側のインバー
タ３６には、発振回路の出力ＯＳＣが反転されて印加さ
れる。その結果、クロックパルスφ１とφ２は同相で、
φ３とφ４はそれらと逆相の信号になる。即ち、図５に
示したクロックパルスの組み合わせである。
いレベルにある第二の状態を検出する時は、その出力１
４５がＨレベルにあり、第二のラッチ回路側のインバー
タ３６には、発振回路の出力ＯＳＣが反転されて印加さ
れる。その結果、クロックパルスφ１とφ２は同相で、
φ３とφ４はそれらと逆相の信号になる。即ち、図５に
示したクロックパルスの組み合わせである。
【００４７】図１４中、括弧内に示した通りにクロック
パルスφ１〜φ４が適用される場合は、図４のクロック
パルスの組み合わせと、図１１のクロックパルスの組み
合わせとが切り換えられる回路となる。その場合は、駆
動能力確保の為にインバータ３９を並列に設けてそれぞ
れでクロックパルスφ２とφ４を生成することが好まし
い。
パルスφ１〜φ４が適用される場合は、図４のクロック
パルスの組み合わせと、図１１のクロックパルスの組み
合わせとが切り換えられる回路となる。その場合は、駆
動能力確保の為にインバータ３９を並列に設けてそれぞ
れでクロックパルスφ２とφ４を生成することが好まし
い。
【００４８】図１５は、図３の降圧回路に図４で示した
クロックパルスの組み合わせを印加した場合の、定常状
態での各ノードＰ１〜Ｐ３と出力ＰＵＭＰ２の信号波形
を示す図である。降圧回路の場合は、各ダイオード接続
されたトランジスタＱ21、Ｑ22、Ｑ23、Ｑ24は、Ｐ型の
ＭＯＳトランジスタであるので、容量内の電荷は、最終
段側から初段側に向かって転送される。
クロックパルスの組み合わせを印加した場合の、定常状
態での各ノードＰ１〜Ｐ３と出力ＰＵＭＰ２の信号波形
を示す図である。降圧回路の場合は、各ダイオード接続
されたトランジスタＱ21、Ｑ22、Ｑ23、Ｑ24は、Ｐ型の
ＭＯＳトランジスタであるので、容量内の電荷は、最終
段側から初段側に向かって転送される。
【００４９】例えば、図３に示されたインバータ接続さ
れたトランジスタＱ21とＱ22及び容量Ｃ21、クロックパ
ルスφ１に注目すると、クロックパルスφ１がＬレベル
からＨレベルに立ち上がると、トランジスタＱ21を経由
して容量Ｃ21内の電荷がグランド電源ＧＮＤ側に転送さ
れ、その後クロックパルスφ１がＨレベルからＬレベル
に変化する時、容量Ｃ22からトランジスタＱ22を介して
電荷を吸収する。したがって、ノードＰ１とノードＰ２
との電位は、トランジスタＱ22の閾値電圧Ｖｔｈを無視
すると、クロックパルスのパルス振幅Ｖｃｃを容量Ｃ21
とＣ22との容量比にで分配した電圧だけグランド電位か
ら降下する。この動作を繰り返すことにより、ノードＰ
１はグランド電位より電源電圧Ｖｃｃ分低いレベル、ノ
ードＰ２は約２Ｖｃｃ分低いレベル、ノードＰ３は約３
Ｖｃｃ分低いレベル、そして出力ＰＵＭＰ２は４Ｖｃｃ
分低いレベルに降圧される。
れたトランジスタＱ21とＱ22及び容量Ｃ21、クロックパ
ルスφ１に注目すると、クロックパルスφ１がＬレベル
からＨレベルに立ち上がると、トランジスタＱ21を経由
して容量Ｃ21内の電荷がグランド電源ＧＮＤ側に転送さ
れ、その後クロックパルスφ１がＨレベルからＬレベル
に変化する時、容量Ｃ22からトランジスタＱ22を介して
電荷を吸収する。したがって、ノードＰ１とノードＰ２
との電位は、トランジスタＱ22の閾値電圧Ｖｔｈを無視
すると、クロックパルスのパルス振幅Ｖｃｃを容量Ｃ21
とＣ22との容量比にで分配した電圧だけグランド電位か
ら降下する。この動作を繰り返すことにより、ノードＰ
１はグランド電位より電源電圧Ｖｃｃ分低いレベル、ノ
ードＰ２は約２Ｖｃｃ分低いレベル、ノードＰ３は約３
Ｖｃｃ分低いレベル、そして出力ＰＵＭＰ２は４Ｖｃｃ
分低いレベルに降圧される。
【００５０】より正確にいうと、ノードＰ１はグランド
電位から閾値電圧Ｖｔｈ分だけ高いく、トランジスタの
両側のノードはそれぞれ閾値電圧Ｖｔｈ分だけ異なるの
で、各ノードと出力の電位は、次の通りとなる。
電位から閾値電圧Ｖｔｈ分だけ高いく、トランジスタの
両側のノードはそれぞれ閾値電圧Ｖｔｈ分だけ異なるの
で、各ノードと出力の電位は、次の通りとなる。
【００５１】 Ｐ１ ： Ｖｔｈ Ｖｔｈ−Ｖｃｃ Ｐ２ ： ２Ｖｔｈ−Ｖｃｃ （２Ｖｔｈ−Ｖｃｃ）−Ｖｃｃ Ｐ３ ： ３Ｖｔｈ−２Ｖｃｃ （３Ｖｔｈ−２Ｖｃｃ）−Ｖｃｃ ＰＵＭＰ２： ４Ｖｔｈ−３Ｖｃｃ （４Ｖｔｈ−３Ｖｃｃ）−Ｖｃｃ それぞれの信号は、図１５に示される通りである。
【００５２】図１６は、図３の降圧回路に図５で示した
クロックパルスの組み合わせを印加した場合の、定常状
態での各ノードＰ１〜Ｐ３と出力ＰＵＭＰ２の信号波形
を示す図である。この場合は、図１０で示したのと同様
に、容量Ｃ21＋Ｃ22及び容量Ｃ23＋Ｃ24からなる２段の
降圧回路として動作する。したがって、ノードＰ１とＰ
２は閾値電圧Ｖｔｈの差をもって同様の変化をし、ノー
ドＰ３とＰ４は閾値電圧Ｖｔｈの差をもってそれと逆相
の変化をする。
クロックパルスの組み合わせを印加した場合の、定常状
態での各ノードＰ１〜Ｐ３と出力ＰＵＭＰ２の信号波形
を示す図である。この場合は、図１０で示したのと同様
に、容量Ｃ21＋Ｃ22及び容量Ｃ23＋Ｃ24からなる２段の
降圧回路として動作する。したがって、ノードＰ１とＰ
２は閾値電圧Ｖｔｈの差をもって同様の変化をし、ノー
ドＰ３とＰ４は閾値電圧Ｖｔｈの差をもってそれと逆相
の変化をする。
【００５３】即ち、図１６に示される通り、各ノードと
出力ＰＵＭＰ２は次の通りの電位となる。
出力ＰＵＭＰ２は次の通りの電位となる。
【００５４】 Ｐ１ ： Ｖｔｈ Ｖｔｈ−Ｖｃｃ Ｐ２ ： ２Ｖｔｈ ２Ｖｔｈ−Ｖｃｃ Ｐ３ ： ３Ｖｔｈ−Ｖｃｃ （３Ｖｔｈ−Ｖｃｃ）−Ｖｃｃ ＰＵＭＰ２： ４Ｖｔｈ−Ｖｃｃ （４Ｖｔｈ−Ｖｃｃ）−Ｖｃｃ したがって、閾値電圧を少なくすると、出力ＰＵＭＰ２
は電源電圧Ｖｃｃの２倍のレベルだけグランド電位より
低い電圧に降下される。
は電源電圧Ｖｃｃの２倍のレベルだけグランド電位より
低い電圧に降下される。
【００５５】同様に、図３の降下回路に図１１のクロッ
クパルスの組み合わせを印加する場合は、出力ＰＵＭＰ
２にはグランド電位から電源電圧Ｖｃｃの約３倍のレベ
ルだけ低い降圧電圧が生成される。しかも、初段の容量
をＣ21、Ｃ22と高くしているので、降圧効率を良くする
ことができる。
クパルスの組み合わせを印加する場合は、出力ＰＵＭＰ
２にはグランド電位から電源電圧Ｖｃｃの約３倍のレベ
ルだけ低い降圧電圧が生成される。しかも、初段の容量
をＣ21、Ｃ22と高くしているので、降圧効率を良くする
ことができる。
【００５６】図１７は、上記した昇圧回路と降圧回路と
が不揮発性の半導体メモリに適用された例を示す回路図
である。この例では、フローティングゲートタイプのメ
モリセルＭＣ00〜ＭＣ11が、それぞれワード線ＷＬ０、
ＷＬ１及びビット線ＢＬ０、ＢＬ１の交差部に設けられ
る。ワード線は、Ｘデコーダにより選択され所定の電位
に駆動される。また、ビット線は、Ｙゲート５１で選択
されてプリセンス回路５４，センスアンプ回路５５及び
出力回路５６を介して出力ＤＱとして出力される。Ｙデ
コーダ５２は、Ｙゲートを選択する選択信号を生成して
与える。また、各メモリセルＭＣのソース端子は、ソー
ススイッチ回路５３に接続され、書き込み時（プログラ
ム時）と消去時とでそのソース端子の電位が制御され
る。
が不揮発性の半導体メモリに適用された例を示す回路図
である。この例では、フローティングゲートタイプのメ
モリセルＭＣ00〜ＭＣ11が、それぞれワード線ＷＬ０、
ＷＬ１及びビット線ＢＬ０、ＢＬ１の交差部に設けられ
る。ワード線は、Ｘデコーダにより選択され所定の電位
に駆動される。また、ビット線は、Ｙゲート５１で選択
されてプリセンス回路５４，センスアンプ回路５５及び
出力回路５６を介して出力ＤＱとして出力される。Ｙデ
コーダ５２は、Ｙゲートを選択する選択信号を生成して
与える。また、各メモリセルＭＣのソース端子は、ソー
ススイッチ回路５３に接続され、書き込み時（プログラ
ム時）と消去時とでそのソース端子の電位が制御され
る。
【００５７】書き込みと消去時のワード線、ビット線及
びソース端子の電位の関係が図中に示されている。これ
に示される通り、書き込み時には、ワード線に９Ｖと電
源Ｖｃｃより高い電圧が、ビット線に５Ｖと電源Ｖｃｃ
より高いか同等の電圧が印加される。また、消去時に
は、ワード線に−１０Ｖとグランド電位よりも低い電圧
が印加される。そこで、書き込み回路５７と消去回路６
２とは、それぞれ昇圧回路５８、６０と降圧回路６３と
を有する。また、それぞれの昇圧回路と降圧回路の出力
側には、所望の電圧値にするためのレギュレータ回路５
９、６１、６４がそれぞれ設けられる。即ち、昇圧また
は降圧回路である程度まで昇圧または降圧された電圧
が、レギュレータ回路によって一定の電圧に調整され
る。したがって、昇圧回路または降圧回路では、ある程
度余裕をもって昇圧電圧或いは降圧電圧を生成する。
びソース端子の電位の関係が図中に示されている。これ
に示される通り、書き込み時には、ワード線に９Ｖと電
源Ｖｃｃより高い電圧が、ビット線に５Ｖと電源Ｖｃｃ
より高いか同等の電圧が印加される。また、消去時に
は、ワード線に−１０Ｖとグランド電位よりも低い電圧
が印加される。そこで、書き込み回路５７と消去回路６
２とは、それぞれ昇圧回路５８、６０と降圧回路６３と
を有する。また、それぞれの昇圧回路と降圧回路の出力
側には、所望の電圧値にするためのレギュレータ回路５
９、６１、６４がそれぞれ設けられる。即ち、昇圧また
は降圧回路である程度まで昇圧または降圧された電圧
が、レギュレータ回路によって一定の電圧に調整され
る。したがって、昇圧回路または降圧回路では、ある程
度余裕をもって昇圧電圧或いは降圧電圧を生成する。
【００５８】書き込み回路５７内の昇圧回路６０とその
レギュレータ回路６１により書き込み時のワード線電位
９Ｖが生成されて、Ｘデコーダ５０に供給される。ま
た、書き込み回路５７内の昇圧回路５８とそのレギュレ
ータ回路５９により書き込み時のビット線電圧５Ｖが生
成される。その高い電圧５Ｖは、入力回路６６を通して
データ０をメモリセルに書き込む場合にのみ、ビット線
に印加される。
レギュレータ回路６１により書き込み時のワード線電位
９Ｖが生成されて、Ｘデコーダ５０に供給される。ま
た、書き込み回路５７内の昇圧回路５８とそのレギュレ
ータ回路５９により書き込み時のビット線電圧５Ｖが生
成される。その高い電圧５Ｖは、入力回路６６を通して
データ０をメモリセルに書き込む場合にのみ、ビット線
に印加される。
【００５９】消去回路６２内の降圧回路６３では、消去
時のワード線の電圧−１０Ｖを生成し、Ｘデコーダ５０
に与える。通常は、セクター内の全てのワード線に消去
用の低い電圧−１０Ｖが印加されてセクター内の全ての
メモリセルに対して消去（データ１の書き込み）が行わ
れる。
時のワード線の電圧−１０Ｖを生成し、Ｘデコーダ５０
に与える。通常は、セクター内の全てのワード線に消去
用の低い電圧−１０Ｖが印加されてセクター内の全ての
メモリセルに対して消去（データ１の書き込み）が行わ
れる。
【００６０】比較回路６５によりセンスアンプ回路５５
と入力回路６６からのデータを比較して一致したとき、
確認の信号が出て、書き込みまたは消去動作は終了す
る。
と入力回路６６からのデータを比較して一致したとき、
確認の信号が出て、書き込みまたは消去動作は終了す
る。
【００６１】そして、電源電圧Ｖｃｃとして３Ｖが供給
される場合は、上記した様に、例えば図４の如きクロッ
クパルスの組み合わせが昇圧回路及び降圧回路に供給さ
れる。また、電源電圧Ｖｃｃとして５Ｖが供給される場
合は、回路内のトランジスタや容量のストレスを下げる
為に、例えば図５や図１１の様なクロックパルスの組み
合わせが、昇圧回路や降圧回路に供給される。したがっ
て、高い電源電圧に伴い発振回路のクロックパルスの振
幅も大きくなり、クロックパルスの組み合わせを変更し
てその昇圧の程度及び降圧の程度を低くしても、生成さ
れる昇圧電圧ＰＵＭＰ１と降圧電圧ＰＵＭＰ２は、同等
の電圧を生成することができる。
される場合は、上記した様に、例えば図４の如きクロッ
クパルスの組み合わせが昇圧回路及び降圧回路に供給さ
れる。また、電源電圧Ｖｃｃとして５Ｖが供給される場
合は、回路内のトランジスタや容量のストレスを下げる
為に、例えば図５や図１１の様なクロックパルスの組み
合わせが、昇圧回路や降圧回路に供給される。したがっ
て、高い電源電圧に伴い発振回路のクロックパルスの振
幅も大きくなり、クロックパルスの組み合わせを変更し
てその昇圧の程度及び降圧の程度を低くしても、生成さ
れる昇圧電圧ＰＵＭＰ１と降圧電圧ＰＵＭＰ２は、同等
の電圧を生成することができる。
【００６２】図４、５、１１でクロックパルスの組み合
わせの例を示したが、それ以外の組み合わせであって
も、所定の昇圧程度、あるいは降圧程度を実現すること
ができる。その場合は、初段側で実質的に容量が大きく
なるようなクロックパルスの組み合わせにすることが好
ましい。そうすることで、電流供給能力を低下すること
なく昇圧レベルを下げることができるからである。ま
た、同様に降圧レベルを上げることができるからであ
る。
わせの例を示したが、それ以外の組み合わせであって
も、所定の昇圧程度、あるいは降圧程度を実現すること
ができる。その場合は、初段側で実質的に容量が大きく
なるようなクロックパルスの組み合わせにすることが好
ましい。そうすることで、電流供給能力を低下すること
なく昇圧レベルを下げることができるからである。ま
た、同様に降圧レベルを上げることができるからであ
る。
【００６３】
【発明の効果】以上説明した通り、本発明によれば、昇
圧回路及び降圧回路に供給されるクロックパルスの組み
合わせを適宜選択することができ、状態の応じて昇圧の
程度及び降圧の程度を変更することができる。しかも、
クロックパルスの組み合わせを適切に選択することで、
所望の昇圧電圧、降圧電圧を選択することができる。し
たがって、例えば、電源電圧のレベルに応じて選択する
ことで、昇圧回路及び降圧回路内の素子の破壊を防止す
ることができる。
圧回路及び降圧回路に供給されるクロックパルスの組み
合わせを適宜選択することができ、状態の応じて昇圧の
程度及び降圧の程度を変更することができる。しかも、
クロックパルスの組み合わせを適切に選択することで、
所望の昇圧電圧、降圧電圧を選択することができる。し
たがって、例えば、電源電圧のレベルに応じて選択する
ことで、昇圧回路及び降圧回路内の素子の破壊を防止す
ることができる。
【００６４】或いは、電源電圧の変化以外の状態の変化
にしたがってクロックパルスの組み合わせを変えること
で、昇圧回路、降圧回路の構成を変えることなく昇圧レ
ベル、降圧レベルを変更することができる。
にしたがってクロックパルスの組み合わせを変えること
で、昇圧回路、降圧回路の構成を変えることなく昇圧レ
ベル、降圧レベルを変更することができる。
【図１】本発明の実施の形態例の昇圧または降圧回路の
全体ブロック図である。
全体ブロック図である。
【図２】図１の昇圧または降圧回路に適用される昇圧回
路の例を示す回路図である。
路の例を示す回路図である。
【図３】図１の昇圧または降圧回路に適用される降圧回
路の例を示す回路図である。
路の例を示す回路図である。
【図４】クロックパルスφ１〜φ４の第一の組み合わせ
を示す図である。
を示す図である。
【図５】クロックパルスφ１〜φ４の第二の組み合わせ
を示す図である。
を示す図である。
【図６】昇圧動作を説明するクロックパルスφ１とノー
ドＮ１とＮ２の波形図である。
ドＮ１とＮ２の波形図である。
【図７】図６の動作を理解するための簡略された昇圧回
路例である。
路例である。
【図８】図４のクロックパルスの組み合わせが印加され
た時の定常状態での昇圧回路の各ノードＮ１、Ｎ２、Ｎ
３及び出力ＰＵＭＰ１の信号を示す図である。
た時の定常状態での昇圧回路の各ノードＮ１、Ｎ２、Ｎ
３及び出力ＰＵＭＰ１の信号を示す図である。
【図９】図５のクロックパルスの組み合わせが印加され
た時の定常状態での昇圧回路の各ノードＮ１、Ｎ２、Ｎ
３及び出力ＰＵＭＰ１の信号を示す図である。
た時の定常状態での昇圧回路の各ノードＮ１、Ｎ２、Ｎ
３及び出力ＰＵＭＰ１の信号を示す図である。
【図１０】昇圧回路に図５のクロックパルスの組み合わ
せが印加された時の動作を説明する回路図である。
せが印加された時の動作を説明する回路図である。
【図１１】昇圧回路に印加されるクロックパルスの別の
組み合わせを示す図である。
組み合わせを示す図である。
【図１２】図１１のクロックパルスの組み合わせが印加
された時の等価回路を示す図である。
された時の等価回路を示す図である。
【図１３】電源電圧判定回路の一例を示す回路図であ
る。
る。
【図１４】クロック切り換え回路の一例を示す図であ
る。
る。
【図１５】図３の降圧回路に図４で示したクロックパル
スの組み合わせを印加した場合の、定常状態での信号波
形を示す図である。
スの組み合わせを印加した場合の、定常状態での信号波
形を示す図である。
【図１６】図３の降圧回路に図５で示したクロックパル
スの組み合わせを印加した場合の、定常状態での信号波
形を示す図である。
スの組み合わせを印加した場合の、定常状態での信号波
形を示す図である。
【図１７】昇圧回路と降圧回路とが不揮発性の半導体メ
モリに適用された例を示す回路図である。
モリに適用された例を示す回路図である。
【図１８】一般的な昇圧回路を示す図である。
【図１９】一般的な降圧回路を示す図である。
１０ 昇圧回路、降圧回路 １１ クロックパルス信号生成回路 １２ 発振器 １３ クロックパルス切り換え回路 １４ 電源電圧判定回路 φ１〜φ４ クロックパルス信号
Claims (10)
- 【請求項１】直列に接続された複数のダイオード手段
と、該ダイオード手段の接続点に第一の電極が接続され
た複数の容量とを有し、該容量の第二の電極にパルス信
号が印加されて前記ダイオード手段の最終段に昇圧また
は降圧電圧が出力される昇圧または降圧回路において、 第一の状態の時に、前記複数の容量のうち奇数番目の容
量の第二の電極に第一のパルス信号を印加し、偶数番目
の容量の第二の電極に前記第一のパルス信号と逆相の第
二のパルス信号を印加し、 前記第一の状態と異なる第二の状態の時に、前記複数の
容量のうち奇数番目の少なくとも一対の容量の第二の電
極に第三のパルス信号を印加し、偶数番目の少なくとも
一対の容量の第二の電極に前記第三のパルス信号と逆相
の第四のパルス信を印加するパルス生成手段を有するこ
とを特徴とする昇圧または降圧回路。 - 【請求項２】直列に接続され、初段から最終段側方向に
電荷を転送する複数のダイオード手段と、該ダイオード
手段の接続点に第一の電極が接続された複数の容量とを
有し、該容量の第二の電極にパルス信号が印加されて前
記接続点が昇圧される昇圧回路において、 第一の状態の時に、前記複数の容量のうち奇数番目の容
量の第二の電極に第一のパルス信号を印加し、偶数番目
の容量の第二の電極に前記第一のパルス信号と逆相の第
二のパルス信号を印加し、 前記第一の状態と異なる第二の状態の時に、前記複数の
容量のうち前記初段側の複数の容量の第二の電極に第三
のパルス信号を印加し、該初段側の複数の容量の後段側
の容量の第二の電極に前記第三のパルス信号と逆相の第
四のパルス信号を印加するパルス生成回路を有すること
を特徴とする昇圧回路。 - 【請求項３】直列に接続され、初段から最終段側方向に
電荷を転送する複数のダイオード手段と、該ダイオード
手段の接続点に第一の電極が接続された複数の容量とを
有し、該容量の第二の電極にパルス信号が印加されて前
記接続点が昇圧される昇圧回路において、 第一の状態の時に、互いに逆相の第一及び第二のパルス
信号を前記容量の第二の電極にＮ（Ｎは１以上の整数）
個毎に交互に印加し、 前記第一の状態と異なる第二の状態の時に、互いに逆相
の第三及び第四のパルス信号を前記容量の第二の電極に
Ｍ（ＭはＮと異なる１以上の整数）個毎に交互に印加す
るパルス生成回路を有することを特徴とする昇圧回路。 - 【請求項４】直列に接続され、初段から最終段側方向に
電荷を転送する複数のダイオード手段と、該ダイオード
手段の接続点に第一の電極が接続された複数の容量とを
有し、該容量の第二の電極にパルス信号が印加されて前
記接続点が昇圧される昇圧回路において、 第一の状態の時に、前記容量の第二の電極に互いに逆相
のパルス信号を第一の組み合わせで印加し、 前記第一の状態と異なる第二の状態の時に、前記容量の
第二の電極に互いに逆相のパルス信号を前記第一と異な
る第二の組み合わせで印加するパルス生成回路を有する
ことを特徴とする昇圧回路。 - 【請求項５】請求項４において、 前記パルス生成回路は、前記第一の状態の時に、前記初
段側の隣接するＮ（Ｎは１以上の整数）個の容量に対し
て同相のパルス信号を印加し、 前記第二の状態の時に、前記初段側の隣接するＭ（Ｍは
Ｎと異なる１以上の整数）個の容量に対して前記同相の
パルス信号を印加することを特徴とする昇圧回路。 - 【請求項６】直列に接続され、最終段から初段側方向に
電荷を転送する複数のダイオード手段と、該ダイオード
手段の接続点に第一の電極が接続された複数の容量とを
有し、該容量の第二の電極にパルス信号が印加されて前
記接続点が降圧される降圧回路において、 第一の状態の時に、前記複数の容量のうち奇数番目の容
量の第二の電極に第一のパルス信号を印加し、偶数番目
の容量の第二の電極に前記第一のパルス信号と逆相の第
二のパルス信号を印加し、 前記第一の状態と異なる第二の状態の時に、前記複数の
容量のうち前記初段側の複数の容量の第二の電極に第三
のパルス信号を印加し、該初段側の複数の容量の後段側
の容量の第二の電極に前記第三のパルス信号と逆相の第
四のパルス信号を印加するパルス生成回路を有すること
を特徴とする降圧回路。 - 【請求項７】直列に接続され、最終段から初段側方向に
電荷を転送する複数のダイオード手段と、該ダイオード
手段の接続点に第一の電極が接続された複数の容量とを
有し、該容量の第二の電極にパルス信号が印加されて前
記接続点が降圧される降圧回路において、 第一の状態の時に、互いに逆相の第一及び第二のパルス
信号を前記容量の第二の電極にＮ（Ｎは１以上の整数）
個毎に交互に印加し、 前記第一の状態と異なる第二の状態の時に、互いに逆相
の第三及び第四のパルス信号を前記容量の第二の電極に
Ｍ（ＭはＮと異なる１以上の整数）個毎に交互に印加す
るパルス生成回路を有することを特徴とする降圧回路。 - 【請求項８】直列に接続され、最終段から初段側方向に
電荷を転送する複数のダイオード手段と、該ダイオード
手段の接続点に第一の電極が接続された複数の容量とを
有し、該容量の第二の電極にパルス信号が印加されて前
記接続点が降圧される降圧回路において、 第一の状態の時に、前記容量の第二の電極に互いに逆相
のパルス信号を第一の組み合わせで印加し、 前記第一の状態と異なる第二の状態の時に、前記容量の
第二の電極に互いに逆相のパルス信号を前記第一と異な
る第二の組み合わせで印加するパルス生成回路を有する
ことを特徴とする降圧回路。 - 【請求項９】請求項８において、 前記パルス生成回路は、前記第一の状態の時に、前記初
段側の隣接するＮ（Ｎは１以上の整数）個の容量に対し
て同相のパルス信号を印加し、 前記第二の状態の時に、前記初段側の隣接するＭ（Ｍは
Ｎと異なる１以上の整数）個の容量に対して前記同相の
パルス信号を印加することを特徴とする降圧回路。 - 【請求項１０】請求項１乃至９に記載された昇圧または
降圧回路おいて、 電源電圧が第一のレベルの時に前記第一の状態となり、
前記電源電圧が前記第一のレベルよりも高い第二のレベ
ルの時に前記第二の状態になることを特徴とする。
Priority Applications (3)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP6029897A JP3560438B2 (ja) | 1997-03-14 | 1997-03-14 | 昇圧回路及び降圧回路 |
| US08/899,565 US5917366A (en) | 1997-03-14 | 1997-07-24 | Voltage booster circuit and a voltage drop circuit with changeable operating levels |
| KR1019970040022A KR100253726B1 (ko) | 1997-03-14 | 1997-08-22 | 승압 회로 및 강압 회로 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP6029897A JP3560438B2 (ja) | 1997-03-14 | 1997-03-14 | 昇圧回路及び降圧回路 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPH10257756A true JPH10257756A (ja) | 1998-09-25 |
| JP3560438B2 JP3560438B2 (ja) | 2004-09-02 |
Family
ID=13138134
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP6029897A Expired - Fee Related JP3560438B2 (ja) | 1997-03-14 | 1997-03-14 | 昇圧回路及び降圧回路 |
Country Status (3)
| Country | Link |
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| US (1) | US5917366A (ja) |
| JP (1) | JP3560438B2 (ja) |
| KR (1) | KR100253726B1 (ja) |
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|---|---|---|---|---|
| US6147547A (en) * | 1998-05-25 | 2000-11-14 | Mitsubishi Denki Kabushiki Kaisha | Charge pump circuit capable of generating positive and negative voltages and nonvolatile semiconductor memory device comprising the same |
| US7049855B2 (en) * | 2001-06-28 | 2006-05-23 | Intel Corporation | Area efficient waveform evaluation and DC offset cancellation circuits |
| US7663132B2 (en) * | 2002-04-04 | 2010-02-16 | Kabushiki Kaisha Toshiba | Resistance change memory device |
| TW200427223A (en) * | 2003-05-29 | 2004-12-01 | Macronix Int Co Ltd | Voltage stabilizer of charge pump |
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| TW200620795A (en) * | 2004-12-10 | 2006-06-16 | Asour Technology Inc | Voltage-doubling circuit |
| US10312791B1 (en) * | 2018-07-02 | 2019-06-04 | National Chiao Tung University | Negative high-voltage generation device with multi-stage selection |
Family Cites Families (3)
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|---|---|---|---|---|
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| US5680300A (en) * | 1995-12-22 | 1997-10-21 | Analog Devices, Inc. | Regulated charge pump DC/DC converter |
-
1997
- 1997-03-14 JP JP6029897A patent/JP3560438B2/ja not_active Expired - Fee Related
- 1997-07-24 US US08/899,565 patent/US5917366A/en not_active Expired - Lifetime
- 1997-08-22 KR KR1019970040022A patent/KR100253726B1/ko not_active IP Right Cessation
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| KR100253726B1 (ko) | 2000-04-15 |
| KR19980079316A (ko) | 1998-11-25 |
| US5917366A (en) | 1999-06-29 |
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