JPH10257756A - 昇圧回路及び降圧回路 - Google Patents
昇圧回路及び降圧回路Info
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- JPH10257756A JPH10257756A JP6029897A JP6029897A JPH10257756A JP H10257756 A JPH10257756 A JP H10257756A JP 6029897 A JP6029897 A JP 6029897A JP 6029897 A JP6029897 A JP 6029897A JP H10257756 A JPH10257756 A JP H10257756A
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Abstract
り、昇圧レベルまたは降圧レベルを切り換えることがで
きる。 【解決手段】直列に接続され、初段から最終段側方向に
或いはその逆方向に電荷を転送する複数のダイオード手
段と、ダイオード手段の接続点に第一の電極が接続され
た複数の容量とを有し、その容量の第二の電極にパルス
信号が印加されて前記接続点が昇圧される昇圧回路また
は降圧される降圧回路において、第一の状態の時に、容
量の第二の電極に互いに逆相のパルス信号を第一の組み
合わせで印加し、第一の状態と異なる第二の状態の時
に、容量の第二の電極に互いに逆相のパルス信号を第一
と異なる第二の組み合わせで印加するパルス生成回路を
有することを特徴とする。
Description
を利用して電源電圧以上に昇圧するあるいは降圧する回
路に関し、特に、その昇圧レベルまたは降圧レベルを適
宜変更することができる昇圧または降圧回路に関する。
回路は、電源電圧より高い電位を生成したり電源電圧よ
り低い電圧を生成したりするのに利用される。例えば、
フラッシュメモリなどに利用される不揮発性メモリは、
書き込み回路に昇圧回路が、消去回路に降圧回路がそれ
ぞれ利用され、メモリセルが接続されるワード線やビッ
ト線にそこで昇圧された電圧や降圧された電圧が印加さ
れる。
る。この昇圧回路では、ダイオード接続されたN型のM
OSトランジスタQ11、Q12、Q13、Q14が直列に接続
され、それらの接続点に容量C11、C12、C13、C14が
接続される。初段のダイオード接続のトランジスタQ11
のドレイン端子には電源Vccが接続され、最終段のダ
イオード接続のトランジスタQ14のソース端子に出力O
UTが接続される。容量Cには、図示される通り交互に
逆相のクロックパルスCLK、CLKBが印加されて、
各容量Cによる昇圧動作により、各ノードN1,N2,
N3,N4から最終段方向の隣のノードに電荷が転送さ
れる。その結果、出力OUTには、クロックパルスの振
幅である電源電圧Vccの約5倍の昇圧された電圧が生
成される。
る。この降圧回路では、ダイオード接続されたP型のM
OSトランジスタQ21、Q22、Q23、Q24が直列に接続
され、それらの接続点に容量C21、C22、C23、C24が
接続される。初段のダイオード接続のトランジスタQ21
のドレイン端子にはグランド電源GNDが接続され、最
終段のダイオード接続のトランジスタQ24のソース端子
に出力OUTが接続される。容量Cに図示される通り交
互に逆相のクロックパルスCLK、CLKBが印加され
て、各容量Cによる降圧動作により、各ノードP1,P
2,P3,P4から初段方向の隣のノードに電荷が転送
される。その結果、出力OUTには、クロックパルスの
振幅である電源電圧Vccの約4倍の負の電圧が生成さ
れる。
ロックパルスを奇数番目の容量と偶数番目の容量とにそ
れぞれ与えることで、電源電圧の整数倍の昇圧電圧ある
いは降圧電圧を生成することができる。勿論、ダイオー
ド接続されたトランジスタと容量からなる回路を増やす
ことにより、より高いあるいはより低い電圧を生成する
ことができる。
源電圧に、例えば3Vと5Vが併用される場合は、3V
用に設計した昇圧あるいは降圧回路では、5Vの電源電
圧に対して設計値以上の電圧が各ノードに印加され、ト
ランジスタや容量の破壊を招くことがある。一般的に、
供給される電源に依存しない所望の昇圧電圧あるいは降
圧電圧を生成することが要求されるので、高い電源電圧
が印加されてもそれに伴い高い電圧あるいは低い電圧を
生成することは要求されない。
併用でない場合でも、例えば供給される電源電圧が高く
変動すると、上記した昇圧回路または降圧回路内の素子
の破壊の問題は同様に発生する。
解決するために、同一の昇圧回路あるいは降圧回路であ
っても、適宜その昇圧レベルまたは降圧レベルを切り替
えることが可能な昇圧または降圧回路を提供することに
ある。
圧回路内の素子の破壊の可能性がある場合に、その昇圧
レベルまたは降圧レベルを切り替えることができる昇圧
あるいは降圧回路を提供することにある。
に、本発明は、直列に接続された複数のダイオード手段
と、該ダイオード手段の接続点に第一の電極が接続され
た複数の容量とを有し、該容量の第二の電極にパルス信
号が印加されて前記ダイオード手段の最終段に昇圧また
は降圧電圧が出力される昇圧または降圧回路において、
第一の状態の時に、前記複数の容量のうち奇数番目の容
量の第二の電極に第一のパルス信号を印加し、偶数番目
の容量の第二の電極に前記第一のパルス信号と逆相の第
二のパルス信号を印加し、前記第一の状態と異なる第二
の状態の時に、前記複数の容量のうち奇数番目の少なく
とも一対の容量の第二の電極に第三のパルス信号を印加
し、偶数番目の少なくとも一対の容量の第二の電極に前
記第三のパルス信号と逆相の第四のパルス信を印加する
パルス生成手段を有することを特徴とする。
わせを変えることにより、昇圧または降圧レベルを変更
することができ、例えば、電源電圧の変動に応じて適宜
変更して、回路内の素子の破壊を防止することができ
る。
明は、直列に接続され、初段から最終段側方向にまたは
その逆方向に電荷を転送する複数のダイオード手段と、
該ダイオード手段の接続点に第一の電極が接続された複
数の容量とを有し、該容量の第二の電極にパルス信号が
印加されて前記接続点が昇圧または降圧される昇圧また
は降圧回路において、第一の状態の時に、前記容量の第
二の電極に互いに逆相のパルス信号を第一の組み合わせ
で印加し、前記第一の状態と異なる第二の状態の時に、
前記容量の第二の電極に互いに逆相のパルス信号を前記
第一と異なる第二の組み合わせで印加するパルス生成回
路を有することを特徴とする。
的に応じて変更される。
ついて図面に従って説明する。しかしながら、かかる実
施の形態例が本発明の技術的範囲を限定するものではな
い。
は降圧回路の全体ブロック図である。昇圧または降圧回
路10内は、図18または図19で示したダイオードと
容量からなる回路である。この実施の形態例では、4段
のダイオードと容量を縦列接続した昇圧または降圧回路
10、4つのクロックパルスφ1、φ2、φ3、φ4
が、パルス生成回路11により生成され与えられる。こ
のパルス生成回路11は、第一の状態の時と第二の状態
の時で、異なるクロックパルスの組み合わせを生成し
て、昇圧または降圧回路10に与える。
発振回路12、第一の状態と第二の状態を検出する判定
回路14及び判定回路14の出力によりクロック発振回
路12が生成するクロックパルスの組み合わせを切り換
えるクロック切り換え回路13を有する。この例では、
判定回路14が、電源電圧Vccが低い場合の第一の状
態と、高い場合の第二の状態とを判別する。または、判
定回路14が更に電源電圧が高い第三の状態を検出して
もよい。
て、クロック切り換え回路13では、クロック発振回路
12からのクロックパルスをもとに正相と逆相のクロッ
クパルスの組み合わせを選択し、4つのクロックパルス
φ1〜φ4を生成する。
される昇圧回路の例を示す回路図である。この回路は、
実質的に図18の回路例と同等である。即ち、初段のダ
イオード接続されたN型のMOSトランジスタQ11のド
レイン端子に電源Vccが接続され、最終段のダイオー
ド接続されたN型のMOSトランジスタQ14のソース端
子が出力PUMP1に接続される。また、各段のダイオ
ード接続されたN型のMOSトランジスタの接続点N1
〜N3には、それぞれ容量C11〜C14が接続される。
される降圧回路の例を示す回路図である。この回路は、
実質的に図19の回路と同等である。即ち、初段のダイ
オード接続されたP型のMOSトランジスタQ21のドレ
イン端子にグランド電源GNDが接続される。また、最
終段のP型MOSトランジスタQ24のソース端子に出力
PUMP2が接続される。そして、同様に容量C21〜C
24が図示される通り接続される。
の各容量の電極に、それぞれクロックパルスφ1〜φ4
が印加される。これらのクロックパルスφ1〜φ4は、
従来の一般的な例では、奇数段目の容量と偶数段目の容
量とにそれぞれ正相と逆相のクロックパスルが印加され
ているが、本発明の実施の形態例では、クロックパルス
φ1〜φ4についての正相のクロックパルスと逆相のク
ロックパルスの組み合わせが、判定回路14が判別した
状態結果に応じて適宜変更される。
の組み合わせを示す図である。この組み合わせ例は、奇
数段目の容量C11、C13に対して印加するクロックパル
スφ1とφ3と、偶数段目の容量C12、C14に対して印
加するクロックパルスφ2とφ4とが逆相になってい
る。この組み合わせは、従来例で説明したのと同様の組
み合わせである。
述した通り、昇圧回路の場合は、出力PUMP1には電
源電圧Vccの約5倍の昇圧電圧が、降圧回路の場合
は、出力PUMP2にはグランド電圧から電源電圧Vc
cの約4倍低い降圧電圧がそれぞれ生成される。この原
理については後で詳述する。
の組み合わせを示す図である。この組み合わせ例は、初
段と2段目の容量に印加されるクロックパルスφ1、φ
2を同相のクロックパルスとし、3段目と4段目の容量
に印加されるクロックパルスφ3、φ4をそれらと逆相
のクロックパルスとする。
場合は、出力PUMP1には電源電圧Vccの約3倍の
昇圧電圧が、降圧回路の場合は、出力PUMP2にはグ
ランド電圧から電源電圧Vccの約2倍低い降圧電圧が
それぞれ生成される。
わせを変更させた場合の昇圧回路の動作について、説明
する。図6は、その昇圧動作を説明するクロックパルス
φ1とノードN1とN2の波形図である。また、図7
は、その動作を理解するための簡略された昇圧回路例で
ある。
たトランジスタQ11、Q12と容量C11とC12からなる回
路であって、容量C11にクロックパルスφ1が印加さ
れ、容量C12はグランド電位に固定されている場合を考
える。図6に示される通り、最初のノードN1は、電源
VccからトランジスタQ11の閾値電圧Vth分低い電
位(Vcc−Vth)である。ここでは、初めのノード
N2の電位もVccーVthと仮定する。そこで、クロ
ックパルスφ1がグランド電位であるLレベルから電源
電圧Vcc分の振幅でHレベルに変化すると、容量C11
による結合で、ノードN1はVcc−Vth+Vccに
上昇する。その容量C11内の電荷は、ダイオード接続さ
れたトランジスタQ12を介して、ノードN2側に供給さ
れ、同様にノードN2も上昇する。
ルに変化する時は、トランジスタQ11を介して電源電圧
Vccから電荷が充電されて、ノードN1の電位の低下
はない。その結果、ノードN1とN2は、トランジスタ
Q12の閾値電圧Vthを無視すれば、クロックパルスφ
1による電圧Vccが容量C11とC12の容量比によって
配分される電圧分だけ高い電位になる。即ち、図6中の
電圧V1は、 V1=Vcc−Vth+{C11/(C11+C12)}Vcc (1) になる。
れると、ノードN2の電位は更に上昇する。やがて、ノ
ードN1はVcc−Vthと2Vcc−Vthとの間を
上下し、ノードN2は2(Vcc−Vth)に到達す
る。
せが印加された時の定常状態での昇圧回路の各ノードN
1、N2、N3及び出力PUMP1の信号を示す図であ
る。即ち、ノードN1〜N3及び出力PUMP1の信号
は、次のレベルを上下する。
電圧Vthが小さいか、或いは、ゲート・ソース間の電
圧が同レベルになる様に回路的に変更されれば、ノード
N1には2Vcc、ノードN2には3Vcc、ノードN
3には4Vcc、更に出力PUM1には5Vccの昇圧
された電圧が生成される。
せが印加された時の定常状態での昇圧回路の各ノードN
1、N2、N3及び出力PUMP1の信号を示す図であ
る。更に、図10は昇圧回路に図5のクロックパルスの
組み合わせが印加された時の動作を説明する回路図であ
る。
ックパルスの組み合わせでは、容量C11とC12に同相の
クロックパルスφ1とφ2が印加され、容量C13とC14
にそれと逆相のクロックパルスφ3とφ4とが印加され
る。したがって、例えば、クロックパルスφ1とφ2の
パルスが発生した時、容量C11とC12により昇圧された
結果、容量C11とC12の電荷は、図10(a)中の矢印
の方向に転送され、ノードN3、PUMP1が昇圧され
る。
は、等価的に図10(b)の如き回路と同じ動作にな
る。即ち、容量C11+C12と容量C13+C14とが2つの
ダイオードのカソード側に接続されて、それぞれ逆相の
クロックパルスがそれらの容量に印加される場合と同等
の動作を行う。その為、ダイオードの閾値電圧を無視す
ると、ノードN1とN2は、Vccから2Vccの間を
振幅し、ノードN3と出力PUMP1は、2Vccと3
Vccの間を振幅する。したがって、出力PUMP1に
は、電源電圧Vccの3倍の昇圧電圧が生成される。
h分の差があり、ノードN3と出力PUMP1とにも閾
値電圧Vthの差がある。したがって、ノードN1とN
2は閾値電圧Vthの差を保持しながらVccから2V
ccの間で上下し、同様に、ノードN3と出力PUMP
1は閾値電圧Vthの差を保持しながら2Vccから3
Vccの間で上下する。
がより明確になる。即ち、ノードN1〜N3及び出力P
UMP1の信号は、次のレベルを上下する。
いは回路的に閾値電圧Vthの低下が発生しないように
すると、出力PUMP1には、電源電圧Vccの約3倍
の昇圧電圧が発生する。
容量をより大きく設定することにより、昇圧回路の昇圧
効率を上げることができる。即ち、図7の例で、容量C
11が容量C12よりも大きい場合は、クロックパルスの印
加によりノードN1とN2の上昇電位{C11/(C11+
C12)}×Vccが大きくなり、昇圧の効率が大きくな
る。したがって、昇圧回路の効率を高める為には、初段
側の容量をその後段側の容量よりも大きく設定すること
が望ましい。
ロックパルスの別の組み合わせを示す図である。このク
ロックパルスの組み合わせは、クロックパルスφ1とφ
2に同相のクロックパルスを、クロックパルスφ3はそ
の逆相を、そしてクロックパルスφ4は更にその逆相を
使用する。その結果、初段側の容量C11とC12は同等の
動作をし、それより後段の容量C13と容量C14はそれぞ
れ異なる動作を行う。
合わせが印加された時の等価回路を示す図である。上記
した通り、等価的には容量C11+C12、C13、C14の3
つの容量と3つのダイオードとからなる回路となる。そ
の場合、上記した通り、容量C11+C12はその後段の容
量C13、C14よりも大きく、昇圧効率が高くなる。
値電圧を無視すると、ノードN1とN2は2Vccまで
昇圧され、ノードN3は3Vccまで昇圧され、更に出
力PUMP1には4Vccまで昇圧される。
スの組み合わせを印加する場合よりも、図5に示したク
ロックパルスの組み合わせを印加する場合のほうが、各
ノードの電圧は低くなる。同様に、図11のクロックパ
ルスの組み合わせを印加する場合も、各ノードの電圧は
低くなる。したがって、例えば電源電圧Vccの電位が
高くなる場合などは、それを検出して、クロックパルス
の組み合わせを切り換えることにより昇圧回路の昇圧レ
ベルを調整することができる。
14の一例を示す回路図である。この判別回路14は、
電源電圧Vccの変化を検出する回路である。例えば、
電源電圧Vccが3V程度である第一の状態と、電源電
圧Vccが5V程度である第二の状態とが判別される。
あるいは、電源電圧Vccが所定の範囲の定格電圧であ
る第一の状態と、それより高い第二の状態とが判別され
る。
1は、バイポーラ型のトランジスタQ31、Q32、Q33と
抵抗R1、R2、R3からなる。この回路では、電源電
圧Vccの電位にかかわらずグランド電位からベース・
エミッタ間電圧程度高い一定の基準電圧Vrefを生成
する。抵抗分割回路142は、電源電圧Vccを単に抵
抗r1、r2で分割した電位Vdivを生成する。した
がって、電位Vdivは、電源電圧Vccの変動にした
がって変動する。そして、電圧比較回路143は、N型
MOSトランジスタQ34、Q35とP型トランジスタQ3
6、Q37からなる差動回路である。電源電圧Vccが低
いレベルにある時は、電圧Vdivが基準電圧Vref
より低く、インバータ144の出力145はLレベルと
なる。一方、電源電圧Vccが高くなると、電圧Vdi
vが基準電圧Vrefよりも高くなり、出力145はH
レベルとなる。
回路の一例を示す図である。この切り換え回路は、図4
と図5に示したクロックパルスの切り換えを、電源電圧
判定回路14の出力145により行う。図14のクロッ
ク切り換え回路は、インバータ31,34,45及びN
ANDゲート32,33からなる第一のラッチ回路と、
同様にインバータ36,39,40及びNANDゲート
37,38からなる第二のラッチ回路を有する。第一の
ラッチ回路のインバータ31には、発振回路12からの
クロックパルスOSCがそのまま印加され、第二のラッ
チ回路のインバータ36には、判定回路14の出力14
5によって発振回路の出力クロックパルスOSCの位相
を反転制御するEORゲート41の出力が印加される。
cが低いレベルにある第一の状態を検出する時は、その
出力145がLレベルにあり、発振回路の出力OSCが
同相でインバータ31と36に与えられるので、φ1と
φ3は同相で、φ2とφ4はそれと逆相のクロックパル
スとなる。即ち、図4に示したクロックパルスの組み合
わせが生成される。
いレベルにある第二の状態を検出する時は、その出力1
45がHレベルにあり、第二のラッチ回路側のインバー
タ36には、発振回路の出力OSCが反転されて印加さ
れる。その結果、クロックパルスφ1とφ2は同相で、
φ3とφ4はそれらと逆相の信号になる。即ち、図5に
示したクロックパルスの組み合わせである。
パルスφ1〜φ4が適用される場合は、図4のクロック
パルスの組み合わせと、図11のクロックパルスの組み
合わせとが切り換えられる回路となる。その場合は、駆
動能力確保の為にインバータ39を並列に設けてそれぞ
れでクロックパルスφ2とφ4を生成することが好まし
い。
クロックパルスの組み合わせを印加した場合の、定常状
態での各ノードP1〜P3と出力PUMP2の信号波形
を示す図である。降圧回路の場合は、各ダイオード接続
されたトランジスタQ21、Q22、Q23、Q24は、P型の
MOSトランジスタであるので、容量内の電荷は、最終
段側から初段側に向かって転送される。
れたトランジスタQ21とQ22及び容量C21、クロックパ
ルスφ1に注目すると、クロックパルスφ1がLレベル
からHレベルに立ち上がると、トランジスタQ21を経由
して容量C21内の電荷がグランド電源GND側に転送さ
れ、その後クロックパルスφ1がHレベルからLレベル
に変化する時、容量C22からトランジスタQ22を介して
電荷を吸収する。したがって、ノードP1とノードP2
との電位は、トランジスタQ22の閾値電圧Vthを無視
すると、クロックパルスのパルス振幅Vccを容量C21
とC22との容量比にで分配した電圧だけグランド電位か
ら降下する。この動作を繰り返すことにより、ノードP
1はグランド電位より電源電圧Vcc分低いレベル、ノ
ードP2は約2Vcc分低いレベル、ノードP3は約3
Vcc分低いレベル、そして出力PUMP2は4Vcc
分低いレベルに降圧される。
電位から閾値電圧Vth分だけ高いく、トランジスタの
両側のノードはそれぞれ閾値電圧Vth分だけ異なるの
で、各ノードと出力の電位は、次の通りとなる。
クロックパルスの組み合わせを印加した場合の、定常状
態での各ノードP1〜P3と出力PUMP2の信号波形
を示す図である。この場合は、図10で示したのと同様
に、容量C21+C22及び容量C23+C24からなる2段の
降圧回路として動作する。したがって、ノードP1とP
2は閾値電圧Vthの差をもって同様の変化をし、ノー
ドP3とP4は閾値電圧Vthの差をもってそれと逆相
の変化をする。
出力PUMP2は次の通りの電位となる。
は電源電圧Vccの2倍のレベルだけグランド電位より
低い電圧に降下される。
クパルスの組み合わせを印加する場合は、出力PUMP
2にはグランド電位から電源電圧Vccの約3倍のレベ
ルだけ低い降圧電圧が生成される。しかも、初段の容量
をC21、C22と高くしているので、降圧効率を良くする
ことができる。
が不揮発性の半導体メモリに適用された例を示す回路図
である。この例では、フローティングゲートタイプのメ
モリセルMC00〜MC11が、それぞれワード線WL0、
WL1及びビット線BL0、BL1の交差部に設けられ
る。ワード線は、Xデコーダにより選択され所定の電位
に駆動される。また、ビット線は、Yゲート51で選択
されてプリセンス回路54,センスアンプ回路55及び
出力回路56を介して出力DQとして出力される。Yデ
コーダ52は、Yゲートを選択する選択信号を生成して
与える。また、各メモリセルMCのソース端子は、ソー
ススイッチ回路53に接続され、書き込み時(プログラ
ム時)と消去時とでそのソース端子の電位が制御され
る。
びソース端子の電位の関係が図中に示されている。これ
に示される通り、書き込み時には、ワード線に9Vと電
源Vccより高い電圧が、ビット線に5Vと電源Vcc
より高いか同等の電圧が印加される。また、消去時に
は、ワード線に−10Vとグランド電位よりも低い電圧
が印加される。そこで、書き込み回路57と消去回路6
2とは、それぞれ昇圧回路58、60と降圧回路63と
を有する。また、それぞれの昇圧回路と降圧回路の出力
側には、所望の電圧値にするためのレギュレータ回路5
9、61、64がそれぞれ設けられる。即ち、昇圧また
は降圧回路である程度まで昇圧または降圧された電圧
が、レギュレータ回路によって一定の電圧に調整され
る。したがって、昇圧回路または降圧回路では、ある程
度余裕をもって昇圧電圧或いは降圧電圧を生成する。
レギュレータ回路61により書き込み時のワード線電位
9Vが生成されて、Xデコーダ50に供給される。ま
た、書き込み回路57内の昇圧回路58とそのレギュレ
ータ回路59により書き込み時のビット線電圧5Vが生
成される。その高い電圧5Vは、入力回路66を通して
データ0をメモリセルに書き込む場合にのみ、ビット線
に印加される。
時のワード線の電圧−10Vを生成し、Xデコーダ50
に与える。通常は、セクター内の全てのワード線に消去
用の低い電圧−10Vが印加されてセクター内の全ての
メモリセルに対して消去(データ1の書き込み)が行わ
れる。
と入力回路66からのデータを比較して一致したとき、
確認の信号が出て、書き込みまたは消去動作は終了す
る。
される場合は、上記した様に、例えば図4の如きクロッ
クパルスの組み合わせが昇圧回路及び降圧回路に供給さ
れる。また、電源電圧Vccとして5Vが供給される場
合は、回路内のトランジスタや容量のストレスを下げる
為に、例えば図5や図11の様なクロックパルスの組み
合わせが、昇圧回路や降圧回路に供給される。したがっ
て、高い電源電圧に伴い発振回路のクロックパルスの振
幅も大きくなり、クロックパルスの組み合わせを変更し
てその昇圧の程度及び降圧の程度を低くしても、生成さ
れる昇圧電圧PUMP1と降圧電圧PUMP2は、同等
の電圧を生成することができる。
わせの例を示したが、それ以外の組み合わせであって
も、所定の昇圧程度、あるいは降圧程度を実現すること
ができる。その場合は、初段側で実質的に容量が大きく
なるようなクロックパルスの組み合わせにすることが好
ましい。そうすることで、電流供給能力を低下すること
なく昇圧レベルを下げることができるからである。ま
た、同様に降圧レベルを上げることができるからであ
る。
圧回路及び降圧回路に供給されるクロックパルスの組み
合わせを適宜選択することができ、状態の応じて昇圧の
程度及び降圧の程度を変更することができる。しかも、
クロックパルスの組み合わせを適切に選択することで、
所望の昇圧電圧、降圧電圧を選択することができる。し
たがって、例えば、電源電圧のレベルに応じて選択する
ことで、昇圧回路及び降圧回路内の素子の破壊を防止す
ることができる。
にしたがってクロックパルスの組み合わせを変えること
で、昇圧回路、降圧回路の構成を変えることなく昇圧レ
ベル、降圧レベルを変更することができる。
全体ブロック図である。
路の例を示す回路図である。
路の例を示す回路図である。
を示す図である。
を示す図である。
ドN1とN2の波形図である。
路例である。
た時の定常状態での昇圧回路の各ノードN1、N2、N
3及び出力PUMP1の信号を示す図である。
た時の定常状態での昇圧回路の各ノードN1、N2、N
3及び出力PUMP1の信号を示す図である。
せが印加された時の動作を説明する回路図である。
組み合わせを示す図である。
された時の等価回路を示す図である。
る。
る。
スの組み合わせを印加した場合の、定常状態での信号波
形を示す図である。
スの組み合わせを印加した場合の、定常状態での信号波
形を示す図である。
モリに適用された例を示す回路図である。
Claims (10)
- 【請求項1】直列に接続された複数のダイオード手段
と、該ダイオード手段の接続点に第一の電極が接続され
た複数の容量とを有し、該容量の第二の電極にパルス信
号が印加されて前記ダイオード手段の最終段に昇圧また
は降圧電圧が出力される昇圧または降圧回路において、 第一の状態の時に、前記複数の容量のうち奇数番目の容
量の第二の電極に第一のパルス信号を印加し、偶数番目
の容量の第二の電極に前記第一のパルス信号と逆相の第
二のパルス信号を印加し、 前記第一の状態と異なる第二の状態の時に、前記複数の
容量のうち奇数番目の少なくとも一対の容量の第二の電
極に第三のパルス信号を印加し、偶数番目の少なくとも
一対の容量の第二の電極に前記第三のパルス信号と逆相
の第四のパルス信を印加するパルス生成手段を有するこ
とを特徴とする昇圧または降圧回路。 - 【請求項2】直列に接続され、初段から最終段側方向に
電荷を転送する複数のダイオード手段と、該ダイオード
手段の接続点に第一の電極が接続された複数の容量とを
有し、該容量の第二の電極にパルス信号が印加されて前
記接続点が昇圧される昇圧回路において、 第一の状態の時に、前記複数の容量のうち奇数番目の容
量の第二の電極に第一のパルス信号を印加し、偶数番目
の容量の第二の電極に前記第一のパルス信号と逆相の第
二のパルス信号を印加し、 前記第一の状態と異なる第二の状態の時に、前記複数の
容量のうち前記初段側の複数の容量の第二の電極に第三
のパルス信号を印加し、該初段側の複数の容量の後段側
の容量の第二の電極に前記第三のパルス信号と逆相の第
四のパルス信号を印加するパルス生成回路を有すること
を特徴とする昇圧回路。 - 【請求項3】直列に接続され、初段から最終段側方向に
電荷を転送する複数のダイオード手段と、該ダイオード
手段の接続点に第一の電極が接続された複数の容量とを
有し、該容量の第二の電極にパルス信号が印加されて前
記接続点が昇圧される昇圧回路において、 第一の状態の時に、互いに逆相の第一及び第二のパルス
信号を前記容量の第二の電極にN(Nは1以上の整数)
個毎に交互に印加し、 前記第一の状態と異なる第二の状態の時に、互いに逆相
の第三及び第四のパルス信号を前記容量の第二の電極に
M(MはNと異なる1以上の整数)個毎に交互に印加す
るパルス生成回路を有することを特徴とする昇圧回路。 - 【請求項4】直列に接続され、初段から最終段側方向に
電荷を転送する複数のダイオード手段と、該ダイオード
手段の接続点に第一の電極が接続された複数の容量とを
有し、該容量の第二の電極にパルス信号が印加されて前
記接続点が昇圧される昇圧回路において、 第一の状態の時に、前記容量の第二の電極に互いに逆相
のパルス信号を第一の組み合わせで印加し、 前記第一の状態と異なる第二の状態の時に、前記容量の
第二の電極に互いに逆相のパルス信号を前記第一と異な
る第二の組み合わせで印加するパルス生成回路を有する
ことを特徴とする昇圧回路。 - 【請求項5】請求項4において、 前記パルス生成回路は、前記第一の状態の時に、前記初
段側の隣接するN(Nは1以上の整数)個の容量に対し
て同相のパルス信号を印加し、 前記第二の状態の時に、前記初段側の隣接するM(Mは
Nと異なる1以上の整数)個の容量に対して前記同相の
パルス信号を印加することを特徴とする昇圧回路。 - 【請求項6】直列に接続され、最終段から初段側方向に
電荷を転送する複数のダイオード手段と、該ダイオード
手段の接続点に第一の電極が接続された複数の容量とを
有し、該容量の第二の電極にパルス信号が印加されて前
記接続点が降圧される降圧回路において、 第一の状態の時に、前記複数の容量のうち奇数番目の容
量の第二の電極に第一のパルス信号を印加し、偶数番目
の容量の第二の電極に前記第一のパルス信号と逆相の第
二のパルス信号を印加し、 前記第一の状態と異なる第二の状態の時に、前記複数の
容量のうち前記初段側の複数の容量の第二の電極に第三
のパルス信号を印加し、該初段側の複数の容量の後段側
の容量の第二の電極に前記第三のパルス信号と逆相の第
四のパルス信号を印加するパルス生成回路を有すること
を特徴とする降圧回路。 - 【請求項7】直列に接続され、最終段から初段側方向に
電荷を転送する複数のダイオード手段と、該ダイオード
手段の接続点に第一の電極が接続された複数の容量とを
有し、該容量の第二の電極にパルス信号が印加されて前
記接続点が降圧される降圧回路において、 第一の状態の時に、互いに逆相の第一及び第二のパルス
信号を前記容量の第二の電極にN(Nは1以上の整数)
個毎に交互に印加し、 前記第一の状態と異なる第二の状態の時に、互いに逆相
の第三及び第四のパルス信号を前記容量の第二の電極に
M(MはNと異なる1以上の整数)個毎に交互に印加す
るパルス生成回路を有することを特徴とする降圧回路。 - 【請求項8】直列に接続され、最終段から初段側方向に
電荷を転送する複数のダイオード手段と、該ダイオード
手段の接続点に第一の電極が接続された複数の容量とを
有し、該容量の第二の電極にパルス信号が印加されて前
記接続点が降圧される降圧回路において、 第一の状態の時に、前記容量の第二の電極に互いに逆相
のパルス信号を第一の組み合わせで印加し、 前記第一の状態と異なる第二の状態の時に、前記容量の
第二の電極に互いに逆相のパルス信号を前記第一と異な
る第二の組み合わせで印加するパルス生成回路を有する
ことを特徴とする降圧回路。 - 【請求項9】請求項8において、 前記パルス生成回路は、前記第一の状態の時に、前記初
段側の隣接するN(Nは1以上の整数)個の容量に対し
て同相のパルス信号を印加し、 前記第二の状態の時に、前記初段側の隣接するM(Mは
Nと異なる1以上の整数)個の容量に対して前記同相の
パルス信号を印加することを特徴とする降圧回路。 - 【請求項10】請求項1乃至9に記載された昇圧または
降圧回路おいて、 電源電圧が第一のレベルの時に前記第一の状態となり、
前記電源電圧が前記第一のレベルよりも高い第二のレベ
ルの時に前記第二の状態になることを特徴とする。
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