JPH0821713B2 - 導電変調型ｍｏｓｆｅｔ - Google Patents

導電変調型ｍｏｓｆｅｔ

Info

Publication number
JPH0821713B2
JPH0821713B2 JP62304634A JP30463487A JPH0821713B2 JP H0821713 B2 JPH0821713 B2 JP H0821713B2 JP 62304634 A JP62304634 A JP 62304634A JP 30463487 A JP30463487 A JP 30463487A JP H0821713 B2 JPH0821713 B2 JP H0821713B2
Authority
JP
Japan
Prior art keywords
type
diffusion layer
layer
drain
conductivity
Prior art date
Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
Expired - Fee Related
Application number
JP62304634A
Other languages
English (en)
Other versions
JPS6457674A (en
Inventor
明夫 中川
君則 渡辺
好広 山口
Current Assignee (The listed assignees may be inaccurate. Google has not performed a legal analysis and makes no representation or warranty as to the accuracy of the list.)
Toshiba Corp
Original Assignee
Toshiba Corp
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by Toshiba Corp filed Critical Toshiba Corp
Priority to JP62304634A priority Critical patent/JPH0821713B2/ja
Priority to DE3856480T priority patent/DE3856480T2/de
Priority to EP88301592A priority patent/EP0280535B1/en
Priority to US07/160,277 priority patent/US4980743A/en
Publication of JPS6457674A publication Critical patent/JPS6457674A/ja
Priority to US07/399,342 priority patent/US5105243A/en
Priority to US07/563,720 priority patent/US5124773A/en
Priority to US07/662,517 priority patent/US5168333A/en
Priority to US07/823,834 priority patent/US5237186A/en
Publication of JPH0821713B2 publication Critical patent/JPH0821713B2/ja
Anticipated expiration legal-status Critical
Expired - Fee Related legal-status Critical Current

Links

Classifications

    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
    • H01L29/40—Electrodes ; Multistep manufacturing processes therefor
    • H01L29/402—Field plates
    • H01L29/405—Resistive arrangements, e.g. resistive or semi-insulating field plates
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
    • H01L29/02—Semiconductor bodies ; Multistep manufacturing processes therefor
    • H01L29/06—Semiconductor bodies ; Multistep manufacturing processes therefor characterised by their shape; characterised by the shapes, relative sizes, or dispositions of the semiconductor regions ; characterised by the concentration or distribution of impurities within semiconductor regions
    • H01L29/0684—Semiconductor bodies ; Multistep manufacturing processes therefor characterised by their shape; characterised by the shapes, relative sizes, or dispositions of the semiconductor regions ; characterised by the concentration or distribution of impurities within semiconductor regions characterised by the shape, relative sizes or dispositions of the semiconductor regions or junctions between the regions
    • H01L29/0692—Surface layout
    • H01L29/0696—Surface layout of cellular field-effect devices, e.g. multicellular DMOS transistors or IGBTs
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
    • H01L29/02—Semiconductor bodies ; Multistep manufacturing processes therefor
    • H01L29/06—Semiconductor bodies ; Multistep manufacturing processes therefor characterised by their shape; characterised by the shapes, relative sizes, or dispositions of the semiconductor regions ; characterised by the concentration or distribution of impurities within semiconductor regions
    • H01L29/08—Semiconductor bodies ; Multistep manufacturing processes therefor characterised by their shape; characterised by the shapes, relative sizes, or dispositions of the semiconductor regions ; characterised by the concentration or distribution of impurities within semiconductor regions with semiconductor regions connected to an electrode carrying current to be rectified, amplified or switched and such electrode being part of a semiconductor device which comprises three or more electrodes
    • H01L29/083—Anode or cathode regions of thyristors or gated bipolar-mode devices
    • H01L29/0834—Anode regions of thyristors or gated bipolar-mode devices, e.g. supplementary regions surrounding anode regions
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
    • H01L29/40—Electrodes ; Multistep manufacturing processes therefor
    • H01L29/402—Field plates
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
    • H01L29/66—Types of semiconductor device ; Multistep manufacturing processes therefor
    • H01L29/68—Types of semiconductor device ; Multistep manufacturing processes therefor controllable by only the electric current supplied, or only the electric potential applied, to an electrode which does not carry the current to be rectified, amplified or switched
    • H01L29/70—Bipolar devices
    • H01L29/72—Transistor-type devices, i.e. able to continuously respond to applied control signals
    • H01L29/739—Transistor-type devices, i.e. able to continuously respond to applied control signals controlled by field-effect, e.g. bipolar static induction transistors [BSIT]
    • H01L29/7393—Insulated gate bipolar mode transistors, i.e. IGBT; IGT; COMFET
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
    • H01L29/66—Types of semiconductor device ; Multistep manufacturing processes therefor
    • H01L29/68—Types of semiconductor device ; Multistep manufacturing processes therefor controllable by only the electric current supplied, or only the electric potential applied, to an electrode which does not carry the current to be rectified, amplified or switched
    • H01L29/70—Bipolar devices
    • H01L29/72—Transistor-type devices, i.e. able to continuously respond to applied control signals
    • H01L29/739—Transistor-type devices, i.e. able to continuously respond to applied control signals controlled by field-effect, e.g. bipolar static induction transistors [BSIT]
    • H01L29/7393—Insulated gate bipolar mode transistors, i.e. IGBT; IGT; COMFET
    • H01L29/7395—Vertical transistors, e.g. vertical IGBT
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
    • H01L29/66—Types of semiconductor device ; Multistep manufacturing processes therefor
    • H01L29/68—Types of semiconductor device ; Multistep manufacturing processes therefor controllable by only the electric current supplied, or only the electric potential applied, to an electrode which does not carry the current to be rectified, amplified or switched
    • H01L29/70—Bipolar devices
    • H01L29/72—Transistor-type devices, i.e. able to continuously respond to applied control signals
    • H01L29/739—Transistor-type devices, i.e. able to continuously respond to applied control signals controlled by field-effect, e.g. bipolar static induction transistors [BSIT]
    • H01L29/7393—Insulated gate bipolar mode transistors, i.e. IGBT; IGT; COMFET
    • H01L29/7395—Vertical transistors, e.g. vertical IGBT
    • H01L29/7396—Vertical transistors, e.g. vertical IGBT with a non planar surface, e.g. with a non planar gate or with a trench or recess or pillar in the surface of the emitter, base or collector region for improving current density or short circuiting the emitter and base regions
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
    • H01L29/66—Types of semiconductor device ; Multistep manufacturing processes therefor
    • H01L29/68—Types of semiconductor device ; Multistep manufacturing processes therefor controllable by only the electric current supplied, or only the electric potential applied, to an electrode which does not carry the current to be rectified, amplified or switched
    • H01L29/70—Bipolar devices
    • H01L29/74—Thyristor-type devices, e.g. having four-zone regenerative action
    • H01L29/744—Gate-turn-off devices
    • H01L29/745—Gate-turn-off devices with turn-off by field effect
    • H01L29/7455—Gate-turn-off devices with turn-off by field effect produced by an insulated gate structure

Landscapes

  • Engineering & Computer Science (AREA)
  • Microelectronics & Electronic Packaging (AREA)
  • Power Engineering (AREA)
  • Physics & Mathematics (AREA)
  • Ceramic Engineering (AREA)
  • Condensed Matter Physics & Semiconductors (AREA)
  • General Physics & Mathematics (AREA)
  • Computer Hardware Design (AREA)
  • Bipolar Transistors (AREA)
  • Insulated Gate Type Field-Effect Transistor (AREA)

Description

【発明の詳細な説明】 ［発明の目的］ （産業上の利用分野） 本発明は、導電変調型MOSFETの改良に関する。
（従来の技術） 従来の導電変調型MOSFETの一般的な構造を第21図に示
す。21はp+型ドレイン層,23は高抵抗のｎ型ベース層で
あり、ｎ型ベース層23表面に選択的にｐ型ベース層24が
拡散形成され、更にこのｐ型ベース層24表面にn+型ソー
ス層25が拡散形成されている。ｐ型ベース層24のn+型ソ
ース層25とｎ型ベース層23で挟まれた領域表面をチャネ
ル領域30としてここにゲート絶縁膜27を介してゲート電
極28が形成されている。n+型ソース層25とｐ型ベース層
24に同時にオーミックコンタクトするようにソース電極
26が形成され、ドレイン層21にはドレイン電極29が形成
されている。
この導電変調型MOSFETでは、ゲート電極28をソース電
極25に対して正にバイアスすると、チャネル領域30が反
転してソース層25から電子がｎ型ベース層23に注入され
る。この電子電流がを介してp+型ドレイン層21に入る
と、このpn接合が順バイアスされてp+型ドレイン層21か
ら正孔がを介してｎ型ベース層23に注入される。こうし
てｎ型ベース層23には電子，正孔双方が蓄積されて導電
変調が起る。従って高耐圧を得るためｎ型ベース層23を
高抵抗とした場合にも、オン時にはｎ型ベース層23の抵
抗が実質的に小さくなる結果、小さいオン電圧が得られ
る。この導電変調型MOSFETは、ゲート電極28をソース電
極26に対して零または負にバイアスしてチャネル領域30
の反転層を消失させることにより、ターンオフする。
この様な従来の導電変調型MOSFETにおいて、ターンオ
フのスイッチング速度を速くするためには、ｎ型ベース
層23に蓄積したキャリアを速やかに消滅させることが必
要である。ｎ型層23に蓄積した電子が速やかにドレイン
層21側に抜けないと、p+型ドレイン層21-n型バッファ層
22およびｎ型ベース層23-p型ベース層24からなるpnpト
ランジスタが動作して大きいテール電流が流れる。そこ
でターンオフのスイッチング速度を速くするためには、
ｎ型ベース層23でのキャリア寿命を小さいものとするこ
とが望ましい。しかし、ｎ型ベース層23でのキャリア寿
命を小さくすると、ターンオフ速度が改善される反面、
素子のオン電圧が大きくなる。
ｎ型ベース層23の蓄積キャリアを速やかに消滅させる
ために、第22図に示すようにｎ型ベース層23をドレイン
側表面に一部露出させてドレイン電極29をこのｎ型バッ
ファ層22にコンタクトさせる構造が提案されている。こ
の構造は、前述のpnpトランジスタの電流利得を零とす
ることにより、ターンオフ時のテール電流を小さくしよ
うというものである。この構造はアノード・ショート構
造と呼ばれる。しかしこのアノード・ショート構造を採
用すると、p+型ドレイン層21からｎ型バッファ層22への
正孔の注入が抑制されるので、導電変調の効果が十分に
得られず、オン電圧が高くなってしまう。また、他の高
速化を図る手段として、電子線を照射し、キャリアのラ
イフタイムを制御する方法が提案されている。この方法
によれば、アノード・ショート構造等のような構造上の
工夫が不要なので、新たな構造を導入することによる新
たな問題の発生を防止できる。
ところで、以上述べた導電変調型MOSFETはいずれも縦
型であるので他の素子と伴に同一基板に形成すること
（高集積化）が困難である。このような困難を克服する
には、導電変調型MOSFETを横型にすれば良いことが考え
れる。
しかし、横型の導電変調型MOSFETとともに他の素子を
高集積化することを考えると、上記電子線照射による高
速化は適用できない。何故なら、横型の導電変調型MOSF
ET以外の素子も電子線の照射を受けるので、他の素子の
特性が悪影響を受けるという問題が生じるからである。
（発明が解決しようとする問題点） 以上のように横型の導電変調型MOSFETを用いることに
より高集積化を図ろうとすると、縦型の導電変調型MOSF
ETで用いられている電子線照射による高速化技術が適用
できないので、横型の導電変調型MOSFETの高速化が図れ
ないという問題があった。
本発明は、このよう問題を解決した導電変調型MOSFET
を提供することを目的とする。
［発明の構成］ （問題点を解決するための手段） 低濃度の第１導電型半導体ウエーハと、この第１導電型
半導体ウエーハの表面に選択的に形成された第１導電型
ベース拡散層と、この第１導電型ベース拡散層の表面に
選択的に形成された第２導電型ソース拡散層と、前記第
１導電型ベース拡散層と同じ側の前記第１導電型半導体
ウエーハの表面に選択的に形成された第２導電型バッフ
ァ層と、この第２導電型バッファ層の表面に選択的に形
成された第１導電型ドレイン拡散層と、この第１導電型
ドレイン拡散層の表面に選択的に形成された第１の第２
導電型拡散層と、前記第１導電型ベース拡散層と前記第
２導電型バッファ層とに挟まれた領域の前記第１導電型
半導体ウエーハの表面に形成された低濃度の第２の第２
導電型層と、前記第１導電型ベース拡散層および前記第
２導電型ソース拡散層に同時にコンタクトするソース電
極と、前記第１導電型ドレイン拡散層および前記第１の
第２導電型拡散層に同時にコンタクトするドレイン電極
と、前記第２導電型ソース拡散層と前記第２の第２導電
型層とに挟まれた領域の前記第１導電型ベース拡散層の
表面にゲート絶縁膜を介して形成された第１のゲート電
極とを備えたことを特徴とする。
（作用） この様な構成とすれば、横型になるので高集積化が容
易になり、更に、ターンオフ時にドレイン側のMOSゲー
ト（即ち第２のゲート電極）にその下のチャネルを導通
させる電位を与えることにより、アノード・ショート構
造が実現する。これにより、オン時の蓄積キャリアを速
やかにドレイン側に排出することができ、ターンオフ特
性を改善することができる。このターンオフ時以外はド
レイン側のMOSゲートをオフとしておくことにより、実
質的に従来の素子と同様の構造となり、十分な導電変調
の効果が得られ、低いオン電圧が得られる。
（実施例） 以下、本発明の実施例を説明する。
第１図は一実施例の導電変調型MOSFETを示す。１は高
抵抗ｎ型ベース層（Siウェーハ）であり、この裏面にｎ
型バッファ層７が形成されている。ｎ型バッファ層７
は、後述のようにその表面をチャネル領域として利用し
てMOSFETを形成するため、表面濃度５×1016/cm3以下と
する。この様なｎ型ウェーハの表面に選択的にｐ型ベー
ス拡散層２が形成され、この中に更に選択的に第１のn+
型ソース拡散層３が形成されている。ｐ型ベース層２は
寄生サイリスタのラッチアップを防ぐため、好ましくは
ストライプ状に複数本配列した状態に形成される。その
パターン例は後述する。第１のn+型ソース層３には、同
時にｐ型ベース層２にもオーミック・コンタクトするよ
うにソース（Ｓ）電極４が配設されている。ｐ型ベース
層２の端部、即ち第１のn+型ソース層３とｎ型ベース層
表面部に挟まれた領域の表面部を第１のチャネル領域CH
1として、この上にゲート絶縁膜５を介して第１ゲート
（G1）電極６が形成されている。ウェーハの裏面即ちｎ
型バッファ層７側には、やはり選択的にｐ型ドレイン拡
散層８が形成され、更にこのｐ型ドレイン拡散層８表面
部に第２のn+型ソース拡散層９が形成されている。ドレ
イン（Ｄ）電極10は、ｐ型ドレイン層８とこの中の第２
のn+型ソース拡散層９に同時にオーミック・コンタクト
するように配設されている。ｐ型ドレイン層８の端部即
ち第２のn+型ソース拡散層９とｎ型バッファ層７で挟ま
れた領域を第２チャネル領域CH2として、ここにゲー絶
縁膜11を介して第２ゲート（G2）電極12が形成されてい
る。
この導電変調型MOSFETの動作は次の通りである。この
素子をオンさせるには、第１ゲートG1をソースＳに対し
て正バイアスし、第２ゲートG2はドレインＤに対して零
または負バイアスに保つ。このとき、第１ゲートG1直下
の第１チャネル領域CH1が反転して第１のn+型ソース拡
散層３から電子がｎ型ベース拡散層１に注入される。一
方、ドレインＤ側の第２チャネル領域CH2はオフ状態の
ままである。従って、ｎ型ベース拡散層１からｎ型バッ
ファ層７を経て電子電流がドレインＤ側に流れると、ド
レイン拡散層８から正孔がｎ型バッファ層７を介してｎ
型ベース拡散層１に注入される。この動作は従来構造の
場合と変わらず、これによりｎ型ベース拡散層１内で導
電変調が起こる。
この素子をターンオフする際には、第１ゲートG1をソ
ースＳに対して零または負バイアスとして第１チャネル
領域CH1をオフ状態とする。同時に第２ゲートG2をドレ
インＤに対して正にバイアスして第２チャネル領域CH2
をオン状態にする。このようにバイアスすると、第１の
n+型ソース拡散層３からｎ型ベース拡散層１への電子注
入はなくなる。そしてこのとき、ドレインＤ側では、第
２チャネル領域CH2を介して第２のn+型ソース拡散層９
がｎ型バッファ層７と導通するから、結局ドレイン電極
10によりｎ型バッファ層７はｐ型ドレイン拡散層８と短
絡される。換言すれば、ターンオフ時pnpトランジスタ
は電流利得が零となる。この状態では、素子内に蓄積し
た電子はｎ型バッファ層７−第２チャネル領域CH2−第
２のn+型ソース拡散層９を通ってドレイン電極10へ抜
け、正孔はｐ型ベース拡散層２を通ってソース電極４へ
抜ける。この状態は実効的にｐ型ベース拡散層２とｎ型
ベース拡散層１が逆バイアスされているのと等価であ
る。
以上のようにこの実施例の素子では、ターンオフ時の
みｎ型バッファ層７とドレイン電極10を短絡すること
で、テール電流を小さくすることができ、ターンオフ速
度を速くすることができる。従って素子のキャリア寿命
自身を小さくする必要がないので、オン状態でのpnpト
ランジスタの電流利得を大きくでき、ｎ型ベース拡散層
の厚みを厚くしても順方向電圧降下を十分小さく保つこ
とができる。またこの素子は、オフ時はｐ型ベース拡散
層２とｎ型ベース拡散層１が作るダイオードと等価であ
るため、逆導通ダイオードを内部に持っていることにな
る。即ちオフ時この素子が逆バイアスされると、このと
き電流は、ソース電極４−ｐ型ベース拡散層２−ｎ型ベ
ース拡散層１−ｎ型バッファ層７−第２チャネル領域CH
2−第２のn+型ソース拡散層９−ドレイン電極10からな
る逆導通ダイオードを流れる。特に本発明は、従来の構
造でオン電圧が大きくなる2000V以上の導電変調型MOSFE
Tに適用して大きい効果が期待される。
なお以上の説明では、ターンオフ時、第１のゲートG1
をオフにすると同時に第２のゲートG2をオンにしたが、
実際には第２のゲートG2のオンを先行させることが、よ
り高速のターンオフ動作を実現する上で好ましい。
次の本発明の他の実施例をいくつか説明する。以下の
実施例の図面において、第１図と対応する部分には、第
１図と同一符号を付して詳細な説明は省略する。
第２図は、ｎ型バッファ層がない実施例の導電変調型
MOSFETである。従って、ドレイン側とソース側が対称に
なっている。先の第１図の実施例におけるｎ型バッファ
層７は、パンチスルーを防止して耐圧を増大させ、また
逆導通ダイオードの順方向電圧降下を小さくする働きを
有する。この実施例ではこの様なバッファ層がないた
め、耐圧が低下するが、基本的には第１図の実施例と同
様の効果が得られる。またこの実施例によれば、双方向
導通する対称な素子が得られる。
第３図は他の実施例の導電変調型MOSFETである。この実
施例では、第１図の素子に対して、ドレイン側に深いp+
型層13を拡散形成している。これにより、ドレイン側で
の正孔注入効率が改善される。
以上においては本発明にかかる素子の要部構造のみを
示したが、更に周辺部の構造を含めた具体的な実施例を
以下に説明する。
第４図は、ウェーハ上面ソース側と下面ドレイン側の
パターンを互いに直交する関係にした実施例である。上
面側のｐ型ベース拡散層２は一方向にストライプ状をな
して複数本配列形成され、各ｐ型ベース拡散層２内に同
じくストライプ状に第１のn+型ソース拡散層３が複数本
配列される。従ってソース電極４および第１ゲート電極
６もストライプ状をなして配列形成される。ウェーハ下
面のｐ型ドレイン拡散層８は、上面のｐ型ベース拡散層
２とは直交する方向にストライプ状に複数本配列形成さ
れ、それらの中に第２のn+型ソース拡散層９がストライ
プ状に配列形成される。従ってドレイン電極10および第
２ゲー電極12もストライプ状に配列形成される。この様
なパターンを採用すれば、例えばドレインとソースが完
全に重なるパターンで対向する場合に比べて、素子のオ
ン時電流の局部的集中が防止され、電流分布の均一性向
上が図られる。
第５図は更に他の実施例で、ウェーハ上面のｐ型ベー
ス拡散層３と下面のｐ型ドレイン拡散層８が直接対向し
ないように、従ってソース電極４とドレイン電極10が直
接対向しないように配置したものである。換言すれば、
上面の第１ゲート電極６に対向する下面位置にドレイン
拡散層８を設けたものである。この様な配置とすれば、
素子のターンオン時、第１のn+型ソース拡散層３からの
電子が供給されるｎ型ベース層１の領域にｐ型ドレイン
拡散層８から速やかに正孔の注入がなされ、導電変調が
効率よく行われる。
以上の実施例では、ゲート電極幅、ソース，ドレイン
電極幅等については言及しなかった。これらの寸法は、
素子のターンオン特性やターンオフ特性の最適化との関
係で適当に設定することができる。例えば第６図は、第
１ゲート電極幅LG1、ソース幅LS、第２ゲート電極幅
LG2，ドレイン幅LDの関係を、 LS＋LG1＜（LG2＋LD） に設定した場合である。また第７図は、 LS＋LG1＞LG2＋LD に設定した場合を示している。
本発明においてゲート電極を例えば多結晶シリコン膜
により形成した場合、大面積の素子では複数本の細長い
ゲート電極の抵抗が大きくなり、特性上問題となる。こ
の様な場合、ゲート電極上に金属電極を重ねてその低抵
抗化を図ることが好ましい。しかし、ウェーハの両面に
ゲート電極が設けられると、パッケージ基台に搭載され
る側の面は、金属電極を重ねても凹凸がない状態とする
ことが要求される。
第８図は、以上のような事情を考慮した実施例の構造
である。即ち、ドレイン側を基台に搭載する場合、第２
ゲート電極12の低抵抗化のための金属電極13を配設する
部分に予め凹部を形成しておき、この凹部に埋込むよう
に第２ゲート電極12およびこれに接続される金属電極13
を配設して、ドレイン側の面を平坦化している。
これまでの実施例では、ドレインとソースをウェーハ
の異なる面に形成したが、これらを同一面に形成するこ
とも可能である。以下のその様な実施例の導電変調型MO
SFETを示す。
第９図はその一実施例である。この実施例ではn-/n+
（またはp-またはp+）Siウェーハを用い、このn-型層を
ｎ型ベース層１として、その一方の面にｐ型ベース拡散
層２、その中に第１のn+型ソー拡散層３を選択的に形成
し、同じ面にｐ型ドレイン拡散層8,その中に第２のn+型
ソース拡散層９を形成している。
この様な構成としても、先の各実施例と同様の効果が
得られる。またこの実施例の構成は、全ての端子をウェ
ーハの一方の面に配置するため、実装した時の端子取出
しが容易になる。
第10図は、第９図の構成を変形した実施例の導電変調
型MOSFETである。この実施例では、第９図のウェーハと
異なり、p-/p+Siウェーハを用いている。従ってｐ型ド
レイン拡散層８は、ウェーハ領域と電気的に分離するた
めに、ｎ型バッファ層13を形成してこの中に形成してい
る。また第１のn+型ソース拡散層３からの電子が注入さ
れるｎベース層が必要であるため、ウェーハ表面にｐ型
ドレイン拡散層８から伸びる、ｎベース層として働く低
不純物濃度のn-型層l2が形成されている。この実施例の
場合、n-型層12の不純物ドーズ量を５×1011〜２×1012
/cm2程度に設定することにより、耐圧が最も高くなり、
且つ十分低いオン抵抗が得られる。
また、本実施例によれば、図９の横型の導電変調型MO
SFETにはなかったｎ型バッファ層13により更に高速化が
図れる。これはｐ型ドレイン拡散層８からp-型Siウエー
ハへの正孔の注入効率がｎ型バッファ層13によって低下
するからである。このような効果はn+型ソース拡散層９
（第１の第２導電型拡散層）によっても得られる。した
がって、本実施例によれば、ｎ型バッファ層13およびn+
型ソース拡散層９の両方の作用効果によって、電子線の
照射を行なわなくても、十分に高速な横型の導電変調型
MOSFETが得られる。
かくして本実施例によれば、横型にすること、ならび
にｎ型バッファ層13およびn+型ソース拡散層９を設ける
という技術手段により、高集積化および高速化の両方を
達成できる導電変調型MOSFETが得られるようになる。
更に、本実施例によれば、以下のような作用効果も得
られる。
まず、ｎ型バッファ層13により絶縁耐圧も向上する。
すなわち、ｐ型ドレイン拡散層８はｎ型バッファ層13内
に形成されているので、ｐ型ドレイン拡散層８からのパ
ンチスールーを効果的に防止できる。
また、本願発明では、ｐ型ベース拡散層２とｎ型バッ
ファ層13とに挟まれた領域のp-型Siウエーハの表面にn-
型層12（第２の第２導電型層）を設けている。
このため、素子内の正孔のうち、p-型Siウエーハ11の
表面よりも、p-型Siウエーハ11の下部、特にｐ型ベース
拡散層２よりも深いところのp-型Siウエーハ11を通って
ソース電極４に抜けていくキャリアの割合が大きくな
る。
したがって、n+型ソース拡散層３の下部のｐ型ベース
層２を介してソース電極４に抜けていく正孔が減少する
ので、ターンオフの際に寄生素子がラッチアップするの
を効果的に防止できる。
なお、第２ゲート電極12は本発明の本質ではないので
必ずしも必要ではないが、第２ゲート電極12を設けるこ
とにより、より高速のターンオフが可能となる。
ところで、ソースとドレインをウェーハの同じ側の面
に形成する場合、特に二つの点に注意することが必要で
ある。一つは、素子のオフ時逆バイアスがかかる接合部
で空乏層が均一に伸びて電界分布に偏りが生じないよう
なパターン設計を行うことである。もう一つは、素子を
切出す場合、あるいは誘電体等により素子分離を行う場
合に、その素子境界部分で格別なパシベーションを施さ
なくても済むようなパターン設計を行うことが好まし
い。実際には、ウェーハとしていずれの導電型を用いる
かによって好ましいパターンが異なってくる。以下に、
これらの点に着目してウェーハの一方の面にソースとド
レインを形成したいくつかの実施例の具体的な構造を説
明する。
第11図（ａ）（ｂ）はその一実施例の平面図とそのA-
A′断面図である。これは、p-/p+Siウェーハを用いた第
10図の実施例を具体化したものである。従って第10図と
対応する部分には第10図と同一符号を付してある。
（ａ）の平面図から明らかなようにこの実施例では、ｎ
型ドレイン分離拡散層13が複数の島状に配列形成され、
このドレイン分離拡散層13内にｐ型ドレイン拡散層８が
形成されている。ドレイン拡散層８内の中央部には、高
濃度のp+型層18が形成されている。各ｎ型ドレイン分離
拡散層13から所定距離の範囲に伸びるn-型層12が形成さ
れ、ｐ型ベース層２は、それら複数のドレイン領域を取
囲むように連続的に形成されている。複数の島領域の中
心にドレイン電極10が形成され、これを囲んで第２ゲー
ト電極10が、更にその周囲に第１ゲート電極６が形成さ
れ、これら島領域を囲んで連続的にソース電極４が形成
されている。ウェーハの裏面全面には電極16が形成され
ている。
この実施例ではｐ型ウェーハを用いており、ウェーハ
裏面の電極16は例えば接地電位に設定される。そこでこ
の実施例では、ドレイン領域を複数の島状に形成し、こ
れを囲むようにソース電極４が接続されるｐ型ベース層
２を連続的に形成している。これにより、素子を切出す
場合、あるいは誘電体分離等により素子分離を行う場合
にｐ型ベース層２領域内に素子境界を設けることで、そ
の部分でのパシベーションが容易になっている。またこ
の実施例の素子では、オフ時に逆バイアスがかかる接合
はｐ型ドレイン拡散層８を囲むｎ型ドレイン分離拡散層
８およびこれから伸びるn-型層12とp-型層11との間に形
成される。従ってドレイン領域を島状に形成することに
より、その接合が逆バイアス状態となった時にp-型層11
に伸びる空乏層は、中心から外側に広がるので、電界の
集中が少なくなる。ちなみに同じウェーハを用いてソー
ス，ドレインのパターンを逆にした場合を考えると、ド
レイン側から伸びる空乏層は周辺から中心に向かうよう
に、即ち求心的になり、円弧を描く部分では電界集中が
生じる。以上のようにｐ型ウェーハを用いた場合には、
この実施例のようにドレイン領域を島状パターンに形成
することが、信頼性の点で好ましい。
第12図（ａ）（ｂ）は、ｎ型ウェーハを用いた第９図
の実施例のものに対応する実施例の平面図とそのA-A′
断面図である。ｎ型ウェーハをｎベース層とする場合、
素子のオフ時に逆バイアスがかかる接合はｐ型ベース拡
散層２とウェーハ間に形成されるから、第11図の実施例
と逆に、ｐ型ベース拡散層２を複数の島状に配列形成
し、これを囲むようにｐ型ドレイン拡散層８を連続的に
形成している。なおこの実施例では、ドレイン拡散層８
の周囲にｎ型層17を形成している。これは、ｐ型ベース
拡散層２とｎ型ウェーハとの間に形成される空乏層がｐ
型ドレイン拡散層８に到達して耐圧が劣化するのを防止
するためである。そしてソース電極４を各島領域の中心
に配置し、その周囲に第１ゲート電極６、更にその外側
に第２ゲート電極12を形成し、これらを囲むようにドレ
イン電極10を連続的に形成している。n-型層１の裏面に
はn+型層14を介して金属電極16が形成され、この金属電
極16はドレイン電位に設定される。
この実施例の場合、素子のオフ時、空乏層はソース領
域側でウェーハ内に広がるから、先の実施例と逆にソー
ス領域を島状にパターン形成することによって空乏層の
広がり方が均一なものとなり、電界集中が防止される。
またこの様なパターンとすることにより、素子の境界を
n-型層上に設定して、やはりその境界部で格別のパシベ
ーションを不要とすることができる。
第13図（ａ）（ｂ）は、n-/n+ウェーハを用いた第12
図（ａ）（ｂ）の実施例の素子を変形した実施例の平面
図とそのA-A′断面図である。この実施例では、ソース
領域を複数個の島状に配列形成すると同時に、これらと
交互に配列されるようにドレイン領域をも島状に複数個
配列形成している。この場合、ソース領域およびドレイ
ン領域を囲むようにウェーハ全体に連続的に高濃度のn+
型層19を形成することにより、ドレイン電極10を連続的
にではなく、ソース電極４と同様に複数の島領域内に独
立に設け、第２ゲート電極12を各ドレイン電極10を囲む
ように配設している。n-型層１はｐ型ドレイン拡散層８
およびp+型層18を順方向に介してドレイン電位が与えら
れるので、このようにn+型拡散層19をウェーハ全体に連
続的に配設することにより、先の実施例のようにウェー
ハ全体にドレイン電極を配設することなく、必要な電位
を島状の各ｐ型ベース拡散層２の接合部まで伝えること
ができる。
この実施例の素子でも、先の実施例と同様の理由で電
界集中が防止され、また素子分離が容易になる。
第14図（ａ）（ｂ）は、第12図（ａ）（ｂ）の素子の
変形例を示す平面図とそのA-A′断面図である。この実
施例では、第12図で示したドレイン拡散層８を囲むｎ型
拡散層17をウェーハ全体に形成している。このｎ型拡散
層17は先の第13図の実施例でのn+型拡散層19と同じ働き
をするもので、これにより、ドレイン拡散層８を先の実
施例と同様に島状の複数個に分離して配列形成してい
る。この実施例によっても、先の実施例と同様の効果が
得られることは明らかである。
次に上記各実施例のうち、ウェーハの片面のみ用いた
場合について、ｐ型ドレイン拡散層からのホール注入効
率を向上させ、より導電変調の効果を上げた実施例をい
くつか説明する。
第15図はその一実施例であり、第９図を僅かに変形し
たものである。この実施例では、ｐ型ドレイン拡散層８
を、比較的低濃度のｐ型層81とこれより高濃度のp+型層
82により構成している。このように構成することによ
り、n-型層１にｐ型ドレイン拡散層８から注入される正
孔が増大し、十分な導電変調が起って低いオン抵抗を得
ることができる。
第16図（ａ）〜（ｃ）はp-型層11を用いた場合の実施
例の平面図とそのA-A′,B-B′断面図である。（ａ）の
平面図では、便宜上電極を省略して、拡散層パターンの
みを示している。p-型層11にｎ型ドレイン分離拡散層13
を形成して、この中にｐ型ドレイン拡散層８および第２
のn+型ソース拡散層９を形成する基本構成は、第10図の
実施例と同じである。この実施例では、第２のn+型ソー
ス拡散層９を、平面図（ａ）に示すようにドレイン拡散
層の一部となる高濃度のp+型層18を不連続的に拡散形成
することにより、分割している。
この実施例によれば、第２ゲート電極12下の第２チャ
ネル領域CH2は、MOSFET動作するチャネル領域CH2a（第1
6図（ｂ））と実質的にMOSFET動作しないチャネル領域C
H2b（第16図（ｃ））とが交互に周期的に配列形成され
たことになる。このようにn+型第２ソース拡散層９が周
期的に切断されている結果、オン時のｐ型ドレイン拡散
層８からの正孔注入効率が向上し、従って低いオン電圧
が得られる。
なお、第16図（ｂ），（ｃ）に示すように、第１ゲー
ト電極５と第２ゲート電極12の間にはこの間にまたがる
高抵抗膜31を配設している。これは素子のオフ時、高抵
抗膜19に微少電流が流れることを利用してn-型層12内の
電界を緩和するために設けられている。また第16図
（ａ）に示すように、第１のn+型ソース拡散層３は、チ
ャネル領域CH1と反対側を凹凸パターンとしている。こ
れは第１のn+型ソース拡散層に対するソース電極４のコ
ンタクトを良好にするためである。
第17図（ａ）〜（ｃ）は、上記実施例を変形した実施
例である。この実施例では、第２のn+型ソース拡散層９
を分割するのではなく、ドレイン拡散層の一部となるp+
型層18のパターンを、第２ゲート電極12下のチャネル領
域に終端する部分と第２のn+型ソース拡散層９内に終端
する部分が周期的に現われる凹凸パターンとしている。
この実施例でも第1,第２ゲート電極6,10間には高抵抗膜
31が配設されている。
この実施例によっても、第２ゲート電極12下には、MO
SFET動作するチャネル領域CH2a（第17図（ｂ））と、し
きい値が高くなって実質的にMOSFET動作しないチャネル
領域CH2b（第17図（ｃ））が交互に配列形成されたこと
なる。従って先の実施例と同様の理由でオン時のｐ型ド
レイン拡散層からの正孔注入効率が向上し、低いオン電
圧を得ることができる。
第18図は更に他の実施例である。この実施例では、第
２のn+型ソース拡散層９を、ｐ型ドレイン拡散層８内の
ｐ型ベース拡散層21から遠い方の端部に偏在させて形成
している。ｐ型ベース拡散層21に近い方には、高濃度の
p+型層18を形成している。第1,第２ゲート電極6,10間に
高抵抗膜31を配設することは先の実施例と同じである。
この実施例によっても、オン時、p+型層18からｎ型ドレ
イン分離拡散層13およびn-型層12に効率よく正孔を注入
することができ、上記実施例と同様低いオン電圧を得る
ことができる。
なおｐ型ドレイン分離拡散層13は、図のように分離す
ることなく、１つの拡散層としても同様の効果が得られ
る。
第19図（ａ）〜（ｃ）は、第18図のものを変形した実
施例の平面図とそのA-A′,B-B′断面図である。この実
施例では、第２のn+型ソース拡散層９とｎ型ドレイン分
離拡散層13の間を、第２チャネル領域CH2とは反対側に
おいて周期的に、高抵抗のｎ型層20で短絡している。
この実施例によれば、素子のターンオフ時、電子は第
２チャネルCH2を通って排出されると同時に、高抵抗の
ｎ型層20を通っても排出される。従って高速スイッチン
グ動作が可能になる。p+型層18が、第２チャネル領域CH
2と反対側でn-型層12に近く配設されているため、素子
のオン時のｐ型ドレイン拡散層８からの正孔注入効率は
高く、先の実施例と同様に低いオン電圧が得られる。
第20図（ａ）〜（ｃ）は、第19図（ａ）〜（ｃ）を僅
かに変形した実施例である。この実施例では、第２のn+
型ソース拡散層９とｎ型ドレイン分離拡散層13間を短絡
する複数本の高抵抗のｎ型層20の端部を、第２のn+型ソ
ース拡散層９と並行するn+型層20′により短絡してい
る。このように構成すれば、素子のターンオフ時、電子
は一様にドレイン電極10に排出されるようになり、スイ
ッチング速度は一層速くなる。ｎ型層20は高抵抗である
ため、素子のオン時にここを通る電子は抑制され、多く
はｐ型ドレイン拡散層８を通るため、それに見合った正
孔の注入があり、従って良好な導電変調が起って低いオ
ン電圧が得られる。
本発明は上記した実施例に限られるものではなく、例
えば各部の導電型を逆にしてMOSFETをｐチャネルにする
等、その趣旨を逸脱しない範囲で更に種々変形して実施
することができる。また酸化膜で囲まれた単結晶内に本
発明の素子を形成することもできる。
［発明の効果］ 以上述べたように本発明によれば、高集積化が容易に
なるとともに、ターンオフ時にのみオンして実効的にア
ノード・ショート構造を実現するMOSFETをドレイン側に
導入することにより、オン電圧を十分に低く保ったま
ま、ターンオフ時のスイッチング特性を改善した導電変
調型MOSFETを得ることができる。
【図面の簡単な説明】
第１図は本発明の一実施例の導電変調型MOSFETの要部構
造を示す断面図、第２図および第３図は第１図の素子を
変形した実施例の導電変調型MOSFETの要部構造を示す断
面図、第４図はウェーハ上部と下部のパターンを直交さ
せた実施例の導電変調型MOSFETを示す斜視図、第５図は
ウェーハ上部のソース領域と下部のドレイン領域を対向
させないようにした実施例の導電変調型MOSFETを示す断
面図、第６図および第７図は同じく上下の対向パターン
の大小関係を互いに異ならせた実施例の導電変調型MOSF
ETを示す断面図、第８図はウェーハ下部にゲー金属電極
を埋込み形成した実施例の導電変調型MOSFETを示す断面
図、第９図はソース，ドレインをウェーハの同じ面に形
成した実施例の導電変調型MOSFETの要部構造を示す断面
図、第10図はソース，ドレインをウェーハの同じ面に形
成した他の実施例の導電変調型MOSFETの要部構造を示す
断面図、第11図（ａ）（ｂ）は第10図の素子をより具体
化した実施例の導電変調型MOSFETを示す平面図とそのA-
A′断面図、第12図（ａ）（ｂ）は第９図の素子をより
具体化した実施例の導電変調型MOSFETを示す平面図とそ
のA-A′断面図、第13図（ａ）（ｂ）は第12図の素子を
変形した実施例の導電変調型MOSFETを示す平面図とその
A-A′断面図、第14図（ａ）（ｂ）は同じく第12図の素
子を変形した実施例の導電変調型MOSFETを示す平面図と
そのA-A′断面図、第15図は第９図の素子のオン特性を
改善した実施例の導電変調型MOSFETを示す図、第16図
（ａ）〜（ｃ）は同様にオン特性を改善した他の実施例
の導電変調型MOSFETを示す平面図とそのA-A′およびB-
B′断面図、第17図（ａ）〜（ｃ）は同様にオン特性を
改善した実施例の導電変調型MOSFETを示す平面図とその
A-A′およびB-B′断面図、第18図はオン特性を改善した
更に他の実施例の導電変調型MOSFETを示す断面図、第19
図（ａ）〜（ｃ）は第18図の素子のターンオフ特性を改
善した実施例の導電変調型MOSFETを示す平面図とそのA-
A′およびB-B′断面図、第20図（ａ）〜（ｃ）は第19図
（ａ）〜（ｃ）の素子を変形した実施例の導電変調型MO
SFETを示す平面図とそのA-A′およびB-B′断面図、第21
図および第22図は従来の導電変調型MOSFETの要部構造を
示す断面図である。 １……ｎ型ベース層、11……p-型層、12……n-型層、13
……p-型層、２……ｐ型ベース拡散層、３……第１のn+
型ソース拡散層、４……ソース電極、５……ゲート絶縁
膜、６……第１ゲート電極、７……ｎ型バッファ層、８
……ｐ型ドレイン拡散層、９……第２のn+型ソース拡散
層（第１の第２導電型拡散層、10……ドレイン電極、11
……ゲート絶縁膜、12……第２ゲート電極、13……ｎ型
バッファ層、18……p+型層。
───────────────────────────────────────────────────── フロントページの続き (56)参考文献 特開 昭59−132666（ＪＰ，Ａ) 特開 昭57−120369（ＪＰ，Ａ) 特開 昭61−185971（ＪＰ，Ａ) 特開 昭59−132667（ＪＰ，Ａ)

Claims (4)

    【特許請求の範囲】
  1. 【請求項１】低濃度の第１導電型半導体ウエーハと、 この第１導電型半導体層の表面に選択的に形成された第
    １導電型ベース拡散層と、 この第１導電型ベース拡散層の表面に選択的に形成され
    た第２導電型ソース拡散層と、 前記第１導電型ベース拡散層と同じ側の前記第１導電型
    半導体ウエーハの表面に選択的に形成された第２導電型
    バッファ層と、 この第２導電型バッファ層の表面に選択的に形成された
    第１導電型ドレイン拡散層と、 この第１導電型ドレイン拡散層の表面に選択的に形成さ
    れた第１の第２導電型拡散層と、 前記第１導電型ベース拡散層と前記第２導電型バッファ
    層とに挟まれた領域の前記第１導電型半導体ウエーハの
    表面に形成された低濃度の第２の第２導電型層と、 前記第１導電型ベース拡散層および前記第２導電型ソー
    ス拡散層に同時にコンタクトするソース電極と、 前記第１導電型ドレイン拡散層および前記第１の第２導
    電型拡散層に同時にコンタクトするドレイン電極と、 前記第２導電型ソース拡散層と前記第２の第２導電型層
    とに挟まれた領域の前記第１導電型ベース拡散層の表面
    にゲート絶縁膜を介して形成された第１のゲート電極と を具備してなることを特徴とする導電変調型MOSFET。
  2. 【請求項２】前記第２導電型バッファ層と前記第１の第
    ２導電型拡散層とに挟まれた領域の前記第１導電型ドレ
    イン拡散層の表面にゲート絶縁膜を介して第２のゲート
    電極を形成したことを特徴とする特許請求の範囲第１項
    記載の導電変調型MOSFET。
  3. 【請求項３】前記第２導電型バッファ層の表面濃度は、
    １×1017cm-3以下であることを特徴とする特許請求の範
    囲第１項記載の導電変調型MOSFET。
  4. 【請求項４】前記第２導電型ソース拡散層は、前記第１
    導電型ドレイン拡散層の周囲を囲むように選択的に形成
    されていることを特徴とする特許請求の範囲第１項記載
    の導電変調型MOSFET。
JP62304634A 1987-02-26 1987-12-03 導電変調型ｍｏｓｆｅｔ Expired - Fee Related JPH0821713B2 (ja)

Priority Applications (8)

Application Number Priority Date Filing Date Title
JP62304634A JPH0821713B2 (ja) 1987-02-26 1987-12-03 導電変調型ｍｏｓｆｅｔ
DE3856480T DE3856480T2 (de) 1987-02-26 1988-02-24 MOS-Feldeffekt-Transistor mit Leitfähigkeitsmodulation
EP88301592A EP0280535B1 (en) 1987-02-26 1988-02-24 Conductivity-modulation metal oxide semiconductor field effect transistor
US07/160,277 US4980743A (en) 1987-02-26 1988-02-25 Conductivity-modulation metal oxide semiconductor field effect transistor
US07/399,342 US5105243A (en) 1987-02-26 1989-08-25 Conductivity-modulation metal oxide field effect transistor with single gate structure
US07/563,720 US5124773A (en) 1987-02-26 1990-08-07 Conductivity-modulation metal oxide semiconductor field effect transistor
US07/662,517 US5168333A (en) 1987-02-26 1991-02-28 Conductivity-modulation metal oxide semiconductor field effect transistor
US07/823,834 US5237186A (en) 1987-02-26 1992-01-21 Conductivity-modulation metal oxide field effect transistor with single gate structure

Applications Claiming Priority (5)

Application Number Priority Date Filing Date Title
JP4130987 1987-02-26
JP62-110743 1987-05-08
JP11074387 1987-05-08
JP62-41309 1987-10-12
JP62304634A JPH0821713B2 (ja) 1987-02-26 1987-12-03 導電変調型ｍｏｓｆｅｔ

Publications (2)

Publication Number Publication Date
JPS6457674A JPS6457674A (en) 1989-03-03
JPH0821713B2 true JPH0821713B2 (ja) 1996-03-04

Family

ID=27290772

Family Applications (1)

Application Number Title Priority Date Filing Date
JP62304634A Expired - Fee Related JPH0821713B2 (ja) 1987-02-26 1987-12-03 導電変調型ｍｏｓｆｅｔ

Country Status (4)

Country Link
US (1) US4980743A (ja)
EP (1) EP0280535B1 (ja)
JP (1) JPH0821713B2 (ja)
DE (1) DE3856480T2 (ja)

Cited By (1)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US11164965B2 (en) 2019-03-20 2021-11-02 Kabushiki Kaisha Toshiba Semiconductor device

Families Citing this family (44)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US5343067A (en) * 1987-02-26 1994-08-30 Kabushiki Kaisha Toshiba High breakdown voltage semiconductor device
US5105243A (en) * 1987-02-26 1992-04-14 Kabushiki Kaisha Toshiba Conductivity-modulation metal oxide field effect transistor with single gate structure
ATE211306T1 (de) * 1988-09-22 2002-01-15 Koninkl Philips Electronics Nv Laterale bipolare transistoranordnungen mit isolierter steuerelektrode mit geteilter anode
GB8901342D0 (en) * 1989-01-21 1989-03-15 Lucas Ind Plc Semiconductor device
US5017992A (en) * 1989-03-29 1991-05-21 Asea Brown Boveri Ltd. High blocking-capacity semiconductor component
EP0394859A1 (de) * 1989-04-28 1990-10-31 Asea Brown Boveri Ag Bidirektionals, abschaltbares Halbeiterbauelement
JP2876625B2 (ja) * 1989-06-07 1999-03-31 日本電気株式会社 導電変調型電界効果トランジスタ
JPH03104169A (ja) * 1989-09-18 1991-05-01 Mitsubishi Electric Corp 半導体装置
US5194394A (en) * 1989-10-23 1993-03-16 Mitsubishi Denki Kabushiki Kaisha Thyristor and method of manufacturing the same
JPH0795596B2 (ja) * 1989-10-23 1995-10-11 三菱電機株式会社 サイリスタ及びその製造方法
US5155562A (en) * 1990-02-14 1992-10-13 Fuji Electric Co., Ltd. Semiconductor device equipped with a conductivity modulation misfet
JPH0795597B2 (ja) * 1990-08-18 1995-10-11 三菱電機株式会社 サイリスタおよびその製造方法
EP1202352B1 (en) * 1991-01-31 2008-08-06 Kabushiki Kaisha Toshiba High breakdown voltage semiconductor device
US5155563A (en) * 1991-03-18 1992-10-13 Motorola, Inc. Semiconductor device having low source inductance
JP2650519B2 (ja) * 1991-07-25 1997-09-03 株式会社日立製作所 横型絶縁ゲートトランジスタ
JP3203814B2 (ja) * 1992-10-19 2001-08-27 富士電機株式会社 半導体装置
DE4244272A1 (de) * 1992-12-28 1994-06-30 Daimler Benz Ag Feldeffektgesteuertes Halbleiterbauelement
JP3182262B2 (ja) * 1993-07-12 2001-07-03 株式会社東芝 半導体装置
EP0690509A1 (en) * 1994-06-30 1996-01-03 Texas Instruments Incorporated Substrate contact for gate array base cell and method of forming same
US5548133A (en) * 1994-09-19 1996-08-20 International Rectifier Corporation IGBT with increased ruggedness
US5731603A (en) * 1995-08-24 1998-03-24 Kabushiki Kaisha Toshiba Lateral IGBT
JP4357127B2 (ja) 2000-03-03 2009-11-04 株式会社東芝 半導体装置
EP2088627B1 (en) * 2001-05-25 2012-07-04 Mitsubishi Denki Kabushiki Kaisha Power semiconductor device
JP4566470B2 (ja) * 2001-07-17 2010-10-20 三菱電機株式会社 絶縁ゲート型バイポーラトランジスタ
JP4802306B2 (ja) * 2003-12-01 2011-10-26 オンセミコンダクター・トレーディング・リミテッド 半導体装置
JP5087818B2 (ja) * 2005-03-25 2012-12-05 日亜化学工業株式会社 電界効果トランジスタ
JP5245157B2 (ja) * 2008-06-03 2013-07-24 独立行政法人産業技術総合研究所 半導体双方向スイッチング装置
US9742385B2 (en) 2013-06-24 2017-08-22 Ideal Power, Inc. Bidirectional semiconductor switch with passive turnoff
EP2901483B1 (en) 2013-06-24 2016-09-07 Ideal Power Inc. Systems, circuits, devices, and methods with bidirectional bipolar transistors
US9799731B2 (en) 2013-06-24 2017-10-24 Ideal Power, Inc. Multi-level inverters using sequenced drive of double-base bidirectional bipolar transistors
US9355853B2 (en) 2013-12-11 2016-05-31 Ideal Power Inc. Systems and methods for bidirectional device fabrication
US11637016B2 (en) 2013-12-11 2023-04-25 Ideal Power Inc. Systems and methods for bidirectional device fabrication
GB2536586B (en) 2014-11-06 2018-02-28 Ideal Power Inc Circuits, methods, and systems with optimized operation of double-base bipolar junction transistors
JP2016171231A (ja) * 2015-03-13 2016-09-23 株式会社東芝 半導体装置および半導体パッケージ
JP7027287B2 (ja) * 2018-09-19 2022-03-01 株式会社東芝 半導体装置
JP7210342B2 (ja) 2019-03-18 2023-01-23 株式会社東芝 半導体装置
US11322609B2 (en) * 2019-11-29 2022-05-03 Taiwan Semiconductor Manufacturing Company Ltd. High voltage device
JP7297709B2 (ja) 2020-03-19 2023-06-26 株式会社東芝 半導体装置及び半導体回路
JP7387562B2 (ja) 2020-09-10 2023-11-28 株式会社東芝 半導体素子および半導体装置
JP7330155B2 (ja) 2020-09-16 2023-08-21 株式会社東芝 半導体装置及び半導体回路
JP7330154B2 (ja) 2020-09-16 2023-08-21 株式会社東芝 半導体装置及び半導体回路
JP7444027B2 (ja) 2020-11-06 2024-03-06 三菱電機株式会社 半導体装置
JP7407757B2 (ja) 2021-03-17 2024-01-04 株式会社東芝 半導体装置
JPWO2022210052A1 (ja) * 2021-03-31 2022-10-06

Family Cites Families (22)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JPS52132684A (en) * 1976-04-29 1977-11-07 Sony Corp Insulating gate type field effect transistor
US4199774A (en) * 1978-09-18 1980-04-22 The Board Of Trustees Of The Leland Stanford Junior University Monolithic semiconductor switching device
US4290077A (en) * 1979-05-30 1981-09-15 Xerox Corporation High voltage MOSFET with inter-device isolation structure
DE2945324A1 (de) * 1979-11-09 1981-05-21 Siemens AG, 1000 Berlin und 8000 München Thyristor mit verbessertem schaltverhalten
US4364073A (en) * 1980-03-25 1982-12-14 Rca Corporation Power MOSFET with an anode region
SE8107136L (sv) * 1980-12-02 1982-06-03 Gen Electric Styrelektrodforsedd likriktaranordning
JPS57162359A (en) * 1981-03-30 1982-10-06 Toshiba Corp Semiconductor device
JPS5897866A (ja) * 1981-12-08 1983-06-10 Nippon Telegr & Teleph Corp <Ntt> 絶縁ゲ−ト型電界効果トランジスタ
US4816892A (en) * 1982-02-03 1989-03-28 General Electric Company Semiconductor device having turn-on and turn-off capabilities
US5014102A (en) * 1982-04-01 1991-05-07 General Electric Company MOSFET-gated bipolar transistors and thyristors with both turn-on and turn-off capability having single-polarity gate input signal
SE431381B (sv) * 1982-06-03 1984-01-30 Asea Ab Tvapoligt overstromsskydd
EP0273030A3 (en) * 1982-12-13 1988-09-21 General Electric Company Lateral insulated-gate rectifier structures
CA1200322A (en) * 1982-12-13 1986-02-04 General Electric Company Bidirectional insulated-gate rectifier structures and method of operation
GB2150753B (en) * 1983-11-30 1987-04-01 Toshiba Kk Semiconductor device
JPS60196974A (ja) * 1984-03-19 1985-10-05 Toshiba Corp 導電変調型ｍｏｓｆｅｔ
US4558243A (en) * 1984-05-09 1985-12-10 Eaton Corporation Bidirectional power FET with shorting-channel off state
JPS61123184A (ja) * 1984-11-20 1986-06-11 Toshiba Corp 導電変調型ｍｏｓｆｅｔ
US4672407A (en) * 1984-05-30 1987-06-09 Kabushiki Kaisha Toshiba Conductivity modulated MOSFET
JP2585505B2 (ja) * 1984-09-29 1997-02-26 株式会社東芝 導電変調型ｍｏｓｆｅｔ
JPS60254658A (ja) * 1984-05-30 1985-12-16 Toshiba Corp 導電変調型ｍｏｓｆｅｔ
DE3583897D1 (de) * 1984-06-22 1991-10-02 Hitachi Ltd Halbleiterschalter.
JPS61185971A (ja) * 1985-02-14 1986-08-19 Toshiba Corp 伝導度変調型半導体装置

Cited By (1)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US11164965B2 (en) 2019-03-20 2021-11-02 Kabushiki Kaisha Toshiba Semiconductor device

Also Published As

Publication number Publication date
EP0280535B1 (en) 2001-07-18
EP0280535A3 (en) 1990-10-10
US4980743A (en) 1990-12-25
DE3856480T2 (de) 2002-04-18
JPS6457674A (en) 1989-03-03
EP0280535A2 (en) 1988-08-31
DE3856480D1 (de) 2001-08-23

Similar Documents

Publication Publication Date Title
JPH0821713B2 (ja) 導電変調型ｍｏｓｆｅｔ
JP3321185B2 (ja) 高耐圧半導体装置
US5554862A (en) Power semiconductor device
JP3163820B2 (ja) 半導体装置
US4717940A (en) MIS controlled gate turn-off thyristor
JP3447884B2 (ja) 高耐圧半導体素子
JPH08264764A (ja) 半導体装置
US10461157B2 (en) Flat gate commutated thyristor
JP2817536B2 (ja) 半導体装置
CN111129135B (zh) 半导体装置
US20220045205A1 (en) Trench gate power switch with doped regions to induce breakdown at selected areas
JP2877408B2 (ja) 導電変調型ｍｏｓｆｅｔ
JP2007227982A (ja) 半導体装置の製造方法および半導体装置
US6472693B1 (en) Semiconductor device and method of manufacturing the same
JPH0851197A (ja) 電流飽和特性を有するｍｏｓ制御サイリスタ
JP3297060B2 (ja) 絶縁ゲート型サイリスタ
JP3409244B2 (ja) 半導体装置
JPH0620141B2 (ja) 導電変調型ｍｏｓｆｅｔ
JPH0888357A (ja) 横型ｉｇｂｔ
JP2005136092A (ja) 半導体装置とその製造方法
JP3333299B2 (ja) 電力用半導体素子
US6147382A (en) Semiconductor switching device with segmented sources
JP3119890B2 (ja) 絶縁ゲート付サイリスタ
JP3300482B2 (ja) 絶縁ゲート付きサイリスタ
JPH0832059A (ja) 横型絶縁ゲートバイポーラトランジスタ

Legal Events

Date Code Title Description
LAPS Cancellation because of no payment of annual fees