JP3333299B2 - 電力用半導体素子 - Google Patents
電力用半導体素子Info
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- JP3333299B2 JP3333299B2 JP00464494A JP464494A JP3333299B2 JP 3333299 B2 JP3333299 B2 JP 3333299B2 JP 00464494 A JP00464494 A JP 00464494A JP 464494 A JP464494 A JP 464494A JP 3333299 B2 JP3333299 B2 JP 3333299B2
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Description
【0001】
【産業上の利用分野】本発明は、カソード・エミッタと
カソード電極の間にMOSFET構造を導入した電力用
半導体素子に関する。
カソード電極の間にMOSFET構造を導入した電力用
半導体素子に関する。
【0002】
【従来の技術】絶縁ゲートによりターンオフ制御を行う
ターンオフサイリスタのとして、B.J.Baliga,"The MOS-
Gated Emitter Switched Thyristor" IEEE ELECTRON DE
VICE LETTERS,Vol.11,pp.75-77,1990.で発表された図5
5に示すものが知られている。このEmitter Switched T
hyristor(EST)の構造では、p型エミッタ層51に
接してn型ベース層52が形成され、このn型ベース層
52内にp型ベース層53およびn型エミッタ層54が
順次拡散形成されたpnpnサイリスタ構造を有し、p
型エミッタ層51にはアノード電極56が低抵抗接触し
ている。また、n型エミッタ層54に所定間隔おいてn
型ソース層55が形成され、これら2層に挾まれたp型
ベース層53の表面部にゲート絶縁膜58を介してゲー
ト電極59が形成されている。更に、n型ソース層55
と高濃度p型層64の両方にカソード電極57が低抵抗
接触している。
ターンオフサイリスタのとして、B.J.Baliga,"The MOS-
Gated Emitter Switched Thyristor" IEEE ELECTRON DE
VICE LETTERS,Vol.11,pp.75-77,1990.で発表された図5
5に示すものが知られている。このEmitter Switched T
hyristor(EST)の構造では、p型エミッタ層51に
接してn型ベース層52が形成され、このn型ベース層
52内にp型ベース層53およびn型エミッタ層54が
順次拡散形成されたpnpnサイリスタ構造を有し、p
型エミッタ層51にはアノード電極56が低抵抗接触し
ている。また、n型エミッタ層54に所定間隔おいてn
型ソース層55が形成され、これら2層に挾まれたp型
ベース層53の表面部にゲート絶縁膜58を介してゲー
ト電極59が形成されている。更に、n型ソース層55
と高濃度p型層64の両方にカソード電極57が低抵抗
接触している。
【0003】この素子の製造方法は次の通りである。ま
ず、図56(a)に示すように、n型半導体基板の裏面
にp型不純物をイオン注入し、拡散してp型エミッタ層
51を形成し、さらに、基板の表面に選択的にp型不純
物をイオン注入し拡散してp型ベース層53を形成す
る。次いで図56(b)に示すように、p型ベース層5
3表面に選択的にp型不純物をイオン注入し、拡散して
高濃度p型層64を形成する。
ず、図56(a)に示すように、n型半導体基板の裏面
にp型不純物をイオン注入し、拡散してp型エミッタ層
51を形成し、さらに、基板の表面に選択的にp型不純
物をイオン注入し拡散してp型ベース層53を形成す
る。次いで図56(b)に示すように、p型ベース層5
3表面に選択的にp型不純物をイオン注入し、拡散して
高濃度p型層64を形成する。
【0004】次に、図57(a)に示すように、以上の
工程を経たウェハの上面にゲート酸化膜を形成し、さら
にそのゲート酸化膜上に例えばポリシリコンなどのゲー
ト電極材料を堆積する。続いて、上記のゲート電極材料
とゲート酸化膜とをパターニングし、その開口部にn型
不純物をイオン注入し、拡散することによって、n型エ
ミッタ層54とn型ソース層55を形成する。その後、
図57(b)に示すように、層間絶縁膜63を堆積し、
コンタクトホールを設けてカソード電極57を形成し、
裏面にアノード電極56を形成することにより、図55
に示す絶縁ゲートターンオフサイリスタが完成する。
工程を経たウェハの上面にゲート酸化膜を形成し、さら
にそのゲート酸化膜上に例えばポリシリコンなどのゲー
ト電極材料を堆積する。続いて、上記のゲート電極材料
とゲート酸化膜とをパターニングし、その開口部にn型
不純物をイオン注入し、拡散することによって、n型エ
ミッタ層54とn型ソース層55を形成する。その後、
図57(b)に示すように、層間絶縁膜63を堆積し、
コンタクトホールを設けてカソード電極57を形成し、
裏面にアノード電極56を形成することにより、図55
に示す絶縁ゲートターンオフサイリスタが完成する。
【0005】上記の素子の動作は次の通りである。即
ち、ゲート電極59に正電圧を印加すると、電子はカソ
ード電極57、n型ソース層55、n型チャネル領域C
H1 を通ってn型エミッタ層54に到達する。この状態
でベース電流を与えると、n型エミッタ層54から電子
が注入され、p型エミッタ層51、n型ベース層52、
p型ベース層53、n型エミッタ層54からなるサイリ
スタ構造がターンオンする。つまり、この素子は、サイ
リスタ構造に直列にMOSFETが接続された構造とな
っている。
ち、ゲート電極59に正電圧を印加すると、電子はカソ
ード電極57、n型ソース層55、n型チャネル領域C
H1 を通ってn型エミッタ層54に到達する。この状態
でベース電流を与えると、n型エミッタ層54から電子
が注入され、p型エミッタ層51、n型ベース層52、
p型ベース層53、n型エミッタ層54からなるサイリ
スタ構造がターンオンする。つまり、この素子は、サイ
リスタ構造に直列にMOSFETが接続された構造とな
っている。
【0006】また、ゲート電極59に負電圧を印加する
と、チャネル領域CH1 が非導通状態となるため、n型
エミッタ層54への電子供給が停止し、このサイリスタ
はターンオフする。この際に、素子内部に蓄積されてい
た正孔は高濃度p型層64を通ってカソード電極57へ
と排出される。
と、チャネル領域CH1 が非導通状態となるため、n型
エミッタ層54への電子供給が停止し、このサイリスタ
はターンオフする。この際に、素子内部に蓄積されてい
た正孔は高濃度p型層64を通ってカソード電極57へ
と排出される。
【0007】このような従来の絶縁ゲート型ターンオフ
サイリスタの構造では、p型ベース層53内に形成され
た高濃度p型層64がカソード電極57と低抵抗接触し
ているため、n型エミッタ層54からp型ベース層53
への電子の注入効率が低いという欠点があった。また、
正孔がn型ソース層55直下のp型ベース層53と高濃
度p型層64を通ってカソード電極57へと排出される
ため、p型層53、64で生じる電圧降下によりpn接
合が順バイアスされ、その結果、p型エミッタ層51、
n型ベース層52、p型ベース層53、n型ソース層5
5からなる寄生サイリスタがラッチアップし、素子がオ
フできなくなるという問題があった。
サイリスタの構造では、p型ベース層53内に形成され
た高濃度p型層64がカソード電極57と低抵抗接触し
ているため、n型エミッタ層54からp型ベース層53
への電子の注入効率が低いという欠点があった。また、
正孔がn型ソース層55直下のp型ベース層53と高濃
度p型層64を通ってカソード電極57へと排出される
ため、p型層53、64で生じる電圧降下によりpn接
合が順バイアスされ、その結果、p型エミッタ層51、
n型ベース層52、p型ベース層53、n型ソース層5
5からなる寄生サイリスタがラッチアップし、素子がオ
フできなくなるという問題があった。
【0008】また、寄生サイリスタのラッチアップを起
こりにくくする一方法として、n型ソース層55の下部
を完全に覆うように高濃度p型層64を形成することが
考えられるが、従来のイオンインプラと拡散による方法
では、チャネル領域CH1 に高濃度p型層64が達して
しまうため、CH1 の不純物濃度が最適値からずれて、
ゲート電圧によるCH1 の制御が困難になる。一方、高
濃度p型層64がCH1 に達しないように形成する方法
として、高濃度p型層64を埋め込む構造が考えられる
が、その形成においてはエピタキシャル成長法が必要と
なって、工程が複雑化する。
こりにくくする一方法として、n型ソース層55の下部
を完全に覆うように高濃度p型層64を形成することが
考えられるが、従来のイオンインプラと拡散による方法
では、チャネル領域CH1 に高濃度p型層64が達して
しまうため、CH1 の不純物濃度が最適値からずれて、
ゲート電圧によるCH1 の制御が困難になる。一方、高
濃度p型層64がCH1 に達しないように形成する方法
として、高濃度p型層64を埋め込む構造が考えられる
が、その形成においてはエピタキシャル成長法が必要と
なって、工程が複雑化する。
【0009】
【発明が解決しようとする課題】以上のように、従来の
ESTは、ターンオン特性及びターンオフ特性におい
て、電力用半導体素子に要求される特性を満たすことが
困難であった。
ESTは、ターンオン特性及びターンオフ特性におい
て、電力用半導体素子に要求される特性を満たすことが
困難であった。
【0010】また、従来の製造方法によって形成される
絶縁ゲート型ターンオフサイリスタでは、p型ベース層
がカソード電極と短絡しているため、電子の注入効率が
低く、そのため素子の微細化ができないという問題があ
る。また、正孔がn型ソース層直下のp型ベース層を通
るため、寄生サイリスタがラッチアップし、素子がオフ
できなくなるという問題もある。また、それらの問題を
改善しようとした場合、製造工程においてエピタキシャ
ル成長法が必要となり工程が複雑化することが問題とな
っていた。
絶縁ゲート型ターンオフサイリスタでは、p型ベース層
がカソード電極と短絡しているため、電子の注入効率が
低く、そのため素子の微細化ができないという問題があ
る。また、正孔がn型ソース層直下のp型ベース層を通
るため、寄生サイリスタがラッチアップし、素子がオフ
できなくなるという問題もある。また、それらの問題を
改善しようとした場合、製造工程においてエピタキシャ
ル成長法が必要となり工程が複雑化することが問題とな
っていた。
【0011】本発明は上記の事情を考慮してなされたも
ので、優れたターンオン特性と優れたターンオフ特性を
有する電力用半導体素子を提供することを目的とする。
ので、優れたターンオン特性と優れたターンオフ特性を
有する電力用半導体素子を提供することを目的とする。
【0012】また、本発明は、エピタキシャル成長法を
用いることなく、電子の注入効率が高く、かつ寄生サイ
リスタのラッチアップ耐量の高い絶縁ゲート型ターンオ
フサイリスタを形成することを可能とした製造方法を提
供することを目的とする。
用いることなく、電子の注入効率が高く、かつ寄生サイ
リスタのラッチアップ耐量の高い絶縁ゲート型ターンオ
フサイリスタを形成することを可能とした製造方法を提
供することを目的とする。
【0013】
【課題を解決するための手段】本発明によると、第1導
電型のエミッタ層と、この第1導電型のエミッタ層に接
するように形成された第2導電型のベース層と、この第
2導電型のベース層に接し且つ前記第1導電型のエミッ
タ層に接しないように形成された第1導電型のベース層
と、この第1導電型のベース層に接し且つ前記第2導電
型のベース層に接しないように形成された第2導電型の
ソース層と、この第2導電型のベース層に接し且つ前記
第1導電型ベース層に接しないように形成された第1導
電型のフローティング層と、第1導電型の第1介在領域
を介して前記第2導電型のソース層と接続された第2導
電型のエミッタ層と、第2導電型の第2介在領域を介し
て前記第1導電型のフローティング層と接続された第1
導電型の仲介領域と、前記第2導電型のソース層と前記
第2導電型のエミッタ層との間の前記第1介在領域上に
ゲート絶縁膜を介して形成された第1ゲート電極と、前
記第1導電型フローティング層と前記第1導電型の仲介
領域との間の前記第2介在領域上にゲート絶縁膜を介し
て形成された第2ゲート電極と、前記第1導電型のエミ
ッタ層に接続された第1主電極と、前記第1導電型のベ
ース層、第2導電型のソース層および前記第1導電型の
仲介領域に接続された第2主電極とを具備する電力用半
導体素子が提供される。
電型のエミッタ層と、この第1導電型のエミッタ層に接
するように形成された第2導電型のベース層と、この第
2導電型のベース層に接し且つ前記第1導電型のエミッ
タ層に接しないように形成された第1導電型のベース層
と、この第1導電型のベース層に接し且つ前記第2導電
型のベース層に接しないように形成された第2導電型の
ソース層と、この第2導電型のベース層に接し且つ前記
第1導電型ベース層に接しないように形成された第1導
電型のフローティング層と、第1導電型の第1介在領域
を介して前記第2導電型のソース層と接続された第2導
電型のエミッタ層と、第2導電型の第2介在領域を介し
て前記第1導電型のフローティング層と接続された第1
導電型の仲介領域と、前記第2導電型のソース層と前記
第2導電型のエミッタ層との間の前記第1介在領域上に
ゲート絶縁膜を介して形成された第1ゲート電極と、前
記第1導電型フローティング層と前記第1導電型の仲介
領域との間の前記第2介在領域上にゲート絶縁膜を介し
て形成された第2ゲート電極と、前記第1導電型のエミ
ッタ層に接続された第1主電極と、前記第1導電型のベ
ース層、第2導電型のソース層および前記第1導電型の
仲介領域に接続された第2主電極とを具備する電力用半
導体素子が提供される。
【0014】第1の発明は、第1導電型のエミッタ層
と、この第1導電型のエミッタ層上に形成された第2導
電型のベース層と、この第2導電型のベース層の表面に
それぞれ形成された第1導電型のベース層、第2導電型
のエミッタ層及び第1導電型の高濃度層と、前記第1導
電型のベース層内に第2導電型のエミッタ層と所定の間
隔を隔てて形成された第2導電型のソース層と、前記第
2導電型のエミッタ層内に前記高濃度層と所定の間隔を
隔てて形成された第1導電型のソース層と、前記第2導
電型のソース層と前記第2導電型のエミッタ層に挾まれ
た領域の前記第1導電型のベース層上に第1のゲート絶
縁膜を介して形成された第1のゲート電極と、前記第1
導電型の高濃度層と前記第1導電型のソース層に挾まれ
た領域上に第2のゲート絶縁膜を介して形成された第2
のゲート電極と、前記第1導電型のエミッタ層上に形成
された第1の主電極と、前記第1導電型のベース層、前
記第2導電型のソース層及び前記第1導電型のソース層
に同時にコンタクトするように形成された第2の主電極
とを具備する電力用半導体素子を提供する。
と、この第1導電型のエミッタ層上に形成された第2導
電型のベース層と、この第2導電型のベース層の表面に
それぞれ形成された第1導電型のベース層、第2導電型
のエミッタ層及び第1導電型の高濃度層と、前記第1導
電型のベース層内に第2導電型のエミッタ層と所定の間
隔を隔てて形成された第2導電型のソース層と、前記第
2導電型のエミッタ層内に前記高濃度層と所定の間隔を
隔てて形成された第1導電型のソース層と、前記第2導
電型のソース層と前記第2導電型のエミッタ層に挾まれ
た領域の前記第1導電型のベース層上に第1のゲート絶
縁膜を介して形成された第1のゲート電極と、前記第1
導電型の高濃度層と前記第1導電型のソース層に挾まれ
た領域上に第2のゲート絶縁膜を介して形成された第2
のゲート電極と、前記第1導電型のエミッタ層上に形成
された第1の主電極と、前記第1導電型のベース層、前
記第2導電型のソース層及び前記第1導電型のソース層
に同時にコンタクトするように形成された第2の主電極
とを具備する電力用半導体素子を提供する。
【0015】この電力用半導体素子におおいて、第2の
導電型のエミッタは、第1導電型のベース層の中に第2
導電型のベース層と接しないように形成されている構造
とすることが出来る。
導電型のエミッタは、第1導電型のベース層の中に第2
導電型のベース層と接しないように形成されている構造
とすることが出来る。
【0016】第2の発明は、第1導電型のエミッタ層
と、この第1導電型のエミッタ層上に形成された第2導
電型のベース層と、この第2導電型のベース層の表面に
形成され、トレンチ構造により相互に分離された第1の
第1導電型ベース層及び第2の第1導電型ベース層と、
前記第1の第1導電型ベース層に形成された第1の第2
導電型ソース層及び第2の第2導電型ソース層と、これ
ら第1の第2導電型ソース層及び第2の第2導電型ソー
ス層に挾まれた前記第1の第1導電型ベース層の表面に
第1のゲート絶縁膜を介して形成された第1のゲート電
極と、前記第1の第2導電型のソース層の表面に前記第
1導電型のベース層と接するように形成されたカソード
電極と、前記第2の第2導電型ソース層の表面に形成さ
れた第1のソース電極と、前記第2の第1導電型ベース
層内に形成された第2導電型のエミッタ層と、この第2
導電型のエミッタ層の表面に形成された第1導電型のソ
ース層と、前記第2の第1導電型ベース層と前記第1導
電型のソース層に挾まれた第2導電型のエミッタ層の表
面に第2のゲート絶縁膜を介して形成された第2のゲー
ト電極と、前記第2導電型のエミッタ層の表面に形成さ
れ、かつ前記第1のソース電極に接続されたカソードエ
ミッタ電極と、前記第1導電型ソース層の表面に形成さ
れ、かつ前記カソード電極に接続された第2のソース電
極と、前記第1導電型エミッタ層の表面に形成されたア
ノード電極とを具備する電力用半導体素子を提供する。
と、この第1導電型のエミッタ層上に形成された第2導
電型のベース層と、この第2導電型のベース層の表面に
形成され、トレンチ構造により相互に分離された第1の
第1導電型ベース層及び第2の第1導電型ベース層と、
前記第1の第1導電型ベース層に形成された第1の第2
導電型ソース層及び第2の第2導電型ソース層と、これ
ら第1の第2導電型ソース層及び第2の第2導電型ソー
ス層に挾まれた前記第1の第1導電型ベース層の表面に
第1のゲート絶縁膜を介して形成された第1のゲート電
極と、前記第1の第2導電型のソース層の表面に前記第
1導電型のベース層と接するように形成されたカソード
電極と、前記第2の第2導電型ソース層の表面に形成さ
れた第1のソース電極と、前記第2の第1導電型ベース
層内に形成された第2導電型のエミッタ層と、この第2
導電型のエミッタ層の表面に形成された第1導電型のソ
ース層と、前記第2の第1導電型ベース層と前記第1導
電型のソース層に挾まれた第2導電型のエミッタ層の表
面に第2のゲート絶縁膜を介して形成された第2のゲー
ト電極と、前記第2導電型のエミッタ層の表面に形成さ
れ、かつ前記第1のソース電極に接続されたカソードエ
ミッタ電極と、前記第1導電型ソース層の表面に形成さ
れ、かつ前記カソード電極に接続された第2のソース電
極と、前記第1導電型エミッタ層の表面に形成されたア
ノード電極とを具備する電力用半導体素子を提供する。
【0017】第3の発明は、第1導電型のエミッタ層
と、この第1導電型のエミッタ層上に形成された第2導
電型のベース層と、この第2導電型のベース層の表面に
それぞれ形成された第1導電型のベース層及び第2導電
型のエミッタ層と、前記第1導電型のベース層内に第2
導電型のエミッタ層と所定の間隔を隔てて形成された第
2導電型のソース層と、前記第2導電型のソース層と前
記第2導電型のエミッタ層に挾まれた領域の前記第1導
電型のベース層上にゲート絶縁膜を介して形成されたゲ
ート電極と、前記第1導電型のエミッタ層上に形成され
た第1の主電極と、前記第1導電型のベース層及び前記
第2導電型のソース層に同時にコンタクトするように形
成された第2の主電極とを具備し、前記第1導電型のベ
ース層、前記第2導電型のエミッタ層、及び第2の主電
極のうち、少なくとも一つの領域がトレンチ埋め込み構
造を有することを特徴とする電力用半導体素子を提供す
る。
と、この第1導電型のエミッタ層上に形成された第2導
電型のベース層と、この第2導電型のベース層の表面に
それぞれ形成された第1導電型のベース層及び第2導電
型のエミッタ層と、前記第1導電型のベース層内に第2
導電型のエミッタ層と所定の間隔を隔てて形成された第
2導電型のソース層と、前記第2導電型のソース層と前
記第2導電型のエミッタ層に挾まれた領域の前記第1導
電型のベース層上にゲート絶縁膜を介して形成されたゲ
ート電極と、前記第1導電型のエミッタ層上に形成され
た第1の主電極と、前記第1導電型のベース層及び前記
第2導電型のソース層に同時にコンタクトするように形
成された第2の主電極とを具備し、前記第1導電型のベ
ース層、前記第2導電型のエミッタ層、及び第2の主電
極のうち、少なくとも一つの領域がトレンチ埋め込み構
造を有することを特徴とする電力用半導体素子を提供す
る。
【0018】第4の発明は、第1導電型のエミッタ層
と、この第1導電型のエミッタ層上に形成された第2導
電型のベース層と、この第2導電型のベース層の表面に
拡散形成された第1導電型のベース層とを有する半導体
基板を形成する工程と、前記半導体基板の前記第1導電
型のベース層を選択的にエッチングして垂直溝を形成す
る工程と、前記垂直溝の底部にのみ選択的に不純物をイ
オン注入し、アニール、ドライブイン拡散することによ
って第2導電型のエミッタ層を形成する工程と、前記垂
直溝の内面に絶縁膜を形成する工程と、前記絶縁膜を有
する前記垂直溝内を導電性材料で埋め込むことによって
ゲート電極を形成する工程と、前記第1導電型のベース
層の表面領域に選択的に第2導電型のソース層を形成す
る工程とを含み、前記第2導電型のエミッタ層、前記第
1導電型のベース層、及び前記第2導電型ソース層によ
り垂直溝型電界効果トランジスタ構造を構成することを
特徴とする絶縁ゲート型ターンオフサイリスタの製造方
法を提供する。
と、この第1導電型のエミッタ層上に形成された第2導
電型のベース層と、この第2導電型のベース層の表面に
拡散形成された第1導電型のベース層とを有する半導体
基板を形成する工程と、前記半導体基板の前記第1導電
型のベース層を選択的にエッチングして垂直溝を形成す
る工程と、前記垂直溝の底部にのみ選択的に不純物をイ
オン注入し、アニール、ドライブイン拡散することによ
って第2導電型のエミッタ層を形成する工程と、前記垂
直溝の内面に絶縁膜を形成する工程と、前記絶縁膜を有
する前記垂直溝内を導電性材料で埋め込むことによって
ゲート電極を形成する工程と、前記第1導電型のベース
層の表面領域に選択的に第2導電型のソース層を形成す
る工程とを含み、前記第2導電型のエミッタ層、前記第
1導電型のベース層、及び前記第2導電型ソース層によ
り垂直溝型電界効果トランジスタ構造を構成することを
特徴とする絶縁ゲート型ターンオフサイリスタの製造方
法を提供する。
【0019】第5の発明は、第1導電型のエミッタ層
と、この第1導電型のエミッタ層上に形成された第2導
電型のベース層と、この第2導電型のベース層の表面に
形成された第1導電型のベース層と、この第1導電型の
ベース層の表面領域に形成された第2導電型のエミッタ
層と、この第2導電型のエミッタ層と所定の間隔を隔て
て前記第1導電型のベース層の表面領域に形成された第
2導型の第1のソース層と、この第2導電型の第1のソ
ース層と前記第2導電型のエミッタ層に挾まれた領域の
前記第1導電型のベース層上に第1のゲート絶縁膜を介
して形成された第1のゲート電極と、前記第1導電型の
ベース層の表面領域に形成された第2導型のドレイン層
と、この第2導型のドレイン層と前記第1導電型のベー
ス層とに接し、これらを短絡させるドレイン電極と、前
記第2導型のドレイン層と所定の間隔を隔てて前記第1
導電型のベース層の表面領域に形成された第2導型の第
2のソース層と、この第2導電型の第2のソース層と前
記第2導型のドレイン層に挾まれた領域の前記第1導電
型のベース層上に第2のゲート絶縁膜を介して形成され
た第2のゲート電極と、前記第1導電型のエミッタ層上
に形成された第1の主電極と、前記第2導電型の第2の
ソース層及び前記第2導電型の第1のソース層上に同時
に接するように形成された第2の主電極とを具備する電
力用半導体素子を提供する。
と、この第1導電型のエミッタ層上に形成された第2導
電型のベース層と、この第2導電型のベース層の表面に
形成された第1導電型のベース層と、この第1導電型の
ベース層の表面領域に形成された第2導電型のエミッタ
層と、この第2導電型のエミッタ層と所定の間隔を隔て
て前記第1導電型のベース層の表面領域に形成された第
2導型の第1のソース層と、この第2導電型の第1のソ
ース層と前記第2導電型のエミッタ層に挾まれた領域の
前記第1導電型のベース層上に第1のゲート絶縁膜を介
して形成された第1のゲート電極と、前記第1導電型の
ベース層の表面領域に形成された第2導型のドレイン層
と、この第2導型のドレイン層と前記第1導電型のベー
ス層とに接し、これらを短絡させるドレイン電極と、前
記第2導型のドレイン層と所定の間隔を隔てて前記第1
導電型のベース層の表面領域に形成された第2導型の第
2のソース層と、この第2導電型の第2のソース層と前
記第2導型のドレイン層に挾まれた領域の前記第1導電
型のベース層上に第2のゲート絶縁膜を介して形成され
た第2のゲート電極と、前記第1導電型のエミッタ層上
に形成された第1の主電極と、前記第2導電型の第2の
ソース層及び前記第2導電型の第1のソース層上に同時
に接するように形成された第2の主電極とを具備する電
力用半導体素子を提供する。
【0020】第6の発明は、第1導電型のエミッタ層
と、この第1導電型のエミッタ層に接するように形成さ
れた第2導電型のベース層と、この第2導電型のベース
層に接し且つ前記第1導電型のエミッタ層に接しないよ
うに、それぞれ分離して形成された第1導電型の第1及
び第2のベース層と、この第1導電型の第1のベース層
内に形成された第2導電型のソース層と、前記第1導電
型の第2のベース層内に形成された第2導電型のエミッ
タ層と、前記第2導電型のベース層内に形成された第1
導電型のソース層と、前記第2導電型のソース層と前記
第2導電型のエミッタ層との間の第1の介在領域上にゲ
ート絶縁膜を介して形成された第1のゲート電極と、記
第2導電型のエミッタ層と第1導電型のソース層との間
の第2の介在領域上にゲート絶縁膜を介して形成された
第2のゲート電極と、前記第1導電型のソース層と前記
第1導電型の第1のベース層との間の第3の介在領域上
にゲート絶縁膜を介して形成された第3のゲート電極
と、前記第1導電型のエミッタ層に接続された第1の主
電極と、前記第1導電型の第1のベース層及び第2導電
型のソース層に接続された第2の主電極とを具備する電
力用半導体素子を提供する。
と、この第1導電型のエミッタ層に接するように形成さ
れた第2導電型のベース層と、この第2導電型のベース
層に接し且つ前記第1導電型のエミッタ層に接しないよ
うに、それぞれ分離して形成された第1導電型の第1及
び第2のベース層と、この第1導電型の第1のベース層
内に形成された第2導電型のソース層と、前記第1導電
型の第2のベース層内に形成された第2導電型のエミッ
タ層と、前記第2導電型のベース層内に形成された第1
導電型のソース層と、前記第2導電型のソース層と前記
第2導電型のエミッタ層との間の第1の介在領域上にゲ
ート絶縁膜を介して形成された第1のゲート電極と、記
第2導電型のエミッタ層と第1導電型のソース層との間
の第2の介在領域上にゲート絶縁膜を介して形成された
第2のゲート電極と、前記第1導電型のソース層と前記
第1導電型の第1のベース層との間の第3の介在領域上
にゲート絶縁膜を介して形成された第3のゲート電極
と、前記第1導電型のエミッタ層に接続された第1の主
電極と、前記第1導電型の第1のベース層及び第2導電
型のソース層に接続された第2の主電極とを具備する電
力用半導体素子を提供する。
【0021】
【作用】第1の発明では、第2導電型のエミッタ層が第
2導電型のベース層と直接接している。そのため、素子
のターンオン時、この接する部分から大電流を流し込む
ことが可能であるとともに、シリコン素子の場合、オン
電圧が0.6V程度改善されることになる。ターンオフ
時には、第1のゲートを閉じ第2のゲートを開くことに
より、第2のゲートを利用してホール電流を引き出すこ
とができ、第1導電型のベース層から引き出されるホー
ル電流を少なくできる。そのため、ターンオフ時間を短
くできるばかりでなく、寄生サイリスタのラッチアップ
を防止できる。更に、空乏層が第1導電型のベース層側
からのみでなく第1導電型の高濃度層側からも広がるた
め、第2導電型のエミッタ層が速やかにフローティング
になり、耐圧が劣化することもない。
2導電型のベース層と直接接している。そのため、素子
のターンオン時、この接する部分から大電流を流し込む
ことが可能であるとともに、シリコン素子の場合、オン
電圧が0.6V程度改善されることになる。ターンオフ
時には、第1のゲートを閉じ第2のゲートを開くことに
より、第2のゲートを利用してホール電流を引き出すこ
とができ、第1導電型のベース層から引き出されるホー
ル電流を少なくできる。そのため、ターンオフ時間を短
くできるばかりでなく、寄生サイリスタのラッチアップ
を防止できる。更に、空乏層が第1導電型のベース層側
からのみでなく第1導電型の高濃度層側からも広がるた
め、第2導電型のエミッタ層が速やかにフローティング
になり、耐圧が劣化することもない。
【0022】第2の発明では、第1導電型ベース層がト
レンチ構造により2つに分離されている。そのため、素
子のターンオン時、第1導電型のベース層のシート抵抗
は極めて大きく、容易にターンオンするばかりでなく、
オン電圧も低く抑える事が出来る。ターンオフ時には、
第2のゲートを開くことにより、内部に蓄積したキャリ
アは第1導電型ベース層と接したカソード電極からばか
りでなく、この第2のゲートを通っても排出される事と
なり、素子は速やかにターンオフすることが出来る。
レンチ構造により2つに分離されている。そのため、素
子のターンオン時、第1導電型のベース層のシート抵抗
は極めて大きく、容易にターンオンするばかりでなく、
オン電圧も低く抑える事が出来る。ターンオフ時には、
第2のゲートを開くことにより、内部に蓄積したキャリ
アは第1導電型ベース層と接したカソード電極からばか
りでなく、この第2のゲートを通っても排出される事と
なり、素子は速やかにターンオフすることが出来る。
【0023】第3の発明では、第2導電型のエミッタ層
が第2導電型のベース層と直接接している。そのため、
素子のターンオン時、この部分から大電流を流し込むこ
とができるとともに、シリコン素子の場合、オン電圧が
0.6V程度改善されることになる。ターンオフ時に
は、ゲートを閉じることによりホール電流は第1導電型
のベース層から第2の主電極へバイパスされ、第1導電
型のベース層から伸びた空乏層が広がり、素子はターン
オフする。
が第2導電型のベース層と直接接している。そのため、
素子のターンオン時、この部分から大電流を流し込むこ
とができるとともに、シリコン素子の場合、オン電圧が
0.6V程度改善されることになる。ターンオフ時に
は、ゲートを閉じることによりホール電流は第1導電型
のベース層から第2の主電極へバイパスされ、第1導電
型のベース層から伸びた空乏層が広がり、素子はターン
オフする。
【0024】また、従来の構造では第1導電型のベース
層から伸びた空乏層により第2導電型のエミッタ層がフ
ローティングになる前に高電圧が印加され、この第2導
電型のエミッタ層のところでブレークダウンを起こすと
いう欠点があったが、この素子では、第2導電型のエミ
ッタ層と第2導電型のベース層が短絡しているため、素
子の有効面積を無駄に減らすこと無く、第1導電型のベ
ース層を第2導電型のエミッタ層より深く形成すること
が出来、ターンオフ時に空乏層が十分伸びるため、前記
の欠点を克服できる。
層から伸びた空乏層により第2導電型のエミッタ層がフ
ローティングになる前に高電圧が印加され、この第2導
電型のエミッタ層のところでブレークダウンを起こすと
いう欠点があったが、この素子では、第2導電型のエミ
ッタ層と第2導電型のベース層が短絡しているため、素
子の有効面積を無駄に減らすこと無く、第1導電型のベ
ース層を第2導電型のエミッタ層より深く形成すること
が出来、ターンオフ時に空乏層が十分伸びるため、前記
の欠点を克服できる。
【0025】第4の発明では、第1導電型のベース層の
表面部に垂直溝部を形成し、その垂直溝の底部にのみ第
2導電型不純物をイオン注入して拡散することによっ
て、第1導電型のベース層内の特定の深さに第2導電型
のエミッタ層を形成している。そのため、エピタキシャ
ル成長法を用いて第2導電型エミッタ層を埋め込まなく
ても、垂直溝型電界効果トランジスタ構造を形成するこ
とが可能となる。しかも、第4の発明に係る製造方法で
は、垂直溝型電界効果トランジスタ構造の形成はセルフ
アラインであり、ドレイン領域を構成する第2導電型エ
ミッタ層とゲート電極との位置合わせが本質的に不要で
ある。
表面部に垂直溝部を形成し、その垂直溝の底部にのみ第
2導電型不純物をイオン注入して拡散することによっ
て、第1導電型のベース層内の特定の深さに第2導電型
のエミッタ層を形成している。そのため、エピタキシャ
ル成長法を用いて第2導電型エミッタ層を埋め込まなく
ても、垂直溝型電界効果トランジスタ構造を形成するこ
とが可能となる。しかも、第4の発明に係る製造方法で
は、垂直溝型電界効果トランジスタ構造の形成はセルフ
アラインであり、ドレイン領域を構成する第2導電型エ
ミッタ層とゲート電極との位置合わせが本質的に不要で
ある。
【0026】また、第4の発明の製造方法により形成さ
れた素子構造では、第2導電型のソース層直下の第1導
電型のベース層は正孔排出経路とならないため、寄生サ
イリスタのラッチアップが起こりにくい。さらに、メイ
ンサイリスタ構造に直列に接続された電界効果トランジ
スタのチャネル領域が第2導電型のエミッタ層の真上に
縦方向に形成されているため、高密度にチャネルを形成
できてチャネル幅が増加し、かつ第2導電型のエミッタ
層の有効面積も高まる。
れた素子構造では、第2導電型のソース層直下の第1導
電型のベース層は正孔排出経路とならないため、寄生サ
イリスタのラッチアップが起こりにくい。さらに、メイ
ンサイリスタ構造に直列に接続された電界効果トランジ
スタのチャネル領域が第2導電型のエミッタ層の真上に
縦方向に形成されているため、高密度にチャネルを形成
できてチャネル幅が増加し、かつ第2導電型のエミッタ
層の有効面積も高まる。
【0027】第5の発明では、第2導電型のエミッタ層
と隣接する領域に、ドレイン電極が形成されており、素
子のターンオフ時にドレイン電極とそれに接続されたタ
ーンオフ用MOSFETを通して内部に蓄積されたキャ
リアの排出が行なわれるため。そのため、素子は速やか
にターンオフする。
と隣接する領域に、ドレイン電極が形成されており、素
子のターンオフ時にドレイン電極とそれに接続されたタ
ーンオフ用MOSFETを通して内部に蓄積されたキャ
リアの排出が行なわれるため。そのため、素子は速やか
にターンオフする。
【0028】また、第2導電型の第2のソース層の直下
の第2導電型のベース層を流れてカソード電極へと排出
される電流が減少するため、寄生サイリスタのラッチア
ップが防止される。更に、第2導電型のエミッタ層のサ
イズをより大きくとることが出来、素子が容易にターン
オンするだけでなく、オン電圧も低減することが可能で
ある。
の第2導電型のベース層を流れてカソード電極へと排出
される電流が減少するため、寄生サイリスタのラッチア
ップが防止される。更に、第2導電型のエミッタ層のサ
イズをより大きくとることが出来、素子が容易にターン
オンするだけでなく、オン電圧も低減することが可能で
ある。
【0029】
【実施例】以下、図面を参照しながら本発明の種々の実
施例について説明する。なお、これら実施例では、第1
導電型をp型、第2導電型をn型とした。
施例について説明する。なお、これら実施例では、第1
導電型をp型、第2導電型をn型とした。
【0030】図1は、本発明の第1の実施例に係る電力
用半導体素子を示す断面図である。この素子では、p+
型エミッタ層1と、これに接して形成された高抵抗のn
- 型ベース層3と、このn- 型ベース層3の表面部に形
成されたn型エミッタ層5とからなるpn構造がダイオ
ード構造を構成している。なお、p型エミッタ層1とn
- 型ベース層3の間にはn型バッファ層2が設けられて
いてもよい。
用半導体素子を示す断面図である。この素子では、p+
型エミッタ層1と、これに接して形成された高抵抗のn
- 型ベース層3と、このn- 型ベース層3の表面部に形
成されたn型エミッタ層5とからなるpn構造がダイオ
ード構造を構成している。なお、p型エミッタ層1とn
- 型ベース層3の間にはn型バッファ層2が設けられて
いてもよい。
【0031】n- 型ベース層3の表面にはまたp型ベー
ス層4が設けられ、このp型ベース層4内にはn+ 型ソ
ース層6が、n型エミッタ層5と所定の間隔を置いて形
成されている。n型エミッタ層5とn+ 型ソース層6の
間のp型ベース層4の表面には、ゲート絶縁膜9を介し
て第1のゲート電極10が形成されており、これによっ
てMOSFETが構成されている。
ス層4が設けられ、このp型ベース層4内にはn+ 型ソ
ース層6が、n型エミッタ層5と所定の間隔を置いて形
成されている。n型エミッタ層5とn+ 型ソース層6の
間のp型ベース層4の表面には、ゲート絶縁膜9を介し
て第1のゲート電極10が形成されており、これによっ
てMOSFETが構成されている。
【0032】n- 型ベース層3の表面にはさらに、n型
エミッタ層5と所定の間隔を置いてp+ 型高濃度層13
が形成されているとともに、n型エミッタ層5の表面領
域にはp+ 型ソース層12が形成されている。このp+
型ソース層12とp+ 型高濃度層13との間のn- 型ベ
ース層3とn型エミッタ層5の表面には、ゲート絶縁膜
9を介して第2のゲート電極11が形成されており、こ
れによってMOSFETが構成されている。
エミッタ層5と所定の間隔を置いてp+ 型高濃度層13
が形成されているとともに、n型エミッタ層5の表面領
域にはp+ 型ソース層12が形成されている。このp+
型ソース層12とp+ 型高濃度層13との間のn- 型ベ
ース層3とn型エミッタ層5の表面には、ゲート絶縁膜
9を介して第2のゲート電極11が形成されており、こ
れによってMOSFETが構成されている。
【0033】カソード電極8は、p型ベース層4、n+
型ソース層6、及びp+ 型ソース層12にそれぞれ接続
するように形成されている。また、p+ 型エミッタ層1
上にはアノード電極7が形成されている。
型ソース層6、及びp+ 型ソース層12にそれぞれ接続
するように形成されている。また、p+ 型エミッタ層1
上にはアノード電極7が形成されている。
【0034】このように構成された電力用半導体素子
は、アノード・カソード間に順方向電圧が印加されたオ
フ状態において、n型エミッタ層5とn- 型ベース層3
がパンチスルーした状態になっている。この状態で第1
のゲート電極10に正の電圧を印加すると、MOSFE
Tのチャネルが導通し、n型エミッタ層5は、このチャ
ネルとn+ 型ソース層6とを介してカソード電極8と電
気的に接続される。これにより、n型エミッタ層5より
n- 型ベース層3に電子が注入される。この電子がp+
型エミッタ層1に達すると、これに呼応してp+ 型エミ
ッタ層1からの正孔注入が起こり、素子がターンオンす
る。
は、アノード・カソード間に順方向電圧が印加されたオ
フ状態において、n型エミッタ層5とn- 型ベース層3
がパンチスルーした状態になっている。この状態で第1
のゲート電極10に正の電圧を印加すると、MOSFE
Tのチャネルが導通し、n型エミッタ層5は、このチャ
ネルとn+ 型ソース層6とを介してカソード電極8と電
気的に接続される。これにより、n型エミッタ層5より
n- 型ベース層3に電子が注入される。この電子がp+
型エミッタ層1に達すると、これに呼応してp+ 型エミ
ッタ層1からの正孔注入が起こり、素子がターンオンす
る。
【0035】このように図1に示す実施例では、n型エ
ミッタ層5とn- 型ベース層3が接合を介さずに接続さ
れているため、ターンオン時にカソード電極8より大量
の電子がn- 型ベース層3に注入される。従って、速や
かに伝導度変調が起こり、優れたターンオン特性が得ら
れる。さらに通常のサイリスタ構造に比べて接合が少な
いため、オン電圧も低い。
ミッタ層5とn- 型ベース層3が接合を介さずに接続さ
れているため、ターンオン時にカソード電極8より大量
の電子がn- 型ベース層3に注入される。従って、速や
かに伝導度変調が起こり、優れたターンオン特性が得ら
れる。さらに通常のサイリスタ構造に比べて接合が少な
いため、オン電圧も低い。
【0036】第1のゲート電極10に印加した電圧を取
り去れば、MOSFETがオフになってカソード側のキ
ャリアの注入がなくなる。そして、内部に蓄積されたキ
ャリアのうち正孔はp型ベース層4を通ってカソード電
極8に排出され、素子はターンオフする。このとき、さ
らに第2のゲート電極11に負の電圧を印加すると、p
+ 型高濃度層13がチャネルとp+ 型ソース層12とを
介して、カソード電極8と接続される。そのため、内部
に蓄積された正孔はp型ベース層4ばかりでなくこのp
+ 型高濃度層13からも排出される事になり、ターンオ
フ時間を短くすることが出来る。更に、ターンオフ時に
p+ 型高濃度層13側からも空乏層が形成されるため、
n型エミッタ層5がターンオフ初期にフローティングに
なり、ブレークダウンを防止する事ができる。
り去れば、MOSFETがオフになってカソード側のキ
ャリアの注入がなくなる。そして、内部に蓄積されたキ
ャリアのうち正孔はp型ベース層4を通ってカソード電
極8に排出され、素子はターンオフする。このとき、さ
らに第2のゲート電極11に負の電圧を印加すると、p
+ 型高濃度層13がチャネルとp+ 型ソース層12とを
介して、カソード電極8と接続される。そのため、内部
に蓄積された正孔はp型ベース層4ばかりでなくこのp
+ 型高濃度層13からも排出される事になり、ターンオ
フ時間を短くすることが出来る。更に、ターンオフ時に
p+ 型高濃度層13側からも空乏層が形成されるため、
n型エミッタ層5がターンオフ初期にフローティングに
なり、ブレークダウンを防止する事ができる。
【0037】第1のゲート電極10と第2のゲート電極
11に印加する電圧は、ターンオン時には正、ターンオ
フ時には負で良いので、第1のゲート電極10と第2の
ゲート電極11は互いに接続されていても良い。
11に印加する電圧は、ターンオン時には正、ターンオ
フ時には負で良いので、第1のゲート電極10と第2の
ゲート電極11は互いに接続されていても良い。
【0038】図2は、図1の素子構造を変形して、第2
ゲートのチャネルを形成するためにn型ウェル層14を
形成した実施例を示す断面図である。図2に示すように
n型ウェル層14を形成することにより、第2ゲートの
チャネルのVthを最適に設定することが可能である。
ゲートのチャネルを形成するためにn型ウェル層14を
形成した実施例を示す断面図である。図2に示すように
n型ウェル層14を形成することにより、第2ゲートの
チャネルのVthを最適に設定することが可能である。
【0039】図3は、図1の素子構造の別の変形例を示
す。即ち、p型ベース層4は必ずしもn型エミッタ層5
に接触している必要はなく、図3に示すように離隔して
いてもよい。また、図2に示したのと同様の考え方で、
p型ベース層4とn型エミッタ層5の間に更にp型ウェ
ル層を設け、第1のゲートのチャネルのVthを最適化す
ることも可能である。
す。即ち、p型ベース層4は必ずしもn型エミッタ層5
に接触している必要はなく、図3に示すように離隔して
いてもよい。また、図2に示したのと同様の考え方で、
p型ベース層4とn型エミッタ層5の間に更にp型ウェ
ル層を設け、第1のゲートのチャネルのVthを最適化す
ることも可能である。
【0040】図4は、本発明の第2の実施例に係る電力
用半導体素子を示す断面図である。この素子では、p+
型エミッタ層1と、これに接して形成された高抵抗のn
- 型ベース層3と、このn- 型ベース層3の表面部に形
成された第2のp型ベース層4b及びn型エミッタ層5
とからなるpnpn構造がサイリスタ構造を構成してお
り、p型エミッタ層1とn- 型ベース層3の間にはn型
バッファ層2が設けられていてもよいことは、図1に示
す第1の実施例と同様である。
用半導体素子を示す断面図である。この素子では、p+
型エミッタ層1と、これに接して形成された高抵抗のn
- 型ベース層3と、このn- 型ベース層3の表面部に形
成された第2のp型ベース層4b及びn型エミッタ層5
とからなるpnpn構造がサイリスタ構造を構成してお
り、p型エミッタ層1とn- 型ベース層3の間にはn型
バッファ層2が設けられていてもよいことは、図1に示
す第1の実施例と同様である。
【0041】n- 型ベース層3の表面にはp型ベース層
が設けられているが、このp型ベース層は、トレンチ構
造20により第1のp型ベース層4aと第2のp型ベー
ス層4bとに分離されている。トレンチ構造20は、ト
レンチ21内面に形成された絶縁膜22と、トレンチ2
1内に埋め込まれたポリシリコン層23とにより構成さ
れている。
が設けられているが、このp型ベース層は、トレンチ構
造20により第1のp型ベース層4aと第2のp型ベー
ス層4bとに分離されている。トレンチ構造20は、ト
レンチ21内面に形成された絶縁膜22と、トレンチ2
1内に埋め込まれたポリシリコン層23とにより構成さ
れている。
【0042】第1のp型ベース層4a内には第1のn+
型ソース層6a及び第2のn+ 型ソース層6bとが所定
の間隔を置いて形成されており、第1及び第2のn+ 型
ソース層6a,6bの間の第1のp型ベース層4aの表
面には、ゲート絶縁膜9を介して第1のゲート電極10
が形成されており、これによってMOSFETが構成さ
れている。
型ソース層6a及び第2のn+ 型ソース層6bとが所定
の間隔を置いて形成されており、第1及び第2のn+ 型
ソース層6a,6bの間の第1のp型ベース層4aの表
面には、ゲート絶縁膜9を介して第1のゲート電極10
が形成されており、これによってMOSFETが構成さ
れている。
【0043】第2のp型ベース層4b内にはトレンチ構
造20に隣接してn型エミッタ層5が形成され、このn
型エミッタ層5の表面領域にはp+ 型ソース層12が形
成されている。このp+ 型ソース層12、n型エミッタ
層5、第2のp型ベース層4b、及びn- 型ベース層3
の表面には、ゲート絶縁膜9を介して第2のゲート電極
11が形成されており、これによってMOSFETが構
成されている。
造20に隣接してn型エミッタ層5が形成され、このn
型エミッタ層5の表面領域にはp+ 型ソース層12が形
成されている。このp+ 型ソース層12、n型エミッタ
層5、第2のp型ベース層4b、及びn- 型ベース層3
の表面には、ゲート絶縁膜9を介して第2のゲート電極
11が形成されており、これによってMOSFETが構
成されている。
【0044】カソード電極8は、第1のp型ベース層4
a、第1のn+ 型ソース層6a、及びp+ 型ソース層1
2にそれぞれ接続するように形成されている。また、p
+ 型エミッタ層1上にはアノード電極7が形成されてい
る。
a、第1のn+ 型ソース層6a、及びp+ 型ソース層1
2にそれぞれ接続するように形成されている。また、p
+ 型エミッタ層1上にはアノード電極7が形成されてい
る。
【0045】図4に示す素子をターンオンするには、第
1のゲート電極10と第2のゲート電極11にともに正
の電圧を加える。これにより電子が第1のn+ 型ソース
層6a、第1のゲートのチャネル、第2のn+ 型ソース
層6b、カソード・エミッタ電極19、n型エミッタ層
5、及び第2のゲートのチャネルを通ってn- 型ベース
層3へ注入される。これに、応じて正孔がp+ 型エミッ
タ層1より注入し、伝導度変調が起こる。
1のゲート電極10と第2のゲート電極11にともに正
の電圧を加える。これにより電子が第1のn+ 型ソース
層6a、第1のゲートのチャネル、第2のn+ 型ソース
層6b、カソード・エミッタ電極19、n型エミッタ層
5、及び第2のゲートのチャネルを通ってn- 型ベース
層3へ注入される。これに、応じて正孔がp+ 型エミッ
タ層1より注入し、伝導度変調が起こる。
【0046】この際、図55に示す素子構造では、p型
ベース層53がカソード電極57と短絡しているため、
注入した正孔の一部は電子と再結合すること無くカソー
ド電極へ抜けてしまい、オン電圧が上昇してしまう。し
かし、図4に示す素子構造では、p型ベース層4a,4
bがトレンチ構造20によって分離されているため、正
孔は容易にカソード電極へ抜ける事は出来ず、大部分が
電子との再結合を起こす。その結果、オン電圧の上昇を
抑える事が出来る。
ベース層53がカソード電極57と短絡しているため、
注入した正孔の一部は電子と再結合すること無くカソー
ド電極へ抜けてしまい、オン電圧が上昇してしまう。し
かし、図4に示す素子構造では、p型ベース層4a,4
bがトレンチ構造20によって分離されているため、正
孔は容易にカソード電極へ抜ける事は出来ず、大部分が
電子との再結合を起こす。その結果、オン電圧の上昇を
抑える事が出来る。
【0047】ターンオフする場合には、第1のゲート電
極10に加えた電圧を取り去るかもしくは負の電圧を加
え、第2のゲート電極11に、負の電圧を加える。そう
すると、第1のゲートのチャネルが閉じるため電子の供
給が止まり、第2のゲートによりp型ベース層5とカソ
ード電極8がp+ 型ソース層12を介して短絡する。こ
れにより分離されていた第1及び第2のp型ベース層4
a,4bはいづれもカソード電極と接続され、内部に蓄
積した正孔を速やかに排出する事ができる。
極10に加えた電圧を取り去るかもしくは負の電圧を加
え、第2のゲート電極11に、負の電圧を加える。そう
すると、第1のゲートのチャネルが閉じるため電子の供
給が止まり、第2のゲートによりp型ベース層5とカソ
ード電極8がp+ 型ソース層12を介して短絡する。こ
れにより分離されていた第1及び第2のp型ベース層4
a,4bはいづれもカソード電極と接続され、内部に蓄
積した正孔を速やかに排出する事ができる。
【0048】本構造においては、トレンチ構造20はp
型ベース層を分離することが本質的な目的であるが、図
4のようにトレンチ溝21内にポリシリコン層23を埋
め込むことにより、このポリシリコン層23を第3のゲ
ート電極として利用する事も可能である。この場合、タ
ーンオフ時にこのゲートによりトレンチ構造20の周囲
にチャネルが形成され、より効率的に正孔を排出する事
が出来る。
型ベース層を分離することが本質的な目的であるが、図
4のようにトレンチ溝21内にポリシリコン層23を埋
め込むことにより、このポリシリコン層23を第3のゲ
ート電極として利用する事も可能である。この場合、タ
ーンオフ時にこのゲートによりトレンチ構造20の周囲
にチャネルが形成され、より効率的に正孔を排出する事
が出来る。
【0049】また、本構造ではターンオン用ゲートを第
2のゲートの位置に形成したが、他の別の位置に別途形
成しても良いし、光によりトリガーしても良いし、絶縁
ゲートではなくベース電極を設けてターンオンしても良
い。
2のゲートの位置に形成したが、他の別の位置に別途形
成しても良いし、光によりトリガーしても良いし、絶縁
ゲートではなくベース電極を設けてターンオンしても良
い。
【0050】また、以上の説明には絶縁ゲートは総てエ
ンハンスメント型として説明したが、無論、デプレッシ
ョン型であっても良い。
ンハンスメント型として説明したが、無論、デプレッシ
ョン型であっても良い。
【0051】また、ターンオン、オフ時にゲートに加え
る電圧は同一の極性を持っているので、第1のゲート電
極10と第2のゲート電極11は互いに接続され、同一
のゲート信号により駆動されても良い。
る電圧は同一の極性を持っているので、第1のゲート電
極10と第2のゲート電極11は互いに接続され、同一
のゲート信号により駆動されても良い。
【0052】図5に示す半導体素子は、図4に示す半導
体素子を変形して、第1のn+ 型ソース層6aと第2の
n+ 型ソース層6bの位置を入れ替えたものである。基
本的な動作は図4に示す半導体素子場合と同様である
が、本構造によれば、ターンオフ時に排出される正孔は
第1のn+ 型ソース層6aと第2のn+ 型ソース層6b
の下を横切って流れる事はない。そのため、第1のn+
型ソース層6aと第2のn+ 型ソース層6bによってそ
れぞれ構成される寄生サイリスタがラッチアップする事
はない。図5において、第1のソース電極25は、第1
のp型ベース層4aに接続されていてもよい。
体素子を変形して、第1のn+ 型ソース層6aと第2の
n+ 型ソース層6bの位置を入れ替えたものである。基
本的な動作は図4に示す半導体素子場合と同様である
が、本構造によれば、ターンオフ時に排出される正孔は
第1のn+ 型ソース層6aと第2のn+ 型ソース層6b
の下を横切って流れる事はない。そのため、第1のn+
型ソース層6aと第2のn+ 型ソース層6bによってそ
れぞれ構成される寄生サイリスタがラッチアップする事
はない。図5において、第1のソース電極25は、第1
のp型ベース層4aに接続されていてもよい。
【0053】図6に示す半導体素子は、図4の実施例の
別の変形例であり、第1のゲートをpチャネルに変えた
ものである。ターンオンは第1のゲート電極10に負の
電圧を加え、第2のゲート電極11に正の電圧を加える
ことにより行われる。第1のゲートのチャネルを通った
正孔はカソードエミッタ電極8により電子に変換され、
第2のゲートのチャネルを通ってn- 型ベース層3に注
入される。これに応じてp+型エミッタ層1から正孔が
注入しラッチアップする。
別の変形例であり、第1のゲートをpチャネルに変えた
ものである。ターンオンは第1のゲート電極10に負の
電圧を加え、第2のゲート電極11に正の電圧を加える
ことにより行われる。第1のゲートのチャネルを通った
正孔はカソードエミッタ電極8により電子に変換され、
第2のゲートのチャネルを通ってn- 型ベース層3に注
入される。これに応じてp+型エミッタ層1から正孔が
注入しラッチアップする。
【0054】ターンオフする場合は、第1のゲートを閉
じ、第2のゲートに負の電圧をかけることにより第2の
p型ベース層4bとカソード電極8がp+ 型ソース層1
2を介して短絡する。
じ、第2のゲートに負の電圧をかけることにより第2の
p型ベース層4bとカソード電極8がp+ 型ソース層1
2を介して短絡する。
【0055】図6に示す半導体素子の構造においては、
カソード電極はp+ 型高濃度層27に接続されるのみで
あるので、寄生サイリスタ構造は存在しない。
カソード電極はp+ 型高濃度層27に接続されるのみで
あるので、寄生サイリスタ構造は存在しない。
【0056】図7は、本発明の第3の実施例に係る電力
用半導体素子を示す斜視図である。図8は、その互いに
直角に切った第1及び第2の断面を夫々1平面の左右に
置いた状態で示す断面図である。この素子では、p型エ
ミッタ層1と、これに接して形成されたn型ベース層3
と、このn型ベース層3の表面部に形成されたp型ベー
ス層4及びn型エミッタ層5とからサイリスタのpnp
n構造が構成されている。
用半導体素子を示す斜視図である。図8は、その互いに
直角に切った第1及び第2の断面を夫々1平面の左右に
置いた状態で示す断面図である。この素子では、p型エ
ミッタ層1と、これに接して形成されたn型ベース層3
と、このn型ベース層3の表面部に形成されたp型ベー
ス層4及びn型エミッタ層5とからサイリスタのpnp
n構造が構成されている。
【0057】p型ベース層4内にはn型ソース層6が、
n型エミッタ層5と所定の間隔を置いて形成されてい
る。n型エミッタ層5とn型ソース層6の間のp型ベー
ス層4の表面には、ゲート絶縁膜9を介して第1ゲート
電極10が形成されており、これによって第1断面に示
す第1MOSFET G1が構成されている。
n型エミッタ層5と所定の間隔を置いて形成されてい
る。n型エミッタ層5とn型ソース層6の間のp型ベー
ス層4の表面には、ゲート絶縁膜9を介して第1ゲート
電極10が形成されており、これによって第1断面に示
す第1MOSFET G1が構成されている。
【0058】n型ベース層3の表面には更に、p型ベー
ス層4に包囲され且つこれと所定の間隔を置いて高濃度
のp型ソース層13が形成されている。第2断面に示す
ように、p型ソース層13とp型ベース層4との間のn
型ベース層3上には、ゲート絶縁膜9を介して第2ゲー
ト電極11が形成されており、これによって第2のMO
SFET G2が構成されている。
ス層4に包囲され且つこれと所定の間隔を置いて高濃度
のp型ソース層13が形成されている。第2断面に示す
ように、p型ソース層13とp型ベース層4との間のn
型ベース層3上には、ゲート絶縁膜9を介して第2ゲー
ト電極11が形成されており、これによって第2のMO
SFET G2が構成されている。
【0059】更に、第1の断面に示すように、n型エミ
ッタ層5、p型ベース層4、n型ベース層3及びp型ソ
ース層13上にはゲート絶縁膜9を介して第3ゲート電
極16が形成されており、これによって第3のMOSF
ET G3が構成されている。第1乃至第3のゲート電
極10、11、16は、図7に示す如く、電極板Gとし
て一体的に形成されている。
ッタ層5、p型ベース層4、n型ベース層3及びp型ソ
ース層13上にはゲート絶縁膜9を介して第3ゲート電
極16が形成されており、これによって第3のMOSF
ET G3が構成されている。第1乃至第3のゲート電
極10、11、16は、図7に示す如く、電極板Gとし
て一体的に形成されている。
【0060】カソード電極8は、p型ベース層4及びn
型ソース層6にそれぞれ接続するように形成されてい
る。カソード電極8はゲート電極板Gを包囲するように
配置される。また、p+ 型エミッタ層1上にはアノード
電極7が形成されている。
型ソース層6にそれぞれ接続するように形成されてい
る。カソード電極8はゲート電極板Gを包囲するように
配置される。また、p+ 型エミッタ層1上にはアノード
電極7が形成されている。
【0061】このように構成された電力用半導体素子を
オンする際は、アノード・カソード間に順方向電圧が印
加された状態において、図12に示す如く、ゲート電極
板Gに正の電圧を印加する。これにより、MOSFET
s G1及びG3のチャネルが導通し、n型ベース層3
は、n型ソース層6及びn型エミッタ層5を介してカソ
ード電極8と電気的に接続される。n型エミッタ層5よ
りn型ベース層3に電子が注入され、この電子がp型エ
ミッタ層1に達すると、これに呼応してp型エミッタ層
1からの正孔注入が起こり、素子がターンオンする。
オンする際は、アノード・カソード間に順方向電圧が印
加された状態において、図12に示す如く、ゲート電極
板Gに正の電圧を印加する。これにより、MOSFET
s G1及びG3のチャネルが導通し、n型ベース層3
は、n型ソース層6及びn型エミッタ層5を介してカソ
ード電極8と電気的に接続される。n型エミッタ層5よ
りn型ベース層3に電子が注入され、この電子がp型エ
ミッタ層1に達すると、これに呼応してp型エミッタ層
1からの正孔注入が起こり、素子がターンオンする。
【0062】この半導体素子をオフする際は、図12に
示す如く、ゲート電極板Gに負の電圧を印加する。これ
により、n型ベース層3とn型ソース層6との電気的接
続が断たれる一方、p型ソース層13はMOSFETs
G2及びG3のチャネルを通してp型ベース層4に電
気的に接続される。このため、カソード側からの電子の
注入がなくなると共に、正孔はp型ソース層13及びp
型ベース層4を通ってカソード電極8に排出され、素子
はターンオフする。
示す如く、ゲート電極板Gに負の電圧を印加する。これ
により、n型ベース層3とn型ソース層6との電気的接
続が断たれる一方、p型ソース層13はMOSFETs
G2及びG3のチャネルを通してp型ベース層4に電
気的に接続される。このため、カソード側からの電子の
注入がなくなると共に、正孔はp型ソース層13及びp
型ベース層4を通ってカソード電極8に排出され、素子
はターンオフする。
【0063】図9に示す半導体素子は、図7の実施例の
変形例である。この素子では、n型エミッタ層5は、p
型ベース層4を介することなくn型ベース層3と接続さ
れている。この素子によれば、図1ないし図3に示す実
施例で説明したように、ターンオン時にカソード電極8
より大量の電子がn型ベース層3に注入される。従っ
て、速やかに伝導度変調が起こり、優れたターンオン特
性が得られる。更に通常のサイリスタ構造に比べて接合
が少ないため、オン電圧も低くなる。
変形例である。この素子では、n型エミッタ層5は、p
型ベース層4を介することなくn型ベース層3と接続さ
れている。この素子によれば、図1ないし図3に示す実
施例で説明したように、ターンオン時にカソード電極8
より大量の電子がn型ベース層3に注入される。従っ
て、速やかに伝導度変調が起こり、優れたターンオン特
性が得られる。更に通常のサイリスタ構造に比べて接合
が少ないため、オン電圧も低くなる。
【0064】図10に示す半導体素子は、図7の実施例
の他の変形例である。この素子では、n型エミッタ層5
は、フローティングの第1p型ベース層17によってp
型ベース層4と分離されている。この場合もオン電圧が
改善される。
の他の変形例である。この素子では、n型エミッタ層5
は、フローティングの第1p型ベース層17によってp
型ベース層4と分離されている。この場合もオン電圧が
改善される。
【0065】図11に示す半導体素子は、図9の素子を
更に変形したもので、n型エミッタ層5の下部の一部
に、p型ベース層4がかかるように形成されている。こ
のような構成の半導体素子では、n型ソース層6とn型
エミッタ層5とを接続する第1のMOSFET G1
(ゲート電極10を含む)のしきい値電圧を安定化する
ことができる。
更に変形したもので、n型エミッタ層5の下部の一部
に、p型ベース層4がかかるように形成されている。こ
のような構成の半導体素子では、n型ソース層6とn型
エミッタ層5とを接続する第1のMOSFET G1
(ゲート電極10を含む)のしきい値電圧を安定化する
ことができる。
【0066】図7乃至図11に示す半導体素子は、図7
に関連して上で説明したように、図12に示すタイミン
グで駆動可能となる。即ち、オン状態の時はゲート電極
板Gに正の電圧を加え、ターンオフするためには、ゲー
ト電極板Gに負の電圧を加える。
に関連して上で説明したように、図12に示すタイミン
グで駆動可能となる。即ち、オン状態の時はゲート電極
板Gに正の電圧を加え、ターンオフするためには、ゲー
ト電極板Gに負の電圧を加える。
【0067】図13に示す半導体素子は、図7の実施例
に係る半導体素子の更に他の変形例である。この素子で
は、ゲート電極11及び16は一体の電極板Gbとして
形成される一方、ゲート電極10は電極板Gbと分離さ
れた電極板Gaとして形成される。図13に示す素子
は、図14に示すようなタイミングで駆動可能となる。
即ち、ターンオン状態からターンオフ状態に切り替える
時、ディレイ時間dtを設けることができ、これにより
ターンオフ時に発生するロスを低減することができる。
に係る半導体素子の更に他の変形例である。この素子で
は、ゲート電極11及び16は一体の電極板Gbとして
形成される一方、ゲート電極10は電極板Gbと分離さ
れた電極板Gaとして形成される。図13に示す素子
は、図14に示すようなタイミングで駆動可能となる。
即ち、ターンオン状態からターンオフ状態に切り替える
時、ディレイ時間dtを設けることができ、これにより
ターンオフ時に発生するロスを低減することができる。
【0068】図15は、本発明の第4の実施例に係る電
力用半導体素子の断面図である。この素子では、p+ 型
エミッタ層31と、これに接して形成された高抵抗のn
- 型ベース層33と、このn- 型ベース層33の表面部
に拡散又はエピタキシャル成長により形成されたn型エ
ミッタ層35とからなるpn構造がダイオード構造を構
成しており、p型エミッタ層31とn- 型ベース層33
の間にはn型バッファ層32が設けられていてもよいこ
とは、図1に示す第1の実施例と同様である。
力用半導体素子の断面図である。この素子では、p+ 型
エミッタ層31と、これに接して形成された高抵抗のn
- 型ベース層33と、このn- 型ベース層33の表面部
に拡散又はエピタキシャル成長により形成されたn型エ
ミッタ層35とからなるpn構造がダイオード構造を構
成しており、p型エミッタ層31とn- 型ベース層33
の間にはn型バッファ層32が設けられていてもよいこ
とは、図1に示す第1の実施例と同様である。
【0069】n- 型ベース層33上には、n型エミッタ
層35に隣接するようにp型ベース層34が形成されて
いる。このp型ベース層34は、トレンチを形成し、そ
こにp型半導体層を埋め込むことにより形成されてい
る。通常の拡散による形成方法では、p型不純物の横方
向への拡がりがあるため、p型ベース層を深く形成しよ
うとすると、横方向にも拡がってn型エミッタ層35の
有効面積が減少してしまう。これに対し、本実施例のよ
うに埋め込みによる形成方法を採用すると、横方向の拡
散はアニールによるわずかな拡がりのみであり、高いア
スペクト比(d/l≧1、d:深さ、l:幅)を有する
p型ベース層を容易に形成できる。
層35に隣接するようにp型ベース層34が形成されて
いる。このp型ベース層34は、トレンチを形成し、そ
こにp型半導体層を埋め込むことにより形成されてい
る。通常の拡散による形成方法では、p型不純物の横方
向への拡がりがあるため、p型ベース層を深く形成しよ
うとすると、横方向にも拡がってn型エミッタ層35の
有効面積が減少してしまう。これに対し、本実施例のよ
うに埋め込みによる形成方法を採用すると、横方向の拡
散はアニールによるわずかな拡がりのみであり、高いア
スペクト比(d/l≧1、d:深さ、l:幅)を有する
p型ベース層を容易に形成できる。
【0070】図15において、参照符号36はn+ 型ソ
ース層、37はアノード電極、38はカソード電極、3
9はゲート電極をそれぞれ示す。
ース層、37はアノード電極、38はカソード電極、3
9はゲート電極をそれぞれ示す。
【0071】図16は、図15に示す実施例の変形例を
示し、n型エミッタ層35を埋め込みにより形成したも
のであり、図15に示す実施例と同様、横方向の拡散が
ないため、n型エミッタ層35を通常の拡散により形成
するプロセスに比較してn型エミッタ層35の不純物ド
ーズ量を多くでき、そのため素子の低抵抗化が可能であ
り、オン電圧を低くすることが出来る。
示し、n型エミッタ層35を埋め込みにより形成したも
のであり、図15に示す実施例と同様、横方向の拡散が
ないため、n型エミッタ層35を通常の拡散により形成
するプロセスに比較してn型エミッタ層35の不純物ド
ーズ量を多くでき、そのため素子の低抵抗化が可能であ
り、オン電圧を低くすることが出来る。
【0072】図17は、図15に示す実施例の他の変形
例を示す。基本的な構造は図15と同じで、あり、MO
Sチャネルをセルフアラインにより形成した場合の構造
である。
例を示す。基本的な構造は図15と同じで、あり、MO
Sチャネルをセルフアラインにより形成した場合の構造
である。
【0073】図18及び図19は、図17に示す半導体
素子の製造プロセスを示す断面図である。
素子の製造プロセスを示す断面図である。
【0074】まず、図18(a)Aに示すように、n型
ベース層33となる基板の裏面にn型バッファ層32と
p型エミッタ層31を形成し、表面には、図18(b)
に示すように、拡散もしくはエピによりn型エミッタ層
35を形成する。次に、図18(c)に示すように、表
面の所定の位置に溝42を形成し、更に図19(a)に
示すようにp型不純物層を埋めこみ、p型ベース層を形
成する。そして、図19(b)Eに示すようにMOSゲ
ートをセルフアラインで形成し、最後に図19(c)に
示すように所定の電極を付ける。
ベース層33となる基板の裏面にn型バッファ層32と
p型エミッタ層31を形成し、表面には、図18(b)
に示すように、拡散もしくはエピによりn型エミッタ層
35を形成する。次に、図18(c)に示すように、表
面の所定の位置に溝42を形成し、更に図19(a)に
示すようにp型不純物層を埋めこみ、p型ベース層を形
成する。そして、図19(b)Eに示すようにMOSゲ
ートをセルフアラインで形成し、最後に図19(c)に
示すように所定の電極を付ける。
【0075】以上説明したように、本実施例によれば、
ダイオード構造とMOSFET構造を適切に組み合わせ
ることにより、優れたターンオン特性と優れたターンオ
フ特性を持った電力用半導体素子を得ることができる。
ダイオード構造とMOSFET構造を適切に組み合わせ
ることにより、優れたターンオン特性と優れたターンオ
フ特性を持った電力用半導体素子を得ることができる。
【0076】図20は、本発明の第4の実施例の変形例
を示す断面図である。この例では、埋め込みに先立って
p型層44を拡散により形成し、その後、埋め込みによ
ってp型ベース層34を形成している。こうすることに
より、単に高濃度p型ベース層を埋め込むよりも、一層
良好な主接合を形成することが出来る。また、絶縁ゲー
トをこのp型拡散層44上に形成することにより、安定
したチャンネルを形成することも可能である。更に、p
型拡散層44が加わることによる有効面積の減少も、ト
レンチのアスペクト比を高めることにより、充分に抑え
ることが可能である。
を示す断面図である。この例では、埋め込みに先立って
p型層44を拡散により形成し、その後、埋め込みによ
ってp型ベース層34を形成している。こうすることに
より、単に高濃度p型ベース層を埋め込むよりも、一層
良好な主接合を形成することが出来る。また、絶縁ゲー
トをこのp型拡散層44上に形成することにより、安定
したチャンネルを形成することも可能である。更に、p
型拡散層44が加わることによる有効面積の減少も、ト
レンチのアスペクト比を高めることにより、充分に抑え
ることが可能である。
【0077】図20に示す例の場合、埋め込みを行なう
前にp型層44を拡散によりあらかじめ形成したが、埋
め込んだ高濃度p型ベース層34を拡散源として用いる
ことによっても、同様にp型拡散層44を形成すること
が出来る。
前にp型層44を拡散によりあらかじめ形成したが、埋
め込んだ高濃度p型ベース層34を拡散源として用いる
ことによっても、同様にp型拡散層44を形成すること
が出来る。
【0078】図21及び22は、図20に示す半導体素
子の製造工程を示す断面図である。まず、図21(a)
に示すように、n型ベース層33となる基板の裏面にn
型バッファ層32とp型エミッタ層31を形成し、表面
には、拡散もしくはエピによりn型エミッタ層35を形
成する。次に、図21(b)に示すように、表面の所定
の位置にトレンチ溝42を形成し、更に、図21(c)
に示すように、トレンチ溝42の側壁及び底部にp型拡
散層44を形成する。
子の製造工程を示す断面図である。まず、図21(a)
に示すように、n型ベース層33となる基板の裏面にn
型バッファ層32とp型エミッタ層31を形成し、表面
には、拡散もしくはエピによりn型エミッタ層35を形
成する。次に、図21(b)に示すように、表面の所定
の位置にトレンチ溝42を形成し、更に、図21(c)
に示すように、トレンチ溝42の側壁及び底部にp型拡
散層44を形成する。
【0079】その後、図22(a)に示すように、トレ
ンチ溝42内に高濃度不純物を含む埋め込み層44を形
成する。そして図22(b)に示すようにチャンネルを
セルフアラインで形成し、最後に図22(c)に示すよ
うに、所定の位置に電極を形成する。
ンチ溝42内に高濃度不純物を含む埋め込み層44を形
成する。そして図22(b)に示すようにチャンネルを
セルフアラインで形成し、最後に図22(c)に示すよ
うに、所定の位置に電極を形成する。
【0080】図23は、図20に示す半導体素子の変形
例を示す断面図である。この例では、図20に示す半導
体素子おけるp型ベース層34が金属電極45で置き換
えられている。このような構造であっても、拡散により
形成されたp型層44のドーズ量が充分であれば、耐圧
に関しては何ら問題はない。また、このような構造にす
れば、電極の有効面積が増大するため、微細な構造であ
っても大電流を流すことが可能である。
例を示す断面図である。この例では、図20に示す半導
体素子おけるp型ベース層34が金属電極45で置き換
えられている。このような構造であっても、拡散により
形成されたp型層44のドーズ量が充分であれば、耐圧
に関しては何ら問題はない。また、このような構造にす
れば、電極の有効面積が増大するため、微細な構造であ
っても大電流を流すことが可能である。
【0081】図24〜26は、図23に示す半導体素子
の製造工程を示す断面図である。通常、拡散層を素子の
所定の位置に形成するには、レジストを用いてパターニ
ングすることにより行なうが、図15〜23に示すよう
なトレンチ構造を有する半導体素子の場合、トレンチ構
造の部分が段差となり、この段差の部分でレジストが段
切れを起こしてレジストによる保護が出来ない場合があ
る。このため、図24及び25に示す製造工程では、ト
レンチをいったんポリシリコン等により埋め込み、素子
表面を平坦化した状態で拡散層を形成している。
の製造工程を示す断面図である。通常、拡散層を素子の
所定の位置に形成するには、レジストを用いてパターニ
ングすることにより行なうが、図15〜23に示すよう
なトレンチ構造を有する半導体素子の場合、トレンチ構
造の部分が段差となり、この段差の部分でレジストが段
切れを起こしてレジストによる保護が出来ない場合があ
る。このため、図24及び25に示す製造工程では、ト
レンチをいったんポリシリコン等により埋め込み、素子
表面を平坦化した状態で拡散層を形成している。
【0082】即ち、まず図24(a)に示すように、n
型ベース層33となる基板の裏面にn型バッファ層32
とp型エミッタ層31を形成し、表面には、拡散もしく
はエピによりn型エミッタ層35を形成し、表面の所定
の位置にトレンチ溝42を形成する。次いで、図24
(b)に示すように、全表面を酸化膜46により保護す
る。次に、図24(c)に示すように、トレンチ溝42
をポリシリコン47で埋め、素子の表面を平坦化する。
型ベース層33となる基板の裏面にn型バッファ層32
とp型エミッタ層31を形成し、表面には、拡散もしく
はエピによりn型エミッタ層35を形成し、表面の所定
の位置にトレンチ溝42を形成する。次いで、図24
(b)に示すように、全表面を酸化膜46により保護す
る。次に、図24(c)に示すように、トレンチ溝42
をポリシリコン47で埋め、素子の表面を平坦化する。
【0083】その後、図25(a)に示すように、表面
をパターニングして酸化膜46の一部を除去し、n型エ
ミッタ層35を形成する。そして、図25(b)に示す
ように、ゲート酸化膜43を介してゲート電極39を形
成する。更に、図25(c)に示すようにn型ソース層
36を形成した後、図26(a)に示すように、素子の
全面を保護し、トレンチに埋め込んだポリシリコンを除
去する。最後に、図26(b)に示すように、埋め込み
電極45等の所定の電極を形成する。
をパターニングして酸化膜46の一部を除去し、n型エ
ミッタ層35を形成する。そして、図25(b)に示す
ように、ゲート酸化膜43を介してゲート電極39を形
成する。更に、図25(c)に示すようにn型ソース層
36を形成した後、図26(a)に示すように、素子の
全面を保護し、トレンチに埋め込んだポリシリコンを除
去する。最後に、図26(b)に示すように、埋め込み
電極45等の所定の電極を形成する。
【0084】図27は本発明の第5の実施例に係る絶縁
ゲート型ターンオフサイリスタの素子構造を示す断面図
である。図27に示すように、p型エミッタ層51に接
してn型ベース層52が形成され、このn型ベース層5
2内にp型ベース層53およびn型エミッタ層54が拡
散形成されてpnpnサイリスタ構造をなしている。な
お、p型ベース層53は、n型エミッタ層54によって
上下2つの層53a,53bとに分かれている。
ゲート型ターンオフサイリスタの素子構造を示す断面図
である。図27に示すように、p型エミッタ層51に接
してn型ベース層52が形成され、このn型ベース層5
2内にp型ベース層53およびn型エミッタ層54が拡
散形成されてpnpnサイリスタ構造をなしている。な
お、p型ベース層53は、n型エミッタ層54によって
上下2つの層53a,53bとに分かれている。
【0085】p型ベース層53の表面には選択的に垂直
溝部66が形成され、その垂直溝66の内部にはゲート
絶縁膜58を介して第1のゲート電極59が形成されて
いる。また、n型エミッタ層54の上方にはn型ソース
層55が形成され、n型エミッタ層54とn型ソース層
55に挾まれるp型ベース層53bの垂直溝部66と接
する部分にはCH1 をチャネル領域とするnチャネル型
MOSFETが形成されている。
溝部66が形成され、その垂直溝66の内部にはゲート
絶縁膜58を介して第1のゲート電極59が形成されて
いる。また、n型エミッタ層54の上方にはn型ソース
層55が形成され、n型エミッタ層54とn型ソース層
55に挾まれるp型ベース層53bの垂直溝部66と接
する部分にはCH1 をチャネル領域とするnチャネル型
MOSFETが形成されている。
【0086】次に、上記の構造を有するサイリスタの製
造方法について、図28(a)〜30(b)を参照しな
がら説明する。まず、図28(a)に示すように、n型
半導体基板の裏面にp型不純物をイオン注入し拡散して
p型エミッタ層51を形成し、さらに、基板の表面に選
択的にp型不純物をイオン注入し拡散して,p型ベース
層53を形成する。次いで、図28(b)に示すよう
に、酸化膜パターン等のマスク層71を用いて、RIE
などのドライエッチング法によってp型ベース層3の表
面に選択的に垂直溝部(トレンチ)66を形成する。
造方法について、図28(a)〜30(b)を参照しな
がら説明する。まず、図28(a)に示すように、n型
半導体基板の裏面にp型不純物をイオン注入し拡散して
p型エミッタ層51を形成し、さらに、基板の表面に選
択的にp型不純物をイオン注入し拡散して,p型ベース
層53を形成する。次いで、図28(b)に示すよう
に、酸化膜パターン等のマスク層71を用いて、RIE
などのドライエッチング法によってp型ベース層3の表
面に選択的に垂直溝部(トレンチ)66を形成する。
【0087】続いて、図29(a)に示すように、その
垂直溝66の底部のみにn型不純物をイオン注入する。
その際、半導体基板の上方から基板表面に対して垂直に
イオン注入を行ったり、あるいは、垂直溝部66の側壁
にマスク層を設けるなどの手段により、垂直溝部66の
側壁にn型不純物がイオン注入されるのを防止すること
が好ましい。イオン注入の後、図29(b)に示すよう
に、アニール、ドライブイン拡散することによって、垂
直溝66の直下にn型エミッタ層54を形成する。その
際、n型不純物は横方向のみでなく上方にも拡散し、そ
の結果、垂直溝下部66を包み込むような形状となり、
p型ベース層53は、n型エミッタ層54によって上下
2つの層53a,53bとに分かれる形となる。
垂直溝66の底部のみにn型不純物をイオン注入する。
その際、半導体基板の上方から基板表面に対して垂直に
イオン注入を行ったり、あるいは、垂直溝部66の側壁
にマスク層を設けるなどの手段により、垂直溝部66の
側壁にn型不純物がイオン注入されるのを防止すること
が好ましい。イオン注入の後、図29(b)に示すよう
に、アニール、ドライブイン拡散することによって、垂
直溝66の直下にn型エミッタ層54を形成する。その
際、n型不純物は横方向のみでなく上方にも拡散し、そ
の結果、垂直溝下部66を包み込むような形状となり、
p型ベース層53は、n型エミッタ層54によって上下
2つの層53a,53bとに分かれる形となる。
【0088】次いで、拡散工程中に垂直溝66内部に形
成された酸化膜をエッチングによって除去し、垂直溝6
6内部を含む半導体基板全面を洗浄して不純物イオンな
どを取り除いた後、図30(a)に示すように、垂直溝
66の内壁にゲート絶縁膜58を形成し、さらにそのゲ
ート絶縁膜58を介して垂直溝の内部を埋め込むよう
に、例えばポリシリコンなどのゲート電極材料59を形
成する。そして、垂直溝66内部以外のゲート電極59
と絶縁膜58はエッチングによって除去する。
成された酸化膜をエッチングによって除去し、垂直溝6
6内部を含む半導体基板全面を洗浄して不純物イオンな
どを取り除いた後、図30(a)に示すように、垂直溝
66の内壁にゲート絶縁膜58を形成し、さらにそのゲ
ート絶縁膜58を介して垂直溝の内部を埋め込むよう
に、例えばポリシリコンなどのゲート電極材料59を形
成する。そして、垂直溝66内部以外のゲート電極59
と絶縁膜58はエッチングによって除去する。
【0089】続いて、図30(b)に示すように、レジ
スト層をマスクにしてn型不純物をイオンインプラし拡
散し、n型ソース層55を形成する。最後に、図27に
示すように、半導体基板の表面に層間絶縁膜を形成し、
その一部にコンタクトホールを設け、コンタクトホール
でn型ソース層55に低抵抗接触するように、カソード
電極57を形成する。一方、裏面にはp型エミッタ層5
1に低抵抗接触するようにアノード電極56を形成し
て、絶縁ゲート型ターンオフサイリスタが得られる。
スト層をマスクにしてn型不純物をイオンインプラし拡
散し、n型ソース層55を形成する。最後に、図27に
示すように、半導体基板の表面に層間絶縁膜を形成し、
その一部にコンタクトホールを設け、コンタクトホール
でn型ソース層55に低抵抗接触するように、カソード
電極57を形成する。一方、裏面にはp型エミッタ層5
1に低抵抗接触するようにアノード電極56を形成し
て、絶縁ゲート型ターンオフサイリスタが得られる。
【0090】次に、n型エミッタ層54を形成する第2
の製造方法について、図31(a)〜図32(b)を参
照しながら説明する。まず、図31(a)に示すよう
に、パターニングを施した酸化膜等をマスク層71とし
て用いて、RIE等のドライエッチング法によって、p
型ベース層53の表面に選択的に垂直溝部(トレンチ)
66を形成し、その垂直溝66の底部のみにn型不純物
をイオン注入した後、アニール、ドライブイン拡散する
ことによって、垂直溝66の直下にn型エミッタ層54
を形成するところまでは、図28(a)〜29(b)に
示すプロセスの場合と同様である[図31(a)、
(b)]。
の製造方法について、図31(a)〜図32(b)を参
照しながら説明する。まず、図31(a)に示すよう
に、パターニングを施した酸化膜等をマスク層71とし
て用いて、RIE等のドライエッチング法によって、p
型ベース層53の表面に選択的に垂直溝部(トレンチ)
66を形成し、その垂直溝66の底部のみにn型不純物
をイオン注入した後、アニール、ドライブイン拡散する
ことによって、垂直溝66の直下にn型エミッタ層54
を形成するところまでは、図28(a)〜29(b)に
示すプロセスの場合と同様である[図31(a)、
(b)]。
【0091】続いて、図32(a)に示すように、上記
垂直溝66を形成した際用いたマスク層71と同一のマ
スク層を用いて再びエッチングすることによって、上記
垂直溝66と同じ幅でさらに深い垂直溝66を形成す
る。そして、図32(b)に示すように、先と同様にそ
の垂直溝66の底部のみにn型不純物をイオン注入す
る。次いで、アニール、ドライブイン拡散することによ
って、垂直溝66の直下にn型エミッタ層54を形成す
る。以上の方法によって、垂直溝66側壁のp型ベース
層中に、特定の深さを有するn型エミッタ層54を確実
に形成することができる。
垂直溝66を形成した際用いたマスク層71と同一のマ
スク層を用いて再びエッチングすることによって、上記
垂直溝66と同じ幅でさらに深い垂直溝66を形成す
る。そして、図32(b)に示すように、先と同様にそ
の垂直溝66の底部のみにn型不純物をイオン注入す
る。次いで、アニール、ドライブイン拡散することによ
って、垂直溝66の直下にn型エミッタ層54を形成す
る。以上の方法によって、垂直溝66側壁のp型ベース
層中に、特定の深さを有するn型エミッタ層54を確実
に形成することができる。
【0092】図27に示す絶縁ゲート型ターンオフサイ
リスタの動作は次の通りである。ゲート電極59に正電
圧を印加すると、チャンネル領域が導通状態となり、電
子がカソード電極からn型ソース層55、チャンネル領
域を通ってn型エミッタ層54へ流れ込み、n型エミッ
タ層54から高い注入効率でサイリスタ構造へ注入さ
れ、素子が高速でターンオンする。一方、ゲート電極5
9に負電圧を印加すると、チャンネル領域が非導通状態
となって、n型エミッタ層54への電子供給が止まり、
素子はターンオフする。なお、ターンオフする際の正孔
の排出方法については後述する。
リスタの動作は次の通りである。ゲート電極59に正電
圧を印加すると、チャンネル領域が導通状態となり、電
子がカソード電極からn型ソース層55、チャンネル領
域を通ってn型エミッタ層54へ流れ込み、n型エミッ
タ層54から高い注入効率でサイリスタ構造へ注入さ
れ、素子が高速でターンオンする。一方、ゲート電極5
9に負電圧を印加すると、チャンネル領域が非導通状態
となって、n型エミッタ層54への電子供給が止まり、
素子はターンオフする。なお、ターンオフする際の正孔
の排出方法については後述する。
【0093】本実施例では、図27に示すように、n型
エミッタ層54の真上にチャンネル領域が設けられてい
るため、単位面積当たりのチャネル幅が増加し、チャネ
ル抵抗が低減されると共に、n型エミッタ層54の面積
効率が高まり、素子を流れる電流密度が向上する。
エミッタ層54の真上にチャンネル領域が設けられてい
るため、単位面積当たりのチャネル幅が増加し、チャネ
ル抵抗が低減されると共に、n型エミッタ層54の面積
効率が高まり、素子を流れる電流密度が向上する。
【0094】図33,34は図27に示す絶縁ゲート型
ターンオフサイリスタの変形例である素子構造を示す断
面図である。いずれも、垂直溝部66の断面方向におい
て、n型ソース層55を選択的に形成することによっ
て、n型ソース層55とp型ベース層53とをカソード
電極57を介して短絡した構造であり、正孔の排出経路
を構成する。図26において、p型ベース層53aとp
型ベース層53bは、素子の周辺部において接続されて
いる。
ターンオフサイリスタの変形例である素子構造を示す断
面図である。いずれも、垂直溝部66の断面方向におい
て、n型ソース層55を選択的に形成することによっ
て、n型ソース層55とp型ベース層53とをカソード
電極57を介して短絡した構造であり、正孔の排出経路
を構成する。図26において、p型ベース層53aとp
型ベース層53bは、素子の周辺部において接続されて
いる。
【0095】図35(a)は、図27に示す絶縁ゲート
型ターンオフサイリスタの他の変形例である素子構造を
示す断面図であり、図35(b)はその等価回路であ
る。この構造は、図27に示す素子構造において、正孔
のバイパス構造を付加したものである。垂直溝66すな
わちゲート電極59の長手方向においてn型エミッタ層
54およびn型ソース層55を選択的に形成することに
よって、n型ソース層55とp型ベース層53bとの短
絡部を形成して、正孔の排出経路を構成する。この素子
の動作は、図27に示す素子構造の場合と同様である
が、素子がターンオフする際に、正孔がn型エミッタ層
54直下のp型ベース層53a、高濃度p型層64を通
ってカソード電極へと排出される。この構造では、図5
5で示した従来例の素子構造と異なり、素子がターンオ
フする際に、正孔はn型ソース層55直下のp型ベース
層53bを通らないために、n型ソース層55とp型ベ
ース層53bから成るダイオードが順バイアスされて電
子の注入が停止できなくなるということが起こらない。
型ターンオフサイリスタの他の変形例である素子構造を
示す断面図であり、図35(b)はその等価回路であ
る。この構造は、図27に示す素子構造において、正孔
のバイパス構造を付加したものである。垂直溝66すな
わちゲート電極59の長手方向においてn型エミッタ層
54およびn型ソース層55を選択的に形成することに
よって、n型ソース層55とp型ベース層53bとの短
絡部を形成して、正孔の排出経路を構成する。この素子
の動作は、図27に示す素子構造の場合と同様である
が、素子がターンオフする際に、正孔がn型エミッタ層
54直下のp型ベース層53a、高濃度p型層64を通
ってカソード電極へと排出される。この構造では、図5
5で示した従来例の素子構造と異なり、素子がターンオ
フする際に、正孔はn型ソース層55直下のp型ベース
層53bを通らないために、n型ソース層55とp型ベ
ース層53bから成るダイオードが順バイアスされて電
子の注入が停止できなくなるということが起こらない。
【0096】図36(a)は図27に示す絶縁ゲート型
ターンオフサイリスタの更に他の変形例である素子構造
を示す断面図であり、図36(b)はその等価回路であ
る。図27の場合と同様に、第1の垂直溝に第1のゲー
ト電極60が設けられ、n型ソース層55、p型ベース
層53b、n型エミッタ層54によって、メインサイリ
スタと直列に接続されたnチャネル型MOSFETが構
成されている。さらに、第1の垂直溝とは別に、n型エ
ミッタ層54の横方向拡散部分を貫き、p型ベース層5
3aまで達する深さをもつ第2の垂直溝部67が形成さ
れ、そこに第2のゲート電極61が設けられて、p型ベ
ース層53b、n型エミッタ層54、p型ベース層53
aより成るpチャネル型MOSFETが構成されてい
る。このpチャネル型MOSFETは、素子がターンオ
フする際に、第2のゲート電極61に負電圧を印加して
チャンネルを導通状態にすることによって正孔の排出経
路を提供する。
ターンオフサイリスタの更に他の変形例である素子構造
を示す断面図であり、図36(b)はその等価回路であ
る。図27の場合と同様に、第1の垂直溝に第1のゲー
ト電極60が設けられ、n型ソース層55、p型ベース
層53b、n型エミッタ層54によって、メインサイリ
スタと直列に接続されたnチャネル型MOSFETが構
成されている。さらに、第1の垂直溝とは別に、n型エ
ミッタ層54の横方向拡散部分を貫き、p型ベース層5
3aまで達する深さをもつ第2の垂直溝部67が形成さ
れ、そこに第2のゲート電極61が設けられて、p型ベ
ース層53b、n型エミッタ層54、p型ベース層53
aより成るpチャネル型MOSFETが構成されてい
る。このpチャネル型MOSFETは、素子がターンオ
フする際に、第2のゲート電極61に負電圧を印加して
チャンネルを導通状態にすることによって正孔の排出経
路を提供する。
【0097】図37(a)は図27に示す絶縁ゲート型
ターンオフサイリスタの更に他の変形例である素子構造
を示す断面図であり、図37(b)はその等価回路であ
る。図27に示す素子構造と同様に、第1の垂直溝に第
1のゲート電極が設けられ、n型ソース層55、p型ベ
ース層53b、n型エミッタ層54によって、メインサ
イリスタと直列に接続されたnチャネル型MOSFET
が構成されている。さらに、第1の垂直溝とは別に、n
型エミッタ層54の横方向拡散部分とp型ベース層53
aを貫き、n型ベース層52まで達する深さをもつ第3
の垂直溝部68が形成され、そこに第3のゲート電極6
2が設けられて、n型エミッタ層54、p型ベース層5
3a、n型ベース層52より成るpチャネル型MOSF
ETが構成されている。
ターンオフサイリスタの更に他の変形例である素子構造
を示す断面図であり、図37(b)はその等価回路であ
る。図27に示す素子構造と同様に、第1の垂直溝に第
1のゲート電極が設けられ、n型ソース層55、p型ベ
ース層53b、n型エミッタ層54によって、メインサ
イリスタと直列に接続されたnチャネル型MOSFET
が構成されている。さらに、第1の垂直溝とは別に、n
型エミッタ層54の横方向拡散部分とp型ベース層53
aを貫き、n型ベース層52まで達する深さをもつ第3
の垂直溝部68が形成され、そこに第3のゲート電極6
2が設けられて、n型エミッタ層54、p型ベース層5
3a、n型ベース層52より成るpチャネル型MOSF
ETが構成されている。
【0098】図37(a)に示す素子をターンオンする
には、第3のゲート電極62に正電圧を印加してこのn
チャネル型MOSFETのチャンネル領域を導通状態に
することによって、n型エミッタ層54からn型ベース
層52へ直接電子を注入して、素子を高速にターンオン
させる。
には、第3のゲート電極62に正電圧を印加してこのn
チャネル型MOSFETのチャンネル領域を導通状態に
することによって、n型エミッタ層54からn型ベース
層52へ直接電子を注入して、素子を高速にターンオン
させる。
【0099】以上図36、37で述べた各素子構造は、
それらを複合して形成し、動作させることも可能であ
る。その場合、素子の動作は次の通りである。第1、第
2及び第3のゲート電極の全てに正電圧を印加すると、
第1及び第3のチャンネル領域が導通状態となり、素子
が高速でターンオンすると同時に、第2のチャンネル領
域が非導通状態となってエミッタ短絡部はなくなるの
で、電子はn型エミッタ層54から高い注入効率でサイ
リスタ構造へ注入される。一方、第1、第2及び第3の
ゲート電極の全てに負電圧を印加すると、第2のチャン
ネル領域が導通し、第1及び第3のチャンネル領域は非
導通となって、n型エミッタ層54への電子供給が止ま
ると同時に、正孔が第2のチャンネル領域を通ってカソ
ード電極57へ排出されるので、素子はターンオフす
る。
それらを複合して形成し、動作させることも可能であ
る。その場合、素子の動作は次の通りである。第1、第
2及び第3のゲート電極の全てに正電圧を印加すると、
第1及び第3のチャンネル領域が導通状態となり、素子
が高速でターンオンすると同時に、第2のチャンネル領
域が非導通状態となってエミッタ短絡部はなくなるの
で、電子はn型エミッタ層54から高い注入効率でサイ
リスタ構造へ注入される。一方、第1、第2及び第3の
ゲート電極の全てに負電圧を印加すると、第2のチャン
ネル領域が導通し、第1及び第3のチャンネル領域は非
導通となって、n型エミッタ層54への電子供給が止ま
ると同時に、正孔が第2のチャンネル領域を通ってカソ
ード電極57へ排出されるので、素子はターンオフす
る。
【0100】このような複合構造により、オン状態では
カソード短絡とならないため、高い注入効率で電子がn
型エミッタ層54より注入される。また、n型ソース層
55がn型エミッタ層54の上方に形成されているた
め、n型ソース層55を寄生のn型エミッタ層とする寄
生サイリスタのラッチアップが生じない。
カソード短絡とならないため、高い注入効率で電子がn
型エミッタ層54より注入される。また、n型ソース層
55がn型エミッタ層54の上方に形成されているた
め、n型ソース層55を寄生のn型エミッタ層とする寄
生サイリスタのラッチアップが生じない。
【0101】このように、以上述べた第5の実施例によ
れば、エピタキシャル成長法を用いることなく、垂直溝
型電界効果トランジスタ構造を有する絶縁ゲート型ター
ンオフサイリスタを形成することが可能となり、その結
果、電子の注入効率を高め、寄生サイリスタのラッチア
ップ耐量を向上させ、さらにチャネル幅やn型エミッタ
層の有効面積を高めた素子を実現することができる。
れば、エピタキシャル成長法を用いることなく、垂直溝
型電界効果トランジスタ構造を有する絶縁ゲート型ター
ンオフサイリスタを形成することが可能となり、その結
果、電子の注入効率を高め、寄生サイリスタのラッチア
ップ耐量を向上させ、さらにチャネル幅やn型エミッタ
層の有効面積を高めた素子を実現することができる。
【0102】図38は本発明の第6の実施例に係る絶縁
ゲート型ターンオフサイリスタの素子構造を示す断面図
である。図38において、p型エミッタ層101に接し
てn型ベース層102が形成され、このn型ベース層1
02内にp型ベース層103及びn型エミッタ層104
が不純物の拡散により形成され、サイリスタ構造を構成
している。
ゲート型ターンオフサイリスタの素子構造を示す断面図
である。図38において、p型エミッタ層101に接し
てn型ベース層102が形成され、このn型ベース層1
02内にp型ベース層103及びn型エミッタ層104
が不純物の拡散により形成され、サイリスタ構造を構成
している。
【0103】また、n型エミッタ層104と所定の間隔
を隔ててn型ソース層105が形成され、n型エミッタ
層104とn型ソース層105との間のp型ベース層1
03の表面には、ゲート絶縁膜110を介して第1の絶
縁ゲート電極111が形成され、これによってCH1を
チャネル領域とするnチャネル型MOSFETが構成さ
れている。そして、p型エミッタ層101上にはアノー
ド電極106が、n型ソース層105上にはカソード電
極107が、それぞれ形成されている。これらの基本的
構造は、従来と変わるところはない。
を隔ててn型ソース層105が形成され、n型エミッタ
層104とn型ソース層105との間のp型ベース層1
03の表面には、ゲート絶縁膜110を介して第1の絶
縁ゲート電極111が形成され、これによってCH1を
チャネル領域とするnチャネル型MOSFETが構成さ
れている。そして、p型エミッタ層101上にはアノー
ド電極106が、n型ソース層105上にはカソード電
極107が、それぞれ形成されている。これらの基本的
構造は、従来と変わるところはない。
【0104】本実施例では、図38に示すように、p型
ベース層103内に、n型エミッタ層104と所定距離
隔てて、n型ドレイン層108が形成され、このn型ド
レイン層108と所定距離隔てて、n型ソース層109
が形成されている。これらn型ドレイン層108とn型
ソース層109との間のp型ベース層103上には、ゲ
ート絶縁膜112を介してターンオフ用の第2の絶縁ゲ
ート電極113が形成され、これによってCH3をチャ
ネル領域とするターンオフ用のnチャネル型MOSFE
Tが構成されている。
ベース層103内に、n型エミッタ層104と所定距離
隔てて、n型ドレイン層108が形成され、このn型ド
レイン層108と所定距離隔てて、n型ソース層109
が形成されている。これらn型ドレイン層108とn型
ソース層109との間のp型ベース層103上には、ゲ
ート絶縁膜112を介してターンオフ用の第2の絶縁ゲ
ート電極113が形成され、これによってCH3をチャ
ネル領域とするターンオフ用のnチャネル型MOSFE
Tが構成されている。
【0105】そして、p型ベース層103のn型ドレイ
ン層108に隣接する位置には、ドレイン電極114が
低抵抗接触して設けられており、このドレイン電極11
4により、n型ドレイン層108はp型ベース層103
と短絡している。また、n型ソース層109上にはソー
ス電極115が、カソード電極107と一体的に形成さ
れている。
ン層108に隣接する位置には、ドレイン電極114が
低抵抗接触して設けられており、このドレイン電極11
4により、n型ドレイン層108はp型ベース層103
と短絡している。また、n型ソース層109上にはソー
ス電極115が、カソード電極107と一体的に形成さ
れている。
【0106】本実施例に係る絶縁ゲート型ターンオフサ
イリスタでは、ターンオフ時には、ターンオン・ターン
オフ兼用の第1の絶縁ゲート電極111に対して零又は
負の電圧が印加されると同時に、ターンオフ用の第2の
絶縁ゲート電極113に、カソードに対して正の電圧が
印加される。これによってCH1は非導通状態となり、
n型エミッタ層104への電子の供給が停止すると同時
に、正孔がチャネルCH3及び第1のn型ソース層10
9直下のp型ベース層103を通って、カソード電極1
07へと排出され、それによって素子はターンオフす
る。図38では、このときの正孔電流の主要なバイパス
経路を破線で示している。
イリスタでは、ターンオフ時には、ターンオン・ターン
オフ兼用の第1の絶縁ゲート電極111に対して零又は
負の電圧が印加されると同時に、ターンオフ用の第2の
絶縁ゲート電極113に、カソードに対して正の電圧が
印加される。これによってCH1は非導通状態となり、
n型エミッタ層104への電子の供給が停止すると同時
に、正孔がチャネルCH3及び第1のn型ソース層10
9直下のp型ベース層103を通って、カソード電極1
07へと排出され、それによって素子はターンオフす
る。図38では、このときの正孔電流の主要なバイパス
経路を破線で示している。
【0107】図38に示すように、正孔電流はn型エミ
ッタ層104のすぐ近くでドレイン電極114に吸い出
され、ターンオフ用の第2の絶縁ゲート電極113直下
のチャネルCH3を通り、n型ドレイン層108からソ
ース電極115即ちカソード電極107に排出される。
ッタ層104のすぐ近くでドレイン電極114に吸い出
され、ターンオフ用の第2の絶縁ゲート電極113直下
のチャネルCH3を通り、n型ドレイン層108からソ
ース電極115即ちカソード電極107に排出される。
【0108】なお、以上説明したのとは別の駆動方法と
して、ターンオフ時、まずターンオフ用の絶縁ゲート電
極113に正電圧を印加して、ある程度正孔を排出し、
その後一定時間経過後に、ターンオン・ターンオフ兼用
の第1の絶縁ゲート電極111に零又は負の電圧を印加
することも可能である。
して、ターンオフ時、まずターンオフ用の絶縁ゲート電
極113に正電圧を印加して、ある程度正孔を排出し、
その後一定時間経過後に、ターンオン・ターンオフ兼用
の第1の絶縁ゲート電極111に零又は負の電圧を印加
することも可能である。
【0109】以上説明したように、本実施例の素子構造
では、正孔排出用の経路がn型エミッタ層104に隣接
して形成されるため、n型エミッタ層104のサイズを
大きくとることが可能であり、その結果、n型エミッタ
層104から高い注入効率で電子が注入され、正孔の蓄
積量が増加してもオン電圧が低減される。また、ターン
オフ時にn型ソース層109直下のp型ベース層103
を通って排出される正孔電流が減少する結果、寄生サイ
リスタのラッチアップが防止され、高いターンオフ能力
が得られる。
では、正孔排出用の経路がn型エミッタ層104に隣接
して形成されるため、n型エミッタ層104のサイズを
大きくとることが可能であり、その結果、n型エミッタ
層104から高い注入効率で電子が注入され、正孔の蓄
積量が増加してもオン電圧が低減される。また、ターン
オフ時にn型ソース層109直下のp型ベース層103
を通って排出される正孔電流が減少する結果、寄生サイ
リスタのラッチアップが防止され、高いターンオフ能力
が得られる。
【0110】図39は、図38の変形例に係る絶縁ゲー
ト型ターンオフサイリスタの素子構造を示す断面図であ
る。図39の図38と対応する部分は、同一符号を付し
て詳細な説明は省略する。
ト型ターンオフサイリスタの素子構造を示す断面図であ
る。図39の図38と対応する部分は、同一符号を付し
て詳細な説明は省略する。
【0111】この例では、p型ベース層103のn型エ
ミッタ層104から所定距離離れた位置にはn型ドレイ
ン層108が形成され、このn型ドレイン層108とn
型エミッタ層104の間のp型ベース層103上にゲー
ト絶縁膜112を介して第3のゲート電極113が形成
され、それによってCH3をチャネル領域とするターン
オフ用のnチャネルMOSFETが構成されている。
ミッタ層104から所定距離離れた位置にはn型ドレイ
ン層108が形成され、このn型ドレイン層108とn
型エミッタ層104の間のp型ベース層103上にゲー
ト絶縁膜112を介して第3のゲート電極113が形成
され、それによってCH3をチャネル領域とするターン
オフ用のnチャネルMOSFETが構成されている。
【0112】n型ドレイン層108にコンタクトするド
レイン電極114は、同時にp型ベース層103にもコ
ンタクトされており、p型ベース層103とn型ドレイ
ン層108とが、このドレイン電極114により短絡さ
れている。即ち、本実施例に係る構造は、図38に示す
構造において、第2のn型ソース層109をn型エミッ
タ層104で兼用した構造となっている。これによっ
て、面積効率が向上されている。
レイン電極114は、同時にp型ベース層103にもコ
ンタクトされており、p型ベース層103とn型ドレイ
ン層108とが、このドレイン電極114により短絡さ
れている。即ち、本実施例に係る構造は、図38に示す
構造において、第2のn型ソース層109をn型エミッ
タ層104で兼用した構造となっている。これによっ
て、面積効率が向上されている。
【0113】図39に示す素子の動作及び作用は、図3
8に示す素子において説明したものと同様であり、その
詳細は省略する。図38に示す素子の場合と異なるとこ
ろは、ターンオフ時、ドレイン電極114から吸い込ま
れた正孔電流が、n型ドレイン層108からCH3を通
ってn型エミッタ層104、チャネルCH1、第1のソ
ース層105へと流れ、カソード電極107へ排出され
ることである。
8に示す素子において説明したものと同様であり、その
詳細は省略する。図38に示す素子の場合と異なるとこ
ろは、ターンオフ時、ドレイン電極114から吸い込ま
れた正孔電流が、n型ドレイン層108からCH3を通
ってn型エミッタ層104、チャネルCH1、第1のソ
ース層105へと流れ、カソード電極107へ排出され
ることである。
【0114】図40は、図39に示す素子構造を平面的
に配置した構造の平面図であり、図41〜44は、それ
ぞれそのA−A断面図、B−B断面図、C−C断面図、
D−D断面図である。図40の図38、39に対応する
部分は、図38、39と同一符号付して、詳細は省略す
る。なお、図45は、図40の素子の等価回路図であ
る。
に配置した構造の平面図であり、図41〜44は、それ
ぞれそのA−A断面図、B−B断面図、C−C断面図、
D−D断面図である。図40の図38、39に対応する
部分は、図38、39と同一符号付して、詳細は省略す
る。なお、図45は、図40の素子の等価回路図であ
る。
【0115】図40に示す例では、n型エミッタ層10
4が矩形状に分割配置されており、個々のn型エミッタ
層104の1つの短辺に沿ってターンオン・ターンオフ
兼用のゲート電極111と第1の第1のソース層105
とが形成され、他方の短辺に沿ってターンオン用の第2
のゲート電極123が形成されている。また、n型エミ
ッタ層104の対向する2つの長辺に沿ってターンオフ
用のゲート電極113とn型ドレイン層108とが形成
され、n型ドレイン層108は、ドレイン電極114に
よってp型ベース層103と短絡されている。
4が矩形状に分割配置されており、個々のn型エミッタ
層104の1つの短辺に沿ってターンオン・ターンオフ
兼用のゲート電極111と第1の第1のソース層105
とが形成され、他方の短辺に沿ってターンオン用の第2
のゲート電極123が形成されている。また、n型エミ
ッタ層104の対向する2つの長辺に沿ってターンオフ
用のゲート電極113とn型ドレイン層108とが形成
され、n型ドレイン層108は、ドレイン電極114に
よってp型ベース層103と短絡されている。
【0116】図40に示す素子の動作及び作用は、図3
8に示す素子において説明したものと同様であり、その
詳細は省略する。ただし、この例では、ドレイン電極1
14に吸い出された正孔電流をドレイン電極114から
チャネルCH5を通してカソード電極106に排出する
ことも可能である。なお、図46は、図40に示す素子
の駆動方法を示すタイミングチャートである。
8に示す素子において説明したものと同様であり、その
詳細は省略する。ただし、この例では、ドレイン電極1
14に吸い出された正孔電流をドレイン電極114から
チャネルCH5を通してカソード電極106に排出する
ことも可能である。なお、図46は、図40に示す素子
の駆動方法を示すタイミングチャートである。
【0117】図47は、図40の変形例に係る絶縁ゲー
ト型ターンオフサイリスタの素子構造を示す断面図であ
る。この断面図は、図40の平面図におけるD−D断面
図に対応する。図47に示す構造が図40〜46に示す
構造と異なるところは、n型エミッタ層104の下のp
型ベース層103が、横方向に相互に重なるように、複
数個に分割されて選択的に形成されており、そのためD
−D方向の横方向拡散抵抗が大きくなっている点であ
る。
ト型ターンオフサイリスタの素子構造を示す断面図であ
る。この断面図は、図40の平面図におけるD−D断面
図に対応する。図47に示す構造が図40〜46に示す
構造と異なるところは、n型エミッタ層104の下のp
型ベース層103が、横方向に相互に重なるように、複
数個に分割されて選択的に形成されており、そのためD
−D方向の横方向拡散抵抗が大きくなっている点であ
る。
【0118】そのため、図47に示す素子では、ターン
オン時にはn型エミッタ層104が容易にラッチアップ
するとともに、ターンオフ時、正孔電流がカソード電極
107へ排出される際に、第1のn型ソース層105の
下のp型ベース層を通らなくなり、その結果、寄生サイ
リスタのラッチアップが防止される。
オン時にはn型エミッタ層104が容易にラッチアップ
するとともに、ターンオフ時、正孔電流がカソード電極
107へ排出される際に、第1のn型ソース層105の
下のp型ベース層を通らなくなり、その結果、寄生サイ
リスタのラッチアップが防止される。
【0119】図48は、図40の他の変形例に係る絶縁
ゲート型ターンオフサイリスタの素子構造を示す平面図
であり、その主要な構成は、図40と同様である。この
例では、n型エミッタ層104及びn型ドレイン層10
8が櫛型状に形成され、その間にターンオフ用の絶縁ゲ
ート電極113が蛇行する形で形成されている。この構
造によって、ターンオフ用のチャネルCH3のチャネル
幅が大幅に増加し、チャネル抵抗が低減され、ターンオ
フ能力が向上するとともに、チャネルCH1のチャネル
幅も増加し、オン電圧が低下する。
ゲート型ターンオフサイリスタの素子構造を示す平面図
であり、その主要な構成は、図40と同様である。この
例では、n型エミッタ層104及びn型ドレイン層10
8が櫛型状に形成され、その間にターンオフ用の絶縁ゲ
ート電極113が蛇行する形で形成されている。この構
造によって、ターンオフ用のチャネルCH3のチャネル
幅が大幅に増加し、チャネル抵抗が低減され、ターンオ
フ能力が向上するとともに、チャネルCH1のチャネル
幅も増加し、オン電圧が低下する。
【0120】図49は、図38の他の変形例に係る絶縁
ゲート型ターンオフサイリスタの素子構造を示す断面
図、図50は、その等価回路図である。図49におい
て、p型ベース層103のn型エミッタ層104に隣接
する位置にベース電極119が形成され、このベース電
極119は、素子内の他の箇所に設けられたターンオフ
用のMOSFETのn型ドレイン層108に接触してい
るドレイン電極114に電気的に接続されている。
ゲート型ターンオフサイリスタの素子構造を示す断面
図、図50は、その等価回路図である。図49におい
て、p型ベース層103のn型エミッタ層104に隣接
する位置にベース電極119が形成され、このベース電
極119は、素子内の他の箇所に設けられたターンオフ
用のMOSFETのn型ドレイン層108に接触してい
るドレイン電極114に電気的に接続されている。
【0121】図51は、図49の変形例に係る絶縁ゲー
ト型ターンオフサイリスタの素子構造を示す平面図であ
り、その主要な構成は図49に示す素子と同様である。
この例では、n型エミッタ層が矩形状に分割して配置さ
れ、個々のn型エミッタ層104の1つの短辺に沿って
ターンオン・ターンオフ兼用のゲート電極111と第1
の第1のソース層105とが形成され、他方の短辺に沿
ってターンオン用の第2のゲート電極123が形成され
ている。
ト型ターンオフサイリスタの素子構造を示す平面図であ
り、その主要な構成は図49に示す素子と同様である。
この例では、n型エミッタ層が矩形状に分割して配置さ
れ、個々のn型エミッタ層104の1つの短辺に沿って
ターンオン・ターンオフ兼用のゲート電極111と第1
の第1のソース層105とが形成され、他方の短辺に沿
ってターンオン用の第2のゲート電極123が形成され
ている。
【0122】また、n型エミッタ層104の対向する2
つの長辺に沿ってベース電極119が形成され、このベ
ース電極119は、n型ソース層105に隣接してn型
エミッタ層104とは反対の位置に形成されているn型
ドレイン層108に接続されている。n型ソース層10
5は梯子状に形成されており、カソード電極107によ
りp型ベース層3と短絡されている。
つの長辺に沿ってベース電極119が形成され、このベ
ース電極119は、n型ソース層105に隣接してn型
エミッタ層104とは反対の位置に形成されているn型
ドレイン層108に接続されている。n型ソース層10
5は梯子状に形成されており、カソード電極107によ
りp型ベース層3と短絡されている。
【0123】このような構造によって、ターンオフ時に
n型エミッタ層104の直下のp型ベース層103から
の正孔の吸い出しが速やかに行われる。また、n型エミ
ッタ層104の幅を増やすことにより、CH1とCH3
の両方のチャネル幅を同時に増加させることが出来、オ
ン特性とターンオフ能力をともに向上させることが出来
る。
n型エミッタ層104の直下のp型ベース層103から
の正孔の吸い出しが速やかに行われる。また、n型エミ
ッタ層104の幅を増やすことにより、CH1とCH3
の両方のチャネル幅を同時に増加させることが出来、オ
ン特性とターンオフ能力をともに向上させることが出来
る。
【0124】以上説明したように、本発明の第6の実施
例によれば、オン電圧を低く保った上に、高いターンオ
フ能力を有する絶縁ゲート型ターンオフサイリスタを得
ることが出来る。
例によれば、オン電圧を低く保った上に、高いターンオ
フ能力を有する絶縁ゲート型ターンオフサイリスタを得
ることが出来る。
【0125】図52は、本発明の第7の実施例に係る絶
縁ゲート型サイリスタの素子構造を示す断面図である。
図52において、p型エミッタ層201に接してn型ベ
ース層202が形成され、このn型ベース層202内に
p型ベース層203およびn型エミッタ層204が順次
拡散形成されたpnpnサイリスタ構造を有し、p型エ
ミッタ層201にはアノード電極207が低抵抗接触し
ている。また、n型エミッタ層204に隣接してn型ソ
ース層205が形成され、これら2層に挾まれたp型ベ
ース層203の表面部にゲート絶縁膜211を介してゲ
ート電極209が形成されている。更に、n型ソース層
205と高濃度p型層206の両方にカソード電極20
8が低抵抗接触している。
縁ゲート型サイリスタの素子構造を示す断面図である。
図52において、p型エミッタ層201に接してn型ベ
ース層202が形成され、このn型ベース層202内に
p型ベース層203およびn型エミッタ層204が順次
拡散形成されたpnpnサイリスタ構造を有し、p型エ
ミッタ層201にはアノード電極207が低抵抗接触し
ている。また、n型エミッタ層204に隣接してn型ソ
ース層205が形成され、これら2層に挾まれたp型ベ
ース層203の表面部にゲート絶縁膜211を介してゲ
ート電極209が形成されている。更に、n型ソース層
205と高濃度p型層206の両方にカソード電極20
8が低抵抗接触している。
【0126】以上の構成は、図55に示す従来の素子の
構造と同様である。本実施例に係る素子が従来の素子と
異なる点は、n型エミッタ層204が、リンの拡散によ
り深く形成された領域204aと、ヒ素の拡散により浅
く形成された領域204bとにより形成されている点で
ある。この場合、n型ソース層205は、ヒ素の拡散に
より領域204bと同時に形成されるため、領域204
aよりも浅く形成されている。
構造と同様である。本実施例に係る素子が従来の素子と
異なる点は、n型エミッタ層204が、リンの拡散によ
り深く形成された領域204aと、ヒ素の拡散により浅
く形成された領域204bとにより形成されている点で
ある。この場合、n型ソース層205は、ヒ素の拡散に
より領域204bと同時に形成されるため、領域204
aよりも浅く形成されている。
【0127】このように、図52に示す構成では、n型
エミッタ層204の領域204aは深く形成されている
ため、領域204aの直下のp型ベース層203のホー
ル電流の横方向抵抗が大きくなり、素子のオン状態でカ
ソード電極へ逃げる正孔が減少し、n型エミッタ層20
4の領域204aからの電子の注入効率が上昇し、素子
のオン抵抗を小さくすることが出来る。
エミッタ層204の領域204aは深く形成されている
ため、領域204aの直下のp型ベース層203のホー
ル電流の横方向抵抗が大きくなり、素子のオン状態でカ
ソード電極へ逃げる正孔が減少し、n型エミッタ層20
4の領域204aからの電子の注入効率が上昇し、素子
のオン抵抗を小さくすることが出来る。
【0128】また、n型ソース層205は、ヒ素の拡散
により浅く形成されているため、その直下のp型ベース
層203、p型高濃度層206のホール電流の横方向の
抵抗を小さくすることが出来、寄生サイリスタのラッチ
アップ耐量を上げることが可能となる。
により浅く形成されているため、その直下のp型ベース
層203、p型高濃度層206のホール電流の横方向の
抵抗を小さくすることが出来、寄生サイリスタのラッチ
アップ耐量を上げることが可能となる。
【0129】図53(a)〜(d)は、図52に示す絶
縁ゲート型サイリスタの製造工程を示す断面図である。
まず、図53(a)に示すように、p型エミッタ層20
1、n型ベース層202、p型ベース層203、p型高
濃度層206、ゲート酸化膜211、及びポリシリコン
ゲート電極209を周知の技術により形成したウエハの
表面に、n型エミッタ層204の深い領域204aを形
成するための窓を開口したレジストパターン212を形
成し、次いで、このレジストパターン212をマスクと
して用いて、開口部に露出する酸化膜211の部分を除
去して、シリコンを露出させる。そして、この露出した
シリコンの表面領域にリンをイオン注入する。
縁ゲート型サイリスタの製造工程を示す断面図である。
まず、図53(a)に示すように、p型エミッタ層20
1、n型ベース層202、p型ベース層203、p型高
濃度層206、ゲート酸化膜211、及びポリシリコン
ゲート電極209を周知の技術により形成したウエハの
表面に、n型エミッタ層204の深い領域204aを形
成するための窓を開口したレジストパターン212を形
成し、次いで、このレジストパターン212をマスクと
して用いて、開口部に露出する酸化膜211の部分を除
去して、シリコンを露出させる。そして、この露出した
シリコンの表面領域にリンをイオン注入する。
【0130】次に、レジストパターン212を除去した
後、図53(b)に示すように、n型エミッタ層204
の浅い領域204b、n型ソース層205及びポリシリ
コンゲート電極209を形成するための窓を開口したレ
ジストパターン213を形成し、開口部に露出する酸化
膜211の部分を除去して、シリコンを露出させ、この
露出したシリコンの表面領域にヒ素をイオン注入する。
後、図53(b)に示すように、n型エミッタ層204
の浅い領域204b、n型ソース層205及びポリシリ
コンゲート電極209を形成するための窓を開口したレ
ジストパターン213を形成し、開口部に露出する酸化
膜211の部分を除去して、シリコンを露出させ、この
露出したシリコンの表面領域にヒ素をイオン注入する。
【0131】次に、例えば1100℃のドライ酸素雰囲
気で20分の熱酸化を行うと、リンとヒ素の熱拡散係数
の相違により、深さ1,5μmのリンの拡散領域204
aと、深さ0.5μmのヒ素の拡散領域204bとが同
時に形成され、リンの拡散領域204aと、ヒ素の拡散
領域204bとが一体となって、図53(c)に示すよ
うに、n型エミッタ層204が形成される。
気で20分の熱酸化を行うと、リンとヒ素の熱拡散係数
の相違により、深さ1,5μmのリンの拡散領域204
aと、深さ0.5μmのヒ素の拡散領域204bとが同
時に形成され、リンの拡散領域204aと、ヒ素の拡散
領域204bとが一体となって、図53(c)に示すよ
うに、n型エミッタ層204が形成される。
【0132】その後、周知の技術により、絶縁膜21
0、コンタクト領域、電極の形成等の工程を経て、図5
3(d)に示すように、最終的な絶縁ゲート型サイリス
タが得られる。
0、コンタクト領域、電極の形成等の工程を経て、図5
3(d)に示すように、最終的な絶縁ゲート型サイリス
タが得られる。
【0133】図53に示す製造工程によると、従来の製
造工程と比較して、リンの選択的イオン注入の工程が増
えるだけで、上述のように優れた性能の絶縁ゲート型サ
イリスタが得ることが可能である。
造工程と比較して、リンの選択的イオン注入の工程が増
えるだけで、上述のように優れた性能の絶縁ゲート型サ
イリスタが得ることが可能である。
【0134】図54(a)〜(d)は、図52(a)〜
(d)に示す絶縁ゲート型サイリスタの製造工程の他の
例を示す断面図である。この例では、リンとヒ素のイオ
ン注入の順序が入れ替わっていることを除いて、図52
(a)〜(d)に示す製造工程と同様である。この例に
よると、酸化膜211を除去する工程が1回で済むとい
う利点がある。
(d)に示す絶縁ゲート型サイリスタの製造工程の他の
例を示す断面図である。この例では、リンとヒ素のイオ
ン注入の順序が入れ替わっていることを除いて、図52
(a)〜(d)に示す製造工程と同様である。この例に
よると、酸化膜211を除去する工程が1回で済むとい
う利点がある。
【0135】以上説明したように、本発明の第7の実施
例によると、選択的イオン注入の工程が増えるのみで、
n型エミッタ層を選択的に深く形成することが可能とな
り、オン抵抗が小さく、寄生サイリスタのラッチアップ
耐量が高い絶縁ゲート型サイリスタを得ることが可能で
ある。
例によると、選択的イオン注入の工程が増えるのみで、
n型エミッタ層を選択的に深く形成することが可能とな
り、オン抵抗が小さく、寄生サイリスタのラッチアップ
耐量が高い絶縁ゲート型サイリスタを得ることが可能で
ある。
【0136】
【発明の効果】以上説明したように、第1及び第3の発
明によれば、ダイオード構造とMOSFET構造を適切
に組み合わせることにより、優れたターンオン特性と優
れたターンオフ特性を持った電力用半導体素子を提供す
ることができる。
明によれば、ダイオード構造とMOSFET構造を適切
に組み合わせることにより、優れたターンオン特性と優
れたターンオフ特性を持った電力用半導体素子を提供す
ることができる。
【0137】また、第2の発明によれば、オン電圧を低
く保った上に、速やかにターンオフする電力用半導体素
子を提供することができる。
く保った上に、速やかにターンオフする電力用半導体素
子を提供することができる。
【0138】更に、第3の発明によれば、トレンチ溝に
埋め込むことによって、拡散領域や電極を形成すること
により、素子の有効面積が増大し、ターンオン・ターン
オフ特性がそれぞれ優れた電力用半導体素子を提供する
ことが出来る。
埋め込むことによって、拡散領域や電極を形成すること
により、素子の有効面積が増大し、ターンオン・ターン
オフ特性がそれぞれ優れた電力用半導体素子を提供する
ことが出来る。
【0139】また、第4に発明の製造方法により形成さ
れた素子構造では、第2導電型のソース層直下の第1導
電型のベース層は正孔排出経路とならないため、寄生サ
イリスタのラッチアップが起こりにくい。さらに、メイ
ンサイリスタ構造に直列に接続された電界効果トランジ
スタのチャネル領域が第2導電型のエミッタ層の真上に
縦方向に形成されているため、チャネル幅が増加し、か
つ第2導電型のエミッタ層の有効面積も高まる。
れた素子構造では、第2導電型のソース層直下の第1導
電型のベース層は正孔排出経路とならないため、寄生サ
イリスタのラッチアップが起こりにくい。さらに、メイ
ンサイリスタ構造に直列に接続された電界効果トランジ
スタのチャネル領域が第2導電型のエミッタ層の真上に
縦方向に形成されているため、チャネル幅が増加し、か
つ第2導電型のエミッタ層の有効面積も高まる。
【0140】更にまた、第5の発明によれば、オン電圧
を低く保った上に、高いターンオフ能力を有する電力用
半導体素子を得ることが出来る。
を低く保った上に、高いターンオフ能力を有する電力用
半導体素子を得ることが出来る。
【図1】本発明の第1の実施例に係る電力用半導体素子
を示す断面図。
を示す断面図。
【図2】図1の電力用半導体素子の変形例を示す断面
図。
図。
【図3】図1の電力用半導体素子の他の変形例を示す断
面図。
面図。
【図4】本発明の第2の実施例に係る電力用半導体素子
を示す断面図。
を示す断面図。
【図5】図4の電力用半導体素子の変形例を示す断面
図。
図。
【図6】図4の電力用半導体素子の他の変形例を示す断
面図。
面図。
【図7】本発明の第3の実施例に係る電力用半導体素子
を示す斜視図。
を示す斜視図。
【図8】図7の素子の互いに直角に切った第1及び第2
断面を夫々1平面の左右に置いた状態で示す断面図。
断面を夫々1平面の左右に置いた状態で示す断面図。
【図9】図7の素子の変形例を示す断面図。
【図10】図7の素子の他の変形例を示す斜視図。
【図11】図7の素子の更に他の変形例を示す斜視図。
【図12】図7〜図11の素子を駆動するためのタイミ
ングチャート。
ングチャート。
【図13】図7の素子の更にまた他の変形例を示す斜視
図
図
【図14】図13の素子を駆動するためのタイミングチ
ャート。
ャート。
【図15】本発明の第4の実施例に係る電力用半導体素
子の断面図。
子の断面図。
【図16】図15の電力用半導体素子の変形例を示す断
面図。
面図。
【図17】図15の電力用半導体素子の他の変形例を示
す断面図。
す断面図。
【図18】図17に示す半導体素子の製造プロセスを示
す断面図。
す断面図。
【図19】図17に示す半導体素子の製造プロセスを示
す断面図。
す断面図。
【図20】図15の電力用半導体素子の他の変形例を示
す断面図。
す断面図。
【図21】図20に示す半導体素子の製造工程を示す断
面図。
面図。
【図22】図20に示す半導体素子の製造工程を示す断
面図。
面図。
【図23】図20の電力用半導体素子の変形例を示す断
面図。
面図。
【図24】図23に示す半導体素子の製造工程を示す断
面図。
面図。
【図25】図23に示す半導体素子の製造工程を示す断
面図。
面図。
【図26】図23に示す半導体素子の製造工程を示す断
面図。
面図。
【図27】本発明の第5の実施例に係る絶縁ゲート型タ
ーンオフサイリスタの素子構造を示す断面図。
ーンオフサイリスタの素子構造を示す断面図。
【図28】図27の絶縁ゲート型ターンオフサイリスタ
の製造工程を示す断面図。
の製造工程を示す断面図。
【図29】図27の絶縁ゲート型ターンオフサイリスタ
の製造工程を示す断面図。
の製造工程を示す断面図。
【図30】図27の絶縁ゲート型ターンオフサイリスタ
の製造工程を示す断面図。
の製造工程を示す断面図。
【図31】図27の絶縁ゲート型ターンオフサイリスタ
の他の製造工程を示す断面図。
の他の製造工程を示す断面図。
【図32】図27の絶縁ゲート型ターンオフサイリスタ
の他の製造工程を示す断面図。
の他の製造工程を示す断面図。
【図33】図27に示す絶縁ゲート型ターンオフサイリ
スタの変形例。
スタの変形例。
【図34】図27に示す絶縁ゲート型ターンオフサイリ
スタの変形例。
スタの変形例。
【図35】図27に示す絶縁ゲート型ターンオフサイリ
スタの他の変形例を示す断面図及び等価回路図。
スタの他の変形例を示す断面図及び等価回路図。
【図36】図27に示す絶縁ゲート型ターンオフサイリ
スタの他の変形例を示す断面図及び等価回路図。
スタの他の変形例を示す断面図及び等価回路図。
【図37】図27に示す絶縁ゲート型ターンオフサイリ
スタの他の変形例を示す断面図及び等価回路図。
スタの他の変形例を示す断面図及び等価回路図。
【図38】本発明の第6の実施例に係る絶縁ゲート型タ
ーンオフサイリスタの素子構造を示す断面図。
ーンオフサイリスタの素子構造を示す断面図。
【図39】図38の変形例を示す断面図。
【図40】図39に示す素子構造を平面的に配置した構
造の平面図。
造の平面図。
【図41】図40のA−A断面図。
【図42】図40のB−B断面図。
【図43】図40のC−C断面図。
【図44】図40のD−D断面図。
【図45】図40の素子の等価回路図。
【図46】図40の素子を駆動するためのタイミングチ
ャート図。
ャート図。
【図47】図40の変形例を示す断面図
【図48】図40の他の変形例を示す平面図。
【図49】図38の他の変形例を示す断面図。
【図50】図38の素子の等価回路図。
【図51】49の変形例を示す平面図。
【図52】図52は、本発明の第7の実施例に係る絶縁
ゲート型サイリスタの素子構造を示す断面図。
ゲート型サイリスタの素子構造を示す断面図。
【図53】図52に示す絶縁ゲート型サイリスタの製造
工程を示す断面図。
工程を示す断面図。
【図54】図52に示す絶縁ゲート型サイリスタの製造
工程の他の例を示す断面図。
工程の他の例を示す断面図。
【図55】従来の電力用半導体素子を示す断面図
【図56】図55に示す電力用半導体素子の製造工程を
示す断面図。
示す断面図。
【図57】図55に示す電力用半導体素子の製造工程を
示す断面図。
示す断面図。
1・・・・p+ 型エミッタ層 2・・・・n型バッファ層 3・・・・n- 型ベース層 4・・・・p型ベース層 4a・・・第1のp型ベース層 4b・・・第2のp型ベース層 5・・・・n型エミッタ層 6・・・・n+ 型ソース層 6a・・・第1のn+ 型ソース層 6b・・・第2のn+ 型ソース層 7・・・・アノード電極 8・・・・カソード電極 9・・・・ゲート絶縁膜 10・・・第1のゲート電極 11・・・第2のゲート電極 12・・・p+ 型ソース層 13・・・p+ 型高濃度層 14・・・n型ウェル層 19・・・カソードエミッタ電極 20・・・トレンチ構造 21・・・トレンチ 22・・・絶縁膜 23・・・ポリシリコン層 25・・・第1のソース電極 27・・・p+ 型高濃度層
フロントページの続き 審査官 岡 和久 (56)参考文献 特開 平4−27164(JP,A) 特開 平5−75113(JP,A) 特表 平7−506464(JP,A) (58)調査した分野(Int.Cl.7,DB名) H01L 29/74
Claims (5)
- 【請求項1】 第1導電型のエミッタ層と、この第1導
電型のエミッタ層に接するように形成された第2導電型
のベース層と、この第2導電型のベース層に接し且つ前
記第1導電型のエミッタ層に接しないように形成された
第1導電型のベース層と、この第1導電型のベース層に
接し且つ前記第2導電型のベース層に接しないように形
成された第2導電型のソース層と、前記第2導電型のベ
ース層に接し且つ前記第1導電型のベース層に接しない
ように形成された第1導電型のフローティング層と、第
1導電型の第1の介在領域を介して前記第2導電型のソ
ース層と接続された第2導電型のエミッタ層と、第2導
電型の第2の介在領域を介して前記第1導電型のフロー
ティング層と接続された第1導電型の仲介領域と、前記
第2導電型のソース層と前記第2導電型のエミッタ層と
の間の前記第1の介在領域上にゲート絶縁膜を介して形
成された第1のゲート電極と、前記第1導電型のフロー
ティング層と前記第1導電型の仲介領域との間の前記第
2の介在領域上にゲート絶縁膜を介して形成された第2
のゲート電極と、前記第1導電型のエミッタ層に接続さ
れた第1の主電極と、前記第1導電型のベース層、第2
導電型のソース層および前記第1導電型の仲介領域に接
続された第2の主電極とを具備する電力用半導体素子。 - 【請求項2】 第1導電型のエミッタ層と、この第1導
電型のエミッタ層上に形成された第2導電型のベース層
と、この第2導電型のベース層の表面に形成された第1
導電型のベース層と、この第1導電型のベース層の表面
領域に形成された第2導電型のエミッタ層と、この第2
導電型のエミッタ層と所定の間隔を隔てて前記第1導電
型のベース層の表面領域に形成された第2導型の第1の
ソース層と、この第2導電型の第1のソース層と前記第
2導電型のエミッタ層に挾まれた領域の前記第1導電型
のベース層上に第1のゲート絶縁膜を介して形成された
第1のゲート電極と、前記第1導電型のベース層の表面
領域に形成された第2導型のドレイン層と、この第2導
型のドレイン層と前記第1導電型のベース層とに接し、
これらを短絡させるドレイン電極と、前記第2導型のド
レイン層と所定の間隔を隔てて前記第1導電型のベース
層の表面領域に形成された第2導型の第2のソース層
と、この第2導電型の第2のソース層と前記第2導型の
ドレイン層に挾まれた領域の前記第1導電型のベース層
上に第2のゲート絶縁膜を介して形成された第2のゲー
ト電極と、前記第1導電型のエミッタ層上に形成された
第1の主電極と、前記第2導電型の第2のソース層及び
前記第2導電型の第1のソース層上に同時に接するよう
に形成された第2の主電極とを具備する電力用半導体素
子。 - 【請求項3】 第1導電型のエミッタ層と、この第1導
電型のエミッタ層上に形成された第2導電型のベース層
と、この第2導電型のベース層の表面にそれぞれ形成さ
れた第1導電型のベース層、第2導電型のエミッタ層及
び第1導電型の高濃度層と、前記第1導電型のベース層
内に第2導電型のエミッタ層と所定の間隔を隔てて形成
された第2導電型のソース層と、前記第2導電型のエミ
ッタ層内に前記高濃度層と所定の間隔を隔てて形成され
た第1導電型のソース層と、前記第2導電型のソース層
と前記第2導電型のエミッタ層に挾まれた領域の前記第
1導電型のベース層上に第1のゲート絶縁膜を介して形
成された第1のゲート電極と、前記第1導電型の高濃度
層と前記第1導電型のソース層に挾まれた領域上に第2
のゲート絶縁膜を介して形成された第2のゲート電極
と、前記第1導電型のエミッタ層上に形成された第1の
主電極と、前記第1導電型のベース層、前記第2導電型
のソース層及び前記第1導電型のソース層に同時にコン
タクトするように形成された第2の主電極とを具備する
電力用半導体素子。 - 【請求項4】 前記第2の導電型のエミッタは、前記第
1導電型のベースの中に、前記第2導電型のベースと接
しないように形成されている請求項1に記載の電力用半
導体素子。 - 【請求項5】 第1導電型のエミッタ層と、この第1導
電型のエミッタ層に接するように形成された第2導電型
のベース層と、この第2導電型のベース層に接し且つ前
記第1導電型のエミッタ層に接しないように、それぞれ
分離して形成された第1導電型の第1及び第2のベース
層と、この第1導電型の第1のベース層内に形成された
第2導電型のソース層と、前記第1導電型の第2のベー
ス層内に形成された第2導電型のエミッタ層と、前記第
2導電型のベース層内に形成された第1導電型のソース
層と、前記第2導電型のソース層と前記第2導電型のエ
ミッタ層との間の第1の介在領域上にゲート絶縁膜を介
して形成された第1のゲート電極と、記第2導電型のエ
ミッタ層と第1導電型のソース層との間の第2の介在領
域上にゲート絶縁膜を介して形成された第2のゲート電
極と、前記第1導電型のソース層と前記第1導電型の第
1のベース層との間の第3の介在領域上にゲート絶縁膜
を介して形成された第3のゲート電極と、前記第1導電
型のエミッタ層に接続された第1の主電極と、前記第1
導電型の第1のベース層及び第2導電型のソース層に接
続された第2の主電極とを具備する電力用半導体素子。
Priority Applications (1)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
JP00464494A JP3333299B2 (ja) | 1993-01-20 | 1994-01-20 | 電力用半導体素子 |
Applications Claiming Priority (3)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
JP741593 | 1993-01-20 | ||
JP5-7415 | 1993-01-20 | ||
JP00464494A JP3333299B2 (ja) | 1993-01-20 | 1994-01-20 | 電力用半導体素子 |
Publications (2)
Publication Number | Publication Date |
---|---|
JPH06275818A JPH06275818A (ja) | 1994-09-30 |
JP3333299B2 true JP3333299B2 (ja) | 2002-10-15 |
Family
ID=26338459
Family Applications (1)
Application Number | Title | Priority Date | Filing Date |
---|---|---|---|
JP00464494A Expired - Fee Related JP3333299B2 (ja) | 1993-01-20 | 1994-01-20 | 電力用半導体素子 |
Country Status (1)
Country | Link |
---|---|
JP (1) | JP3333299B2 (ja) |
Cited By (1)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
US11101375B2 (en) | 2019-03-19 | 2021-08-24 | Kabushiki Kaisha Toshiba | Semiconductor device and method of controlling same |
Families Citing this family (5)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
JP3168147B2 (ja) * | 1995-09-14 | 2001-05-21 | 株式会社日立製作所 | 半導体装置とそれを用いた3相インバータ |
JP2008251620A (ja) * | 2007-03-29 | 2008-10-16 | Toyota Motor Corp | 半導体装置とその製造方法 |
JP4605194B2 (ja) * | 2007-08-02 | 2011-01-05 | 日本テキサス・インスツルメンツ株式会社 | 半導体装置及びその駆動方法 |
CN102893402B (zh) * | 2010-03-23 | 2015-09-30 | Abb技术有限公司 | 功率半导体装置 |
WO2014054162A1 (ja) * | 2012-10-05 | 2014-04-10 | 株式会社 日立製作所 | 半導体装置およびそれを用いた電力変換装置 |
-
1994
- 1994-01-20 JP JP00464494A patent/JP3333299B2/ja not_active Expired - Fee Related
Cited By (2)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
US11101375B2 (en) | 2019-03-19 | 2021-08-24 | Kabushiki Kaisha Toshiba | Semiconductor device and method of controlling same |
US11594622B2 (en) | 2019-03-19 | 2023-02-28 | Kabushiki Kaisha Toshiba | Semiconductor device and method of controlling same |
Also Published As
Publication number | Publication date |
---|---|
JPH06275818A (ja) | 1994-09-30 |
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---|---|---|---|
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