JPS61123184A - 導電変調型mosfet - Google Patents
導電変調型mosfetInfo
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- JPS61123184A JPS61123184A JP24481184A JP24481184A JPS61123184A JP S61123184 A JPS61123184 A JP S61123184A JP 24481184 A JP24481184 A JP 24481184A JP 24481184 A JP24481184 A JP 24481184A JP S61123184 A JPS61123184 A JP S61123184A
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- Japan
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- type
- diffusion layer
- conductivity type
- gate
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Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
〔発明の技術分野〕
本発明は、導電変調型MOSFETに一関する。
導電変調型MOSFETは、通常のパワーMOSFET
Tのドレイン領域をソース領域とは逆の導電型にしたも
のである。従来の導電変調型MOSFETTの構造を第
4図に示す。41はpゝトレイン層、42はn−型高抵
抗層であり、この高抵抗層42の表面にp型ベース拡散
層43が形成され、更にこのp型ベース拡散R43内に
n4型ソ一ス拡散層44が形成されている。そしてソー
ス拡散層44と表面に露出している高抵抗層42に挟ま
れたp型ベース層43部分をチャネル領域49として、
この上にゲート絶縁II!45を介してゲートN極46
を配設し、また、ソー1ス拡散層44とベース拡散層4
3の双方にコンタクトするソース電極47を形成してい
る。ドレイン!I48の表面にはドレイン層tii48
が形成されている。
Tのドレイン領域をソース領域とは逆の導電型にしたも
のである。従来の導電変調型MOSFETTの構造を第
4図に示す。41はpゝトレイン層、42はn−型高抵
抗層であり、この高抵抗層42の表面にp型ベース拡散
層43が形成され、更にこのp型ベース拡散R43内に
n4型ソ一ス拡散層44が形成されている。そしてソー
ス拡散層44と表面に露出している高抵抗層42に挟ま
れたp型ベース層43部分をチャネル領域49として、
この上にゲート絶縁II!45を介してゲートN極46
を配設し、また、ソー1ス拡散層44とベース拡散層4
3の双方にコンタクトするソース電極47を形成してい
る。ドレイン!I48の表面にはドレイン層tii48
が形成されている。
この導電変調型MOSFETでは、ゲート電極46にソ
ース電極47に対して正の電圧を印加するとチャネル領
域4つに反転層が形成され、ソース拡散層44からの電
子がこのチャネル領域49を通ってn−型高抵抗層42
に注入される。注入された電子は高抵抗層42を拡散し
てドレイン層1148へ抜けるが、このときドレイン層
41から正孔の注入を引起こす。この正孔の注入により
、高抵抗層42にはキャリアの蓄積による導電変調が起
こり、この高抵抗層42の抵抗が低下する。
ース電極47に対して正の電圧を印加するとチャネル領
域4つに反転層が形成され、ソース拡散層44からの電
子がこのチャネル領域49を通ってn−型高抵抗層42
に注入される。注入された電子は高抵抗層42を拡散し
てドレイン層1148へ抜けるが、このときドレイン層
41から正孔の注入を引起こす。この正孔の注入により
、高抵抗層42にはキャリアの蓄積による導電変調が起
こり、この高抵抗層42の抵抗が低下する。
これにより1通常のパワーMOSFETTより低いオン
抵抗を持ったMOSFETが得られることになる。
抵抗を持ったMOSFETが得られることになる。
ところでこの様な導電変調型MOSFETTでは、ρ1
型ドレイン層4l−n−型高抵抗層42−p型ベース拡
散層43−n++ソース拡散層44の四層がサイリスタ
を構成する。この奇生サイリスタが導通すると、ゲート
・ソース間電圧を零にし 。
型ドレイン層4l−n−型高抵抗層42−p型ベース拡
散層43−n++ソース拡散層44の四層がサイリスタ
を構成する。この奇生サイリスタが導通すると、ゲート
・ソース間電圧を零にし 。
でも素子はオフできなくなり、多くの場合素子破壊に繋
がる。この寄生サイリスタがオンになる原因は、p+型
トド942層41ら注入された正孔がソース電極47へ
抜ける際にp型ベース拡散層44を通ることにある。即
ち、このような正孔電流が流れ、ベース拡散層・43の
ソース拡散層44直下の抵抗による電圧降下がベース・
ソース間のビルトイン電圧を越えると、ソース層44か
らの電子注入をもたらし、寄生サイリスタがオンしてし
まう。
がる。この寄生サイリスタがオンになる原因は、p+型
トド942層41ら注入された正孔がソース電極47へ
抜ける際にp型ベース拡散層44を通ることにある。即
ち、このような正孔電流が流れ、ベース拡散層・43の
ソース拡散層44直下の抵抗による電圧降下がベース・
ソース間のビルトイン電圧を越えると、ソース層44か
らの電子注入をもたらし、寄生サイリスタがオンしてし
まう。
本発明は上記の点に鑑み、寄生サイリスタがラッチアッ
プしないようにして、通常のパワーMOSFETTやバ
イポーラトランジスタと同等に使用することを可能とし
た導電変調型MOSFETTを提供することを目的とす
る。
プしないようにして、通常のパワーMOSFETTやバ
イポーラトランジスタと同等に使用することを可能とし
た導電変調型MOSFETTを提供することを目的とす
る。
本発明は、導電変調型MOSFETがラッチアップする
時の電流値を、チャネル領域が飽和する時の電流値より
大きく設計すれば、原理的に寄生サイリスタのラッチア
ップを防止することができる、という発想に基づく。こ
のような発想に基づいた設計パラメータを見出だし、実
験的にこれらの設計パラメータの関係式を求めた。即ち
本発明によれば、導電変調型MOSFETTの有効素子
領域内での単位面積(1d)当りの全チャネル幅をW、
同単位面積内で直下に第2導電型高抵抗層を有する部分
のゲート電極面積をSG、同単位面積内のベース拡散層
の全外周長をT、チャネル長をり、ゲート絶縁膜の厚み
をdとしたとき、(W・SG)/(T−2・d)<1.
1x108を満たすように各パラメータが設定される。
時の電流値を、チャネル領域が飽和する時の電流値より
大きく設計すれば、原理的に寄生サイリスタのラッチア
ップを防止することができる、という発想に基づく。こ
のような発想に基づいた設計パラメータを見出だし、実
験的にこれらの設計パラメータの関係式を求めた。即ち
本発明によれば、導電変調型MOSFETTの有効素子
領域内での単位面積(1d)当りの全チャネル幅をW、
同単位面積内で直下に第2導電型高抵抗層を有する部分
のゲート電極面積をSG、同単位面積内のベース拡散層
の全外周長をT、チャネル長をり、ゲート絶縁膜の厚み
をdとしたとき、(W・SG)/(T−2・d)<1.
1x108を満たすように各パラメータが設定される。
本発明によれば、順方向ゲート電圧を印加してドレイン
電流を流せるだけ流しても寄生サイリスタがラッチアッ
プすることがない導電変調型MOSFETTが得られる
。また、本発明によれば、例えば600Vの静耐圧をも
つMOSFETの場合に、ゲート電圧が15V印加され
てMOSFETがオンできる状態で、外部負荷が短絡し
て300Vの電源電圧が直接ドレイン・ソース間に加わ
り大電流が流れたとしても、10μsの間は破壊に至ら
ない素子が得られる。′ 〔発明の実施例〕 以下本発明の詳細な説明する。
電流を流せるだけ流しても寄生サイリスタがラッチアッ
プすることがない導電変調型MOSFETTが得られる
。また、本発明によれば、例えば600Vの静耐圧をも
つMOSFETの場合に、ゲート電圧が15V印加され
てMOSFETがオンできる状態で、外部負荷が短絡し
て300Vの電源電圧が直接ドレイン・ソース間に加わ
り大電流が流れたとしても、10μsの間は破壊に至ら
ない素子が得られる。′ 〔発明の実施例〕 以下本発明の詳細な説明する。
・具体的な素子構造を説明する前に、本発明における設
計パラメータの関係式導出の過程を説明する。まず、導
電変調型MOSFETTがラッチアップするときの電流
値を求める。ソース領域の幅Lsやゲート電極の幅La
(第1図参照)が十分小さければ、素子内にはほぼ一
様な電流が流れる。
計パラメータの関係式導出の過程を説明する。まず、導
電変調型MOSFETTがラッチアップするときの電流
値を求める。ソース領域の幅Lsやゲート電極の幅La
(第1図参照)が十分小さければ、素子内にはほぼ一
様な電流が流れる。
この電流密度をJとし、奇生サイリスタがラッチアップ
するときの電流密度をJLとする。有効素子領域の単位
面積(1crtr )内のゲート電極面積(直下に高抵
抗層がある部分の面積)をSaとすると、素子の単位面
積内にあるゲートの部分に流れ込む電流値Iは、 [=Sa =JL・・・(1) である。n−型高抵抗層に接するp型ベース拡散層の総
置辺長を単位面積当りTとすると、(1)式の電流の内
圧孔電流は第4図に矢印で示すように結局ベース拡散層
に入り込むので、単位の周辺長当りに流れ込む(1)の
電流1bは次式となる。
するときの電流密度をJLとする。有効素子領域の単位
面積(1crtr )内のゲート電極面積(直下に高抵
抗層がある部分の面積)をSaとすると、素子の単位面
積内にあるゲートの部分に流れ込む電流値Iは、 [=Sa =JL・・・(1) である。n−型高抵抗層に接するp型ベース拡散層の総
置辺長を単位面積当りTとすると、(1)式の電流の内
圧孔電流は第4図に矢印で示すように結局ベース拡散層
に入り込むので、単位の周辺長当りに流れ込む(1)の
電流1bは次式となる。
Ib =Sa−JL・αp/T・・・(2)ここでαP
は正孔電流の割合いを示す。単位の周辺長当りのベース
拡散層の周辺からソース電極までの平均の抵抗をRbと
すると、ベース拡散層内での(2)の電流による電圧降
下は、 V”Rt) =Sa−JL・αp/T・・・(3)とな
る。この電圧がソース・ベース接合のビルトイン電圧V
bi以上となる時、寄生サイリスタがラッチするので、
(3)式の右辺をVbiとおきJLについて解くと、 JL =Vbi−T/ (R1] −8a )・・・(
4)となる。(4)式で、スイッチング時の過渡時では
チャネルは消失し、全て正孔電流と見なすべきであるか
ら、αp=1と置換えである。
は正孔電流の割合いを示す。単位の周辺長当りのベース
拡散層の周辺からソース電極までの平均の抵抗をRbと
すると、ベース拡散層内での(2)の電流による電圧降
下は、 V”Rt) =Sa−JL・αp/T・・・(3)とな
る。この電圧がソース・ベース接合のビルトイン電圧V
bi以上となる時、寄生サイリスタがラッチするので、
(3)式の右辺をVbiとおきJLについて解くと、 JL =Vbi−T/ (R1] −8a )・・・(
4)となる。(4)式で、スイッチング時の過渡時では
チャネルは消失し、全て正孔電流と見なすべきであるか
ら、αp=1と置換えである。
一方、MOSFETの理論から飽和領域の単位面積当り
に流れる電流をJsとするヒ J s = (W/242 )μCi (Va−VT
)2/(1−αP) ・・・(5)と
表わされる。ここに、Wは単位面積当りのチャネル幅、
2はチャネル長、μは電子移動度、C1は単位面積当り
のゲート容量、7丁はしきい導電゛ 圧である。
に流れる電流をJsとするヒ J s = (W/242 )μCi (Va−VT
)2/(1−αP) ・・・(5)と
表わされる。ここに、Wは単位面積当りのチャネル幅、
2はチャネル長、μは電子移動度、C1は単位面積当り
のゲート容量、7丁はしきい導電゛ 圧である。
JLの値をJsより大きくしておけば、基本的に奇生サ
イリスタはラッチすることがない。従って Vbi=T/ (Rb −Sa )>(W721μ
Ci (Va−Vr ) /′(1−αP ) ・・・ (6) となる。ゲート絶縁膜の誘電率をε、厚みをdとすると
、Ci−ε/dであるから、これを用いて(6)式を整
理すると、 W−8G/ (T −2・ d)< 2Vbi(1−αP)/ Rh ・μ・ ε (Va −VT ) ”・
・・ (7) となる。
イリスタはラッチすることがない。従って Vbi=T/ (Rb −Sa )>(W721μ
Ci (Va−Vr ) /′(1−αP ) ・・・ (6) となる。ゲート絶縁膜の誘電率をε、厚みをdとすると
、Ci−ε/dであるから、これを用いて(6)式を整
理すると、 W−8G/ (T −2・ d)< 2Vbi(1−αP)/ Rh ・μ・ ε (Va −VT ) ”・
・・ (7) となる。
(7)式の右辺の値は、αPが1より十分小さいから、
Va、Rbを除いて一定値である。一方、Vaは通常I
Cで駆動することができる値T5V程度であり、Rbは
現実に実現することができる最小鴫は限られているので
、右辺は定数とみてよい。この定数をAMとすると、 W−8G/(T−2・d )<AM・・・(8)となる
。
Va、Rbを除いて一定値である。一方、Vaは通常I
Cで駆動することができる値T5V程度であり、Rbは
現実に実現することができる最小鴫は限られているので
、右辺は定数とみてよい。この定数をAMとすると、 W−8G/(T−2・d )<AM・・・(8)となる
。
(8)式を満足すれば、ゲート電圧を15Vまで上げて
電流を流せるだけ流しても、奇生サイリスタのラッチす
る電流に達しないので、この導電変調型MOSFETT
がラッチアップしてゲートでオフできなくなることは理
論上ないことになる。
電流を流せるだけ流しても、奇生サイリスタのラッチす
る電流に達しないので、この導電変調型MOSFETT
がラッチアップしてゲートでオフできなくなることは理
論上ないことになる。
しかし実際の場合には、素子の電圧降下が1゜07以上
にもなる場合や大電流が流れると素子温度が上昇して素
子の破壊が起こってくる。この場合でも(8)式の左辺
を十分小さくした素子は破壊に強い。このことを第3図
のデータを用いて次に説明する。第3図において縦軸の
Vsc=300Vの点は、’j )I圧Va=15V
として300Vの定電圧電源に素子を直結して10μs
の間素子に流れるだけ電流を流しても素子が破壊しない
ことを示す。当然のことながらこの時の素子の電圧降下
は電源電圧300Vと同じである。600■素子の場合
300Vの電源まで使われるので、Vscが300V以
上あれば、この素子を用いてシステムを作った場合、た
とえ外部負荷が短絡する事故が起こってN課電圧が直接
素子に加わり多量の電流が流れても、少なくとも10μ
Sの間は素子は破壊しないことになる。この間に素子を
オフにすれば素子破壊を防止することができる。第3図
より、ゲート電圧Vaを15Vかけたままで300の電
圧をかけて10μsの開電流を流しても素子が破壊しな
いためには、 W−8G/(T−λ・d)<1.lX10”であること
が必要である。この値は無次元量である。
にもなる場合や大電流が流れると素子温度が上昇して素
子の破壊が起こってくる。この場合でも(8)式の左辺
を十分小さくした素子は破壊に強い。このことを第3図
のデータを用いて次に説明する。第3図において縦軸の
Vsc=300Vの点は、’j )I圧Va=15V
として300Vの定電圧電源に素子を直結して10μs
の間素子に流れるだけ電流を流しても素子が破壊しない
ことを示す。当然のことながらこの時の素子の電圧降下
は電源電圧300Vと同じである。600■素子の場合
300Vの電源まで使われるので、Vscが300V以
上あれば、この素子を用いてシステムを作った場合、た
とえ外部負荷が短絡する事故が起こってN課電圧が直接
素子に加わり多量の電流が流れても、少なくとも10μ
Sの間は素子は破壊しないことになる。この間に素子を
オフにすれば素子破壊を防止することができる。第3図
より、ゲート電圧Vaを15Vかけたままで300の電
圧をかけて10μsの開電流を流しても素子が破壊しな
いためには、 W−8G/(T−λ・d)<1.lX10”であること
が必要である。この値は無次元量である。
以下に具体的な実施例を説明する。第1図は一実施例の
素子構造を示す。第1図(a)は断面図であり、同図(
b)は拡散層パターンである。これを製造工程に従って
説明すれば、ρ“型S1基板11に5X1018/13
以上の濃度のn+型層12をエピタキシャル成長させ、
この上に2×101’/α3の高抵抗n−型層13をエ
ピタキシャル成長させる。次に有効素子領域の外側に高
耐圧化のために数本のp+型ガードリングH22を形成
し、これと同時にベース拡散層の一部となる深い(10
uTrL程度)のp+型H16を形成する。この後10
00人のゲート酸化膜18を介して5000人の多結晶
シリコン膜によるゲート電極19を形成し、ゲート電極
19をマスクとしてp型ベース拡散層14を形成する。
素子構造を示す。第1図(a)は断面図であり、同図(
b)は拡散層パターンである。これを製造工程に従って
説明すれば、ρ“型S1基板11に5X1018/13
以上の濃度のn+型層12をエピタキシャル成長させ、
この上に2×101’/α3の高抵抗n−型層13をエ
ピタキシャル成長させる。次に有効素子領域の外側に高
耐圧化のために数本のp+型ガードリングH22を形成
し、これと同時にベース拡散層の一部となる深い(10
uTrL程度)のp+型H16を形成する。この後10
00人のゲート酸化膜18を介して5000人の多結晶
シリコン膜によるゲート電極19を形成し、ゲート電極
19をマスクとしてp型ベース拡散層14を形成する。
次にp型ベース拡散層14内に浅いp+型層15を形成
する。
する。
n+型ソース拡散層17は、ゲート電極19をマスクと
してASを高濃度に浅くイオン注入して形成する。これ
によりゲート電極19の下にチャネル領1421が形成
される。その後全面をCVD1l化膜て覆い、これにコ
ンタクト孔を開けてソース電極20を形成する。基板1
1の裏面にはドレイン電極23を形成する。ρ型ベース
拡散層14の深さは7μm、ソース拡散層17の深さは
O12μmとする。ゲート電[!1つの直下のn−高抵
抗層13がある部分の幅Laは30μm、ソース領域の
幅Lsは45μmとし、ソースの形状は第1図(b)に
示すようにストライブ状としている。
してASを高濃度に浅くイオン注入して形成する。これ
によりゲート電極19の下にチャネル領1421が形成
される。その後全面をCVD1l化膜て覆い、これにコ
ンタクト孔を開けてソース電極20を形成する。基板1
1の裏面にはドレイン電極23を形成する。ρ型ベース
拡散層14の深さは7μm、ソース拡散層17の深さは
O12μmとする。ゲート電[!1つの直下のn−高抵
抗層13がある部分の幅Laは30μm、ソース領域の
幅Lsは45μmとし、ソースの形状は第1図(b)に
示すようにストライブ状としている。
この導電変調型MOSFETでは、5a=30/ (3
0+45)−0,4であり、p型ベース拡散層の外周下
はチャネル幅Wと等しい。またチャネル長αは約5.5
μmであり、従って、W−8a/(T−M・d)=SG
、、/(Q、・d)=7.7x10’ となる。
0+45)−0,4であり、p型ベース拡散層の外周下
はチャネル幅Wと等しい。またチャネル長αは約5.5
μmであり、従って、W−8a/(T−M・d)=SG
、、/(Q、・d)=7.7x10’ となる。
実験結果から、この実施例の場合、ゲートに15Vをか
けておいてドレイン・ソース間に500■の電圧をかけ
ると、素子には300 A / ctAの電流が流れる
が、10μsの間は素子は破壊しない。
けておいてドレイン・ソース間に500■の電圧をかけ
ると、素子には300 A / ctAの電流が流れる
が、10μsの間は素子は破壊しない。
この素子の静耐圧は600Vであり、通常電源電圧が3
00V以下に用途に使われるので、500Vの電圧で破
壊しないこの実施例は十分な特性であるといえる。
00V以下に用途に使われるので、500Vの電圧で破
壊しないこの実施例は十分な特性であるといえる。
第2図は別の実施例の拡散層パターンを示す。
先の実施例と異なる点は、p型ベース拡散層14が複数
の島状をなして配列されていることであり、製造工程は
同じである。従って先の実施例と対応する部分には先の
実施例と同じ符号を付している。
の島状をなして配列されていることであり、製造工程は
同じである。従って先の実施例と対応する部分には先の
実施例と同じ符号を付している。
この実施例では、p型ベース拡散層14の外周全てにソ
ース領域を設けず4隅で省略している。従って、p型ベ
ース拡散層14の外周Tとチャネル幅Wは異なり、W/
T=0.8となっている。またLa=20μm、Ls=
45μ乳としている。
ース領域を設けず4隅で省略している。従って、p型ベ
ース拡散層14の外周Tとチャネル幅Wは異なり、W/
T=0.8となっている。またLa=20μm、Ls=
45μ乳としている。
この時、
W−8a/ (T−ffi・d)=7.5X10’であ
り、先の実施例とほぼ同じ特性を示す。
り、先の実施例とほぼ同じ特性を示す。
その池水発明はその趣旨を逸脱しない範囲で種々変形実
施することができる。例えば第1図のn+型層12がな
い構造に本発明を適用しても有効である。
施することができる。例えば第1図のn+型層12がな
い構造に本発明を適用しても有効である。
また、1200Vの静耐圧の素子の場合には、 。
同様にしてVscは600Vまで破壊しないものが得ら
れる。
れる。
第1図(a)(b)は本発明の一実施例の導電変調型M
OSFETTの構成を示す図、第2図は他の実施例の導
電変調型MOSFETTの拡散層パターンを示す図、第
3図は本発明の数値限定の眼拠を説明するためのデータ
を示す図、第4図は従来の一般的な導電変調型MOSF
ETTを示す図である。 11・・・p+型ドレイン層、12・・・nゝ型層、1
3・・・n−型高抵抗層、14・・・p型ベース拡散層
、15・・・p1型層、16・・・ρ1型層、17・・
・n“型ソース拡散層、18・・・ゲート絶縁膜、19
・・・ゲート電極、20・・・ソース電極、21・・・
チャネル領域、22・・・p+型ガードリング層、23
・・・ドレイン電憔。
OSFETTの構成を示す図、第2図は他の実施例の導
電変調型MOSFETTの拡散層パターンを示す図、第
3図は本発明の数値限定の眼拠を説明するためのデータ
を示す図、第4図は従来の一般的な導電変調型MOSF
ETTを示す図である。 11・・・p+型ドレイン層、12・・・nゝ型層、1
3・・・n−型高抵抗層、14・・・p型ベース拡散層
、15・・・p1型層、16・・・ρ1型層、17・・
・n“型ソース拡散層、18・・・ゲート絶縁膜、19
・・・ゲート電極、20・・・ソース電極、21・・・
チャネル領域、22・・・p+型ガードリング層、23
・・・ドレイン電憔。
Claims (3)
- (1)高濃度、第1導電型のドレイン層と第2導電型の
高抵抗層を有する半導体基板ウェーハの前記高抵抗層部
分に第1導電型のベース拡散層が形成され、このベース
拡散層内に高濃度、第2導電型のソース拡散層が形成さ
れ、このソース拡散層と前記高抵抗層に挟まれたチャネ
ル領域となるベース拡散層上にゲート絶縁膜を介してゲ
ート電極が形成され、前記ソース拡散層とベース拡散層
の双方にコンタクトするソース電極が形成された導電変
調型MOSFETにおいて、有効素子領域内での単位面
積(1cm^2)当りの全チャネル幅をW、同単位面積
内で第2導電型高抵抗層が直下にある部分のゲート電極
面積をS_G、同単位面積内のベース拡散層の全外周長
をT、チャネル長をl、ゲート絶縁膜の厚みをdとした
とき、 (W・S_G)/(T・2・d)<1.1×10^8を
満たすことを特徴とする導電変調型MOSFET。 - (2)第1導電型ベース拡散層が複数回の拡散により形
成されている特許請求の範囲第1項記載の導電変調型M
OSFET。 - (3)第1導電型ドレイン層と第2導電型高抵抗層の間
に第2導電型の低抵抗層を有する特許請求の範囲第1項
記載の導電変調型MOSFET。
Priority Applications (13)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
JP24481184A JPS61123184A (ja) | 1984-11-20 | 1984-11-20 | 導電変調型mosfet |
US06/738,188 US4672407A (en) | 1984-05-30 | 1985-05-28 | Conductivity modulated MOSFET |
DE3546745A DE3546745C2 (de) | 1984-05-30 | 1985-05-30 | Lateraler MOS-Feldeffekttransistor mit Leitfähigkeitsmodulation |
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Cited By (6)
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JPS63209172A (ja) * | 1987-02-26 | 1988-08-30 | Toshiba Corp | 絶縁ゲ−ト型自己タ−ンオフサイリスタ |
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-
1984
- 1984-11-20 JP JP24481184A patent/JPS61123184A/ja active Granted
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Also Published As
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