JP2585505B2 - 導電変調型ｍｏｓｆｅｔ - Google Patents
導電変調型ｍｏｓｆｅｔInfo
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- H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
- H01L29/66—Types of semiconductor device ; Multistep manufacturing processes therefor
- H01L29/68—Types of semiconductor device ; Multistep manufacturing processes therefor controllable by only the electric current supplied, or only the electric potential applied, to an electrode which does not carry the current to be rectified, amplified or switched
- H01L29/70—Bipolar devices
- H01L29/72—Transistor-type devices, i.e. able to continuously respond to applied control signals
- H01L29/739—Transistor-type devices, i.e. able to continuously respond to applied control signals controlled by field-effect, e.g. bipolar static induction transistors [BSIT]
- H01L29/7393—Insulated gate bipolar mode transistors, i.e. IGBT; IGT; COMFET
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Description
【発明の詳細な説明】 〔発明の技術分野〕 本発明は、導電変調型MOSFETに関する。
導電変調型MOSFETは、通常のパワーMOSFETのドレイン
領域をソース領域とは逆の導電型にしたものである。従
来の導電変調型MOSFETの構造を第７図に示す。41はp+ド
レイン層、42はn-型高抵抗層であり、この高抵抗層42の
表面にｐ型ベース拡散層43が形成され、更にこのｐ型ベ
ース拡散層43内にn+型ソース拡散層44が形成されてい
る。そして、ソース拡散層44と表面に露出している高抵
抗層42に挟まれたｐ型ベース層43部分をチャネル領域49
として、この上にゲート絶縁膜45を介してゲート電極46
を配設し、また、ソース拡散層44とベース拡散層43の双
方にコンタクトするソース電極47を形成している。ドレ
イン層41の表面にはドレイン電極48が形成されている。
領域をソース領域とは逆の導電型にしたものである。従
来の導電変調型MOSFETの構造を第７図に示す。41はp+ド
レイン層、42はn-型高抵抗層であり、この高抵抗層42の
表面にｐ型ベース拡散層43が形成され、更にこのｐ型ベ
ース拡散層43内にn+型ソース拡散層44が形成されてい
る。そして、ソース拡散層44と表面に露出している高抵
抗層42に挟まれたｐ型ベース層43部分をチャネル領域49
として、この上にゲート絶縁膜45を介してゲート電極46
を配設し、また、ソース拡散層44とベース拡散層43の双
方にコンタクトするソース電極47を形成している。ドレ
イン層41の表面にはドレイン電極48が形成されている。
この導電変調型MOSFETでは、ゲート電極46にソース電
極47に対して正の電圧を印加するとチャネル領域49に反
転層が形成され、ソース拡散層44からの電子がこのチャ
ネル領域49を通ってn-型高抵抗層42に注入される。注入
された電子は高抵抗層42を拡散してドレイン電極48へ抜
けるが、このときドレイン層41から正孔の注入を引起こ
す。この正孔の注入により、高抵抗層42にはキャリアの
蓄積による導電変調が起こり、この高抵抗層42の抵抗が
低下する。これにより、通常のパワーMOSFETより低いオ
ン抵抗を持ったMOSFETが得られることになる。
極47に対して正の電圧を印加するとチャネル領域49に反
転層が形成され、ソース拡散層44からの電子がこのチャ
ネル領域49を通ってn-型高抵抗層42に注入される。注入
された電子は高抵抗層42を拡散してドレイン電極48へ抜
けるが、このときドレイン層41から正孔の注入を引起こ
す。この正孔の注入により、高抵抗層42にはキャリアの
蓄積による導電変調が起こり、この高抵抗層42の抵抗が
低下する。これにより、通常のパワーMOSFETより低いオ
ン抵抗を持ったMOSFETが得られることになる。
ところでこの様な導電変調型MOSFETでは、p+型ドレイ
ン層41-n-型高抵抗層42−ｐ型ベース拡散層43-n+型ソー
ス拡散層44の四層がサイリスタを構成する。この寄生サ
イリスタが導通すると、ゲート・ソース間電圧を零にし
ても素子はオフできなくなり、多くの場合素子破壊に繋
がる。この寄生サイリスタがオンになる原因は、p+型ド
レイン層41から注入された正孔がソース電極47へ抜ける
際にｐ型ベース拡散層43を通ることにある。即ち、この
ような正孔電流が流れ、ベース拡散層43のベース拡散層
44直下の抵抗による電圧降下がベース・ソース間のビル
トイン電圧を越えると、ソース層44からの電子注入をも
たらし、寄生サイリスタがオンしてしまう。
ン層41-n-型高抵抗層42−ｐ型ベース拡散層43-n+型ソー
ス拡散層44の四層がサイリスタを構成する。この寄生サ
イリスタが導通すると、ゲート・ソース間電圧を零にし
ても素子はオフできなくなり、多くの場合素子破壊に繋
がる。この寄生サイリスタがオンになる原因は、p+型ド
レイン層41から注入された正孔がソース電極47へ抜ける
際にｐ型ベース拡散層43を通ることにある。即ち、この
ような正孔電流が流れ、ベース拡散層43のベース拡散層
44直下の抵抗による電圧降下がベース・ソース間のビル
トイン電圧を越えると、ソース層44からの電子注入をも
たらし、寄生サイリスタがオンしてしまう。
このような寄生サイリスタのラッチング現象を防止す
るため、第８図に示すようにｐ型ベース拡散層43に高濃
度のp+型ベース拡散層50を形成してｐ型ベース拡散層の
抵抗を下げることが行われている。しかし、このように
しても、従来の導電変調型MOSFETでは高々200A/cm2程度
の電流しかオフすることができない、という問題があっ
た。その根本的な理由を追及した結果、従来の導電変調
型MOSFETが、通常のパワーMOSFETと同じソース、ゲート
のパターンを用いていることにあることが明らかになっ
た。この点を以下に詳細に説明する。
るため、第８図に示すようにｐ型ベース拡散層43に高濃
度のp+型ベース拡散層50を形成してｐ型ベース拡散層の
抵抗を下げることが行われている。しかし、このように
しても、従来の導電変調型MOSFETでは高々200A/cm2程度
の電流しかオフすることができない、という問題があっ
た。その根本的な理由を追及した結果、従来の導電変調
型MOSFETが、通常のパワーMOSFETと同じソース、ゲート
のパターンを用いていることにあることが明らかになっ
た。この点を以下に詳細に説明する。
第９図は第８図の導電変調型MOSFETの拡散層パターン
を示している。図のようにｐ型ベース拡散層43は六角形
状に複数個拡散形成され、それぞれの周辺部にチャネル
領域49が形成されるパターンとなっている。このような
パターンはパワーMOSFETでは、ゲート面積を大きくして
オン抵抗を小さくする意味で有効なものであった。しか
しながら、寄生サイリスタをオンさせてはならない、と
いう要請がある導電変調型MOSFETでは、このようなパタ
ーンでは次のような不都合があった。
を示している。図のようにｐ型ベース拡散層43は六角形
状に複数個拡散形成され、それぞれの周辺部にチャネル
領域49が形成されるパターンとなっている。このような
パターンはパワーMOSFETでは、ゲート面積を大きくして
オン抵抗を小さくする意味で有効なものであった。しか
しながら、寄生サイリスタをオンさせてはならない、と
いう要請がある導電変調型MOSFETでは、このようなパタ
ーンでは次のような不都合があった。
第１に、寄生サイリスタ動作を防止する、即ちラッチ
アップを防止するためには、チャネル領域49からp+型ベ
ース拡散層50の開口部までの抵抗ができるだけ小さいこ
とが望ましい。ところが第９図のパターンでは、p+型ベ
ース拡散層50のソース電極とのコンタクトがｐ型ベース
拡散層43の中心部に形成されていて、その周囲長はｐ型
ベース拡散層43の周辺にあるチャネル領域49の長さに比
べて小さく、その広がり抵抗のためチャネル領域49とp+
型ベース拡散層50のソース電極とのコンタクトの間の抵
抗を十分小さくすることができない。このため、ラッチ
アップを効果的に防止することができなかった。
アップを防止するためには、チャネル領域49からp+型ベ
ース拡散層50の開口部までの抵抗ができるだけ小さいこ
とが望ましい。ところが第９図のパターンでは、p+型ベ
ース拡散層50のソース電極とのコンタクトがｐ型ベース
拡散層43の中心部に形成されていて、その周囲長はｐ型
ベース拡散層43の周辺にあるチャネル領域49の長さに比
べて小さく、その広がり抵抗のためチャネル領域49とp+
型ベース拡散層50のソース電極とのコンタクトの間の抵
抗を十分小さくすることができない。このため、ラッチ
アップを効果的に防止することができなかった。
第２に、第９図のパターンでは、n-型高抵抗層42の基
板ウェーハ表面に露出する開口部の幅LG、即ちゲート電
極が配設される部分のおよその幅が大きいことがサイリ
スタ動作をし易くしていることが本発明者等の研究によ
り明らかになった。
板ウェーハ表面に露出する開口部の幅LG、即ちゲート電
極が配設される部分のおよその幅が大きいことがサイリ
スタ動作をし易くしていることが本発明者等の研究によ
り明らかになった。
寄生サイリスタのラッチング時のドレイン電流がLGに
逆比例することは次のように示される。ゲート絶縁膜下
には略一様に電流が流れこれがｐ型ベース層に流れ込む
ので、チャネル領域49の単位長さの横幅のゲート絶縁膜
下には次の電流IPが流れ込む。
逆比例することは次のように示される。ゲート絶縁膜下
には略一様に電流が流れこれがｐ型ベース層に流れ込む
ので、チャネル領域49の単位長さの横幅のゲート絶縁膜
下には次の電流IPが流れ込む。
IP＝SG・JP/T ……（１） ここでJPは正孔電流密度であり、SGは単位面積当りのn-
型高抵抗層開口部の面積、Ｔは単位面積当りのｐ型ベー
ス拡散層の周囲長である。この電流がソース拡散層下の
ベース拡散層に流れ込み、ソース拡散層下の抵抗RBによ
る電圧降下がベース・ソース間のビルトイン電圧Vbiよ
り高くなると、寄生サイリスタがオンする。これを式で
表わすと、 Vbi＝IP・RB/T ＝SG・JP・RB/T ……（２） となる。但しRBは単位の周囲長当りのｐ型ベース層のチ
ャネルからp+コンタクトまでの抵抗である。これをJPに
ついて解くと、 JP＝Vbi・T/（SG・RB） ……（３） となる。ターンオフ時にはチャネルの反転層は消失し、
殆ど正孔電流になるので、ラッチングする電流密度J
Lは、 JL＝Vbi・T/（SG・RB） ……（４） となる。SG/Tは概略LGとなり、JLはLGに逆比例すること
になる。このことは、本発明者らの実験データである第
11図からも明らかである。
型高抵抗層開口部の面積、Ｔは単位面積当りのｐ型ベー
ス拡散層の周囲長である。この電流がソース拡散層下の
ベース拡散層に流れ込み、ソース拡散層下の抵抗RBによ
る電圧降下がベース・ソース間のビルトイン電圧Vbiよ
り高くなると、寄生サイリスタがオンする。これを式で
表わすと、 Vbi＝IP・RB/T ＝SG・JP・RB/T ……（２） となる。但しRBは単位の周囲長当りのｐ型ベース層のチ
ャネルからp+コンタクトまでの抵抗である。これをJPに
ついて解くと、 JP＝Vbi・T/（SG・RB） ……（３） となる。ターンオフ時にはチャネルの反転層は消失し、
殆ど正孔電流になるので、ラッチングする電流密度J
Lは、 JL＝Vbi・T/（SG・RB） ……（４） となる。SG/Tは概略LGとなり、JLはLGに逆比例すること
になる。このことは、本発明者らの実験データである第
11図からも明らかである。
一方、例えば第10図の斜視図に示すように、ゲート電
極46を多結晶シリコン膜461とAl膜462の積層構造とした
場合、Al膜462の幅を30μｍとすると、多結晶シリコン
膜461の幅は50〜60μｍ必要である。即ち、n-型高抵抗
層42の開口部の幅LGとして50〜60μｍ必要になる。この
場合、第11図からも分かるように、ラッチアップする電
流密度JLが低くなってしまう。
極46を多結晶シリコン膜461とAl膜462の積層構造とした
場合、Al膜462の幅を30μｍとすると、多結晶シリコン
膜461の幅は50〜60μｍ必要である。即ち、n-型高抵抗
層42の開口部の幅LGとして50〜60μｍ必要になる。この
場合、第11図からも分かるように、ラッチアップする電
流密度JLが低くなってしまう。
以上のようなことが、従来の導電変調型MOSFETのラッ
チアップを効果的に防止することができない理由となっ
ていたのである。
チアップを効果的に防止することができない理由となっ
ていたのである。
上述の如く、従来の導電変調型MOSFETはラッチアップ
を効果的に防止することができないという問題があっ
た。
を効果的に防止することができないという問題があっ
た。
本発明は、上記事情を考慮してなされたもので、その
目的とするところは、ラッチアップが起こり難い導電変
調型MOSFETを提供することにある。
目的とするところは、ラッチアップが起こり難い導電変
調型MOSFETを提供することにある。
上記の目的を達するための本発明の導電変調型MOSFET
は、高濃度、第１導電型のドレイン層および第２導電型
の高抵抗層を有する半導体基板ウェーハと、前記高抵抗
層部分に形成された第１導電型のベース層と、このベー
ス層内に形成された高濃度、第２導電型のソース層と、
このソース層および前記高抵抗層に挟まれたチャネル領
域となる前記ベース層上にゲート絶縁膜を介して形成さ
れたゲート電極と、前記ソース層および前記ベース層の
双方にコンタクトするソース電極と、前記ドレイン層に
コンタクトするドレイン電極とを備えた導電変調型MOSF
ETにおいて、前記高抵抗層の前記ウェーハ表面に露出し
た開口部が前記ベース層に完全に囲まれた複数の島状を
なしていることを特徴とする。
は、高濃度、第１導電型のドレイン層および第２導電型
の高抵抗層を有する半導体基板ウェーハと、前記高抵抗
層部分に形成された第１導電型のベース層と、このベー
ス層内に形成された高濃度、第２導電型のソース層と、
このソース層および前記高抵抗層に挟まれたチャネル領
域となる前記ベース層上にゲート絶縁膜を介して形成さ
れたゲート電極と、前記ソース層および前記ベース層の
双方にコンタクトするソース電極と、前記ドレイン層に
コンタクトするドレイン電極とを備えた導電変調型MOSF
ETにおいて、前記高抵抗層の前記ウェーハ表面に露出し
た開口部が前記ベース層に完全に囲まれた複数の島状を
なしていることを特徴とする。
本発明では、高抵抗層のウェーハ表面に露出する部分
がベース拡散層を取り囲む従来のパターンとは逆に、高
抵抗層のウェーハ表面に露出する部分がベース拡散層に
囲まれて複数の島状に配置されるパターンを採用してい
る。
がベース拡散層を取り囲む従来のパターンとは逆に、高
抵抗層のウェーハ表面に露出する部分がベース拡散層に
囲まれて複数の島状に配置されるパターンを採用してい
る。
このようなパターンを採用すると、チャネル領域下の
ベース層抵抗が従来よりも小さくなるのでラッチアップ
が起こる電流密度が高くなり、効果的にラッチアップを
防止できる。
ベース層抵抗が従来よりも小さくなるのでラッチアップ
が起こる電流密度が高くなり、効果的にラッチアップを
防止できる。
以下、図面を参照しながら実施例を説明する。
第１図は、本発明の実施例を示す導電変調型MOSFETの
平面図である。
平面図である。
p+型ドレイン層（不図示）の上にn-型高抵抗層（不図
示）があり、このn-型高抵抗層の表面にｐ型ベース拡散
層13が形成され、更にベース拡散層13内にn+型ソース拡
散層14が形成されている。そして、n+型ソース拡散層14
とn-型高抵抗層のウェーハ表面開口部との間をチャネル
領域21として、この上にゲート絶縁膜（不図示）を介し
て多結晶シリコン膜によるゲート電極17が形成されてい
る。ソース拡散層14とベース拡散層13の双方にコンタク
トするソース電極18が設けられ、ウェーハ裏面のドレイ
ン層にはドレイン電極（不図示）が設けられている。多
結晶シリコン膜ゲート電極17はチャネル領域21と高抵抗
層の長方形状開口部を覆うように基板ウェーハ全面に連
続的に配設され、この上のソース電極18が走らない部分
にストライプ状のAlゲート電極20が配列される。この多
結晶シリコン膜ゲート電極17上に重ねたAl電極20の下に
高濃度のp+型ベース拡散層（不図示）を形成して、ｐ型
ベース拡散層13とp+型ベース拡散層によってn-型高抵抗
層の長方形開口部を囲っている。
示）があり、このn-型高抵抗層の表面にｐ型ベース拡散
層13が形成され、更にベース拡散層13内にn+型ソース拡
散層14が形成されている。そして、n+型ソース拡散層14
とn-型高抵抗層のウェーハ表面開口部との間をチャネル
領域21として、この上にゲート絶縁膜（不図示）を介し
て多結晶シリコン膜によるゲート電極17が形成されてい
る。ソース拡散層14とベース拡散層13の双方にコンタク
トするソース電極18が設けられ、ウェーハ裏面のドレイ
ン層にはドレイン電極（不図示）が設けられている。多
結晶シリコン膜ゲート電極17はチャネル領域21と高抵抗
層の長方形状開口部を覆うように基板ウェーハ全面に連
続的に配設され、この上のソース電極18が走らない部分
にストライプ状のAlゲート電極20が配列される。この多
結晶シリコン膜ゲート電極17上に重ねたAl電極20の下に
高濃度のp+型ベース拡散層（不図示）を形成して、ｐ型
ベース拡散層13とp+型ベース拡散層によってn-型高抵抗
層の長方形開口部を囲っている。
ここで第２図に、第１図では見えていない本発明の特
徴部分、すなわち複数の島状をなしている、n-型高抵抗
層の長方形開口部を取り出した概略平面図を示す。また
第３図〜第５図はそれぞれ第２図のＡ−Ａ′断面図、Ｂ
−Ｂ′断面図、Ｃ−Ｃ′断面図である。なお第１図と第
３図〜第５図とでは素子の構造が若干異なる。
徴部分、すなわち複数の島状をなしている、n-型高抵抗
層の長方形開口部を取り出した概略平面図を示す。また
第３図〜第５図はそれぞれ第２図のＡ−Ａ′断面図、Ｂ
−Ｂ′断面図、Ｃ−Ｃ′断面図である。なお第１図と第
３図〜第５図とでは素子の構造が若干異なる。
p+型ドレイン層11の上にn-型高抵抗層12があり、この
高抵抗層12の表面にｐ型ベース拡散層13が形成され、更
にベース拡散層13内にn+型ソース拡散層４が形成されて
いる。またｐ型ベース拡散層13には高濃度のp+型ベース
拡散層15が形成されている。そしてソース拡散層14と高
抵抗層12のウェーハ表面開口部との間をチャネル領域21
として、この上にゲート絶縁膜16を介して多結晶シリコ
ン膜によるゲート電極17が形成されている。ソース拡散
層14とベース拡散層15の双方にコンタクトするソース電
極18が設けられ、ウェーハ裏面のドレイン層11にはドレ
イン電極19が設けられている。さらに第３図、第４図に
示すような部分にもp+型ベース層15が形成されている。
高抵抗層12の表面にｐ型ベース拡散層13が形成され、更
にベース拡散層13内にn+型ソース拡散層４が形成されて
いる。またｐ型ベース拡散層13には高濃度のp+型ベース
拡散層15が形成されている。そしてソース拡散層14と高
抵抗層12のウェーハ表面開口部との間をチャネル領域21
として、この上にゲート絶縁膜16を介して多結晶シリコ
ン膜によるゲート電極17が形成されている。ソース拡散
層14とベース拡散層15の双方にコンタクトするソース電
極18が設けられ、ウェーハ裏面のドレイン層11にはドレ
イン電極19が設けられている。さらに第３図、第４図に
示すような部分にもp+型ベース層15が形成されている。
これらの実施例の特徴は、第１に、ゲート電極17の下
に開口する高抵抗層12の部分を第１図、第２図に幅LGで
示される略長方形として複数個マトリクス状に配列し、
少なくともその長辺に沿ってチャネル領域21を形成して
いることである。長方形を用いた理由は、n-型高抵抗層
12を島状とするときに、チャネル領域21の横幅を最も長
くできるからである。第２の特徴は、そのような複数の
長方形の開口部がベース拡散層にそれぞれ完全に囲まれ
て島状になるようにしていることである。
に開口する高抵抗層12の部分を第１図、第２図に幅LGで
示される略長方形として複数個マトリクス状に配列し、
少なくともその長辺に沿ってチャネル領域21を形成して
いることである。長方形を用いた理由は、n-型高抵抗層
12を島状とするときに、チャネル領域21の横幅を最も長
くできるからである。第２の特徴は、そのような複数の
長方形の開口部がベース拡散層にそれぞれ完全に囲まれ
て島状になるようにしていることである。
なお実際の素子構造は、例えばドレイン層11となるp+
型Si基板を出発基板としてこれにn-型高抵抗層12をエピ
タキシャル成長させたウェーハを用い、これに不純物拡
散、電極形成を順次行なう。n-型高抵抗層12を出発基板
としてももちろん良い。
型Si基板を出発基板としてこれにn-型高抵抗層12をエピ
タキシャル成長させたウェーハを用い、これに不純物拡
散、電極形成を順次行なう。n-型高抵抗層12を出発基板
としてももちろん良い。
これらの実施例から明らかなように、ゲート電極17の
下に開口する長方形の高抵抗層12の周囲にあるチャネル
領域21の全横幅と、ソース電極18とコンタクトするベー
ス拡散層の開口部の周囲長とはほぼ等しい。このため、
第９図のような従来の構造に比べて広がり抵抗がないの
で、ソース拡散層14の下のベース拡散層抵抗が小さい。
また第１図〜第５図のいずれも、高抵抗層12がウェーハ
表面に開口する部分の上は多結晶シリコン膜によるゲー
ト電極17のみでありAlゲート電極がないから、この部分
のゲート電極幅LGは十分小さくできる。このLGは前述し
たようにラッチングする電流密度に逆比例する。実際の
試作例ではLG＝15μｍとしている。したがって、これら
の実施例によれば従来より効果的にラッチアップ現象を
防止することができ、ラッチアップの電流密度750A/cm2
が得られている。また全動作面積20mm2として150Aまで
の電流をターンオフすることができた。
下に開口する長方形の高抵抗層12の周囲にあるチャネル
領域21の全横幅と、ソース電極18とコンタクトするベー
ス拡散層の開口部の周囲長とはほぼ等しい。このため、
第９図のような従来の構造に比べて広がり抵抗がないの
で、ソース拡散層14の下のベース拡散層抵抗が小さい。
また第１図〜第５図のいずれも、高抵抗層12がウェーハ
表面に開口する部分の上は多結晶シリコン膜によるゲー
ト電極17のみでありAlゲート電極がないから、この部分
のゲート電極幅LGは十分小さくできる。このLGは前述し
たようにラッチングする電流密度に逆比例する。実際の
試作例ではLG＝15μｍとしている。したがって、これら
の実施例によれば従来より効果的にラッチアップ現象を
防止することができ、ラッチアップの電流密度750A/cm2
が得られている。また全動作面積20mm2として150Aまで
の電流をターンオフすることができた。
本発明は上記実施例に限られない。例えば、ウェーハ
表面に露出する高抵抗層部分の形状は必ずしも長方形で
なくてもよい。従来の第９図のパターンに対応させてソ
ース電極とのコンタクトをとるp+型ベース拡散層とゲー
ト電極下に開口するn-型高抵抗層の配置をこれと逆にし
た場合の実施例のパターンを第６図に示す。なお第６図
において第１図〜第５図と対応する部分には同じ符号を
付してある。このようなパターンを用いれば、第９図と
の比較で本発明の効果が説明し易い。いま、ソース拡散
層14の幅Lnが第９図と同じであり、かつチャネル領域21
の長さおよび横幅Ｔ（周囲長）がやはり第９図と同じと
する。第６図の場合、ゲート電極下の高抵抗層12からチ
ャネル領域21下を通ってp+型ベース拡散層15に抜ける正
孔電流の電流経路は第９図の従来のものとは逆である。
したがって、同じ周辺長の高抵抗層開口部からのp+型ベ
ース拡散層のソース電極とのコンタクト部までのチャネ
ル領域下のベース抵抗は、第９図のようにp+型ベース拡
散層がチャネル領域に囲まれて中心にある場合に比べて
明らかに小さい。これにより、本発明のパターンの方が
従来よりラッチアップしにくいことになる。
表面に露出する高抵抗層部分の形状は必ずしも長方形で
なくてもよい。従来の第９図のパターンに対応させてソ
ース電極とのコンタクトをとるp+型ベース拡散層とゲー
ト電極下に開口するn-型高抵抗層の配置をこれと逆にし
た場合の実施例のパターンを第６図に示す。なお第６図
において第１図〜第５図と対応する部分には同じ符号を
付してある。このようなパターンを用いれば、第９図と
の比較で本発明の効果が説明し易い。いま、ソース拡散
層14の幅Lnが第９図と同じであり、かつチャネル領域21
の長さおよび横幅Ｔ（周囲長）がやはり第９図と同じと
する。第６図の場合、ゲート電極下の高抵抗層12からチ
ャネル領域21下を通ってp+型ベース拡散層15に抜ける正
孔電流の電流経路は第９図の従来のものとは逆である。
したがって、同じ周辺長の高抵抗層開口部からのp+型ベ
ース拡散層のソース電極とのコンタクト部までのチャネ
ル領域下のベース抵抗は、第９図のようにp+型ベース拡
散層がチャネル領域に囲まれて中心にある場合に比べて
明らかに小さい。これにより、本発明のパターンの方が
従来よりラッチアップしにくいことになる。
また、島状の高抵抗層部分は、少なくとも平行な二辺
を有する長方形に類似の形状であって、それぞれの四辺
または二つの長辺に沿ってチャネル領域が形成されるよ
うにしてもよい。
を有する長方形に類似の形状であって、それぞれの四辺
または二つの長辺に沿ってチャネル領域が形成されるよ
うにしてもよい。
また、一般的に（４）式において、SGは高抵抗層の開
口部の面積、Ｔは同開口部の周辺長即ちチャネルの横幅
であるから、第６図と第９図でＴが同じである場合、SG
・RBは第９図の方が大きいので、一般的に第９図の方が
ラッチアップする電流密度JLは小さい。従来のパワーMO
SFETで用いられた第９図のようなパターンは現在では全
く使われていない。それは高耐圧パワーMOSFETでは、高
抵抗層の開口部の面積SGや周囲長Ｔを大きくしないとオ
ン抵抗が増大してしまうことが明らかになったためであ
る。しかし、導電変調型MOSFETはn-型高抵抗層は導電変
調を受けて抵抗が低くなっているため開口部の面積をパ
ワーMOSFETのように広くする必要がない。
口部の面積、Ｔは同開口部の周辺長即ちチャネルの横幅
であるから、第６図と第９図でＴが同じである場合、SG
・RBは第９図の方が大きいので、一般的に第９図の方が
ラッチアップする電流密度JLは小さい。従来のパワーMO
SFETで用いられた第９図のようなパターンは現在では全
く使われていない。それは高耐圧パワーMOSFETでは、高
抵抗層の開口部の面積SGや周囲長Ｔを大きくしないとオ
ン抵抗が増大してしまうことが明らかになったためであ
る。しかし、導電変調型MOSFETはn-型高抵抗層は導電変
調を受けて抵抗が低くなっているため開口部の面積をパ
ワーMOSFETのように広くする必要がない。
以上の説明から明らかなように、本発明を導電変調型
MOSFETに適用するとパワーMOSFETに適用した場合とは全
く異なる大きい効果を発揮することができる。
MOSFETに適用するとパワーMOSFETに適用した場合とは全
く異なる大きい効果を発揮することができる。
第１図は本発明の実施例に係る導電変調型MOSFETの平面
図、第２図は本発明の実施例に係る導電変調型MOSFETの
概略平面図、第３図は第２図の導電変調型MOSFETのＡ−
Ａ′断面図、第４図は第２図の導電変調型MOSFETのＢ−
Ｂ′断面図、第５図は第２図の導電変調型MOSFETのＣ−
Ｃ′断面図、第６図は本発明の他の実施例に係る導電変
調型MOSFETの拡散層パターンを示す図、第７図は従来の
導電変調型MOSFETの断面図、第８図は従来の他の導電変
調型MOSFETの断面図、第９図は従来の導電変調型MOSFET
の拡散層パターンを示す図、第10図は従来の導電変調型
MOSFETの斜視図、第11図はラッチング特性を示す実験デ
ータである。 11……p+型ドレイン層、12……n-型高抵抗層、13……ｐ
型ベース拡散層、14……n+型ソース拡散層、15……p+ベ
ース拡散層、16……ゲート絶縁膜、17……多結晶シリコ
ン膜ゲート電極、18……ソース電極、19……ドレイン電
極、20……Alゲート電極、21……チャネル領域。
図、第２図は本発明の実施例に係る導電変調型MOSFETの
概略平面図、第３図は第２図の導電変調型MOSFETのＡ−
Ａ′断面図、第４図は第２図の導電変調型MOSFETのＢ−
Ｂ′断面図、第５図は第２図の導電変調型MOSFETのＣ−
Ｃ′断面図、第６図は本発明の他の実施例に係る導電変
調型MOSFETの拡散層パターンを示す図、第７図は従来の
導電変調型MOSFETの断面図、第８図は従来の他の導電変
調型MOSFETの断面図、第９図は従来の導電変調型MOSFET
の拡散層パターンを示す図、第10図は従来の導電変調型
MOSFETの斜視図、第11図はラッチング特性を示す実験デ
ータである。 11……p+型ドレイン層、12……n-型高抵抗層、13……ｐ
型ベース拡散層、14……n+型ソース拡散層、15……p+ベ
ース拡散層、16……ゲート絶縁膜、17……多結晶シリコ
ン膜ゲート電極、18……ソース電極、19……ドレイン電
極、20……Alゲート電極、21……チャネル領域。
フロントページの続き (72)発明者 渡辺 君則 川崎市幸区小向東芝町１番地 株式会社 東芝総合研究所内 (72)発明者 大橋 弘通 川崎市幸区小向東芝町１番地 株式会社 東芝総合研究所内 (56)参考文献 特開 昭59−149058（ＪＰ，Ａ) 特開 昭58−197771（ＪＰ，Ａ)
Claims (3)
- 【請求項１】高濃度、第１導電型のドレイン層および第
２導電型の高抵抗層を有する半導体基板ウェーハと、前
記高抵抗層部分に形成された第１導電型のベース層と、
このベース層内に形成された高濃度、第２導電型のソー
ス層と、このソース層および前記高抵抗層に挟まれたチ
ャネル領域となる前記ベース層上にゲート絶縁膜を介し
て形成されたゲート電極と、前記ソース層および前記ベ
ース層の双方にコンタクトするソース電極と、前記ドレ
イン層にコンタクトするドレイン電極とを備えた導電変
調型MOSFETにおいて、前記高抵抗層の前記ウェーハ表面
に露出した開口部が前記ベース層に完全に囲まれた複数
の島状をなしていることを特徴とする導電変調型MOSFE
T。 - 【請求項２】前記複数の島状の高抵抗層部分は、少なく
とも平行な二辺を有する形状であることを特徴とする特
許請求の範囲第１項記載の導電変調型MOSFET。 - 【請求項３】前記複数の島状の高抵抗層部分は、それぞ
れ長方形をなしてマトリクス状に配列形成され、それぞ
れの長辺に沿ってチャネル領域が形成されていることを
特徴とする特許請求の範囲第１項記載の導電変調型MOSF
ET。
Priority Applications (13)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP59204427A JP2585505B2 (ja) | 1984-09-29 | 1984-09-29 | 導電変調型ｍｏｓｆｅｔ |
| US06/738,188 US4672407A (en) | 1984-05-30 | 1985-05-28 | Conductivity modulated MOSFET |
| GB08513599A GB2161649B (en) | 1984-05-30 | 1985-05-30 | Conductivity modulated mosfet |
| DE19853519389 DE3519389A1 (de) | 1984-05-30 | 1985-05-30 | Mosfet mit veraenderlicher leitfaehigkeit |
| DE3546745A DE3546745C2 (de) | 1984-05-30 | 1985-05-30 | Lateraler MOS-Feldeffekttransistor mit Leitfähigkeitsmodulation |
| US07/019,337 US4782372A (en) | 1984-05-30 | 1987-02-26 | Lateral conductivity modulated MOSFET |
| US07/116,357 US4881120A (en) | 1984-05-30 | 1987-11-04 | Conductive modulated MOSFET |
| US07/146,405 US5093701A (en) | 1984-05-30 | 1988-01-21 | Conductivity modulated mosfet |
| US07/205,365 US4928155A (en) | 1984-05-30 | 1988-06-10 | Lateral conductivity modulated MOSFET |
| US07/712,997 US5086323A (en) | 1984-05-30 | 1991-06-10 | Conductivity modulated mosfet |
| US07/799,311 US5286984A (en) | 1984-05-30 | 1991-11-27 | Conductivity modulated MOSFET |
| US08/261,254 US5780887A (en) | 1984-05-30 | 1994-06-14 | Conductivity modulated MOSFET |
| US09/104,326 US6025622A (en) | 1984-05-30 | 1998-06-25 | Conductivity modulated MOSFET |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP59204427A JP2585505B2 (ja) | 1984-09-29 | 1984-09-29 | 導電変調型ｍｏｓｆｅｔ |
Related Child Applications (2)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP6108640A Division JPH0789588B2 (ja) | 1994-05-23 | 1994-05-23 | 横型導電変調型ｍｏｓｆｅｔ |
| JP10864194A Division JP2645219B2 (ja) | 1994-05-23 | 1994-05-23 | 導電変調型ｍｏｓｆｅｔ |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPS6182477A JPS6182477A (ja) | 1986-04-26 |
| JP2585505B2 true JP2585505B2 (ja) | 1997-02-26 |
Family
ID=16490355
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP59204427A Expired - Lifetime JP2585505B2 (ja) | 1984-05-30 | 1984-09-29 | 導電変調型ｍｏｓｆｅｔ |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JP2585505B2 (ja) |
Families Citing this family (16)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US5212396A (en) * | 1983-11-30 | 1993-05-18 | Kabushiki Kaisha Toshiba | Conductivity modulated field effect transistor with optimized anode emitter and anode base impurity concentrations |
| US4809045A (en) * | 1985-09-30 | 1989-02-28 | General Electric Company | Insulated gate device |
| JP2513640B2 (ja) * | 1986-09-17 | 1996-07-03 | 株式会社東芝 | 導電変調型ｍｏｓｆｅｔ |
| JPH0821713B2 (ja) * | 1987-02-26 | 1996-03-04 | 株式会社東芝 | 導電変調型ｍｏｓｆｅｔ |
| US5237186A (en) * | 1987-02-26 | 1993-08-17 | Kabushiki Kaisha Toshiba | Conductivity-modulation metal oxide field effect transistor with single gate structure |
| US5105243A (en) * | 1987-02-26 | 1992-04-14 | Kabushiki Kaisha Toshiba | Conductivity-modulation metal oxide field effect transistor with single gate structure |
| JP2732495B2 (ja) * | 1987-09-24 | 1998-03-30 | 株式会社日立製作所 | 絶縁ゲート型半導体装置 |
| JPS6490561A (en) * | 1987-09-30 | 1989-04-07 | Mitsubishi Electric Corp | Semiconductor device |
| JPH0828506B2 (ja) * | 1988-11-07 | 1996-03-21 | 三菱電機株式会社 | 半導体装置およびその製造方法 |
| US5171696A (en) * | 1988-11-07 | 1992-12-15 | Mitsubishi Denki Kabushiki Kaisha | Semiconductor device and method of manufacturing the same |
| JP2752184B2 (ja) * | 1989-09-11 | 1998-05-18 | 株式会社東芝 | 電力用半導体装置 |
| EP0696054B1 (en) * | 1994-07-04 | 2002-02-20 | STMicroelectronics S.r.l. | Process for the manufacturing of high-density MOS-technology power devices |
| WO2006125330A1 (en) * | 2005-05-24 | 2006-11-30 | Abb Schweiz Ag | Cathode cell design |
| JP2014038896A (ja) * | 2012-08-13 | 2014-02-27 | Sumitomo Electric Ind Ltd | 炭化珪素半導体装置 |
| US9991376B2 (en) | 2013-09-20 | 2018-06-05 | Monolith Semiconductor Inc. | High voltage MOSFET devices and methods of making the devices |
| US9214572B2 (en) | 2013-09-20 | 2015-12-15 | Monolith Semiconductor Inc. | High voltage MOSFET devices and methods of making the devices |
Family Cites Families (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| IE55992B1 (en) * | 1982-04-05 | 1991-03-13 | Gen Electric | Insulated gate rectifier with improved current-carrying capability |
| JPS59149058A (ja) * | 1983-02-15 | 1984-08-25 | Matsushita Electric Works Ltd | Ｍｏｓ型トランジスタ |
-
1984
- 1984-09-29 JP JP59204427A patent/JP2585505B2/ja not_active Expired - Lifetime
Also Published As
| Publication number | Publication date |
|---|---|
| JPS6182477A (ja) | 1986-04-26 |
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Legal Events
| Date | Code | Title | Description |
|---|---|---|---|
| EXPY | Cancellation because of completion of term |