JP7330155B2 - 半導体装置及び半導体回路 - Google Patents

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Description

本発明の実施形態は、半導体装置及び半導体回路に関する。
電力用の半導体装置の一例として、Ｉｎｓｕｌａｔｅｄ Ｇａｔｅ Ｂｉｐｏｌａｒ Ｔｒａｎｓｉｓｔｏｒ（ＩＧＢＴ）がある。ＩＧＢＴは、例えば、コレクタ電極上に、ｐ形のコレクタ領域、ｎ形のドリフト領域、ｐ形のベース領域が設けられる。そして、ｐ形のベース領域上に、ゲート絶縁膜を間に挟んでゲート電極が設けられる。さらに、ｐ形のベース領域の表面に、エミッタ電極に接続されるｎ形のエミッタ領域が設けられる。
上記ＩＧＢＴでは、ゲート電極に閾値電圧より高い正電圧が印加されることにより、ｐ形のベース領域にチャネルが形成される。そして、ｎ形のエミッタ領域からｎ形ドリフト領域に電子が注入され、ｐ形のコレクタ領域からｎ形ドリフト領域に正孔が注入される。これにより、コレクタ電極とエミッタ電極との間に電子と正孔をキャリアとする電流が流れる。
オン抵抗の低減、ターンオフ損失の低減、サージ電圧の発生の抑制など、ＩＧＢＴの特性を改善するために、様々な試みが行われている。例えば、ＩＧＢＴのターンオフ損失を低減するために、コレクタ電極側にもゲート電極を設けることが提案されている。ＩＧＢＴのターンオフ時に、このゲート電極に閾値電圧より高い電圧を印加し、コレクタ電極からの正孔の注入を抑制し、ターンオフ時間を短くすることでターンオフ損失が低減する。
特開２０２０－４７７８９号公報 特開２０２０－５３４６６号公報
本発明が解決しようとする課題は、ターンオフ損失が低減された半導体装置を提供することにある。
実施形態の半導体装置は、第１の電極と、第２の電極と、第１のゲート電極と、第２のゲート電極と、第１の面と、前記第１の面と対向する第２の面を有する半導体層であって、第１導電形の第１の半導体領域と、前記第１の半導体領域と前記第１の面との間に設けられ、前記第１のゲート電極と対向する第２導電形の第２の半導体領域と、前記第２の半導体領域と前記第１の面との間に設けられ、前記第１の電極と接する第１導電形の第３の半導体領域と、前記第１の半導体領域と前記第２の面との間に設けられ、前記第２のゲート電極と対向し、前記第２の電極と接する第２導電形の第４の半導体領域と、前記第４の半導体領域と前記第２の面との間に設けられ、前記第２の電極と接する第１導電形の第５の半導体領域と、を有する半導体層と、を備え、前記第１のゲート電極を含み、前記第１の半導体領域と前記第３の半導体領域との間の導通を制御する第１のトランジスタは第１の閾値電圧を有し、前記第２のゲート電極を含み、前記第１の半導体領域と前記第５の半導体領域との間の導通を制御する第２のトランジスタは、前記第１の閾値電圧と正負の符号が同一であり、前記第１の閾値電圧の絶対値と絶対値の異なる第２の閾値電圧を有する。
第１の実施形態の半導体装置の一部の模式断面図。 第１の実施形態の半導体装置の第１の面の模式平面図。 第１の実施形態の半導体装置の第２の面の模式平面図。 第１の実施形態の半導体回路の模式図。 第１の実施形態の半導体装置のタイミングチャート。 第１の実施形態の半導体装置の変形例のタイミングチャート。 第２の実施形態の半導体装置のタイミングチャート。 第３の実施形態の半導体装置の一部の模式断面図。 第４の実施形態の半導体装置の一部の模式断面図。 第４の実施形態の半導体回路の模式図。 第４の実施形態の半導体装置のタイミングチャート。 比較例の半導体装置のタイミングチャート。 比較例の半導体装置のタイミングチャート。 第４の実施形態の半導体装置のタイミングチャート。 第５の実施形態の半導体装置の一部の模式断面図。 第６の実施形態の半導体装置の一部の模式断面図。 第７の実施形態の半導体装置の一部の模式断面図。
以下、図面を参照しつつ本発明の実施形態を説明する。なお、以下の説明では、同一及び類似の部材等には同一の符号を付し、一度説明した部材等については適宜その説明を省略する場合がある。
本明細書中、半導体領域の「キャリア濃度」とは、熱平衡状態での多数キャリア濃度と少数キャリア濃度との差分を意味する。２つの半導体領域の「キャリア濃度」の相対的な大小関係は、例えば、走査型静電容量顕微鏡法（Ｓｃａｎｎｉｎｇ Ｃａｐａｃｉｔａｎｃｅ Ｍｉｃｒｏｓｃｏｐｙ：ＳＣＭ）を用いて判定することが可能である。また、「キャリア濃度」の分布及び絶対値は、例えば、拡がり抵抗測定法（Ｓｐｒｅａｄｉｎｇ Ｒｅｓｉｓｔａｎｃｅ Ａｎａｌｙｓｉｓ：ＳＲＡ）を用いて測定することが可能である。また、半導体領域の「不純物濃度」の分布及び絶対値は、例えば、二次イオン質量分析法（Ｓｅｃｏｎｄａｒｙ Ｉｏｎ Ｍａｓｓ Ｓｐｅｃｔｒｏｍｅｔｒｙ：ＳＩＭＳ）を用いて測定することが可能である。
（第１の実施形態）
第１の実施形態の半導体装置は、第１の電極と、第２の電極と、第１のゲート電極と、第２のゲート電極と、第１の面と、第１の面と対向する第２の面を有する半導体層であって、第１導電形の第１の半導体領域と、第１の半導体領域と第１の面との間に設けられ、第１のゲート電極と対向する第２導電形の第２の半導体領域と、第２の半導体領域と第１の面との間に設けられ、第１の電極と接する第１導電形の第３の半導体領域と、第１の半導体領域と第２の面との間に設けられ、第２のゲート電極と対向し、第２の電極と接する第２導電形の第４の半導体領域と、第４の半導体領域と第２の面との間に設けられ、第２の電極と接する第１導電形の第５の半導体領域と、を有する半導体層と、を備え、第１のゲート電極を含み、第１の半導体領域と第３の半導体領域との間の導通を制御する第１のトランジスタは第１の閾値電圧を有し、第２のゲート電極を含み、第１の半導体領域と第５の半導体領域との間の導通を制御する第２のトランジスタは、第１の閾値電圧と正負の符号が同一であり、第１の閾値電圧の絶対値と絶対値の異なる第２の閾値電圧を有する。さらに、第２の閾値電圧の絶対値は第１の閾値電圧の絶対値よりも小さい。
図１は、第１の実施形態の半導体装置の一部の模式断面図である。図２は、第１の実施形態の半導体装置の第１の面の模式平面図である。図３は、第１の実施形態の半導体装置の第２の面の模式平面図である。以下、第１導電形がｎ形、第２導電形がｐ形である場合を例に説明する。
第１の実施形態の半導体装置は、ＩＧＢＴ１００である。第１の実施形態のＩＧＢＴ１００は、半導体層１０、エミッタ電極１２（第１の電極）、コレクタ電極１４（第２の電極）、メインゲート電極１６（第１のゲート電極）、コントロールゲート電極１８（第２のゲート電極）、第１のゲート絶縁膜２０、第２のゲート絶縁膜２２を備える。半導体層１０にはトレンチ５０が形成される。
第１の実施形態のＩＧＢＴ１００は、メインゲート電極１６をゲート電極とするメイントランジスタ１０１（第１のトランジスタ）と、コントロールゲート電極１８をゲート電極とするコントロールトランジスタ１０２（第２のトランジスタ）を備える。
メイントランジスタ１０１は、半導体層１０の表面側に設けられる。コントロールトランジスタ１０２は、半導体層１０の裏面側に設けられる。
半導体層１０の中には、ｎ形の裏面ドレイン領域２８（第５の半導体領域）、ｐ形のコレクタ領域３０（第４の半導体領域）、ｎ形のバッファ領域３２、ｎ形のドリフト領域３４（第１の半導体領域）、ｐ形のベース領域３６（第２の半導体領域）、ｎ形のエミッタ領域３８（第３の半導体領域）、ｐ形のコンタクト領域４０が設けられる。
半導体層１０は、第１の面Ｐ１と、第１の面Ｐ１に対向する第２の面Ｐ２とを有する。第１の面Ｐ１は半導体層１０の表面、第２の面Ｐ２は半導体層１０の裏面である。半導体層１０は、例えば、単結晶シリコンである。半導体層１０の膜厚は、例えば、４０μｍ以上７００μｍ以下である。
第１の面Ｐ１の法線の方向、及び、第２の面Ｐ２の法線の方向を、第１の方向と定義する。第１の面Ｐ１及び第２の面Ｐ２に平行な一方向を第２の方向と定義する。第１の面Ｐ１及び第２の面Ｐ２に平行で、第２の方向に垂直な方向を第３の方向と定義する。
エミッタ電極１２は、半導体層１０の第１の面Ｐ１の側に設けられる。エミッタ電極１２の少なくとも一部は半導体層１０の第１の面Ｐ１に接する。エミッタ電極１２は、例えば、金属である。エミッタ電極１２には、エミッタ電圧（Ｖｅ）が印加される。エミッタ電圧は、例えば、０Ｖである。
コレクタ電極１４は、半導体層１０の第２の面Ｐ２の側に設けられる。コレクタ電極１４の少なくとも一部は半導体層１０の第２の面Ｐ２に接する。コレクタ電極１４は、例えば、金属である。
コレクタ電極１４には、コレクタ電圧（Ｖｃ）が印加される。コレクタ電圧は、例えば、２００Ｖ以上６５００Ｖ以下である。
メインゲート電極１６は、半導体層１０の第１の面Ｐ１の側に設けられる。メインゲート電極１６の少なくとも一部は、半導体層１０の第１の面Ｐ１の側に形成されたトレンチ５０の中に設けられる。メインゲート電極１６は、半導体層１０の第１の面Ｐ１では、第３の方向に延びる。
メインゲート電極１６は、例えば、ｎ形不純物又はｐ形不純物を含む多結晶シリコンである。メインゲート電極１６には、第１のゲート電圧（Ｖｇ１）が印加される。第１のゲート電圧（Ｖｇ１）は、エミッタ電圧（Ｖｅ）を基準とする電圧である。
第１のゲート絶縁膜２０は、メインゲート電極１６と半導体層１０との間に設けられる。第１のゲート絶縁膜２０の少なくとも一部は、トレンチ５０の中に設けられる。第１のゲート絶縁膜２０は、例えば、酸化シリコン膜である。
コントロールゲート電極１８は、半導体層１０の第２の面Ｐ２の側に設けられる。コントロールゲート電極１８は、半導体層１０の第２の面Ｐ２では、第３の方向に延びる。
コントロールゲート電極１８は、例えば、ｎ形不純物又はｐ形不純物を含む多結晶シリコンである。コントロールゲート電極１８には、第２のゲート電圧（Ｖｇ２）が印加される。第２のゲート電圧（Ｖｇ２）は、コレクタ電圧（Ｖｃ）を基準とする電圧である。
第２のゲート絶縁膜２２は、コントロールゲート電極１８と半導体層１０との間に設けられる。第２のゲート絶縁膜２２は、例えば、酸化シリコン膜である。
ｐ形のコレクタ領域３０は、ドリフト領域３４と第２の面Ｐ２との間の一部に設けられる。コレクタ領域３０の一部は、第２の面Ｐ２に接する。
コレクタ領域３０の一部は、第２のゲート絶縁膜２２を間に挟んで、コントロールゲート電極１８に対向する。コレクタ領域３０は、第２の面Ｐ２で第３の方向に延びる。コントロールゲート電極１８に対向するコレクタ領域３０には、コントロールゲート電極１８によって制御されるコントロールトランジスタ１０２のチャネルが形成される。
コレクタ領域３０は、コレクタ電極１４に電気的に接続される。コレクタ領域３０の一部は、コレクタ電極１４に接する。
ｎ形の裏面ドレイン領域２８は、コレクタ領域３０と第２の面Ｐ２との間の一部に設けられる。裏面ドレイン領域２８の一部は、第２のゲート絶縁膜２２を間に挟んで、コントロールゲート電極１８に対向する。裏面ドレイン領域２８とバッファ領域３２との間には、コレクタ領域３０が設けられる。
ｎ形の裏面ドレイン領域２８の一部は、コレクタ電極１４に接する。裏面ドレイン領域２８は、第２の面Ｐ２で第３の方向に延びる。裏面ドレイン領域２８は、コントロールトランジスタ１０２のドレインとして機能する。
裏面ドレイン領域２８のｎ形不純物濃度は、ドリフト領域３４のｎ形不純物濃度より高い。
ｎ形のドリフト領域３４は、コレクタ領域３０と第１の面Ｐ１との間に設けられる。ドリフト領域３４は、コレクタ領域３０とベース領域３６との間に設けられる。
ドリフト領域３４は、ＩＧＢＴ１００がオン状態の際にオン電流の経路となる。ドリフト領域３４は、ＩＧＢＴ１００のオフ状態の際に空乏化し、ＩＧＢＴ１００の耐圧を維持する機能を有する。
ｎ形のバッファ領域３２は、ドリフト領域３４とコレクタ領域３０との間に設けられる。バッファ領域３２の一部は第２の面Ｐ２に接する。バッファ領域３２の一部は、第２のゲート絶縁膜２２を間に挟んで、コントロールゲート電極１８に対向する。
バッファ領域３２のｎ形不純物濃度は、ドリフト領域３４のｎ形不純物濃度よりも高い。
バッファ領域３２は、ドリフト領域３４よりも低抵抗である。バッファ領域３２を設けることで、コントロールトランジスタ１０２がオン状態となる時に、ドリフト領域３４からコントロールトランジスタ１０２を介したコレクタ電極１４への電子の排出が促進される。また、バッファ領域３２は、ＩＧＢＴ１００のオフ状態の際に、空乏層の伸びを抑制する機能も有する。なお、バッファ領域３２を設けない構成とすることも可能である。
ｐ形のベース領域３６は、ドリフト領域３４と第１の面Ｐ１との間に設けられる。ベース領域３６の一部は、第１のゲート絶縁膜２０を間に挟んで、メインゲート電極１６に対向する。メインゲート電極１６に対向するベース領域３６には、メインゲート電極１６によって制御されるメイントランジスタ１０１のチャネルが形成される。
ｎ形のエミッタ領域３８は、ベース領域３６と第１の面Ｐ１との間に設けられる。エミッタ領域３８の一部は、第１のゲート絶縁膜２０を間に挟んで、メインゲート電極１６に対向する。エミッタ領域３８は、第１の面Ｐ１において第３の方向に延びる。
エミッタ領域３８は、エミッタ電極１２に電気的に接続される。エミッタ領域３８の一部は、エミッタ電極１２に接する。
エミッタ領域３８のｎ形不純物濃度は、ドリフト領域３４のｎ形不純物濃度よりも高い。エミッタ領域３８は、ＩＧＢＴ１００のオン状態の際に電子の供給源となる。
ｐ形のコンタクト領域４０は、ベース領域３６と第１の面Ｐ１との間に設けられる。コンタクト領域４０は、第１の面Ｐ１において、第３の方向に延びる。
コンタクト領域４０は、エミッタ電極１２に電気的に接続される。コンタクト領域４０は、エミッタ電極１２に接する。
コンタクト領域４０のｐ形不純物濃度は、ベース領域３６のｐ形不純物濃度よりも高い。
メイントランジスタ１０１は、トレンチの中にメインゲート電極を備えるトレンチゲート型のトランジスタである。メイントランジスタ１０１はノーマリーオフのｎチャネル型トランジスタである。メイントランジスタ１０１は、ベース領域３６にチャネルを形成することで、エミッタ領域３８とドリフト領域３４との間のキャリアの導通を制御する。メイントランジスタ１０１は、第１の閾値電圧（Ｖｔｈ１）を有する。第１の閾値電圧（Ｖｔｈ１）は、正電圧である。
コントロールトランジスタ１０２は、プレーナゲート型のトランジスタである。コントロールトランジスタ１０２は、ノーマリーオフのｎチャネル型トランジスタである。コントロールトランジスタ１０２は、コレクタ領域３０にチャネルを形成することで、バッファ領域３２又はドリフト領域３４と裏面ドレイン領域２８との間のキャリアの導通を制御する。コントロールトランジスタ１０２は、第２の閾値電圧（Ｖｔｈ２）を有する。
コントロールトランジスタ１０２の第２の閾値電圧（Ｖｔｈ２）と、メイントランジスタ１０１の第１の閾値電圧（Ｖｔｈ１）の正負の符号は同一である。コントロールトランジスタ１０２の第２の閾値電圧（Ｖｔｈ２）の絶対値は、メイントランジスタ１０１の第１の閾値電圧（Ｖｔｈ１）の絶対値よりも小さい。第２の閾値電圧（Ｖｔｈ２）の絶対値は、例えば、第１の閾値電圧（Ｖｔｈ１）の絶対値の０．２倍以上１倍未満である。
第１の実施形態のＩＧＢＴ１００では、第１の閾値電圧（Ｖｔｈ１）及び第２の閾値電圧（Ｖｔｈ２）は、共に符号が正である。すなわち、第１の閾値電圧（Ｖｔｈ１）及び第２の閾値電圧（Ｖｔｈ２）は、共に正電圧である。したがって、第２の閾値電圧（Ｖｔｈ２）は、第１の閾値電圧（Ｖｔｈ１）よりも低い。
例えば、コントロールゲート電極１８に対向するコレクタ領域３０のｐ形不純物濃度を、メインゲート電極１６に対向するベース領域３６のｐ形不純物濃度よりも低くすることで、第２の閾値電圧（Ｖｔｈ２）を第１の閾値電圧（Ｖｔｈ１）よりも低くすることが可能である。また、例えば、第２のゲート絶縁膜２２の膜厚を、第１のゲート絶縁膜２０の膜厚よりも薄くすることで、第２の閾値電圧（Ｖｔｈ２）を第１の閾値電圧（Ｖｔｈ１）よりも低くすることが可能である。
なお、第１の閾値電圧（Ｖｔｈ１）と第２の閾値電圧（Ｖｔｈ２）の大小比較を行う際、閾値電圧を決定する際のバイアス条件は、メイントランジスタ１０１とコントロールトランジスタ１０２との間で、同一の条件とする。
図４は、第１の実施形態の半導体回路の模式図である。第１の実施形態の半導体回路１０００は、第１の実施形態のＩＧＢＴ１００と制御回路１５０を備える。半導体回路１０００は、例えば、ＩＧＢＴ１００と制御回路１５０が実装された半導体モジュールである。
ＩＧＢＴ１００は、トランジスタ領域１００ａ、表面ゲート電極パッド１００ｂ、裏面ゲート電極パッド１００ｃを備える。裏面ゲート電極パッド１００ｃは、表面ゲート電極パッド１００ｂに対して半導体チップの反対面側に位置する。
表面ゲート電極パッド１００ｂは、メインゲート電極１６に電気的に接続される。裏面ゲート電極パッド１００ｃは、コントロールゲート電極１８に電気的に接続される。
表面ゲート電極パッド１００ｂに第１のゲート電圧（Ｖｇ１）が印加される。裏面ゲート電極パッド１００ｃに第２のゲート電圧（Ｖｇ２）が印加される。
制御回路１５０は、ＩＧＢＴ１００を制御する。制御回路１５０は、例えば、ゲートドライバ回路である。ゲートドライバ回路は、表面ゲート電極パッド１００ｂ、及び、裏面ゲート電極パッド１００ｃに印加する電圧を制御する。ゲートドライバ回路は、メインゲート電極１６に印加する第１のゲート電圧（Ｖｇ１）、及び、コントロールゲート電極１８に印加する第２のゲート電圧（Ｖｇ２）を制御する。
ゲートドライバ回路は、メインゲート電極１６に第１のターンオン電圧（Ｖｏｎ１）を印加し、コントロールゲート電極１８に、第１のターンオン電圧（Ｖｏｎ１）と異なる第２のターンオン電圧（Ｖｏｎ２）を印加する。第２のターンオン電圧（Ｖｏｎ２）の絶対値は、第１のターンオン電圧（Ｖｏｎ１）の絶対値よりも小さい。
第１のターンオン電圧（Ｖｏｎ１）及び第２のターンオン電圧（Ｖｏｎ２）は、正電圧である。したがって、第２のターンオン電圧（Ｖｏｎ２）は、第１のターンオン電圧（Ｖｏｎ１）よりも低い。
次に、ＩＧＢＴ１００の動作について説明する。
図５は、第１の実施形態の半導体装置のタイミングチャートである。図５は、第１のゲート電圧（Ｖｇ１）及び第２のゲート電圧（Ｖｇ２）の動作タイミングを示す。
ＩＧＢＴ１００のオフ状態では、エミッタ電極１２には、エミッタ電圧（Ｖｅ）が印加される。例えば、時刻ｔ０では、エミッタ電極１２には、エミッタ電圧（Ｖｅ）が印加される。エミッタ電圧（Ｖｅ）は、例えば、０Ｖである。コレクタ電極１４には、コレクタ電圧（Ｖｃ）が印加される。コレクタ電圧（Ｖｃ）は、例えば、２００Ｖ以上６５００Ｖ以下である。コレクタ電極１４とエミッタ電極１２の間に印加されるコレクタ－エミッタ間電圧（Ｖｃｅ）は、例えば、２００Ｖ以上６５００Ｖ以下である。
なお、第１のゲート電圧（Ｖｇ１）は、エミッタ電圧（Ｖｅ）を基準とする電圧である。また、第２のゲート電圧（Ｖｇ２）は、コレクタ電圧（Ｖｃ）を基準とする電圧である。
ＩＧＢＴ１００のオフ状態では、第１のゲート電圧（Ｖｇ１）として、第１のターンオフ電圧（Ｖｏｆｆ１）が印加される。第１のターンオフ電圧（Ｖｏｆｆ１）とは、メイントランジスタ１０１がオン状態とならない第１の閾値電圧（Ｖｔｈ１）以下の電圧である。第１のターンオフ電圧（Ｖｏｆｆ１）は、例えば、０Ｖ又は負電圧である。
ＩＧＢＴ１００のオフ状態では、第２のゲート電圧（Ｖｇ２）として、第２のターンオフ電圧（Ｖｏｆｆ２）が印加される。第２のターンオフ電圧（Ｖｏｆｆ２）とは、コントロールトランジスタ１０２がオン状態とならない第２の閾値電圧（Ｖｔｈ２）以下の電圧である。第２のターンオフ電圧（Ｖｏｆｆ２）は、例えば、０Ｖ又は負電圧である。
ＩＧＢＴ１００を時刻ｔ１でターンオン動作させる。ＩＧＢＴ１００をターンオン動作させて、オン状態にする際に、メインゲート電極１６に第１のゲート電圧（Ｖｇ１）として第１のターンオン電圧（Ｖｏｎ１）を印加する。第１のターンオン電圧（Ｖｏｎ１）は、メインゲート電極１６をゲート電極とするメイントランジスタ１０１の第１の閾値電圧（Ｖｔｈ１）を超える正電圧である。第１のターンオン電圧（Ｖｏｎ１）は、例えば、１５Ｖである。
メインゲート電極１６に第１のターンオン電圧（Ｖｏｎ１）を印加することにより、ｐ形のベース領域３６の第１のゲート絶縁膜２０との界面近傍にｎ形反転層が形成される。ｎ形反転層が形成されることにより、ｎ形のエミッタ領域３８から電子がｎ形反転層を通ってｎ形のドリフト領域３４に注入される。ｎ形のドリフト領域３４に注入された電子は、ｎ形のバッファ領域３２とｐ形のコレクタ領域３０とで形成されるｐｎ接合を順バイアスする。電子は、コレクタ電極１４に到達するとともにｐ形のコレクタ領域３０からホールの注入を引き起こす。ＩＧＢＴ１００がオン状態となる。
ＩＧＢＴ１００がオン状態の際、第２のゲート電圧（Ｖｇ２）は、第２のターンオフ電圧（Ｖｏｆｆ２）である。
ＩＧＢＴ１００を時刻ｔ２でターンオフ動作させる。ＩＧＢＴ１００をターンオフ動作させて、オフ状態にする際に、メインゲート電極１６に第１のゲート電圧（Ｖｇ１）として第１のターンオフ電圧（Ｖｏｆｆ１）を印加する。
メインゲート電極１６に第１のターンオフ電圧（Ｖｏｆｆ１）を印加することにより、ｐ形のベース領域３６の第１のゲート絶縁膜２０との界面近傍に形成されていたｎ形反転層が消失する。このため、ｎ形のエミッタ領域３８からｎ形のドリフト領域３４への電子の注入が停止する。ＩＧＢＴ１００がオフ状態に移行する。
メインゲート電極１６に第１のターンオフ電圧（Ｖｏｆｆ１）を印加する前の時刻ｔｘに、コントロールゲート電極１８に、第２のゲート電圧（Ｖｇ２）として第２のターンオン電圧（Ｖｏｎ２）を印加する。第２のターンオン電圧（Ｖｏｎ２）は、コントロールゲート電極１８をゲート電極とするコントロールトランジスタ１０２の第２の閾値電圧（Ｖｔｈ２）を超える正電圧である。
第２のターンオン電圧（Ｖｏｎ２）の絶対値は第１のターンオン電圧（Ｖｏｎ１）の絶対値よりも小さい。第２のターンオン電圧（Ｖｏｎ２）の絶対値は、例えば、第１のターンオン電圧（Ｖｏｎ１）の絶対値の０．２倍以上１倍未満である。第２のターンオン電圧（Ｖｏｎ２）は、例えば、５Ｖである。
コントロールゲート電極１８に、第２のターンオン電圧（Ｖｏｎ２）を印加して、コントロールトランジスタ１０２をオン状態にする。ｐ形のコレクタ領域３０の第２のゲート絶縁膜２２との界面近傍に、ｎ形反転層が形成され、コントロールトランジスタ１０２をオン状態になる。
ｐ形のコレクタ領域３０の第２のゲート絶縁膜２２との界面近傍にｎ形反転層が形成されることにより、電子がｎ形のバッファ領域３２から、ｎ形反転層、ｎ形の裏面ドレイン領域２８を通ってコレクタ電極１４へと排出される経路が形成される。つまり、ｎ形のバッファ領域３２とコレクタ電極１４とが短絡する状態、いわゆる、アノード・ショートが生じる。
アノード・ショートが生じることにより、電子がｎ形のバッファ領域３２からｐ形のコレクタ領域３０を通ってコレクタ電極１４へ到達することが妨げられる。このため、ｐ形のコレクタ領域３０からドリフト領域３４へのホールの注入が抑制される。
ＩＧＢＴ１００のターンオフ動作の際に、ホールの注入を抑制することで、ターンオフ動作の際のテール電流を小さくすることが可能となる。したがって、ＩＧＢＴ１００のターンオフ時間が短くなる。よって、ＩＧＢＴ１００のターンオフ損失が低減する。
その後、時刻ｔ３で、コントロールゲート電極１８に、第２のターンオフ電圧（Ｖｏｆｆ２）を印加して、コントロールトランジスタ１０２をオフ状態にする。
次に、第１の実施形態の半導体装置の作用及び効果について説明する。
第１の実施形態のＩＧＢＴ１００は、半導体層１０の裏面側にコントロールトランジスタ１０２を設ける。これにより、ターンオフ動作の際に、ホールのｎ形のドリフト領域３４への注入を抑制する。ホールの注入を抑制することで、ターンオフ損失が低減する。よって、ＩＧＢＴ１００の消費電力の低減が可能である。
第１の実施形態のＩＧＢＴ１００では、コントロールトランジスタ１０２の第２の閾値電圧（Ｖｔｈ２）は、メイントランジスタ１０１の第１の閾値電圧（Ｖｔｈ１）よりも低い。したがって、第２のターンオン電圧（Ｖｏｎ２）を、第１のターンオン電圧（Ｖｏｎ１）よりも低くすることが可能である。よって、第２のターンオン電圧（Ｖｏｎ２）と第１のターンオン電圧（Ｖｏｎ１）が等しい場合に比べ、ＩＧＢＴ１００の消費電力を低減することが可能である。
また、第２の閾値電圧（Ｖｔｈ２）を第１の閾値電圧（Ｖｔｈ１）より低く設定することで、ＩＧＢＴ１００の製造が容易になる。例えば、コントロールトランジスタ１０２の第２のゲート絶縁膜２２の膜厚を薄くすることが可能となる。したがって、第２のゲート絶縁膜２２の形成が容易になる。また、第２のゲート絶縁膜２２を熱酸化により形成する場合の熱処理時間を短くすることができる。熱処理時間を短くすることで、例えば、半導体層１０に形成された半導体領域の中の導電性不純物の拡散が抑制される。したがって、表面パターン作成後に裏面パターンを作成しても、半導体領域の不純物プロファイルが安定する。
図６は、第１の実施形態の半導体装置の変形例のタイミングチャートである。図６（ａ）は第１の変形例、図６（ｂ）は第２の変形例を示す。
図６（ａ）に示す第１の変形例は、メインゲート電極１６に第１のターンオフ電圧（Ｖｏｆｆ１）を印加した後に、コントロールゲート電極１８に第２のターンオン電圧（Ｖｏｎ２）を印加する点で、図５に示した第１の実施形態の場合と異なる。すなわち、第２のターンオン電圧（Ｖｏｎ２）を印加する時刻ｔｘが、メインゲート電極１６に第１のターンオフ電圧（Ｖｏｆｆ１）を印加する時刻ｔ２の後である点で、図５に示した第１の実施形態の場合と異なる。
図６（ｂ）に示す第２の変形例は、メインゲート電極１６に第１のターンオフ電圧（Ｖｏｆｆ１）を印加すると同時に、コントロールゲート電極１８に第２のターンオン電圧（Ｖｏｎ２）を印加する点で、図５に示した第１の実施形態の場合と異なる。すなわち、第２のターンオン電圧（Ｖｏｎ２）を印加する時刻ｔｘが、メインゲート電極１６に第１のターンオフ電圧（Ｖｏｆｆ１）を印加する時刻ｔ２と同一である点で、図５に示した第１の実施形態の場合と異なる。
コントロールゲート電極１８に第２のターンオン電圧（Ｖｏｎ２）を印加する時刻を調整することで、ＩＧＢＴ１００の諸特性を考慮して、最適な条件でターンオフ損失の低減を図ることが可能となる。
第２の閾値電圧（Ｖｔｈ２）の絶対値は、第１の閾値電圧（Ｖｔｈ１）の絶対値の０．２倍以上１倍未満であることが好ましく、０．３倍以上０．６倍以下であることがより好ましい。上記下限値を上回るとメイントランジスタの動作ノイズ等によるコントロールトランジスタ１０２の誤動作が抑制される。また、上記上限値を下回ると消費電力が更に低減する。また、上記上限値を下回るとＩＧＢＴ１００の製造が更に容易となる。
第２のターンオン電圧（Ｖｏｎ２）の絶対値は、第１のターンオン電圧（Ｖｏｎ１）の絶対値の０．２倍以上１倍未満であることが好ましく、０．３倍以上０．６倍以下であることがより好ましい。上記下限値を上回るとコントロールトランジスタ１０２の誤動作が抑制される。また、上記上限値を下回ると消費電力が更に低減する。また、上記上限値を下回るとＩＧＢＴ１００の製造が更に容易となる。
以上、第１の実施形態の半導体装置及び半導体回路によれば、ＩＧＢＴのターンオフ損失の低減が可能となる。したがって、ＩＧＢＴの低消費電力化が可能となる。
（第２の実施形態）
第２の実施形態の半導体装置及び半導体回路は、第２の閾値電圧の絶対値は第１の閾値電圧の絶対値よりも大きい点で、第１の実施形態の半導体装置及び半導体回路と異なる。以下、第１の実施形態と重複する内容については一部記述を省略する場合がある。
第２の実施形態の半導体装置は、ＩＧＢＴ２００である。第２の実施形態のＩＧＢＴ２００の構造は、図１ないし図３に示す第１の実施形態のＩＧＢＴ１００と同様である。また、第２の実施形態の半導体回路の構造は、図４に示す第１の実施形態の半導体回路の構造と同様である。以下、図１ないし図４を参照して説明する。
メイントランジスタ１０１は、トレンチの中にメインゲート電極を備えるトレンチゲート型のトランジスタである。メイントランジスタ１０１はノーマリーオフのｎチャネル型トランジスタである。メイントランジスタ１０１は、第１の閾値電圧（Ｖｔｈ１）を有する。第１の閾値電圧（Ｖｔｈ１）は、正電圧である。
コントロールトランジスタ１０２は、プレーナゲート型のトランジスタである。コントロールトランジスタ１０２は、ノーマリーオフのｎチャネル型トランジスタである。コントロールトランジスタ１０２は、第２の閾値電圧（Ｖｔｈ２）を有する。
コントロールトランジスタ１０２の第２の閾値電圧（Ｖｔｈ２）の絶対値は、メイントランジスタ１０１の第１の閾値電圧（Ｖｔｈ１）の絶対値よりも大きい。第２の閾値電圧（Ｖｔｈ２）の絶対値は、例えば、第１の閾値電圧（Ｖｔｈ１）の絶対値の１倍より大きく５倍以下である。
第２の実施形態のＩＧＢＴ２００では、第１の閾値電圧（Ｖｔｈ１）及び第２の閾値電圧（Ｖｔｈ２）は、共に正電圧である。したがって、第２の閾値電圧（Ｖｔｈ２）は、第１の閾値電圧（Ｖｔｈ１）よりも高い。
例えば、コントロールゲート電極１８に対向するコレクタ領域３０のｐ形不純物濃度を、メインゲート電極１６に対向するベース領域３６のｐ形不純物濃度よりも高くすることで、第２の閾値電圧（Ｖｔｈ２）を第１の閾値電圧（Ｖｔｈ１）よりも高くすることが可能である。また、例えば、第２のゲート絶縁膜２２の膜厚を、第１のゲート絶縁膜２０の膜厚よりも厚くすることで、第２の閾値電圧（Ｖｔｈ２）を第１の閾値電圧（Ｖｔｈ１）よりも高くすることが可能である。
制御回路１５０は、ＩＧＢＴ２００を制御する。制御回路１５０は、ゲートドライバ回路である。ゲートドライバ回路は、表面ゲート電極パッド１００ｂ、及び、裏面ゲート電極パッド１００ｃに印加する電圧を制御する。ゲートドライバ回路は、メインゲート電極１６に印加する第１のゲート電圧（Ｖｇ１）、及び、コントロールゲート電極１８に印加する第２のゲート電圧（Ｖｇ２）を制御する。
ゲートドライバ回路は、メインゲート電極１６に第１のターンオン電圧（Ｖｏｎ１）を印加し、コントロールゲート電極１８に第１のターンオン電圧（Ｖｏｎ１）と異なる第２のターンオン電圧（Ｖｏｎ２）を印加する。第２のターンオン電圧（Ｖｏｎ２）の絶対値は、第１のターンオン電圧（Ｖｏｎ１）の絶対値よりも大きい。
図７は、第２の実施形態の半導体装置のタイミングチャートである。図７は、第１のゲート電圧（Ｖｇ１）及び第２のゲート電圧（Ｖｇ２）の動作タイミングを示す。
第２の実施形態のＩＧＢＴ２００では、第２の閾値電圧（Ｖｔｈ２）が第１の閾値電圧（Ｖｔｈ１）よりも高い。そして、第２のターンオン電圧（Ｖｏｎ２）の絶対値は、第１のターンオン電圧（Ｖｏｎ１）の絶対値よりも大きい。第２のターンオン電圧（Ｖｏｎ２）の絶対値は、例えば、第１のターンオン電圧（Ｖｏｎ１）の絶対値の１倍より大きく５倍以上である。
第１のターンオン電圧（Ｖｏｎ１）は、例えば、５Ｖである。第２のターンオン電圧（Ｖｏｎ２）は、例えば、１５Ｖである。
第２の実施形態のＩＧＢＴ２００のターンオン動作及びターンオフ動作のタイミングは、図５に示す第１の実施形態の場合と同様である。
第２の実施形態のＩＧＢＴ２００は、第１の実施形態のＩＧＢＴ１００と同様、半導体層１０の裏面側にコントロールトランジスタ１０２を設ける。これにより、ターンオフ動作の際に、ホールのｎ形のドリフト領域３４への注入を抑制する。ホールの注入を抑制することで、ターンオフ損失が低減する。よって、ＩＧＢＴ２００の消費電力の低減が可能である。
また、第２の閾値電圧（Ｖｔｈ２）を第１の閾値電圧（Ｖｔｈ１）より高く設定することで、ＩＧＢＴ２００の製造が容易になる。半導体層１０の裏面側のパターンの形成は、半導体層１０の表面側のパターンを形成した後に行われる。このため、半導体層１０の裏面側には、半導体層１０の表面側の凹凸が反映されている。したがって、半導体層１０の裏面側に、加工寸法の小さなパターンを形成することや、薄膜を制御性良く形成することが困難である。
第２の実施形態のＩＧＢＴ２００では、例えば、第２の閾値電圧（Ｖｔｈ２）が高いことから、半導体層１０の裏面側に形成するパターンの加工寸法を大きくすることができる。また、例えば、コントロールトランジスタ１０２の第２のゲート絶縁膜２２の膜厚を厚くすることが可能となる。
また、第２の閾値電圧（Ｖｔｈ２）を第１の閾値電圧（Ｖｔｈ１）より高く設定することで、コントロールトランジスタ１０２の誤動作を抑制することが可能となる。
第２の閾値電圧（Ｖｔｈ２）の絶対値は、第１の閾値電圧（Ｖｔｈ１）の絶対値の１倍より大きく５倍以下であることが好ましく、１．５倍以上３倍以下であることがより好ましい。上記下限値を上回るとコントロールトランジスタ１０２の誤動作が更に抑制される。また、上記上限値を下回るとＩＧＢＴ２００の製造が更に容易となる。
第２のターンオン電圧（Ｖｏｎ２）の絶対値は、第１のターンオン電圧（Ｖｏｎ１）の絶対値の１倍より大きく５倍以下であることが好ましく、１．５倍以上３倍以下であることがより好ましい。上記下限値を上回るとコントロールトランジスタ１０２の誤動作が更に抑制される。また、上記上限値を下回るとＩＧＢＴ２００の製造が更に容易となる。
以上、第２の実施形態の半導体装置及び半導体回路によれば、第１の実施形態と同様、ＩＧＢＴのターンオフ損失の低減が可能となる。したがって、ＩＧＢＴの低消費電力化が可能となる。
（第３の実施形態）
第３の実施形態の半導体装置及び半導体回路は、第１のトランジスタがプレーナゲート型のトランジスタである点で、第１の実施形態及び第２の実施形態の半導体装置及び半導体回路と異なる。以下、第１の実施形態及び第２の実施形態と重複する内容については一部記述を省略する場合がある。
図８は、第３の実施形態の半導体装置の一部の模式断面図である。以下、第１導電形がｎ形、第２導電形がｐ形である場合を例に説明する。
第３の実施形態の半導体装置は、ＩＧＢＴ３００である。第３の実施形態のＩＧＢＴ３００は、半導体層１０、エミッタ電極１２（第１の電極）、コレクタ電極１４（第２の電極）、メインゲート電極１６（第１のゲート電極）、コントロールゲート電極１８（第２のゲート電極）、第１のゲート絶縁膜２０、第２のゲート絶縁膜２２を備える。
第３の実施形態のＩＧＢＴ３００は、メインゲート電極１６をゲート電極とするメイントランジスタ１０１（第１のトランジスタ）と、コントロールゲート電極１８をゲート電極とするコントロールトランジスタ１０２（第２のトランジスタ）を備える。
メイントランジスタ１０１は、半導体層１０の表面側に設けられる。コントロールトランジスタ１０２は、半導体層１０の裏面側に設けられる。
半導体層１０の中には、ｎ形の裏面ドレイン領域２８（第５の半導体領域）、ｐ形のコレクタ領域３０（第４の半導体領域）、ｎ形のバッファ領域３２、ｎ形のドリフト領域３４（第１の半導体領域）、ｐ形のベース領域３６（第２の半導体領域）、ｎ形のエミッタ領域３８（第３の半導体領域）、ｐ形のコンタクト領域４０が設けられる。
メイントランジスタ１０１は、プレーナゲート型のトランジスタである。メイントランジスタ１０１はノーマリーオフのｎチャネル型トランジスタである。メイントランジスタ１０１は、第１の閾値電圧（Ｖｔｈ１）を有する。第１の閾値電圧（Ｖｔｈ１）は、正電圧である。
コントロールトランジスタ１０２は、プレーナゲート型のトランジスタである。コントロールトランジスタ１０２は、ノーマリーオフのｎチャネル型トランジスタである。コントロールトランジスタ１０２は、第２の閾値電圧（Ｖｔｈ２）を有する。
コントロールトランジスタ１０２の第２の閾値電圧（Ｖｔｈ２）の絶対値は、メイントランジスタ１０１の第１の閾値電圧（Ｖｔｈ１）の絶対値と異なる。第２の閾値電圧（Ｖｔｈ２）の絶対値は、例えば、第１の閾値電圧（Ｖｔｈ１）の絶対値の０．２倍以上５倍以下である。
第３の実施形態のＩＧＢＴ３００のメインゲート電極１６には第１のターンオン電圧（Ｖｏｎ１）が印加される。コントロールゲート電極１８には、第１のターンオン電圧（Ｖｏｎ１）と異なる第２のターンオン電圧（Ｖｏｎ２）が印加される。第２のターンオン電圧（Ｖｏｎ２）の絶対値は、第１のターンオン電圧（Ｖｏｎ１）の絶対値と異なる。例えば、第２のターンオン電圧（Ｖｏｎ２）の絶対値は、第１のターンオン電圧（Ｖｏｎ１）の絶対値の０．２倍以上５倍以下である。
以上、第３の実施形態の半導体装置及び半導体回路によれば、第１の実施形態及び第２の実施形態と同様、ＩＧＢＴのターンオフ損失の低減が可能となる。したがって、ＩＧＢＴの低消費電力化が可能となる。
（第４の実施形態）
第４の実施形態の半導体装置及び半導体回路は、第３のゲート電極を更に備え、第４の半導体領域が第３のゲート電極と対向し、第３のゲート電極を含む第３のトランジスタは第１の閾値電圧と正負の符号が同一であり、第２の閾値電圧の絶対値と異なる絶対値の第３の閾値電圧を有する点で、第１の実施形態の半導体装置及び半導体回路と異なる。さらに、第２のゲート電極と対向する第４の半導体領域の第１の部分の導電形不純物の濃度は、第３のゲート電極と対向する第４の半導体領域の第２の部分の導電形不純物の濃度と異なる。以下、第１の実施形態と重複する内容については一部記述を省略する場合がある。
図９は、第４の実施形態の半導体装置の一部の模式断面図である。以下、第１導電形がｎ形、第２導電形がｐ形である場合を例に説明する。
第４の実施形態の半導体装置は、ＩＧＢＴ４００である。第４の実施形態のＩＧＢＴ４００は、半導体層１０、エミッタ電極１２（第１の電極）、コレクタ電極１４（第２の電極）、メインゲート電極１６（第１のゲート電極）、第１のコントロールゲート電極１８ａ（第２のゲート電極）、第２のコントロールゲート電極１８ｂ（第３のゲート電極）、第１のゲート絶縁膜２０、第２のゲート絶縁膜２２、第３のゲート絶縁膜２３を備える。半導体層１０にはトレンチ５０が形成される。
第４の実施形態のＩＧＢＴ４００は、メインゲート電極１６をゲート電極とするメイントランジスタ１０１（第１のトランジスタ）と、第１のコントロールゲート電極１８ａをゲート電極とする第１のコントロールトランジスタ１０２（第２のトランジスタ）と、第２のコントロールゲート電極１８ｂをゲート電極とする第２のコントロールトランジスタ１０３（第３のトランジスタ）を備える。
メイントランジスタ１０１は、半導体層１０の表面側に設けられる。第１のコントロールトランジスタ１０２は、半導体層１０の裏面側に設けられる。第２のコントロールトランジスタ１０３は、半導体層１０の裏面側に設けられる。
半導体層１０の中には、ｎ形の裏面ドレイン領域２８（第５の半導体領域）、ｐ形のコレクタ領域３０（第４の半導体領域）、ｎ形のバッファ領域３２、ｎ形のドリフト領域３４（第１の半導体領域）、ｐ形のベース領域３６（第２の半導体領域）、ｎ形のエミッタ領域３８（第３の半導体領域）、ｐ形のコンタクト領域４０が設けられる。
半導体層１０は、第１の面Ｐ１と、第１の面Ｐ１に対向する第２の面Ｐ２とを有する。第１の面Ｐ１は半導体層１０の表面、第２の面Ｐ２は半導体層１０の裏面である。半導体層１０は、例えば、単結晶シリコンである。半導体層１０の膜厚は、例えば、４０μｍ以上７００μｍ以下である。
第１の面Ｐ１の方向、及び、第２の面Ｐ２の法線の方向を、第１の方向と定義する。第１の面Ｐ１及び第２の面Ｐ２に平行な一方向を第２の方向と定義する。第１の面Ｐ１及び第２の面Ｐ２に平行で、第２の方向に垂直な方向を第３の方向と定義する。
エミッタ電極１２は、半導体層１０の第１の面Ｐ１の側に設けられる。エミッタ電極１２の少なくとも一部は半導体層１０の第１の面Ｐ１に接する。エミッタ電極１２は、例えば、金属である。エミッタ電極１２には、エミッタ電圧（Ｖｅ）が印加される。エミッタ電圧は、例えば、０Ｖである。
コレクタ電極１４は、半導体層１０の第２の面Ｐ２の側に設けられる。コレクタ電極１４の少なくとも一部は半導体層１０の第２の面Ｐ２に接する。コレクタ電極１４は、例えば、金属である。
コレクタ電極１４には、コレクタ電圧（Ｖｃ）が印加される。コレクタ電圧は、例えば、２００Ｖ以上６５００Ｖ以下である。
メインゲート電極１６は、半導体層１０の第１の面Ｐ１の側に設けられる。メインゲート電極１６の少なくとも一部は、半導体層１０の第１の面Ｐ１の側に形成されたトレンチ５０の中に設けられる。メインゲート電極１６は、半導体層１０の第１の面Ｐ１では、第３の方向に延びる。
メインゲート電極１６は、例えば、ｎ形不純物又はｐ形不純物を含む多結晶シリコンである。メインゲート電極１６には、第１のゲート電圧（Ｖｇ１）が印加される。第１のゲート電圧（Ｖｇ１）は、エミッタ電圧（Ｖｅ）を基準とする電圧である。
第１のゲート絶縁膜２０は、メインゲート電極１６と半導体層１０との間に設けられる。第１のゲート絶縁膜２０の少なくとも一部は、トレンチ５０の中に設けられる。第１のゲート絶縁膜２０は、例えば、酸化シリコン膜である。
第１のコントロールゲート電極１８ａは、半導体層１０の第２の面Ｐ２の側に設けられる。第１のコントロールゲート電極１８ａは、半導体層１０の第２の面Ｐ２では、第３の方向に延びる。
第１のコントロールゲート電極１８ａは、例えば、ｎ形不純物又はｐ形不純物を含む多結晶シリコンである。第１のコントロールゲート電極１８ａには、第２のゲート電圧（Ｖｇ２）が印加される。第２のゲート電圧（Ｖｇ２）は、コレクタ電圧（Ｖｃ）を基準とする電圧である。
第２のゲート絶縁膜２２は、第１のコントロールゲート電極１８ａと半導体層１０との間に設けられる。第２のゲート絶縁膜２２は、例えば、酸化シリコン膜である。
第２のコントロールゲート電極１８ｂは、半導体層１０の第２の面Ｐ２の側に設けられる。第２のコントロールゲート電極１８ｂは、半導体層１０の第２の面Ｐ２では、第３の方向に延びる。
第２のコントロールゲート電極１８ｂは、例えば、ｎ形不純物又はｐ形不純物を含む多結晶シリコンである。第２のコントロールゲート電極１８ｂには、第２のゲート電圧（Ｖｇ２）が印加される。第２のゲート電圧（Ｖｇ２）は、コレクタ電圧（Ｖｃ）を基準とする電圧である。
第３のゲート絶縁膜２３は、第２のコントロールゲート電極１８ｂと半導体層１０との間に設けられる。第３のゲート絶縁膜２３の材料は、第２のゲート絶縁膜２２の材料と同一である。第３のゲート絶縁膜２３は、例えば、酸化シリコン膜である。
ｐ形のコレクタ領域３０は、ドリフト領域３４と第２の面Ｐ２との間の一部に設けられる。コレクタ領域３０の一部は、第２の面Ｐ２に接する。
コレクタ領域３０の第１の部分３０ａは、第２のゲート絶縁膜２２を間に挟んで、第１のコントロールゲート電極１８ａに対向する。コレクタ領域３０の第２の部分３０ｂは、第３のゲート絶縁膜２３を間に挟んで、第２のコントロールゲート電極１８ｂに対向する。コレクタ領域３０は、第２の面Ｐ２で第３の方向に延びる。
第１のコントロールゲート電極１８ａに対向するコレクタ領域３０の第１の部分３０ａには、第１のコントロールゲート電極１８ａによって制御される第１のコントロールトランジスタ１０２のチャネルが形成される。第２のコントロールゲート電極１８ｂに対向するコレクタ領域３０の第２の部分３０ｂには、第２のコントロールゲート電極１８ｂによって制御される第２のコントロールトランジスタ１０３のチャネルが形成される。
第２のコントロールゲート電極１８ｂに対向するコレクタ領域３０の第２の部分３０ｂのｐ形不純物濃度は、第１のコントロールゲート電極１８ａに対向するコレクタ領域３０の第１の部分３０ａのｐ形不純物濃度よりも高い。
コレクタ領域３０は、コレクタ電極１４に電気的に接続される。コレクタ領域３０の一部は、コレクタ電極１４に接する。
ｎ形の裏面ドレイン領域２８は、コレクタ領域３０と第２の面Ｐ２との間の一部に設けられる。裏面ドレイン領域２８の一部は、第２のゲート絶縁膜２２を間に挟んで、第１のコントロールゲート電極１８ａに対向する。裏面ドレイン領域２８の別の一部は、第３のゲート絶縁膜２３を間に挟んで、第２のコントロールゲート電極１８ｂに対向する。
ｎ形の裏面ドレイン領域２８の一部は、コレクタ電極１４に接する。裏面ドレイン領域２８は、第２の面Ｐ２で第３の方向に延びる。裏面ドレイン領域２８は、第１のコントロールトランジスタ１０２のドレインとして機能する。裏面ドレイン領域２８は、第２のコントロールトランジスタ１０３のドレインとして機能する。
裏面ドレイン領域２８のｎ形不純物濃度は、ドリフト領域３４のｎ形不純物濃度より高い。
ｎ形のドリフト領域３４は、コレクタ領域３０と第１の面Ｐ１との間に設けられる。ドリフト領域３４は、コレクタ領域３０とベース領域３６との間に設けられる。
ドリフト領域３４は、ＩＧＢＴ４００がオン状態の際にオン電流の経路となる。ドリフト領域３４は、ＩＧＢＴ４００のオフ状態の際に空乏化し、ＩＧＢＴ４００の耐圧を維持する機能を有する。
ｎ形のバッファ領域３２は、ドリフト領域３４とコレクタ領域３０との間に設けられる。バッファ領域３２の一部は第２の面Ｐ２に接する。バッファ領域３２の一部は、第２のゲート絶縁膜２２を間に挟んで、第１のコントロールゲート電極１８ａに対向する。バッファ領域３２の別の一部は、第３のゲート絶縁膜２３を間に挟んで、第２のコントロールゲート電極１８ｂに対向する。
バッファ領域３２のｎ形不純物濃度は、ドリフト領域３４のｎ形不純物濃度よりも高い。
バッファ領域３２は、ドリフト領域３４よりも低抵抗である。バッファ領域３２を設けることで、第１のコントロールトランジスタ１０２及び第２のコントロールトランジスタ１０３がオン状態となる時に、ドリフト領域３４から第１のコントロールトランジスタ１０２及び第２のコントロールトランジスタ１０３を介したコレクタ電極１４への電子の排出が促進される。また、バッファ領域３２は、ＩＧＢＴ４００のオフ状態の際に、空乏層の伸びを抑制する機能も有する。なお、バッファ領域３２を設けない構成とすることも可能である。
ｐ形のベース領域３６は、ドリフト領域３４と第１の面Ｐ１との間に設けられる。ベース領域３６の一部は、第１のゲート絶縁膜２０を間に挟んで、メインゲート電極１６に対向する。メインゲート電極１６に対向するベース領域３６には、メインゲート電極１６によって制御されるメイントランジスタ１０１のチャネルが形成される。
ｎ形のエミッタ領域３８は、ベース領域３６と第１の面Ｐ１との間に設けられる。エミッタ領域３８の一部は、第１のゲート絶縁膜２０を間に挟んで、メインゲート電極１６に対向する。エミッタ領域３８は、第１の面Ｐ１において第３の方向に延びる。
エミッタ領域３８は、エミッタ電極１２に電気的に接続される。エミッタ領域３８の一部は、エミッタ電極１２に接する。
エミッタ領域３８のｎ形不純物濃度は、ドリフト領域３４のｎ形不純物濃度よりも高い。エミッタ領域３８は、ＩＧＢＴ４００のオン状態の際に電子の供給源となる。
ｐ形のコンタクト領域４０は、ベース領域３６と第１の面Ｐ１との間に設けられる。コンタクト領域４０は、第１の面Ｐ１において、第３の方向に延びる。
コンタクト領域４０は、エミッタ電極１２に電気的に接続される。コンタクト領域４０は、エミッタ電極１２に接する。
コンタクト領域４０のｐ形不純物濃度は、ベース領域３６のｐ形不純物濃度よりも高い。
メイントランジスタ１０１は、トレンチの中にメインゲート電極を備えるトレンチゲート型のトランジスタである。メイントランジスタ１０１はノーマリーオフのｎチャネル型トランジスタである。メイントランジスタ１０１は、第１の閾値電圧（Ｖｔｈ１）を有する。第１の閾値電圧（Ｖｔｈ１）は、正電圧である。
第１のコントロールトランジスタ１０２は、プレーナゲート型のトランジスタである。コントロールトランジスタ１０２は、ノーマリーオフのｎチャネル型トランジスタである。コントロールトランジスタ１０２は、第２の閾値電圧（Ｖｔｈ２）を有する。
コントロールトランジスタ１０２の第２の閾値電圧（Ｖｔｈ２）と、メイントランジスタ１０１の第１の閾値電圧（Ｖｔｈ１）の正負の符号は同一である。コントロールトランジスタ１０２の第２の閾値電圧（Ｖｔｈ２）の絶対値は、例えば、メイントランジスタ１０１の第１の閾値電圧（Ｖｔｈ１）の絶対値と異なる。
例えば、コントロールトランジスタ１０２の第２の閾値電圧（Ｖｔｈ２）の絶対値は、メイントランジスタ１０１の第１の閾値電圧（Ｖｔｈ１）の絶対値よりも小さい。第２の閾値電圧（Ｖｔｈ２）の絶対値は、例えば、第１の閾値電圧（Ｖｔｈ１）の絶対値の０．２倍以上１倍未満である。
第４の実施形態のＩＧＢＴ４００では、第１の閾値電圧（Ｖｔｈ１）及び第２の閾値電圧（Ｖｔｈ２）は、共に符号は正である。すなわち、第１の閾値電圧（Ｖｔｈ１）及び第２の閾値電圧（Ｖｔｈ２）は、共に正電圧である。したがって、第２の閾値電圧（Ｖｔｈ２）は、第１の閾値電圧（Ｖｔｈ１）よりも低い。
第２のコントロールトランジスタ１０３は、プレーナゲート型のトランジスタである。第２のコントロールトランジスタ１０３は、ノーマリーオフのｎチャネル型トランジスタである。第２のコントロールトランジスタ１０３は、第３の閾値電圧（Ｖｔｈ３）を有する。
第２のコントロールトランジスタ１０３の第３の閾値電圧（Ｖｔｈ３）と、第１のコントロールトランジスタ１０２の第２の閾値電圧（Ｖｔｈ２）の正負の符号は同一である。第２のコントロールトランジスタ１０３の第３の閾値電圧（Ｖｔｈ３）の絶対値は、第１のコントロールトランジスタ１０２の第２の閾値電圧（Ｖｔｈ２）の絶対値と異なる。
例えば、第２のコントロールトランジスタ１０３の第３の閾値電圧（Ｖｔｈ３）の絶対値は、第１のコントロールトランジスタ１０２の第２の閾値電圧（Ｖｔｈ２）の絶対値よりも大きい。第３の閾値電圧（Ｖｔｈ３）の絶対値は、例えば、第２の閾値電圧（Ｖｔｈ２）の絶対値の１．５倍以上３以下である。
第４の実施形態のＩＧＢＴ４００では、第３の閾値電圧（Ｖｔｈ３）及び第２の閾値電圧（Ｖｔｈ２）は、共に符号は正である。すなわち、第３の閾値電圧（Ｖｔｈ３）及び第２の閾値電圧（Ｖｔｈ２）は、共に正電圧である。したがって、第３の閾値電圧（Ｖｔｈ３）は、第２の閾値電圧（Ｖｔｈ２）よりも高い。
第４の実施形態のＩＧＢＴ４００では、第３の閾値電圧（Ｖｔｈ３）の絶対値は、例えば、第１の閾値電圧（Ｖｔｈ１）の絶対値よりも大きい。第３の閾値電圧（Ｖｔｈ３）及び第１の閾値電圧（Ｖｔｈ１）は、共に符号は正である。すなわち、第３の閾値電圧（Ｖｔｈ３）及び第１の閾値電圧（Ｖｔｈ１）は、共に正電圧である。したがって、第３の閾値電圧（Ｖｔｈ３）は、第１の閾値電圧（Ｖｔｈ１）よりも高い。
第２のコントロールゲート電極１８ｂに対向するコレクタ領域３０の第２の部分３０ｂのｐ形不純物濃度は、第１のコントロールゲート電極１８ａに対向するコレクタ領域３０の第１の部分３０ａのｐ形不純物濃度よりも高い。したがって、第３の閾値電圧（Ｖｔｈ３）は、第２の閾値電圧（Ｖｔｈ２）よりも高い。
また、例えば、第１のコントロールゲート電極１８ａに対向するコレクタ領域３０の第１の部分３０ａのｐ形不純物濃度を、メインゲート電極１６に対向するベース領域３６のｐ形不純物濃度よりも低くすることで、第２の閾値電圧（Ｖｔｈ２）を第１の閾値電圧（Ｖｔｈ１）よりも低くすることが可能である。
図１０は、第４の実施形態の半導体回路の模式図である。第４の実施形態の半導体回路２０００は、第４の実施形態のＩＧＢＴ４００と制御回路１５０を備える。半導体回路２０００は、例えば、ＩＧＢＴ４００と制御回路１５０が実装された半導体モジュールである。
ＩＧＢＴ４００は、トランジスタ領域１００ａ、表面ゲート電極パッド１００ｂ、裏面ゲート電極パッド１００ｃを備える。裏面ゲート電極パッド１００ｃは、表面ゲート電極パッド１００ｂに対して半導体チップの反対面側に位置する。
表面ゲート電極パッド１００ｂは、メインゲート電極１６に電気的に接続される。裏面ゲート電極パッド１００ｃは、第１のコントロールゲート電極１８ａ及び第２のコントロールゲート電極１８ｂに電気的に接続される。
表面ゲート電極パッド１００ｂに第１のゲート電圧（Ｖｇ１）が印加される。裏面ゲート電極パッド１００ｃに第２のゲート電圧（Ｖｇ２）が印加される。
制御回路１５０は、ＩＧＢＴ４００を制御する。制御回路１５０は、ゲートドライバ回路である。ゲートドライバ回路は、表面ゲート電極パッド１００ｂ、及び、裏面ゲート電極パッド１００ｃに印加する電圧を制御する。ゲートドライバ回路は、メインゲート電極１６に印加する第１のゲート電圧（Ｖｇ１）、及び、第１のコントロールゲート電極１８ａ及び第２のコントロールゲート電極１８ｂに印加する第２のゲート電圧（Ｖｇ２）を制御する。
次に、ＩＧＢＴ４００の動作について説明する。
図１１は、第４の実施形態の半導体装置のタイミングチャートである。図１１は、第１のゲート電圧（Ｖｇ１）及び第２のゲート電圧（Ｖｇ２）の動作タイミングを示す。
ＩＧＢＴ４００のオフ状態では、エミッタ電極１２には、エミッタ電圧（Ｖｅ）が印加される。例えば、時刻ｔ０では、エミッタ電極１２には、エミッタ電圧（Ｖｅ）が印加される。エミッタ電圧（Ｖｅ）は、例えば、０Ｖである。コレクタ電極１４には、コレクタ電圧（Ｖｃ）が印加される。コレクタ電圧（Ｖｃ）は、例えば、２００Ｖ以上６５００Ｖ以下である。コレクタ電極１４とエミッタ電極１２の間に印加されるコレクタ－エミッタ間電圧（Ｖｃｅ）は、例えば、２００Ｖ以上６５００Ｖ以下である。
なお、第１のゲート電圧（Ｖｇ１）は、エミッタ電圧（Ｖｅ）を基準とする電圧である。また、第２のゲート電圧（Ｖｇ２）は、コレクタ電圧（Ｖｃ）を基準とする電圧である。
ＩＧＢＴ４００のオフ状態では、第１のゲート電圧（Ｖｇ１）として、第１のターンオフ電圧（Ｖｏｆｆ１）が印加される。第１のターンオフ電圧（Ｖｏｆｆ１）とは、メイントランジスタ１０１がオン状態とならない第１の閾値電圧（Ｖｔｈ１）以下の電圧である。第１のターンオフ電圧（Ｖｏｆｆ１）は、例えば、０Ｖ又は負電圧である。
ＩＧＢＴ４００のオフ状態では、第２のゲート電圧（Ｖｇ２）として、第２のターンオフ電圧（Ｖｏｆｆ２）が印加される。第２のターンオフ電圧（Ｖｏｆｆ２）とは、第１のコントロールトランジスタ１０２及び第２のコントロールトランジスタ１０３がオン状態とならない第２の閾値電圧（Ｖｔｈ２）及び第３の閾値電圧（Ｖｔｈ３）以下の電圧である。第２のターンオフ電圧（Ｖｏｆｆ２）は、例えば、０Ｖ又は負電圧である。
ＩＧＢＴ４００を時刻ｔ１でターンオン動作させる。ＩＧＢＴ４００をターンオン動作させて、オン状態にする際に、メインゲート電極１６に第１のゲート電圧（Ｖｇ１）として第１のターンオン電圧（Ｖｏｎ１）を印加する。第１のターンオン電圧（Ｖｏｎ１）は、メインゲート電極１６をゲート電極とするメイントランジスタ１０１の第１の閾値電圧（Ｖｔｈ１）を超える正電圧である。第１のターンオン電圧（Ｖｏｎ１）は、例えば、１５Ｖである。
メインゲート電極１６に第１のターンオン電圧（Ｖｏｎ１）を印加することにより、ｐ形のベース領域３６の第１のゲート絶縁膜２０との界面近傍にｎ形反転層が形成される。ｎ形反転層が形成されることにより、ｎ形のエミッタ領域３８から電子がｎ形反転層を通ってｎ形のドリフト領域３４に注入される。ｎ形のドリフト領域３４に注入された電子は、ｎ形のバッファ領域３２とｐ形のコレクタ領域３０とで形成されるｐｎ接合を順バイアスする。電子は、コレクタ電極１４に到達するとともにｐ形のコレクタ領域３０からホールの注入を引き起こす。ＩＧＢＴ４００がオン状態となる。
ＩＧＢＴ４００がオン状態の際、第２のゲート電圧（Ｖｇ２）は、第２のターンオフ電圧（Ｖｏｆｆ２）である。
ＩＧＢＴ４００を時刻ｔ２でターンオフ動作させる。ＩＧＢＴ４００をターンオフ動作させて、オフ状態にする際に、メインゲート電極１６に第１のゲート電圧（Ｖｇ１）として第１のターンオフ電圧（Ｖｏｆｆ１）を印加する。
メインゲート電極１６に第１のターンオフ電圧（Ｖｏｆｆ１）を印加することにより、ｐ形のベース領域３６の第１のゲート絶縁膜２０との界面近傍に形成されていたｎ形反転層が消失する。このため、ｎ形のエミッタ領域３８からｎ形のドリフト領域３４への電子の注入が停止する。ＩＧＢＴ４００がオフ状態に移行する。
メインゲート電極１６に第１のターンオフ電圧（Ｖｏｆｆ１）を印加する前の時刻ｔｘに、第１のコントロールゲート電極１８ａに、第２のゲート電圧（Ｖｇ２）として第２のターンオン電圧の第１ステップ電圧（Ｖｏｎ２ａ）を印加する。第２のターンオン電圧の第１ステップ電圧（Ｖｏｎ２ａ）は、第１のコントロールゲート電極１８ａをゲート電極とする第１のコントロールトランジスタ１０２の第２の閾値電圧（Ｖｔｈ２）を超える正電圧である。第２のターンオン電圧の第１ステップ電圧（Ｖｏｎ２ａ）は、第２のコントロールゲート電極１８ｂをゲート電極とする第２のコントロールトランジスタ１０３の第３の閾値電圧（Ｖｔｈ３）を超えない正電圧である。
第１のコントロールゲート電極１８ａに、第２のターンオン電圧の第１ステップ電圧（Ｖｏｎ２ａ）を印加して、第１のコントロールトランジスタ１０２をオン状態にする。ｐ形のコレクタ領域３０の第２のゲート絶縁膜２２との界面近傍に、ｎ形反転層が形成され、第１のコントロールトランジスタ１０２がオン状態になる。
ｐ形のコレクタ領域３０の第２のゲート絶縁膜２２との界面近傍にｎ形反転層が形成されることにより、電子がｎ形のバッファ領域３２から、ｎ形反転層、ｎ形の裏面ドレイン領域２８を通ってコレクタ電極１４へと排出される経路が形成される。つまり、ｎ形のバッファ領域３２とコレクタ電極１４とが短絡する状態、いわゆる、アノード・ショートが生じる。
アノード・ショートが生じることにより、電子がｎ形のバッファ領域３２からｐ形のコレクタ領域３０を通ってコレクタ電極１４へ到達することを妨げ、ｐ形のコレクタ領域３０からドリフト領域３４へのホールの注入を抑制する。
さらに、メインゲート電極１６に第１のターンオフ電圧（Ｖｏｆｆ１）を印加した後の時刻ｔｙに、第２のコントロールゲート電極１８ｂに、第２のゲート電圧（Ｖｇ２）として第２のターンオン電圧の第２ステップ電圧（Ｖｏｎ２ｂ）を印加する。第２のターンオン電圧の第２ステップ電圧（Ｖｏｎ２ｂ）は、第２のコントロールゲート電極１８ｂをゲート電極とする第２のコントロールトランジスタ１０３の第２の閾値電圧（Ｖｔｈ３）を超える正電圧である。
第２のコントロールゲート電極１８ｂに、第２のターンオン電圧の第２ステップ電圧（Ｖｏｎ２ｂ）を印加して、第２のコントロールトランジスタ１０３をオン状態にする。ｐ形のコレクタ領域３０の第３のゲート絶縁膜２３との界面近傍に、ｎ形反転層が形成され、第２のコントロールトランジスタ１０３をオン状態になる。
ｐ形のコレクタ領域３０の第３のゲート絶縁膜２３との界面近傍にｎ形反転層が形成されることにより、電子がｎ形のバッファ領域３２から、ｎ形反転層、ｎ形の裏面ドレイン領域２８を通ってコレクタ電極１４へと排出される経路が形成される。
電子がｎ形のバッファ領域３２からｐ形のコレクタ領域３０を通ってコレクタ電極１４へ到達することが更に妨げられ、ｐ形のコレクタ領域３０からドリフト領域３４へのホールの注入が更に抑制される。
ＩＧＢＴ４００のターンオフ動作の際に、ホールの注入を抑制することで、ターンオフ動作の際のテール電流を小さくすることが可能となる。したがって、ＩＧＢＴ４００のターンオフ時間が短くなる。よって、ＩＧＢＴ４００のターンオフ損失が低減する。
その後、時刻ｔ３で、第１のコントロールゲート電極１８ａ及び第２のコントロールゲート電極１８ｂに、第２のターンオフ電圧（Ｖｏｆｆ２）を印加する。これにより、第１のコントロールトランジスタ１０２及び第２のコントロールトランジスタ１０３をオフ状態にする。
次に、第４の実施形態の半導体装置の作用及び効果について説明する。
第４の実施形態のＩＧＢＴ４００は、半導体層１０の裏面側に第１のコントロールトランジスタ１０２及び第２のコントロールトランジスタ１０３を設けることにより、ターンオフ動作の際に、ホールのｎ形のドリフト領域３４への注入を抑制する。ホールの注入を抑制することで、ターンオフ損失が低減する。よって、消費電力の低減が可能である。
図１２は、比較例の半導体装置のタイミングチャートである。図１２は、第１のゲート電圧（Ｖｇ１）及び第２のゲート電圧（Ｖｇ２）の動作タイミングを示す。
比較例の半導体装置はＩＧＢＴである。比較例のＩＧＢＴは、第２のコントロールトランジスタ１０３を備えない点で、第４の実施形態のＩＧＢＴ４００と異なる。
比較例のＩＧＢＴは、半導体層１０の裏面側のコントロールトランジスタの閾値電圧が全て同じである。
比較例のＩＧＢＴでは、図１２に示すように、メインゲート電極に第１のターンオフ電圧（Ｖｏｆｆ１）を印加する前の時刻ｔｘに、コントロールゲート電極に第２のゲート電圧（Ｖｇ２）として第２のターンオン電圧（Ｖｏｎ２）を印加する。この時点で、半導体層１０の裏面側のコントロールトランジスタの全てがオン状態となる。
比較例のＩＧＢＴでは、ターンオフ動作の際に、ホールのｎ形のドリフト領域への注入を抑制する。ホールの注入を抑制することで、ターンオフ損失が低減する。
しかし、ホールのｎ形のドリフト領域への注入を遮断すると、過渡的に裏面側から急激にｎ形のドリフト領域の空乏化が進むおそれがある。この場合、表面側から伸びる空乏層と裏面側から伸びる空乏層がパンチスルーすることで、大きなサージ電圧が発生するおそれがある。大きなサージ電圧により、ＩＧＢＴが破壊するおそれがある。また、大きなサージ電圧に起因して、高周波電圧振動によるＥｌｅｃｔｒｏ Ｍａｇｎｅｔｉｃ Ｉｎｔｅｒｆｅｒｅｎｃｅ（ＥＭＩ）が生じるおそれがある。
図１３は、比較例の半導体装置のタイミングチャートである。図１３は、第１のゲート電圧（Ｖｇ１）及び第２のゲート電圧（Ｖｇ２）の動作タイミングに加え、コレクタ－エミッタ間電圧（Ｖｃｅ）及びコレクタ－エミッタ間電流（Ｉｃｅ）を示す。
図１３に示すように、時刻ｔｘに、第１のコントロールゲート電極１８ａに、第２のゲート電圧（Ｖｇ２）として第２のターンオン電圧（Ｖｏｎ２）を印加する。この時点で、半導体層１０の裏面側のコントロールトランジスタの全てがオン状態となるため、第２の面Ｐ２側から急激にｎ形のドリフト領域３４の空乏化が進む。
表面側から伸びる空乏層と裏面側から伸びる空乏層がパンチスルーした場合、図１３に示すように、コレクタ－エミッタ間電圧（Ｖｃｅ）が大きく跳ね上がりサージ電圧が発生する。このため、ＩＧＢＴが破壊したり、ＥＭＩが生じたりするおそれがある。したがって、ＩＧＢＴの信頼性が低下する。
図１４は、第４の実施形態の半導体装置のタイミングチャートである。図１４は、第１のゲート電圧（Ｖｇ１）及び第２のゲート電圧（Ｖｇ２）の動作タイミングに加え、コレクタ－エミッタ間電圧（Ｖｃｅ）及びコレクタ－エミッタ間電流（Ｉｃｅ）を示す。
第４の実施形態のＩＧＢＴ４００では、まず、第１のコントロールトランジスタ１０２をオン状態にし、その後、時間をあけて第２のコントロールトランジスタ１０３をオン状態にする。このため、ホールの注入の遮断が段階的に生じる。したがって、空乏層のパンチスルーが生じにくくなる。よって、サージ電圧の発生が抑制され信頼性が向上する。
コレクタ－エミッタ間電圧（Ｖｃｅ）が、ＩＧＢＴ４００の電源電圧に達した後に、第２のコントロールトランジスタ１０３をオン状態にすることが好ましい。第２のコントロールトランジスタ１０３をオン状態にした後に、第２の面Ｐ２側から空乏層が伸びることがなくなり、更に空乏層のパンチスルーが生じにくくなる。
なお、第１のコントロールゲート電極１８ａに第２のターンオン電圧（Ｖｏｎ２）を印加する時刻ｔｘは、必ずしも、メインゲート電極１６に第１のターンオフ電圧（Ｖｏｆｆ１）を印加する時刻ｔ２の前に限定されない。時刻ｔｘは時刻ｔ２の後とすることも、時刻ｔ２と同時とすることも可能である。
また、第２の閾値電圧（Ｖｔｈ２）＜第１の閾値電圧（Ｖｔｈ１）＜第３の閾値電圧（Ｖｔｈ３）である場合を例に説明したが、第１の閾値電圧（Ｖｔｈ１）、第２の閾値電圧（Ｖｔｈ２）、及び第３の閾値電圧（Ｖｔｈ３）の大小関係は、上記不等式の関係に限定されるものではない。例えば、第２の閾値電圧（Ｖｔｈ２）及び第３の閾値電圧（Ｖｔｈ３）のいずれか一方が、第１の閾値電圧（Ｖｔｈ１）と同じであっても構わない。
以上、第４の実施形態の半導体装置及び半導体回路によれば、第１ないし第３の実施形態と同様、ＩＧＢＴのターンオフ損失の低減が可能となる。したがって、ＩＧＢＴの低消費電力化が可能となる。また、ＩＧＢＴのサージ電圧の発生が抑制され、ＩＧＢＴの信頼性が向上する。
（第５の実施形態）
第５の実施形態の半導体装置及び半導体回路は、第３のゲート絶縁膜の膜厚が第２のゲート絶縁膜の膜厚よりも厚い点で、第４の実施形態の半導体装置及び半導体回路と異なる。以下、第４の実施形態と重複する内容については一部記述を省略する場合がある。
図１５は、第５の実施形態の半導体装置の一部の模式断面図である。以下、第１導電形がｎ形、第２導電形がｐ形である場合を例に説明する。
第５の実施形態の半導体装置は、ＩＧＢＴ５００である。第５の実施形態のＩＧＢＴ５００は、半導体層１０、エミッタ電極１２（第１の電極）、コレクタ電極１４（第２の電極）、メインゲート電極１６（第１のゲート電極）、第１のコントロールゲート電極１８ａ（第２のゲート電極）、第２のコントロールゲート電極１８ｂ（第３のゲート電極）、第１のゲート絶縁膜２０、第２のゲート絶縁膜２２、第３のゲート絶縁膜２３を備える。半導体層１０にはトレンチ５０が形成される。
第５の実施形態のＩＧＢＴ５００は、メインゲート電極１６をゲート電極とするメイントランジスタ１０１（第１のトランジスタ）と、第１のコントロールゲート電極１８ａをゲート電極とする第１のコントロールトランジスタ１０２（第２のトランジスタ）と、第２のコントロールゲート電極１８ｂをゲート電極とする第２のコントロールトランジスタ１０３（第３のトランジスタ）を備える。
メイントランジスタ１０１は、半導体層１０の表面側に設けられる。第１のコントロールトランジスタ１０２は、半導体層１０の裏面側に設けられる。第２のコントロールトランジスタ１０３は、半導体層１０の裏面側に設けられる。
第２のゲート絶縁膜２２の材料と、第３のゲート絶縁膜２３の材料は、同一である。第２のゲート絶縁膜２２及び第３のゲート絶縁膜２３は、例えば、酸化シリコン膜である。
第３のゲート絶縁膜２３の膜厚は、第２のゲート絶縁膜２２の膜厚よりも厚い。第３のゲート絶縁膜２３の膜厚は、例えば、第２のゲート絶縁膜２２の膜厚の１．５倍以上５倍以下である。
第３のゲート絶縁膜２３の膜厚が、第２のゲート絶縁膜２２の膜厚よりも厚いことで、第２のコントロールトランジスタ１０３の第３の閾値電圧（Ｖｔｈ３）は、第１のコントロールトランジスタ１０２の第２の閾値電圧（Ｖｔｈ２）よりも高くなる。
以上、第５の実施形態の半導体装置及び半導体回路によれば、第１ないし第４の実施形態と同様、ＩＧＢＴのターンオフ損失の低減が可能となる。したがって、ＩＧＢＴの低消費電力化が可能となる。また、第４の実施形態と同様、ＩＧＢＴのサージ電圧の発生が抑制され、ＩＧＢＴの信頼性が向上する。
（第６の実施形態）
第６の実施形態の半導体装置及び半導体回路は、第３のゲート絶縁膜の材料が、第２のゲート絶縁膜の材料と異なる材料である点で、第４の実施形態の半導体装置及び半導体回路と異なる。以下、第４の実施形態と重複する内容については一部記述を省略する場合がある。
図１６は、第６の実施形態の半導体装置の一部の模式断面図である。以下、第１導電形がｎ形、第２導電形がｐ形である場合を例に説明する。
第６の実施形態の半導体装置は、ＩＧＢＴ６００である。第６の実施形態のＩＧＢＴ６００は、半導体層１０、エミッタ電極１２（第１の電極）、コレクタ電極１４（第２の電極）、メインゲート電極１６（第１のゲート電極）、第１のコントロールゲート電極１８ａ（第２のゲート電極）、第２のコントロールゲート電極１８ｂ（第３のゲート電極）、第１のゲート絶縁膜２０、第２のゲート絶縁膜２２、第３のゲート絶縁膜２３を備える。半導体層１０にはトレンチ５０が形成される。
第６の実施形態のＩＧＢＴ６００は、メインゲート電極１６をゲート電極とするメイントランジスタ１０１（第１のトランジスタ）と、第１のコントロールゲート電極１８ａをゲート電極とする第１のコントロールトランジスタ１０２（第２のトランジスタ）と、第２のコントロールゲート電極１８ｂをゲート電極とする第２のコントロールトランジスタ１０３（第３のトランジスタ）を備える。
メイントランジスタ１０１は、半導体層１０の表面側に設けられる。第１のコントロールトランジスタ１０２は、半導体層１０の裏面側に設けられる。第２のコントロールトランジスタ１０３は、半導体層１０の裏面側に設けられる。
第３のゲート絶縁膜２３の材料は、第２のゲート絶縁膜２２の材料と異なる。例えば、第３のゲート絶縁膜２３の材料の誘電率は、第２のゲート絶縁膜２２の材料の誘電率よりも低い。
例えば、第３のゲート絶縁膜２３の材料は酸化シリコンであり、第２のゲート絶縁膜２２の材料は酸化シリコンよりも誘電率の高い高誘電体材料である。高誘電体材料は、例えば、酸化ハフニウム、酸化ジルコニウム、又は酸化アルミニウムである。
第２のゲート絶縁膜２２の材料に、高誘電体材料を用いることにより、第２のコントロールトランジスタ１０３の第３の閾値電圧（Ｖｔｈ３）は、第１のコントロールトランジスタ１０２の第２の閾値電圧（Ｖｔｈ２）よりも高くなる。
以上、第６の実施形態の半導体装置及び半導体回路によれば、第１ないし第５の実施形態と同様、ＩＧＢＴのターンオフ損失の低減が可能となる。したがって、ＩＧＢＴの低消費電力化が可能となる。また、第４の実施形態と同様、ＩＧＢＴのサージ電圧の発生が抑制され、ＩＧＢＴの信頼性が向上する。
（第７の実施形態）
第７の実施形態の半導体装置及び半導体回路は、第２のゲート電極と第３のゲート電極とが連続している点で、第４の実施形態の半導体装置及び半導体回路と異なる。以下、第４の実施形態と重複する内容については一部記述を省略する場合がある。
図１７は、第７の実施形態の半導体装置の一部の模式断面図である。以下、第１導電形がｎ形、第２導電形がｐ形である場合を例に説明する。
第７の実施形態の半導体装置は、ＩＧＢＴ７００である。第７の実施形態のＩＧＢＴ７００は、半導体層１０、エミッタ電極１２（第１の電極）、コレクタ電極１４（第２の電極）、メインゲート電極１６（第１のゲート電極）、第１のコントロールゲート電極１８ａ（第２のゲート電極）、第２のコントロールゲート電極１８ｂ（第３のゲート電極）、第１のゲート絶縁膜２０、第２のゲート絶縁膜２２、第３のゲート絶縁膜２３を備える。半導体層１０にはトレンチ５０が形成される。
第７の実施形態のＩＧＢＴ７００は、メインゲート電極１６をゲート電極とするメイントランジスタ１０１（第１のトランジスタ）と、第１のコントロールゲート電極１８ａをゲート電極とする第１のコントロールトランジスタ１０２（第２のトランジスタ）と、第２のコントロールゲート電極１８ｂをゲート電極とする第２のコントロールトランジスタ１０３（第３のトランジスタ）を備える。
メイントランジスタ１０１は、半導体層１０の表面側に設けられる。第１のコントロールトランジスタ１０２は、半導体層１０の裏面側に設けられる。第２のコントロールトランジスタ１０３は、半導体層１０の裏面側に設けられる。
第１のコントロールゲート電極１８ａと第２のコントロールゲート電極１８ｂは連続する。また、第２のゲート絶縁膜２２と第３のゲート絶縁膜２３は連続する。
第２のコントロールゲート電極１８ｂに対向するコレクタ領域３０の第２の部分３０ｂのｐ形不純物濃度は、第１のコントロールゲート電極１８ａに対向するコレクタ領域３０の第１の部分３０ａのｐ形不純物濃度よりも高い。したがって、第２のコントロールトランジスタ１０３の第３の閾値電圧（Ｖｔｈ３）は、第１のコントロールトランジスタ１０２の第２の閾値電圧（Ｖｔｈ２）よりも高い。
以上、第７の実施形態の半導体装置及び半導体回路によれば、第１ないし第６の実施形態と同様、ＩＧＢＴのターンオフ損失の低減が可能となる。したがって、ＩＧＢＴの低消費電力化が可能となる。また、第４の実施形態と同様、ＩＧＢＴのサージ電圧の発生が抑制され、ＩＧＢＴの信頼性が向上する。
第１ないし第７の実施形態においては、半導体層が単結晶シリコンである場合を例に説明したが、半導体層は単結晶シリコンに限られることはない。例えば、単結晶炭化珪素など、その他の単結晶半導体であっても構わない。
第１ないし第７の実施形態においては、コントロールトランジスタがプレーナゲート型である場合を例に説明したが、コントロールトランジスタは、トレンチゲート型であってもかまわない。
第１ないし第７の実施形態においては、第１導電形がｎ形、第２導電形がｐ形である場合を例に説明したが、第１導電形をｐ形、第２導電形をｎ形とすることも可能である。
本発明のいくつかの実施形態を説明したが、これらの実施形態は、例として提示したものであり、発明の範囲を限定することは意図していない。これら新規な実施形態は、その他の様々な形態で実施されることが可能であり、発明の要旨を逸脱しない範囲で、種々の省略、置き換え、変更を行うことができる。例えば、一実施形態の構成要素を他の実施形態の構成要素と置き換え又は変更してもよい。これら実施形態やその変形は、発明の範囲や要旨に含まれるとともに、特許請求の範囲に記載された発明とその均等の範囲に含まれる。
１０ 半導体層
１２ エミッタ電極（第１の電極）
１４ コレクタ電極（第２の電極）
１６ メインゲート電極（第１のゲート電極）
１８ コントロールゲート電極（第２のゲート電極）
１８ａ 第１のコントロールゲート電極（第２のゲート電極）
１８ｂ 第２のコントロールゲート電極（第３のゲート電極）
２８ 裏面ドレイン領域（第５の半導体領域）
３０ コレクタ領域（第４の半導体領域）
３０ａ 第１の部分
３０ｂ 第２の部分
３４ ドリフト領域（第１の半導体領域）
３６ ベース領域（第２の半導体領域）
３８ エミッタ領域（第３の半導体領域）
１００ ＩＧＢＴ（半導体装置）
１０１ メイントランジスタ（第１のトランジスタ）
１０２ 第１のコントロールトランジスタ（第２のトランジスタ）
１０３ 第２のコントロールトランジスタ（第３のトランジスタ）
１５０ 制御回路
２００ ＩＧＢＴ（半導体装置）
３００ ＩＧＢＴ（半導体装置）
４００ ＩＧＢＴ（半導体装置）
５００ ＩＧＢＴ（半導体装置）
６００ ＩＧＢＴ（半導体装置）
７００ ＩＧＢＴ（半導体装置）
１０００ 半導体回路
２０００ 半導体回路
Ｐ１ 第１の面
Ｐ２ 第２の面
Ｖｏｎ１ 第１のターンオン電圧
Ｖｏｎ２ 第２のターンオン電圧
Ｖｔｈ１ 第１の閾値電圧
Ｖｔｈ２ 第２の閾値電圧
Ｖｔｈ３ 第３の閾値電圧

Claims (9)

  1. 第１の電極と、
    第２の電極と、
    第１のゲート電極と、
    第２のゲート電極と、
    第１の面と、前記第１の面と対向する第２の面を有する半導体層であって、
    第１導電形の第１の半導体領域と、
    前記第１の半導体領域と前記第１の面との間に設けられ、前記第１のゲート電極と対向する第２導電形の第２の半導体領域と、
    前記第２の半導体領域と前記第１の面との間に設けられ、前記第１の電極と接する第１導電形の第３の半導体領域と、
    前記第１の半導体領域と前記第２の面との間に設けられ、前記第２のゲート電極と対向し、前記第２の電極と接する第２導電形の第４の半導体領域と、
    前記第４の半導体領域と前記第２の面との間に設けられ、前記第２の電極と接する第１導電形の第５の半導体領域と、
    を有する半導体層と、
    を備え、
    前記第１のゲート電極を含み、前記第１の半導体領域と前記第３の半導体領域との間の導通を制御する第１のトランジスタは第１の閾値電圧を有し、
    前記第２のゲート電極を含み、前記第１の半導体領域と前記第５の半導体領域との間の導通を制御する第２のトランジスタは、前記第１の閾値電圧と正負の符号が同一であり、前記第１の閾値電圧の絶対値と絶対値の異なる第２の閾値電圧を有する半導体装置。
  2. 前記第２の閾値電圧の絶対値は、前記第１の閾値電圧の絶対値の０．２倍以上５倍以下である請求項１記載の半導体装置。
  3. 前記第２の閾値電圧の絶対値は、前記第１の閾値電圧の絶対値よりも小さい請求項１又は請求項２記載の半導体装置。
  4. 前記第２の閾値電圧の絶対値は、前記第１の閾値電圧の絶対値よりも大きい請求項１又は請求項２記載の半導体装置。
  5. 第３のゲート電極を更に備え、
    前記第４の半導体領域が前記第３のゲート電極と対向し、
    前記第３のゲート電極を含む第３のトランジスタは、前記第１の閾値電圧と正負の符号が同一であり、前記第２の閾値電圧の絶対値と絶対値の異なる第３の閾値電圧を有する請求項１ないし請求項４いずれか一項記載の半導体装置。
  6. 前記第２のゲート電極と対向する前記第４の半導体領域の第１の部分の導電形不純物の濃度は、前記第３のゲート電極と対向する前記第４の半導体領域の第２の部分の導電形不純物の濃度と異なる請求項５記載の半導体装置。
  7. 第１の電極と、
    第２の電極と、
    第１のゲート電極と、
    第２のゲート電極と、
    第１の面と、前記第１の面と対向する第２の面を有する半導体層であって、
    第１導電形の第１の半導体領域と、
    前記第１の半導体領域と前記第１の面との間に設けられ、前記第１のゲート電極と対向する第２導電形の第２の半導体領域と、
    前記第２の半導体領域と前記第１の面との間に設けられ、前記第１の電極と接する第１導電形の第３の半導体領域と、
    前記第１の半導体領域と前記第２の面との間に設けられ、前記第２のゲート電極と対向し、前記第２の電極と接する第２導電形の第４の半導体領域と、
    前記第４の半導体領域と前記第２の面との間に設けられ、前記第２の電極と接する第１導電形の第５の半導体領域と、
    を有する半導体層と、
    前記第１のゲート電極に第１のターンオン電圧を印加し、前記第２のゲート電極に前記第１のターンオン電圧の絶対値と絶対値の異なる第２のターンオン電圧を印加する制御回路と、
    を備える半導体回路。
  8. 前記第２のターンオン電圧の絶対値は、前記第１のターンオン電圧の絶対値よりも小さい請求項７記載の半導体回路。
  9. 前記第２のターンオン電圧の絶対値は、前記第１のターンオン電圧の絶対値よりも大きい請求項７記載の半導体回路。
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