JP3163820B2 - 半導体装置 - Google Patents

半導体装置

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Description

【発明の詳細な説明】
【０００１】
【産業上の利用分野】本発明は、パワーデバイスなどに
用いられるＭＯＳ型半導体装置の構成に関し、特に、２
つのゲート電極を有するダブルゲート型半導体装置に関
するものである。
【０００２】
【従来の技術】パワーエレクトロニクスにおける高性
能，小型化および低コスト化などの課題を解決するため
の最も重要なキーテクノロジーの１つとして、パワーデ
バイスの低損失化が挙げられ、オン電圧が低く、また、
ターンオフ時間が短いデバイスの開発が各方面で活発に
行なわれている。たとえば、バイポーラトランジスタに
ついては、高性能，高耐圧および大電流化が図られ、ま
た、種々の保護機能を内蔵したインテリジェントモジュ
ールも登場している。また、ＩＧＢＴ（伝導度変調型ト
ランジスタ）においては、高速応答を可能としたものも
登場している。これらのパワーデバイスは、バッテリー
により駆動され持ち運びが簡単なように小型化された電
気製品、また、環境保護の面から採用が検討されている
電気自動車などに適用され、省電力化の一役を担ってい
る。そして、近年益々増大する電力需要に対応するため
に、これらのパワー半導体デバイスに対してもさらに省
電力損失化が要求されている。
【０００３】例えば、サイリスタ構造によるオン電圧の
低減、およびＭＯＳゲートデバイスによる高速，低駆動
電力化を目的としたＭＣＴ（ＭＯＳゲート・コントロー
ル・サイリスタ）が開発されている。このＭＣＴは、図
３１，図３２に示すような構成および等価回路を有する
デバイスであり、V.A.K.Templeの発表したペーパー（”
MOS controlled thyristors" IEEE International Elec
tron Device MeetingDigest 1984 ）などに詳しい。Ｍ
ＣＴ６０は、単一のゲート電極６１によりコントロール
されるＯＮ−Ｇａｔｅ６２ａとＯＦＦ−Ｇａｔｅ６２ｂ
とを有しており、ＯＮ−Ｇａｔｅ６２ａを導通させると
共にＯＦＦ−Ｇａｔｅ６２ｂを遮断すると、カソード電
極６３の設置されたｎ+ カソード層６４，ｐ- ベース層
６５，ｎベース層６６およびアノード電極６８の設置さ
れたｐ+ アノード層６７により構成されるｎｐｎｐサイ
リスタがオン状態となる。そして、ＯＦＦ−Ｇａｔｅ６
２ｂを導通させると共にＯＮ−Ｇａｔｅ６２ａを遮断す
ると、ｎベース層６６とアノード電極６８が短絡され、
ｐ- ベース層６５，ｎベース層６６およびｐ+ アノード
層６７により構成されるｐｎｐトランジスタ６９がオフ
状態となるため、このデバイスはオフ状態となる。この
ように、ＭＣＴ６０は、ＭＯＳＦＥＴによりデバイスを
オンとするため、応答速度が速く、また、サイリスタを
オン状態とするため、オン電圧も１Ｖ程度と非常に低
い。しかし、図３３に示すように、サイリスタ状態にお
いてアノード層６７およびベース層６５，６６に存在す
る正孔、および電子のキャリア密度が高い。従って、こ
のような非常に高いキャリア密度によりターンオフ時間
が２〜３μ秒と非常に長く、この間における損失が問題
となる。特に、高周波応用においてその電力損失を大幅
に増大させることとなる。
【０００４】一方、図３４に示すＩＧＢＴ８０において
は、そのターンオフ時の代表的な波形は図３５のとおり
である。図３５にて判るように、ターンオフ時の波形に
は、第１フェイズ９１と第２フェイズ９２がある。第１
フェイズ９１は、ゲート８７によるチャンネルが消滅
し、エミッタ電極８８からｎ- ベース層８２への電子電
流の供給が停止するために、その分だけ瞬時に電流が減
少する現象を示している。第２フェイズ９２は、ｎ- ベ
ース層８２中に残留したキャリアが、ｐ+ コレクタ層８
１，ｎ- ベース層８２およびｐベース層８３により構成
されるｐｎｐトランジスタの作用で流れ、キャリアの寿
命τによる再結合消滅により減少する現象を示してい
る。従って、ＩＧＢＴ８０のターンオフ時間を短くする
ためには、正孔電流の注入レベルを減少させるか、キャ
リアの寿命τを短くすれば良い。このため、ｐ+ コレク
タ層８１とｎ- ベース層８２の間にｎ+ バッファ層を形
成して正孔電流の注入レベルを制御する技術（IEEE, IE
DM Technical Digest,4.3(1983)pp.79〜82参照）、ある
いは、コレクタ層８１の濃度を制御する技術が提案され
ている。また、キャリアの寿命τを短縮する技術として
は、電子線照射あるいは重金属拡散などのライフタイム
コントロールプロセスを適用する技術（IEEE, Trans. E
lectron Devices,ED-31(1984)pp.1790〜1795参照）が提
案されている。このような技術により、ターンオフ時の
フォールタイムを〜２００ｎ秒まで短縮することが可能
となり、高周波対応の可能なデバイスとすることができ
る。なお、このＩＧＢＴ８０に関する技術については、
論文（"New IGBT Modules with Improved Power Loss a
t High Frequency PWM Mode" Electronica '90 Munche
n）に詳しい。
【０００５】このように、ＩＧＢＴ８０は、ターンオフ
時間が短いという利点を有している一方、寄生サイリス
タが作動し、このラッチアップ状態となることを防止す
るために、ｐベース層８３を高濃度化できない等の理由
によりオン電圧が２Ｖ程度と高く、オン損失を低減させ
ることが難しいデバイスである。なお、ＩＧＢＴ８０に
おいては、図３４に示されているように、エミッタ電流
はＩE ＝Ｉh ＋ＩMOSであり、ｐベース層８３，ｎ- ベ
ース層８２およびｐ+ コレクタ層８１からなるｐｎｐト
ランジスタの利得をαPNP としたときに、 Ｉh ＝ （αPNP ／（１−αPNP ））×ＩMOS であり、従って、 ＩE ＝ （ １／（１−αPNP ））×ＩMOS となる。αPNP の値によってＩh （正孔電流）が変化
し、つまりＩＧＢＴ８０の電流が変化する。また、Ｉ
MOS は電子電流である。
【０００６】さらに、近年ではオン電圧が低く、同時に
ターンオフ時間が短いというＭＣＴとＩＧＢＴとの両者
の特長を併せ持つデバイスが開発され、低損失化による
パワーデバイスの性能向上は確実に進展を見せている。
かかる半導体デバイスは、特開平３−１３６３７１号公
報および特開平３−１４５１６３号公報などに開示され
たもののように、独立のゲート制御電極を複数個設ける
ことにより、その動作物理を選択可能に構成されている
ものであり、図３６にその一例を示す。なお、図３７
（ａ）には図３６に示す半導体装置のサイリスタ状態で
の電流流れ図を、図３７（ｂ）にはバイポーラトランジ
スタ状態での電流流れ図をそれぞれ示してある。図３６
に示す半導体装置９０は、コレクタ電極９１が設置され
たｐ＋ コレクタ層９２と、このｐ＋ コレクタ層９２
の表面上にエピタキシャル成長により形成されたｎ−
ベース層９３と、このｎ− ベース層９３の表面側に拡
散形成されたｐベース層９４と、このｐベース層９４の
表面側にｎ＋ 型のウェルにより形成されたｎ＋ エミ
ッタ層（ソース層）９５，ｎ＋ ドレイン層９６とから
なるｐｎｐｎサイリスタ構造を有し、第１のゲート電極
９７とこれとは独立に制御可能な第２のゲート電極９８
との２つのゲート電極を有することを特徴としている。
これらのゲート電極のうちの第１のゲート電極９７は、
ｐ型ベース層９４をバックゲートとしｎ＋ エミッタ層
９５とｎ− ベース層９３とを接続可能であり、このデ
バイスのターンオンを制御する。これに対し、第２のゲ
ート電極９８は、ｐベース層９４とｎ＋ エミッタ層９
５とを短絡用電極１００およびｎ＋ ドレイン層９６を
介して接続可能であり、このデバイスのターンオフを制
御する。このような半導体装置９０において、第１のゲ
ート電極９７をオンすると、ｎ＋ エミッタ層９５から
ｎ− ベース層９３へ電子が注入され、これに呼応して
ｐ＋ コレクタ層９２からｎ− ベース層９３に正孔が
注入される。従って、ｐ＋ コレクタ層９２，ｎ− ベ
ース層９３およびｐベース層９４からなるｐｎｐトラン
ジスタがオンとなる。これにより、ｐベース層９４に正
孔が注入されることとなり、ｎ− ベース層９３，ｐベ
ース層９４およびｎ＋ エミッタ層９５からなるｎｐｎ
トランジスタがオンとなる。従って、ｐ＋ コレクタ層
９２，ｎ− ベース層９３，ｐベース層９４およびｎ
＋ エミッタ層９５からなるｐｎ ｐｎ構造のサイリスタ
がオンとなるため、本装置９０はオン状態においてＭＣ
Ｔと同様の低オン電圧で動作する。この状態から第２の
ゲート電極９８をオンすると、ｐベース層９４中の正孔
は短絡用電極１００において電子に変換され、ｎ＋ドレ
イン層９６から第２のゲート電極９８の直下のｐベース
層９４表面のチャンネルおよびｎ＋ エミッタ層９５を
介してエミッタ電極９９へ電流が流れる。このため、ｐ
型ベース層９４から正孔が引き抜かれるため、ｎ− ベ
ース層９３，ｐベース層９４およびｎ＋ エミッタ層９
５からなるｎｐｎトランジスタがオフとなり、装置動作
はサイリスタ状態からＩＧＢＴと同様のトランジスタ状
態となる。従って、第１のゲート電極９７をオフして、
この半導体装置９０をオフ状態とする場合のターンオフ
時間を短縮することができる。
【０００７】
【発明が解決しようとする課題】しかしながら、上述し
た半導体装置９０においては、サイリスタ状態からトラ
ンジスタ状態へ動作モードを移行させた後に装置全体を
オフ状態とするものであり、前述したＩＧＢＴと同様に
寄生サイリスタによるラッチアップが発生し易いという
問題がある。このため、半導体装置９０においては、ト
ランジスタ状態において許容される最大電流に限界があ
り、デバイスの実用面において障害となっている。すな
わち、図３７に示す半導体装置９０のサイリスタ状態お
よびトランジスタ状態での電流流れ図から明らかなよう
に、いずれの動作状態においても主電流はエミッタ電極
９９の下方側のｐベース層９４中を流れている。特に、
図３７（ｂ）に示す半導体装置９０のトランジスタ状態
における正孔電流の経路を見ると、第１のゲート電極９
７の下方側からｐベース層９４中に流入した後に、エミ
ッタ電極９９の下方側を迂回して短絡用電極１００へ入
り、ｎ+ ドレイン層９６およびｎ+ エミッタ層９５を介
してエミッタ電極９９へ流出している。このような構造
の本装置９０においては、エミッタ層９５の下方のｐベ
ース層９４の拡散抵抗（ベース抵抗）に対して引抜き用
の大きな正孔電流が流れると、その電流による電圧降下
によってｎ- ベース層９３，ｐベース層９４およびｎ+
エミッタ層９５からなるｎｐｎトランジスタのトリガ電
流となり、このｎｐｎトランジスタがオンしてしまうの
で、装置全体としては第２のゲート電極９８をオンする
前のサイリスタ状態に戻ってしまい、ターンオフ能力が
失われてしまう。この様子を図３８を参照して説明する
と、まず図３８（ａ）に示すように、サイリスタ動作時
においては、ｐベース層９４のうちエミッタ電極９９の
下方側領域９４ａに主電流が流れ、また図３８（ｂ）に
示すようにトランジスタ動作においては、第２ゲート電
極９８のオンによって正孔電流がエミッタ電極９９の下
方側領域９４ａを介し引き抜かれる。従って、サイリス
タ動作時においてもトランジスタ動作時においても、正
孔電流の電流経路はエミッタ電極９９の下方側領域９４
ａで共用されている。
【０００８】ところで、このトランジスタ状態における
ラッチアップを抑制（ラッチアップするまでの可制御電
流を大きく）するためには、ｐベース層９４の不純物濃
度を高くして、そのベース抵抗ＲB の抵抗値を低減する
ことが有効であり、引き抜きの正孔電流による電圧降下
量を抑制できるので、ラッチアップするまでの電流値を
大きくすることができる。しかしながら、ｐベース層９
４の不純物濃度を高くすると、サイリスタ状態における
オン電圧の増加を招来してしまう。従って、図３６に示
す構造のデバイスでは、サイリスタ時のオン電圧の低減
とトランジスタ時のラッチアップ電流の増大とは二律背
反する問題が残る。
【０００９】そこで、本発明においては、上記の問題点
に鑑みて、サイリスタ状態とトランジスタ状態の電流経
路を分離した新規な構造を採用することにより、低オン
電圧，高速スイッチングが可能であると共に、大きなラ
ッチアップ電流を処理可能で実用的な電流容量が得られ
るデバイスを実現することを目的としている。
【００１０】
【課題を解決するための手段】上記の課題を解決するた
めに、本発明においては、オン時にはＭＣＴと同様にサ
イリスタ状態となり、オフ時にはＩＧＢＴと同様にトラ
ンジスタ状態となる動作物理を選択できるデバイスであ
り、しかも、公知の従来型デバイスに比して大電流を制
御可能な新しいデバイスを開発した。すなわち、本発明
は、第１導電型の第１半導体領域，第２導電型の第２半
導体領域，第１導電型の第３半導体領域及び第２導電型
の第４半導体領域とからなるサイリスタ構造を有し、第
２導電型の第２半導体領域に対しその多数キャリアを注
入可能の第１のＭＩＳＦＥＴと、この第１のＭＩＳＦＥ
Ｔとは独立に開閉可能であって第１導電型の第３半導体
領域からその多数キャリアを引き抜き可能の第２のＭＩ
ＳＦＥＴとを備えた半導体装置において、第２導電型の
第４半導体領域としては、第１のＭＩＳＦＥＴのソース
領域と、このソース領域とは離隔した部位に独立に形成
された第２のＭＩＳＦＥＴのソース領域とに分離されて
なり、第２のＭＩＳＦＥＴのドレイン領域を第１のＭＩ
ＳＦＥＴのソース領域と第２のＭＩＳＦＥＴのソース領
域の間に作り込み、更に第１のＭＩＳＦＥＴのソース領
域と前記第２のＭＩＳＦＥＴのドレイン領域の間にその
ドレイン領域と前記第３半導体領域の双方を導通させる
短絡手段を設けることを特徴とする。例えば、此の短絡
手段としては、第２のＭＩＳＦＥＴのドレイン領域と第
３半導体領域の主面に導電接触する短絡用電極とするこ
とができる。
【００１１】また、第３半導体領域の構造としては、第
１のＭＩＳＦＥＴのゲート電極が設置される領域と前記
第２のＭＩＳＦＥＴのゲート電極が設置される領域との
間に、第１導電型の高濃度の半導体領域を設けても良
い。更に、第３半導体領域は、第１のＭＩＳＦＥＴのゲ
ート電極が設置される半導体領域と、第１導電型の高濃
度の半導体領域と、第２のＭＩＳＦＥＴのゲート電極が
設置される半導体領域とで構成し、高濃度の半導体領域
の濃度＞第１のＭＩＳＦＥＴのゲート電極が設置される
半導体領域の濃度≧第２のＭＩＳＦＥＴのゲート電極が
設置される半導体領域の濃度，の如くの不純物濃度の関
係に調整することが好ましい。そして、第１導電型の第
３半導体領域のドーズ量としては６×１０12ｃｍ-2以上
で１．２×１０14ｃｍ-2以下であることが好ましい。ま
た、第３半導体領域の拡散深さは２μｍ以上で８．５μ
ｍ以下であることが好ましい。特に、第１導電型の高濃
度の半導体領域のドーズ量は１×１０13ｃｍ-2以上で１
×１０16ｃｍ-2以下であることが好ましい。他方、第１
のＭＩＳＦＥＴのソース領域の拡散深さは１．１μｍ以
下とすれば良い。
【００１２】附属的な構造としては、第１のＭＩＳＦＥ
Ｔのソース領域の電位を前記２のＭＩＳＦＥＴの電位に
比して所定電位高くする昇圧手段を設けると良い。この
昇圧手段の具体的な構造としては、第１のＭＩＳＦＥＴ
のソース領域に接続された高抵抗多結晶シリコン層とす
ることができる。また第１のＭＩＳＦＥＴのソース領域
自身の拡散抵抗としても良い。更に、第１のＭＩＳＦＥ
Ｔのソース領域とこの上に形成された金属電極とからな
るショットキー接合であっても良い。
【００１３】一方、第２のＭＩＳＦＥＴのゲート電極は
一般的にはポリシリコンゲートであろうが、ここではメ
タルゲート或いはシリサイドゲートであることが好まし
い。
【００１４】本装置のチップレイアウトないしセル構成
としては以下のような種々のパターンを採用することが
できる。すなわち、チップの一辺に沿う第１のゲート主
配線と、チップの対向辺に沿う第２のゲート主配線と、
第１のゲート主配線から分岐した櫛歯状の第１の分岐線
と、第２のゲート主配線から分岐した櫛歯状の第２の分
岐線とを有しており、相隣る２条の第１の分岐線の間に
２条の第２の分岐線が挟まれており、第１の分岐線を第
１のＭＩＳＦＥＴのゲート電極とし、第２の分岐線を第
２のＭＩＳＦＥＴのゲート電極とすることができる。ま
た別のセル構成としては、チップの一辺に沿う第１のゲ
ート主配線と、該チップの対向辺に沿う第２のゲート主
配線と、第１のゲート主配線から分岐した櫛歯状の第１
の分岐線と、第２のゲート主配線から分岐した櫛歯状の
第２の分岐線とを有しており、セル毎の第２のＭＩＳＦ
ＥＴのゲート電極が第２の分岐線に接続されたリング形
状であると共に、セル毎の第１のＭＩＳＦＥＴのゲート
電極を第１の分岐線に接続し、リング形状の第２のＭＩ
ＳＦＥＴのゲート電極の外側を囲んで形成したものでも
良い。更に別のセル構成としては、チップの一辺に沿う
第１のゲート主配線と、チップの対向辺に沿う第２のゲ
ート主配線と、第１のゲート主配線から分岐した櫛歯状
の第１の分岐線と、第２のゲート主配線から分岐した櫛
歯状の第２の分岐線とを有しており、セル毎の第１のＭ
ＩＳＦＥＴのゲート電極が第１の分岐線に接続し、セル
毎の前記第２のＭＩＳＦＥＴのゲート電極を第２の分岐
線に接続し、第１のＭＩＳＦＥＴのゲート電極の外側を
囲んで形成したものでも良い。
【００１５】かかるセル構成においては、セル毎の第１
のＭＩＳＦＥＴのゲート電極がリング形状に形成されて
いても良い。
【００１６】本装置の配線構造としては、第１のＭＩＳ
ＦＥＴのソース電極配線と第２のＭＩＳＦＥＴのソース
電極配線とが共に同層の１層配線構造で形成されていて
も良く、また第１のＭＩＳＦＥＴのソース電極配線と第
２のＭＩＳＦＥＴのソース電極配線とが異層の２層配線
構造で形成されていても良い。
【００１７】
【作用】上記手段を講じた本発明に係る半導体装置にお
いては、第１導電型の第１半導体領域にアノード電位
（コレクタ電位）を印加すると共に、第２導電型の第４
半導体領域にカソード電位（エミッタ電位）を印加した
状態で、第１のＭＩＳＦＥＴをオン状態とすると、第１
のＭＩＳＦＥＴのソース領域をから第２導電型の第２半
導体領域に多数キャリアが注入され、これに呼応して第
１導電型の第１半導体領域から第２導電型の第２半導体
領域に少数キャリアが注入される。従って、第１導電型
の第１半導体領域，第２導電型の第２半導体領域および
第１導電型の第３半導体領域からなるトランジスタがオ
ン状態となる。これにより、第１導電型の第３半導体領
域に多数キャリアが注入されることとなり、同時に第２
導電型の第２半導体領域，第１導電型の半導体領域およ
び第２導電型の第４半導体領域により構成されるトラン
ジスタがオン状態となる。従って、第１導電型の第１半
導体領域，第２導電型の第２半導体領域，第１導電型の
第３半導体領域および第２導電型の第４半導体領域から
なるサイリスタがオン状態となる。このため、オン電圧
を低くすることができる。一方、第２のＭＩＳＦＥＴを
オン状態とすると、第１導電型の第３半導体領域中の多
数キャリアが第２のＭＩＳＦＥＴの第２導電型のドレイ
ン領域を介して第２導電型のソース領域から流出してし
まうので、第２導電型の第２半導体領域，第１導電型の
第３半導体領域および第２導電型の第４半導体領域によ
り構成されるトランジスタがオフ状態となる。このた
め、サイリスタ状態からＩＧＢＴと同様のトランジスタ
状態となり、デバイス内のキャリア密度が減少する。従
って、第１のＭＩＳＦＥＴをオフ状態とし、この半導体
装置をオフ状態とする場合のターンオフ時間を短縮する
ことができる。
【００１８】加えて、本発明に係る半導体装置は、上述
のように、低オン電圧，高速スイッチングが可能である
と同時に、サイリスタ状態での主電流経路とトランジス
タ状態での主電流経路とを分離することにより、トラン
ジスタ状態において大きなラッチアップ電流を処理可能
であることを特徴とする。すなわち、装置のサイリスタ
状態においては第２のエミッタ領域がサイリスタのカソ
ードとして作用するため、主電流は第２のＭＩＳＦＥＴ
のソース領域の直下から第１導電型の第１半導体領域側
へ向けて直線的に流れる。これに対し、装置のトランジ
スタ状態においては、第２導電型の第２半導体領域中の
多数キャリアは第１のＭＩＳＦＥＴを通ってそのソース
領域のカソード電極の側へ流出し、また少数キャリアは
第１のＭＩＳＦＥＴの側から第１導電型の第３半導体領
域内へ流入して第２導電型のドレイン領域との接続部お
よび第２のＭＩＳＦＥＴを介してそのソース領域からカ
ソード電極の側へ流出するため、第２のＭＩＳＦＥＴの
ソース領域の直下のサイリスタ状態における主電流経路
を共用しない。従って、トランジスタ状態における電流
経路が低抵抗化されるので、ラッチアップを抑制するこ
とができ、大電流を処理することが可能となる。また、
トランジスタ状態での高安定性が確保される。
【００１９】特に、本発明は、第２導電型のドレイン領
域が相互に離隔して形成された第１のＭＩＳＦＥＴのソ
ース領域と第２のＭＩＳＦＥのソース領域との間に形成
されており、また第１のＭＩＳＦＥＴのソース領域と第
２のＭＩＳＦＥＴのドレイン領域の間に該ドレイン領域
と第３半導体領域の双方を導通させる短絡手段を有する
ため、第１導電型の第３半導体領域から第２のＭＩＳＦ
ＥＴのソース領域への正孔電流の流出経路が短縮される
ので、装置のラッチアップ耐量を増大させることがで
き、ターンオフ特性を更に改善することが可能となる。
【００２０】また、第１導電型の第３半導体領域内の第
１のＭＩＳＦＥＴのゲート電極が設置される領域と第２
のＭＩＳＦＥＴのゲート電極が設置される領域との間
に、第１導電型の高濃度の半導体領域を形成することに
より、多数キャリアの流出における抵抗を更に低減で
き、トランジスタ状態で許容できる最大電流の増加が可
能となる。また、サイリスタ状態からトランジスタ状態
への移行時間の短縮が可能となり、装置のターンオフ時
間を更に短縮することができる。
【００２１】そして、第３半導体領域を、第１のＭＩＳ
ＦＥＴのゲート電極が設置される半導体領域と、第１導
電型の高濃度の半導体領域と、第２のＭＩＳＦＥＴのゲ
ート電極が設置される半導体領域とで構成し、高濃度の
半導体領域の濃度＞第１のＭＩＳＦＥＴのゲート電極が
設置される半導体領域の濃度≧第２のＭＩＳＦＥＴのゲ
ート電極が設置される半導体領域の濃度，の如くの不純
物濃度の関係に設定した場合には、第１のＭＩＳＦＥＴ
および第２のＭＩＳＦＥＴのしきい値などを個別に制御
できるので、装置のサイリスタ状態，トランジスタ状態
の双方における特性が向上する。たとえば、第１のＭＩ
ＳＦＥＴのゲート電極の設置される領域の不純物濃度を
第２のＭＩＳＦＥＴのゲート電極の設置される領域の不
純物濃度に比して高くすれば、多数キャリアの流出を低
抵抗化できるので、制御できる電流の増加を図ることが
でき、また、高速のターンオフが可能となる。
【００２２】
【実施例】以下に図面を参照して、本発明の実施例を説
明する。
【００２３】〔実施例１〕図１に、本発明の実施例１に
係る第１のゲートおよび第２のゲートのダブルゲートを
備えた半導体装置の構成を示してある。本例の半導体装
置は、コレクタ電極（アノード電極）１が裏面に設置さ
れたｐ+ 型（第１導電型）の半導体基板をコレクタ層２
として、このコレクタ層２上に、ｎ- 型（第２導電型）
のベース層３がエピタキシャル成長により形成されてい
る。なお、コレクタ層２とベース層３との間にｎ+ 型の
バッファ層を設けても良い。そして、このｎ- 型のベー
ス層３の表面に、ｐ型のウェル状のベース層４が拡散形
成されている。さらに、このｐ型のベース層４の内側の
表面には、３つの独立したｎ+ 型のウェル状の第１のエ
ミッタ層５ａ，第２のエミッタ層５ｂおよびドレイン層
６がそれぞれ形成されている。これらのうちのｎ+ 型の
エミッタ層５ａ，５ｂにはエミッタ電極７ａ，７ｂを介
して相互接続されており、また、ｐ型のベース層４およ
びｎ+ 型のドレイン層６にはこれらに跨がる短絡用電極
８が接続されている。そして、ｎ+ 型のエミッタ層（第
１のエミッタ層）５ａから、ｐ型のベース層４およびｎ
- 型のベース層３の表面に亘って、ゲート酸化膜９を介
して第１のＭＯＳＦＥＴ１２を構成する多結晶シリコン
の第１のゲート電極１０が設置されており、一方、ｎ+
型のドレイン層６から、ｐ型のベース層４およびｎ+ 型
のエミッタ層（第２のエミッタ層）５ｂの表面に亘っ
て、ゲート酸化膜９を介して第２のＭＯＳＦＥＴ１３を
構成する多結晶シリコンの第２のゲート電極１１が設置
されている。第１のゲート電極１０と第２のゲート電極
１１は独立に制御可能となっている。なお、第１のゲー
ト電極１０により構成される第１のＭＯＳＦＥＴ１２お
よび第２のゲート電極１１により構成される第２のＭＯ
ＳＦＥＴ１３は、共にｎチャンネル型のＭＯＳＦＥＴで
ある。
【００２４】図２に本装置の等価回路を示してある。本
装置においては、ｎ+ 型の第１のエミッタ層５ａ，ｐ型
のベース層４およびｎ- 型のベース層３によりｎｐｎ型
のトランジスタＱｎｐｎ１が構成され、また、第２のｎ
+ 型のエミッタ層５ｂ，ｐ型のベース層４およびｎ- 型
のベース層３によりｎｐｎ型のトランジスタＱｎｐｎ２
が構成されている。また、ｐ型のベース層４，ｎ- 型の
ベース層３およびｐ+型のコレクタ層２によりｐｎｐ型
のトランジスタＱｐｎｐが構成されている。従って、エ
ミッタ層を異にする並列接続のトランジスタＱｎｐｎ
１，Ｑｎｐｎ２とＱｐｎｐによりサイリスタ構造が構成
されている。これらのトランジスタＱｎｐｎ１，Ｑｎｐ
ｎ２およびＱｐｎｐに対し、第１のＭＯＳＦＥＴ１２
は、トランジスタＱｎｐｎ１のコレクタたるｎ型のベー
ス層３と第１のエミッタ層５ａとをｐ型のベース層４を
介して接続し、ｎ型のベース層３へ電子を注入する。ま
た、第２のＭＯＳ１３は、ドレイン層６と第２のエミッ
タ層５ｂを接続し、ベース層４から正孔を引き抜く。
【００２５】このような構成の本装置において、第２の
ゲート電極１１には電位が印加されていない状態又は負
電位が印加された状態で、第１のゲート電極１０を高電
位とすると、第１のゲート電極１０の直下のバックゲー
トたるｐ型のベース層４の表面はｎ型反転層となり、エ
ミッタ電極７ａから、ソースとしてのｎ型のエミッタ層
５ａ，第１のゲート電極１０の直下のｎ型反転層、そし
てドレインとしてのｎ- 型のベース層３とが接続され
る。従って、エミッタ電極７ａからドリフト領域である
ｎ- 型のベース層３へ電子が注入され、それに呼応し
て、ｐ+ 型のコレクタ層２から正孔が注入される。これ
は、ｐｎｐ型のトランジスタＱｐｎｐがオン状態となっ
たことを意味する。さらに、このトランジスタＱｐｎｐ
の正孔電流が、トランジスタＱｎｐｎ１，Ｑｎｐｎ２の
ベース電流となるため、トランジスタＱｎｐｎ１，Ｑｎ
ｐｎ２がオン状態となる。すなわち、ｐ+ 型のコレクタ
層２，ｎ- 型のベース層３，ｐ型のベース層４およびｎ
+ 型のエミッタ層５ａ，５ｂにより構成されるサイリス
タがオン状態となり、高濃度のキャリアがデバイス中に
存在し、本装置は低抵抗となる。このように、本装置に
おいては、第２のゲート電極１１を零電位とした状態
で、第１のゲート電極１０を高電位とすることにより、
前述したＭＣＴと同様にサイリスタ状態となるので、オ
ン電圧の低いパワーデバイスとなる。
【００２６】このオン状態から、第１のゲート電極１０
を高電位のまま第２のゲート電極１１を高電位とする
と、第２のＭＯＳＦＥＴ１３もオン状態となり、第２の
ゲート電極１１の直下のｐ型のベース層４の表面がｎ型
に反転する。ここで、ｐ型のベース層４における正孔
は、短絡用電極８において電子に変換されるため、ｐ型
のベース層４，短絡用電極８，ｎ+ 型のドレイン層６，
第２のゲート電極１１の直下のｎ型反転層、そしてｎ+
型のエミッタ層５ｂが導通状態となる。このため、ｐ+
型のコレクタ層２から注入された正孔電流は、ｐ型のベ
ース層４から短絡用電極８を介して電子電流に変換さ
れ、エミッタ電極７ｂに流出する。従って、トランジス
タＱｎｐｎ１，Ｑｎｐｎ２はオフ状態となる。この結
果、サイリスタ動作は消滅し、トランジスタＱｐｎｐの
みが作動するトランジスタ状態となる。この状態は、先
に説明したＩＧＢＴの動作状態と同様であり、デバイス
中に存在するキャリア密度が減少した状態となってい
る。このため、この後第１のゲート電極１０を負電位と
したオフ時に、キャリアの掃き出しに要する時間が短縮
でき、ターンオフ時間を短くすることができる。
【００２７】図３に、第１のゲート電極１０および第２
のゲート電極１１に印加される電位を示してある。この
ように、第１のゲート電極１０に零電位が、第２のゲー
ト電極１１に高電位がそれぞれ印加された状態では、本
装置はオフ状態にある。本装置においては、先ず、第１
のゲート電極１０に高電位を印加すると、本装置はオン
状態となり、この状態から第２のゲート電極１１に零電
位を印加すると、〜０．２μ秒という速さでサイリスタ
状態へと移行し、このサイリスタ状態下で〜１Ｖという
低いオン電圧を示す。そして、第２のゲート電極１１に
高電位を印加すると、〜０．５μ秒という速さでトラン
ジスタ状態に移行する。この状態下で第１のゲート電極
１０に零電位を印加すると、本装置は〜０．５μ秒とい
う短いターンオフ時間でオフとなる。このように、本装
置は、オン状態時にはＭＣＴと同様の低いオン電圧で動
作し、また、オフ時にはＩＧＢＴと同様の短いターンオ
フ時間でオフ状態となる。従って、図３に示すように、
サイリスタ状態、トランジスタ状態を繰り返すことによ
り、高周波応用においても、スイッチングロスの少ない
パワーデバイスを実現することができる。
【００２８】次に、本装置のサイリスタ状態およびトラ
ンジスタ状態のそれぞれにおける電流の流れ、キャリア
密度について説明する。図４（ａ），（ｂ）にサイリス
タ状態およびトランジスタ状態における電流の流れ図を
示してある。図４（ａ）に示すサイリスタ状態において
は、エミッタ電極７ａ，７ｂからｐ型のベース層４，ｎ
- 型のベース層３内にかけて正孔電流，電子電流が一体
となって流れており、サイリスタ動作が達成されている
ことが判る。特に、主電流はエミッタ電極７ｂの下方側
に集中してｎ+ 型のエミッタ層５ｂの直下を直線的に流
れており、ｎ+型のエミッタ層５ｂが実質的にサイリス
タのカソードとして作用していることが判る。これに対
し、図４（ｂ）に示すトランジスタ状態においては、装
置の主電流はＩＧＢＴと同様に、ｎ- 型のベース層３か
ら第１のＭＯＳＦＥＴ１２を通ってエミッタ電極７ａに
流れており、また、正孔電流は第１のＭＯＳ１２の側か
らｐ型のベース層４内に入り、短絡用電極８およびｎ+
型のドレイン層６を介して第２のＭＯＳ１３を通ってエ
ミッタ電極７ｂに流出している。この様子を図５に示
す。このように、トランジスタ状態における主電流は、
サイリスタ状態における主電流経路であるｎ+ 型のエミ
ッタ層５ｂの下方側領域を流れない。本装置において
は、サイリスタ状態における主電流経路と、トランジス
タ状態における主電流経路とが分離されていることが判
る。
【００２９】図６に、サイリスタ状態、およびトランジ
スタ状態におけるキャリア密度を示してある。本図は、
正孔および電子の密度をエミッタ電極７ａ，７ｂの設置
されている装置の表面側から、コレクタ電極１の設置さ
れている裏面側に亘ってシミュレーションした結果を示
したものであり、実線２１は正孔の密度を、実線２２は
電子の密度を、それぞれ示す。また、本図の縦軸は、正
孔または電子のキャリア密度を示し、横軸は、半導体装
置の表面からの距離を示してある。先ず、図６（ａ）
は、サイリスタ状態におけるキャリア密度を示してお
り、装置の表面からｐ型のベース層４，ｎ- 型のベース
層３にかけて両キャリアの密度が１０16〜１０17／ｃｍ
3 と大きな値を示している。なお、本装置の裏面にあた
るｐ+ 型のコレクタ層２においては、多数キャリアであ
る正孔の密度が多くなり、電子の密度は減少する。これ
に対し、図６（ｂ）に示すトランジスタ状態において
は、ｐ型のベース層４とｎ- 型のベース層３の境界近傍
で〜１０14程度までキャリア密度が減少していることが
判る。このように、サイリスタ状態からトランジスタ状
態に移行することにより、装置内部のキャリア密度が減
少するため、ターンオフ時間を短くすることができるの
である。従って、本装置のターンオフ時間はＩＧＢＴと
同様に短くすることが可能となる。
【００３０】次に、本装置におけるオン電圧をシミュレ
ーションした結果を図７に示してある。なお、図７にお
いて、実線２３はサイリスタ状態でのオン電圧を、実線
２４はトランジスタ状態でのオン電圧を、それぞれ示
す。コレクタ電流Ｉｃが１００Ａ／ｃｍ2 に到達するコ
レクタ・エミッタ間電圧ＶCEをオン電圧Ｖｏｎとする
と、サイリスタ状態においてはＶｏｎが〜１．１Ｖ、ト
ランジスタ状態においてはＶｏｎが〜２．３Ｖである。
このように、本装置をオンする場合にサイリスタ状態と
することにより、オン電圧を低く抑えることが可能とな
る。
【００３１】図８に、本装置のオン動作、およびオフ動
作にかかる第１，第２のゲート電極１０，１１のゲート
電圧と、本装置のコレクタ電流Ｉｃ，コレクタ・エミッ
タ間電圧ＶCEの変化の様子をまとめて示してある。各動
作における本装置の動作は、上記にて詳しく説明したの
で省略するが、第１のゲート電極１０に高電位を印加す
ることにより、ターンオン時間０．３μ秒レベルの高速
でサイリスタ状態に入り、低オン電圧を示す。そして、
第２のゲート電極１１を高電位とすることにより、サイ
リスタ状態からトランジスタ状態に移行し、その移行
は、〜０．５μ秒以下で完了する。その後、０．３μ秒
程度の短いフォールタイムでターンオフさせることが可
能である。
【００３２】このように、本例の装置は、２つのゲート
電極１０，１１により装置の動作物理を選択可能に構成
されたデバイスであり、サイリスタ状態によるオン電圧
の低減と、トランジスタ状態による高速スイッチングと
を同時に実現したものである。しかも、本装置において
は、サイリスタ状態における主電流とトランジスタ状態
における主電流とを分離した経路で流す構造を採用して
いる。即ち、本例の第１の特徴としては、サイリスタを
ターンオンさせるため多数キャリアたる電子を注入する
第１のＭＯＳＦＥＴ１２におけるソースたる第１のエミ
ッタ層５ａとサイリスタ動作時の主電流が流れる実質的
なカソードたる第２のエミッタ層５ｂの部位を離隔分離
させたものである。第１のエミッタ層５ａの下方側領域
の不純物濃度と第２のエミッタ層５ｂの下方側領域の不
純物濃度とを独立に制御可能となるので、低オン電圧で
サイリスタ動作となりターンオフ時間の短縮を同時に達
成することができることは勿論のこと、ラッチアップ耐
量を大きくすることが可能である。
【００３３】ここで、第１のエミッタ層５ａと第２のエ
ミッタ層５ｂの離隔距離は長い方がサイリスタ時の電流
経路とトランジスタ時の電流経路との重なり部分が起こ
りにくくなるが、集積度が悪化してしまう。またトラン
ジスタ時の電流経路の不純物濃度をサイリスタ時の電流
経路の不純物濃度よりも独立に高く制御できても、トラ
ンジスタ時の電流経路が長くなるので、これは経路抵抗
（ベース抵抗）を上げる要因となる。そこで、本例の第
２の特徴としては、ベース層４におけるトランジスタ時
の電流経路（正孔電流経路）の長さを短縮するために、
正孔引き抜き用の第２のＭＯＳＦＥＴ１３のドレイン層
６を第１のエミッタ層５ａと第２のエミッタ層５ｂの間
に設けたことにある。トランジスタ動作時においては、
図５（ｂ）に示すように、第１のＭＯＳＦＥＴ１２側か
らｐ型ベース層３へ流入した正孔電流は、第１のエミッ
タ層５ａの下方側を通りその隣接の短絡電極８へ引き込
まれる。図３８（ｂ）に示す従来構造においては、エミ
ッタ層９５の下方側領域９４ａからドレイン層９６の下
方側領域を越えて短絡用電極１００に正孔電流が吸い込
まれた後、その第２のＭＯＳ部を介してエミッタ層９５
へ逆戻りする電流経路が形成されており、電流経路のオ
ーバーラップ量が多く、経路抵抗の抵抗値を高めてい
る。しかしながら、本例はオーバーラップがない電流経
路であるので、第２のエミッタ層５ｂが付加されたにも
かかわらず、本例の電流経路は従来構造の経路長に比し
て短縮されており、それ故、経路抵抗（ベース抵抗）の
減少によりトランジスタ時のラッチアップ電流（可制御
電流）を高めることができる。換言すれば、第１のエミ
ッタ層５ａとは別にこれに離隔した第２のエミッタ層５
ｂを設けたことによって、トランジスタ時の正孔電流経
路の経路長を短縮できたと言える。なお、本例の第１の
エミッタ層５ａは実質的にサイリスタのターンオン時の
電子注入用ＭＯＳＦＥＴ１２のソース領域として機能し
ており、第２のエミッタ層５ｂはサイリスタ動作時の主
電流のカソード領域と共にトランジスタ時の正孔引き抜
き用ＭＯＳＦＥＴ１３のソース領域として機能してい
る。
【００３４】上述のように、エミッタ層５ａとエミッタ
層５ｂとを離隔させて設けることにより、サイリスタ動
作時の電流経路とトランジスタ動作時の電流経路とを分
けることができるので、後述するように、エミッタ層５
ａの下方側のｐ型領域の不純物濃度を独立に制御可能で
あり、トランジスタ動作時においてラッチアップするま
での電流値（可制御電流値）を大きくすることができる
訳であるが、ここでは、ｐ型ベース４の不純物濃度とは
別に、ラッチアップする電流値を高める方策を検討す
る。トランジスタ動作時においては、図９に示すよう
に、正孔電流（破線で示す）がＭＯＳＦＥＴ１２の下方
側からｐベース層４へ流入し、第１のエミッタ層５ａの
下方側を介して短絡電極８に流れ込む。この正孔電流の
過電流によってベース抵抗ＲＢ の電圧降下が大きくな
ると、ｐベース層４がエミッタ層５ａに対して順バイア
スされ、ｐベース層４とｎ型の第１のエミッタ層５ａと
の障壁電圧（約０．７Ｖ）を超えてしまうので、第１の
ｎ型エミッタ層５ａ，ｐベース層４及びｎ型ベース層３
からなるｎｐｎトランジスタがオンしてラッチアップを
生じる。勿論、ＭＯＳＦＥＴ１３のオン抵抗も考慮すれ
ば、ベース抵抗ＲＢ の電圧降下が障壁電圧以下の値の
ときでもラッチアップが発生してしまうおそれがある。
そこで、ｐ型ベース層４の不純物濃度の制御法とは別の
対策として、図１０に示すように、第１のエミッタ層５
ａの電位を上昇させるためにこれにエミッタ抵抗Ｒを接
続した構造を採用する。これにより、ｐベース層４内に
過電流が流れてベース抵抗ＲＢ による電圧降下によっ
てｐベース層４の電位が上昇しても、ＭＯＳＦＥＴ１２
を介した電子電流によりエミッタ抵抗Ｒの電圧降下が発
生し、エミッタ層５ａの電位が上昇するので、ｐベース
層４とエミッタ層５ａとは順バイアスされにくくなる。
【００３５】ここで、エミッタ抵抗Ｒの抵抗値が大きけ
ればトランジスタ動作時のラッチアップする電流値を大
きくすることができる訳であるが、その抵抗値が大きす
ぎると、定格電流におけるサイリスタ動作，トランジス
タ動作双方のオン電圧の上昇を招く。そこで一例として
エミッタ抵抗Ｒの抵抗値を求めてみる。例えば、本例の
デバイスが定格電流１００Ａ／ｃｍ2 であるとすれば、
ＭＯＳＦＥＴ１２を介した電子電流の割合は実験により
約７０％であるので、トランジスタ状態では７０Ａ／ｃ
ｍ2 の電流が第１のエミッタ層５ａに流れる。このデバ
イスのラッチアップする電流値が１０００Ａ／ｃｍ2 と
すると、そのとき電子電流約７００Ａ／ｃｍ2 は第１の
エミッタ層５ａに流れる。このとき１ｍオーム程度のエ
ミッタ抵抗Ｒを接続すると、第１のエミッタ層５ａの電
位は＋０．７Ｖ程度となる。従って、エミッタ抵抗Ｒの
値を１ｍオーム程度にすれば良いことが判る。他方、こ
の程度の抵抗値では定格電流１００Ａ／ｃｍ2 における
オン電圧の上昇分は、１ｍオーム×７０Ａ／ｃｍ2 ＝
０．０７Ｖ程度であり、損失の増加は極僅かで、通常の
使用条件においてはエミッタ抵抗Ｒによる影響は全く起
こらないと言える。
【００３６】さて、本例においてエミッタ抵抗Ｒを具備
する具体的な構造について説明する。まず、図１１に示
すように、第１のエミッタ層５ａの上にエミッタ抵抗Ｒ
としての高抵抗多結晶シリコン層７ｂを介してエミッタ
電極７ａを設置する。この高抵抗多結晶シリコン層７ｂ
の形成は多結晶シリコン層のゲート電極１０，１１の形
成プロセスを援用することができる。
【００３７】このように、高抵抗多結晶シリコン層７ｂ
をエミッタ層５ａ上に積層するのではなく、図１２に示
すように、第１のエミッタ層５ａ自身の拡散抵抗をエミ
ッタ抵抗Ｒとして用いることができる。第１のエミッタ
層５ａの不純物濃度を下げるとシート抵抗を上げること
ができ、また第１のエミッタ層５ａの拡散深さを浅くす
れば拡散抵抗値を上げることができる。ここで、エミッ
タ抵抗Ｒが抵抗値１ｍオームになるような第１のエミッ
タ層５ａの比抵抗ρ及び拡散深さｄを求めてみる。前述
の定格電流１００Ａ／ｃｍ2 の場合は、ラッチアップ電
流はエミッタ層５ａに７００Ａ／ｃｍ2 流れることが分
かった。今、本例のデバイスのチップレイアウトにおい
てはエミッタ層５ａがストライプ状でピッチ４０μｍで
並行しているとすると、１ｃｍ2 平面積内には２５０本
のエミッタ層５ａが並行している。そこで、図１２に示
すようにエミッタ層の拡散抵抗の長さＬを１０-4ｃｍと
すれば、次の式が成立する。
【００３８】 Ｒ＝（Ｌ×ρ）／ｄ×１×２５０＝１０-4ρ／２５０ｄ＝１ｍオーム …（１） 従って、次の式が導かれる。
【００３９】 ２５００ｄ＝ρ …（２） 拡散深さｄは現実のプロセスを考慮すれば、０．１μｍ
程度が下限である。この値をとると、比抵抗ρは０．０
２５オームｃｍであり、これは表面濃度１×１０18ｃｍ
3 に相当している。従って、拡散深さｄが０．１μｍ以
上とすれば、表面濃度は１×１０18ｃｍ3 乃至１×１０
19ｃｍ3 程度が適当である。このように、第１のエミッ
タ層５ａの不純物濃度を薄くするか、その拡散深さを浅
くすることによって、第１のエミッタ層５ａの拡散抵抗
値を上げることができるので、ラッチアップする電流値
を大きくすることができ、大きなラッチアップ耐量を得
ることができる。
【００４０】図１３はまた別の方策によって第１のエミ
ッタ層５ａの電位を上昇させる例を示す。ここでは、第
１のエミッタ層５ａとアルミニウムのエミッタ電極７ａ
との境界面にショットキー接合Ｄを形成した状態を示
す。このショットキー接合Ｄは金属と半導体の仕事関数
を合わせ込むことにより得ることができる。第１のエミ
ッタ層５ａに電流が流れると、第１のエミッタ層５ａの
電位は一定バイアスされるので、ラッチアップする電流
値を増大させることができる。なお、この他に接触抵抗
を以てエミッタ抵抗を得ることもできる。
【００４１】次に、本例における第２のＭＯＳＦＥＴ１
３の構造について検討する。図１に示す第２のＭＯＳＦ
ＥＴ１３は、第１のＭＯＳＦＥＴ１２と同様に、多結晶
シリコンのゲート電極１１を用いてセルフアライン（自
己整合）で形成されている。
【００４２】このセルフアラインによってゲート電極１
１をマスクとしてドレイン層６及びエミッタ層（ソース
層）５ｂが形成されるが、チャネル長はそのマスクたる
多結晶シリコンのゲート電極１１のゲート長によって決
まる。ところで、この第２のＭＯＳ１３のチャネル長は
短チャネルである方が良い。なぜなら、トランジスタ動
作時において第２のＭＯＳＦＥＴ１３のオン抵抗の低減
がｐベース４より正孔の引き抜きを早めることができ、
ターンオフ速度を上げることができるからである。しか
しながら、上述のように、第２のＭＯＳＦＥＴ１３を多
結晶シリコンゲートを用いたセルフアラインで形成した
場合には、ゲート電極１１の長さは微細化プロセスでも
約１μｍが現実的であるので、サブミクロンオーダのゲ
ート長を精度良く設定することは難しい。そこで本例に
おいては、図１４に示すように、この第２のＭＯＳＦＥ
Ｔ１３を短いゲート長のメタルゲート１１ｍで構成して
ある。このメタルゲート１１ｍの形成プロセスを第２の
ＭＯＳＦＥＴ１３の部位に適用すると、ゲート長ＬG と
チャネル長Ｌc とをそれぞれ独立に制御することができ
る。このメタルゲートの第２のＭＯＳＦＥＴ１３の形成
方法は、まず図１５（ａ）に示すように、ｐベース４の
主面上にゲート絶縁膜（ＳｉＯ2 ）を介してチャネル長
Ｌc 程度の長さのレジストマスク１１ｂを形成する。そ
して図１５（ｂ）に示すように、レジストマスク１１ｂ
の上からイオン注入を施し、ドレイン層６及びエミッタ
層（ソース層）５ｂを作り込む。次に、レジストマスク
１１ｂを除去した後、図１５（ｃ）に示すように、メタ
ル（例えばアルミニウム）層を形成し、これをパターニ
ングしてチャネル長Ｌc より長いゲート長ＬG のメタル
ゲート電極１１ｍを形成する。このようなメタルゲート
によって短チャネルのＭＯＳＦＥＴ１３を得ることがで
きるので、オン抵抗の低減によりターンオフ時間を短縮
することができる。また、多結晶シリコンゲートに比し
配線抵抗を低減できる利益もある。
【００４３】次に、本例デバイスのチップレイアウト及
びセルパターンについて説明する。
【００４４】図１６に示すように、このデバイスのチッ
プ２０の一辺２１ａ側略中央には第１のゲート電極Ｇ１
のゲートパッドＧ１P が設けられていると共に、その対
向辺２２ａ側中央には第２のゲート電極Ｇ２のゲートパ
ッドＧ２P が設けられている。
【００４５】ゲートパッドＧ１P からは一辺２１ａに沿
う主ゲート配線２１Ｇが延びており、またゲートパッド
Ｇ２P からも辺２２ａに沿う主ゲート配線２２Ｇが延び
ている。主ゲート配線２１Ｇからは櫛歯状に複数のゲー
ト電極１０が分岐しており、また主ゲート配線２２Ｇか
らも櫛歯状に複数のゲート電極１１が分岐している。そ
してここでは２本のゲート電極１０，１０の間には２本
のゲート電極１１，１１が挟まれている。このように、
櫛歯状のゲート電極１０と櫛歯状のゲート電極１１との
相互差込み配列のチップレイアウトにおいては、例えば
図１７に示すようなセルパターンが形成されている。図
１７のセルパターンはアルミニウム１層配線で形成した
ものである。短絡電極８もエミッタ電極配線７ａ，７ｂ
も同層のアルミニウム配線であり、エミッタ電極配線７
ａ，７ｂは図１７（ａ）に示すように短絡用電極８を迂
回させて接続されている。このアルミニウム１層配線に
よれば、ゲート電極１１上での短絡電極８とエミッタ電
極配線７ａ，７ｂとの分離パータニング（エッチング）
の精度が難しく、またエミッタ電極配線７ａ，７ｂの相
互接続により配線スペースの消費も問題となる。そこ
で、図１８に示すセルパターンのような２層配線構造を
採用しても良い。このセルパターンにおいては、短絡用
電極８が１層目アルニウム層で、この上に層間絶縁膜２
３を介して２層目アルニウム層のエミッタ電極配線７
ａ，７ｂが形成されている。このような２層構造によれ
ば、若干のプロセスの増加を招くものの、パターニング
の精度や集積度の劣化は問題とならない。短絡用電極８
は電流が殆ど流れないので、電極材料はアルミニウムに
限らず、バリアメタルを用いることが可能である。具体
的には、Ｔｉ，Ｗ，そのシリサイド，ＴｉＮ，ＴｉＷな
どで、また多結晶シリコンでも代用可能である。
【００４６】図１９は別のセルパターンを示す。このセ
ルパターンは、前述した主ゲート配線２２Ｇ（図１６参
照）から分岐した分岐線がセル連結線１１ｂと実質的に
セルを形成する矩形リング状のゲート電極１１との連結
で構成されており、ゲート電極１０は矩形リング状のゲ
ート電極１１の外周を囲むように形成されている。そし
て、この矩形リング状のゲート電極１１の内側に第２の
エミッタ層に接触するエミッタ電極７ａが形成されてい
る。このセルパターンにおいては第２のＭＯＳＦＥＴ１
３のリング状のゲート電極１１によってチャネル幅が長
大化することにより、トランジスタ動作時のオン電圧を
下げることができる。なお、このセルパターンにおける
ゲート電極１１は矩形リング状であるが、円形リングや
６角形リング，８角形リング等の多角形リングであって
も良い。図２０（ａ），（ｂ）は図１９（ｂ）における
断面構造を示す。図２０（ａ）から明らかなように、１
層目の短絡用電極８の上に層間絶縁膜２３を介して２層
目のエミッタ電極配線７ａ，７ｂが形成されており、２
層配線構造を有している。また図２０（ｃ）は図１９
（ｂ）のセルパターンにおける１層配線構造を示してい
る。
【００４７】図２１は更に別のセルパターンを示す。こ
のセルパターンは図１９に示すセルパターンに対してゲ
ートＧ１とゲートＧ２が内外逆の関係になっている。即
ち、前述した主ゲート配線２１Ｇ（図１６参照）から分
岐した分岐線がセル連結線１０ｂと実質的にセルを形成
する矩形状のゲート電極１０との連結で構成されてお
り、ゲート電極１１は矩形のゲート電極１０の外周を囲
むように形成されている。そして、第１のエミッタ層の
エミッタ電極７ａがゲート電極１０の外周を囲むように
形成され、また第２のエミッタ層のエミッタ電極７ｂが
ゲート電極１１の外周を囲むように形成されている。こ
のセルパターンの断面構造を図２２に示す。この断面構
造は２層配線構造となっている。このセルパターンにお
いては、トランジスタ動作時においてゲート電極１０側
からｐ型ベース層４に流入した正孔電流は第２のエミッ
タ層のエミッタ電極７ｂへ向かって外周に広がりながら
発散的に流れるため、電流密度が徐々に薄くなる。従っ
て、経路抵抗が低い構造であるのでラッチアップ耐量を
上げることができる。なお、本例のゲート電極１０は矩
形状であるが、外周部を残し中央部を除去した矩形リン
グ状のものでも良く、また円形リングや６角形リング，
８角形リング等の多角形リングであっても良い。
【００４８】〔実施例２〕図２３に、本発明の実施例２
に係る第１のゲートおよび第２のゲートのダブルゲート
を備えた半導体装置の構成を示してある。本例の半導体
装置の構成および動作は実施例１の半導体装置と略同様
であり、共通する部分においては同じ符号を付して説明
を省略する。本例の半導体装置も実施例１と同じくコレ
クタ電極１が裏面に設置されたｐ+ 型の半導体基板をコ
レクタ層２とし、この上にｎ- 型のベース層３が形成さ
れており、このベース層３の表面にｐ型のベース層４が
形成されている。本例の装置においては、ｐ型のベース
層４が高濃度で若干深い拡散層（ｐ+ ウェル）４ａと、
その周りのこれより浅い拡散層４ｂにより形成されてい
る。そして、このｐ型のベース層４の内側の表面に、実
施例１と同様にｎ+ 型のエミッタ層５ａ，５ｂおよびｎ
+ 型のドレイン層６が形成されている。そして、第１の
ＭＯＳＦＥＴ１２および第２のＭＯＳＦＥＴ１３が構成
されている。
【００４９】このような構成の本装置において、サイリ
スタ状態、すなわち、第１のゲート電極１０に高電位が
印加され、第２のゲート電極１１に零電位が印加されて
いる状態から、第２のゲート電極１１に高電位を印加す
ると、本装置は実施例１の半導体装置と同様に、サイリ
スタ状態からトランジスタ状態へ移行し、正孔電流が短
絡用電極８を介してエミッタ電極７ｂに流出する。ここ
で、図２４（ｂ）に示されるように、正孔電流の大部分
はｎ- 型のベース層３から第１のＭＯＳ１２の側へ流
れ、ｐ型のベース層４内のｎ+ 型のエミッタ層５ａの下
方側を迂回して短絡用電極８へ流入している。つまり、
本装置においては、正孔電流の大部分がｎ- 型のベース
層３から短絡用電極８へ流入するまでの経路のうちのｎ
+ 型のエミッタ層５ａの下方側および短絡用電極８の下
方側が高濃度ｐ+ ウェル４ａとして形成されているた
め、正孔電流の経路を低抵抗化することができ、よりラ
ッチアップが発生し難い構造となっている。ここで、本
装置のサイリスタ状態における主電流経路は、実施例１
の半導体装置と同様であり図５（ａ）に示されるよう
に、ｎ+ 型のエミッタ層５ｂの下方側であり、本装置に
おいて高濃度化されている領域には当たらない。このよ
うに、本例の装置においては、図１に示す構造に比して
サイリスタ状態でのオン電圧を上昇させることなく、ラ
ッチアップを抑制して制御可能な電流量の増加を図るこ
とができる。また、サイリスタ状態からトランジスタ状
態への移行時に大きな正孔電流を流すことができるの
で、サイリスタ状態からトランジスタ状態への移行時間
の短縮が可能である。
【００５０】ここで、サイリスタ状態からトランジスタ
状態への移行時における正孔電流の増加を図るには、そ
の経路であるｐ型のベース層４を高濃度にドーピングし
て低抵抗化することが有効である。従って、ｐ型のベー
ス層４の全体、あるいは正孔電流の大部分が流れる領域
を部分的に高濃度化することにより、正孔電流を増加さ
せることは可能であるが、ｐ型のベース層４の全体を高
濃度化することは、サイリスタ状態でのオン電圧の増加
を招来する。また、第２のＭＯＳ１３のオン抵抗も同時
に増加するため、ｐ型のベース層４の全体を高濃度化す
ることは、装置の動作特性を大きく損なうこととなる。
そこで、本装置においては、ｐ型のベース層４内におけ
る高濃度の拡散層４ａの形成領域をｎ+ 型のエミッタ層
５ａの下方側および短絡用電極８の下方側に限定し、第
２のゲート電極１１の直下およびｎ+ 型のエミッタ層５
ｂの直下は第２のＭＯＳ１３のオン抵抗が低く保たれる
程度の不純物量となっているため、オン電圧を上昇させ
ることなく、ラッチアップ耐量を増加させることが可能
で、装置の動作特性を向上させることができる。
【００５１】そこでｐ型のベース層４のドーズ量とその
拡散深さ及びｐ+ ウェル４ａのドーズ量の最適値を吟味
する。図２５はｐ型のベース層４のドーズ量に対するＬ
負荷ターンオフ耐量及びラッチアップ時のＭＯＳＦＥＴ
１３のオン電圧（電圧降下）との関係を示すグラフであ
る。Ｌ負荷ターンオフ耐量は一般にＤＣ（直流）時のラ
ッチアップ電流密度の約１／３であり、Ｌ負荷ラッチア
ップ電流密度を代用することができる。なお、ｐ型のベ
ース層４の拡散深さＸj は６μｍであり、ｐ+ウェル４
ａの表面濃度Ｃs は１×１０19ｃｍ-3 で、その拡散深
さは４μｍとしてある。このデバイスの現実の使用にお
いてはＬ負荷ターンオフ耐量は１００Ａ／ｃｍ2 以上が
必要であるので、図２５から明らかなように、ｐ型のベ
ース層４のドーズ量下限値は約６×１０12ｃｍ-2である
ことが望ましい。また、オン電圧が高くなり過ぎないた
めには、ＭＯＳＦＥＴ１３のオン電圧は約０．７Ｖ以下
であることが現実的であるので、ｐ型のベース層４のド
ーズ量上限値は１．２×１０14ｃｍ-2であることが望ま
しい。従って、ｐ+ ウェル４ａの有無に係わらず、ｐ型
のベース層４のドーズ量は６×１０12ｃｍ-2以上で１．
２×１０14ｃｍ-2以下であることが望ましい。この数値
範囲においては、サイリスタ時のオン電圧を上げずにラ
ッチアップ耐量を高めることができる。図２６はｐ型の
ベース層４の拡散深さＸj に対するＬ負荷ターンオフ耐
量及びトランジスタ動作時のオン電圧との関係を示すグ
ラフである。なお、オン電圧は１００Ａ／ｃｍ2 の電流
値における飽和エミッタ・コレクタ間電圧を用いてあ
る。またｐ型のベース層４の表面濃度ＣS は２×１０17
ｃｍ-3であり、ｐ+ ウェル４ａの表面濃度Ｃs は１×１
０19ｃｍ-3 で、その拡散深さは４μｍとしてある。図
２６から明らかなように、Ｌ負荷ターンオフ耐量は１０
０Ａ／ｃｍ2 以上が必要であるので、ｐ型のベース層４
の拡散深さＸj の下限値は約２μｍであることが望まし
い。オン電圧は現実的には５Ｖ以下であることが必要で
あるので、ｐ型のベース層４の拡散深さＸjの上限値は
約８．５μｍであることが望ましい。従って、ｐ型のベ
ース層４の拡散深さＸj は２μｍ以上で８．５μｍ以下
であることが望ましい。次に、図２７はｐ+ ウェル４ａ
のドーズ量に対するＤＣラッチアップ電流の関係を示す
グラフである。なお、ＭＯＳＦＥＴ１３のチャネル長を
３μｍとしてあり、そのオン抵抗を大きく設定してあ
る。この図から明らかなように、ドーズ量を大きくする
と、ベース抵抗ＲB が減少するので、ラッチアップ電流
を大きくとることがきる。
【００５２】前述のようにＬ負荷ターンオフ耐量は１０
０Ａ／ｃｍ2 以上が必要とすれば、ＤＣラッチアップ電
流は３００Ａ／ｃｍ2 以上であるので、ドーズ量の下限
値は約１×１０13である。この図から上限値については
制限は読み取れないが、ドーズ量を大きくしてもラッチ
アップ電流は飽和傾向を示しており、またプロセスの短
時間化を図るためには、１×１０16以上にすることは非
現実的である。従って、ｐ+ ウェル４ａのドーズ量は１
×１０13以上で１×１０16以下であることが望ましい。
【００５３】〔実施例３〕図２８に、本発明の実施例３
に係る第１のゲートおよび第２のゲートのダブルゲート
を備えた半導体装置の構成を示してある。本例の半導体
装置の構成および動作は実施例２の半導体装置と略同様
であり、共通する部分においては同じ符号を付して説明
を省略する。本例の装置において、実施例２の半導体装
置と異なる点は、ｐ型のベース層４の構成である。すな
わち、本例の装置においては、ｐ型のベース層４が高濃
度で若干深い拡散層（ｐ+ ウェル）４ａを境界として、
第１のゲート電極１０が設置される側のチャネル層とし
ての拡散層ｐ1 と、第２のゲート電極１１が設置される
側のチャネル層としての拡散層ｐ2 とにより形成されて
いる。そして、三者の濃度関係は、拡散層（ｐ+ ウェ
ル）４ａの濃度＞拡散層ｐ1 の濃度≧拡散層ｐ2 の濃
度，のようになっている。
【００５４】このように濃度調整されたｐ型のベース層
４においては、実施例２の半導体装置と同様に、ｐ型の
ベース層４内に高濃度の拡散層（ｐ+ ウェル）４ａを有
していることに加えて、装置のトランジスタ状態におけ
る正孔電流の経路である第１のゲート電極１０が設置さ
れる側の拡散層ｐ1 の不純物濃度が比較的高いので、正
孔電流の経路が更に低抵抗化され最大電流の増加が図ら
れている。また、第２のゲート電極１１の直下およびｎ
+ 型のエミッタ層５ｂの直下の拡散層ｐ2 は、その不純
物濃度が拡散層ｐ1 の不純物濃度に比して低く、第２の
ＭＯＳＦＥＴ１３のオン抵抗が低く保たれる程度の不純
物濃度となっているため、低オン電圧を維持しながら、
大きなラッチアップ耐量を得ることができ、同時に、タ
ーンオフ時間を更に短縮することができる。
【００５５】ここで、第２のエミッタ層５ａの拡散深さ
Ｘj の最適値について吟味する（図２９参照）。実施例
１では、エミッタ層５ａの拡散深さＸj を浅くすると、
エミッタ抵抗が好都合にも寄生するので、ラッチアップ
耐量を大きくできることを述べたが、またエミッタ層５
ａの拡散深さＸj を浅くすると、表皮降下の影響で相対
的に拡散層ｐ1 の表面深さがより深い方に移動すため、
実質的に拡散層ｐ1 の断面積の拡大によりベース抵抗Ｒ
B の値が減少し、ラッチアップ耐量を大きくできる。図
３０は第１のエミッタ層５ａの拡散深さＸj に対するＬ
負荷ターンオフ耐量の関係を示すグラフである。なお、
第１のエミッタ層５ａの表面濃度は１×１０20ｃｍ-3で
あり、ｐ型ベース４の表面濃度は１×１０17ｃｍ-3でそ
の拡散深さは６μｍにしてある。この図から明らかなよ
うに、Ｌ負荷ターンオフ耐量の下限値を１００Ａ／ｃｍ
2 とすれば、第１のエミッタ層５ａの拡散深さＸj の上
限値は約１．１μｍである。下限値としては、特に制約
はないが、第１のエミッタ電極７ａの形成において第１
のエミッタ層５ａが０．１μｍでオーバーエッチされる
場合もあるので、このエッチング前の第１のエミッタ層
５ａは拡散深さ０．１μｍ以上が必要であろう。従っ
て、第１のエミッタ層５ａの拡散深さＸj はゼロ以上で
１．１μｍ以下であることが望ましい。
【００５６】なお、実施例１ないし実施例３において
は、エミッタ電極とコレクタ電極が装置の表面および裏
面に設置された縦型の装置に基づき説明しているが、こ
れに限らず、エミッタ電極とコレクタ電極が同じ面に設
置された横型の装置においても、実現できることは勿論
である。また、各ベース層、エミッタ層などの構成にお
いても、様々な構成を採用可能であり、第１，第２のＭ
ＯＳＦＥＴの構成についても同様に様々なものを採用可
能であることは勿論である。
【００５７】
【発明の効果】以上のとおり、本発明に係る半導体装置
においては、第１のＭＩＳＦＥＴおよび第２のＭＩＳＦ
ＥＴを用いて、オン時には、サイリスタと同様の低オン
電圧を、また、オフ時にはＩＧＢＴと同様の短いスイッ
チング時間を実現可能としたものである。しかも、本発
明に係る半導体装置においては、エミッタ電位（カソー
ド電位）が共に印加される領域としては第１のＭＩＳＦ
ＥＴのソース領域のみならず、これとは隔離した部位に
形成された第２のＭＩＳＦＥＴのソース領域を有してい
るため、主電流をサイリスタ状態およびトランジスタ状
態のそれぞれの状態において異なる経路で流すことがで
きる。すなわち、サイリスタ状態においては第２のＭＩ
ＳＦＥＴのソース領域の側に、トランジスタ状態におい
ては第１のＭＩＳＦＥＴのソース領域の側にそれぞれ主
電流を流すようになっているため、ターンオフ時のトラ
ンジスタ状態における電流経路が低抵抗化されるので、
ラッチアップを抑制することができ、制御可能な電流量
を増加させることができる。
【００５８】従って、本発明によれば、中，大電流、そ
して、中，高耐圧の装置，回路に用いられるパワーデバ
イスの大幅な高性能化が可能となる。また、オン電圧が
低く、スイッチング速度が速いため、高周波応用におい
ても、大幅に損失を低減することが可能である。
【００５９】特に、本発明は、第２のＭＩＳＦＥＴのド
レイン領域が、相互に離隔して形成された第１のＭＩＳ
ＦＥＴのソース領域と第２のＭＩＳＦＥＴのソース領域
との間に形成されており、また第１のＭＩＳＦＥＴのソ
ース領域と第２のＭＩＳＦＥＴのドレイン領域の間に該
ドレイン領域と第３半導体領域の双方を導通させる短絡
手段を有するため、第１導電型の第３半導体領域から第
２導電型のドレイン領域への正孔電流の流出経路が短縮
されるので、装置のラッチアップ耐量を増大させること
ができ、ターンオフ特性を改善することが可能となる。
【００６０】また、第１導電型の第３半導体領域内の第
１のＭＩＳＦＥＴのゲート電極が設置される領域と第２
のＭＩＳＦＥＴのゲート電極が設置される領域との間
に、第１導電型の高濃度の半導体領域を形成することに
より、多数キャリアの流出における抵抗が低減でき、ト
ランジスタ状態で許容できる最大電流の増加が可能とな
る。また、サイリスタ状態からトランジスタ状態への移
行時間の短縮が可能となり、装置のターンオフ時間を更
に短縮することができる。
【００６１】そして、第３半導体領域を、第１のＭＩＳ
ＦＥＴのゲート電極が設置される半導体領域と、第１導
電型の高濃度の半導体領域と、第２のＭＩＳＦＥＴのゲ
ート電極が設置される半導体領域領域とで構成し、高濃
度の半導体領域の濃度＞第１のＭＩＳＦＥＴのゲート電
極が設置される半導体領域の濃度≧第２のＭＩＳＦＥＴ
のゲート電極が設置される半導体領域領域の濃度，の如
くの不純物濃度の関係に設定した場合には、第１のＭＩ
ＳＦＥＴおよび第２のＭＩＳＦＥＴのしきい値などを個
別に制御でき、低オン電圧を維持しながらキャリアの流
出を低抵抗に行なえるので、装置のサイリスタ状態，ト
ランジスタ状態の双方における特性が向上する。
【図面の簡単な説明】
【図１】本発明の実施例１に係る半導体装置の構成を示
す断面図である。
【図２】同半導体装置の等価回路を示す回路図である。
【図３】同半導体装置の動作状態を示す説明図である。
【図４】（ａ）は同半導体装置のサイリスタ状態におけ
る電流の流れを示す断面図、（ｂ）は同半導体装置のト
ランジスタ状態における電流の流れを示す断面図であ
る。
【図５】（ａ）は同半導体装置のサイリスタ状態におけ
る電子電流及び正孔電流の流れを示す断面図、（ｂ）は
同半導体装置のトランジスタ状態における電子電流及び
正孔電流の流れを示す断面図である。
【図６】（ａ）は同半導体装置のサイリスタ状態におけ
るキャリア密度の状態を示すグラフ図、（ｂ）は同半導
体装置のトランジスタ状態におけるキャリア密度の状態
を示すグラフ図である。
【図７】同半導体装置のオン電圧を示すグラフ図であ
る。
【図８】同半導体装置のスイッチング特性を示すグラフ
図である。
【図９】同半導体装置においてベース抵抗の寄生した状
態を示す断面図である。
【図１０】同半導体装置において第１のエミッタ層のエ
ミッタ抵抗を付加した状態を示す断面図である。
【図１１】同半導体装置において第１のエミッタ層のエ
ミッタ抵抗として高抵抗多結晶シリコン層を形成した状
態を示す断面図である。
【図１２】同半導体装置において第１のエミッタ層のエ
ミッタ抵抗としてエミッタ層の拡散抵抗を用いた状態を
示す断面図である。
【図１３】同半導体装置において第１のエミッタ層とエ
ミッタ電極とでショットキー接合を形成した状態を示す
断面図である。
【図１４】同半導体装置において第２のＭＩＳＦＥＴの
ゲート電極をメタルゲートとした状態を示す断面図であ
る。
【図１５】同メタルゲートの形成プロセスを示す断面図
である。
【図１６】同半導体装置のチップレイアウトを示す平面
図である。
【図１７】（ａ）は同半導体装置における第１のセル構
成を示す平面図で、（ｂ）は同（ａ）中のｂ−ｂ線で切
断した状態を示す切断矢視図である。
【図１８】（ａ）は同半導体装置における第２のセル構
成を示す平面図で、（ｂ）は同（ａ）中のｂ−ｂ線で切
断した状態を示す切断矢視図である。
【図１９】（ａ）は同半導体装置における第３のセル構
成を示す平面図で、（ｂ）はその拡大図である。
【図２０】（ａ）は図１９中のＡ−Ａ線又はＢ−Ｂ線に
沿って切断した状態を示す切断矢視図、（ｂ）は図１９
中のＣ−Ｃ線に沿って切断した状態を示す切断矢視図
で、（ｃ）は同（ａ）に示す断面構造を１層配線構造で
形成した状態を示す断面図である。
【図２１】（ａ）は同半導体装置における第４のセル構
成を示す平面図で、（ｂ）はその拡大図である。
【図２２】図２１中のＡ−Ａ線に沿って切断した状態を
示す切断矢視図である。
【図２３】本発明の実施例２に係る半導体装置の構成を
示す断面図である。
【図２４】同半導体装置においてベース抵抗の寄生した
状態を示す断面図である。
【図２５】同半導体装置においてｐ型のベース層のドー
ズ量に対するＬ負荷ターンオフ耐量及びラッチアップ時
の第２のＭＯＳＦＥＴのオン電圧（電圧降下）との関係
を示すグラフである。
【図２６】同半導体装置においてｐ型のベース層４の拡
散深さＸj に対するＬ負荷ターンオフ耐量及びトランジ
スタ動作時のオン電圧との関係を示すグラフである。
【図２７】同半導体装置においてｐ+ ウェルのドーズ量
に対するＤＣラッチアップ電流の関係を示すグラフであ
る。
【図２８】本発明の実施例３に係る半導体装置の構成を
示す断面図である。
【図２９】同半導体装置において第１のエミッタ層の拡
散深さＸj を示す断面図である。
【図３０】同半導体装置において第１のエミッタ層の拡
散深さＸj に対するＬ負荷ターンオフ耐量の関係を示す
グラフである。
【図３１】ＭＣＴの構造の一例を示す断面図である。
【図３２】図３１に示すＭＣＴの等価回路を示す回路図
である。
【図３３】図３１に示すＭＣＴのキャリア密度を示すグ
ラフ図である。
【図３４】ＩＧＢＴの構造の一例を示す断面図である。
【図３５】図３４に示すＩＧＢＴのターンオフ波形を示
すグラフ図である。
【図３６】従来のダブルゲート半導体装置の構造の一例
を示す断面図である。
【図３７】（ａ）は図３６に示す半導体装置のサイリス
タ状態における電流の流れを示す断面図、（ｂ）は同半
導体装置のトランジスタ状態における電流の流れを示す
断面図である。
【図３８】（ａ）は図３６に示す半導体装置のサイリス
タ状態における電子電流及び正孔電流の流れを示す断面
図、（ｂ）は同半導体装置のトランジスタ状態における
電子電流及び正孔電流の流れを示す断面図である。
【符号の説明】
１・・・コレクタ（アノード）電極 ２・・・ｐ+ 型のコレクタ層 ３・・・ｎ- 型のベース層 ４・・・ｐ型のベース層 ４ａ・・・ｐ+ ウェル ５ａ・・・ｎ+ 型の第１のエミッタ層（第１のＭＯＳＦ
ＥＴのソース領域） ５ｂ・・・ｎ+ 型の第２のエミッタ層（第２のＭＯＳＦ
ＥＴのソース領域） ６・・・ｎ+ 型のドレイン層 ７ａ，７ｂ・・・エミッタ電極 ８・・・短絡用電極 ９・・・ゲート酸化膜 １０・・・第１のゲート電極 １１・・・第２のゲート電極 １１ｍ・・・メタルゲート １２・・・第１のＭＯＳＦＥＴ １３・・・第２のＭＯＳＦＥＴ ２１Ｇ，２２Ｇ ・・・ 主ゲート配線 ２１・・・ 正孔の密度 ２２・・・ 電子の密度 ６０・・・ ＭＣＴ ６１・・・ ゲート電極 ６２・・・ ＭＯＳ ６３・・・ カソード電極 ６４・・・ ｎ+ 型のカソード層 ６５・・・ ｐ- 型のベース層 ６６・・・ ｎ型のベース層 ６７・・・ ｐ+ 型のアノード層 ６８・・・ アノード電極 ８０・・・ ＩＧＢＴ ８１・・・ ｐ+ 型のコレクタ層 ８２・・・ ｎ- 型のベース層 ８３・・・ ｐ型のチャネル層 ８４・・・ ｎ+ 型のエミッタ層 ８５・・・ ｐ+ 型のウェル ８６・・・ ゲート酸化膜 ８７・・・ ゲート電極 ８８・・・ エミッタ電極 ８９・・・ コレクタ電極 ９０・・・ 半導体装置 ９１・・・ コレクタ電極 ９２・・・ ｐ+ 型のコレクタ層 ９３・・・ ｎ- 型のベース層 ９４・・・ ｐ型のベース層 ９５・・・ ｎ+ 型のエミッタ層 ９６・・・ ｎ+ 型のドレイン層 ９７・・・ 第１のゲート電極 ９８・・・ 第２のゲート電極 ９９・・・ エミッタ電極 １００・・・短絡用電極 ＲB ・・・ベース抵抗 Ｄ・・・ショットキー接合
───────────────────────────────────────────────────── フロントページの続き (56)参考文献 特開 昭62−76557（ＪＰ，Ａ) 特開 平６−244430（ＪＰ，Ａ) 特開 平５−21783（ＪＰ，Ａ) 特開 平３−136371（ＪＰ，Ａ) 特開 昭63−280459（ＪＰ，Ａ) (58)調査した分野(Int.Cl.7，ＤＢ名) H01L 29/749 H01L 29/78 656

Claims (20)

    (57)【特許請求の範囲】
  1. 【請求項１】 第１導電型の第１半導体領域，第２導電
    型の第２半導体領域，第１導電型の第３半導体領域及び
    第２導電型の第４半導体領域とからなるサイリスタ構造
    を有し、第２導電型の第２半導体領域に対しその多数キ
    ャリアを注入可能の第１のＭＩＳＦＥＴと、この第１の
    ＭＩＳＦＥＴとは独立に開閉可能であって第１導電型の
    第３半導体領域からその多数キャリアを引き抜き可能の
    第２のＭＩＳＦＥＴとを備えた半導体装置において、 第２導電型の第４半導体領域としては、第１のＭＩＳＦ
    ＥＴのソース領域と、このソース領域とは離隔した部位
    に形成された第２のＭＩＳＦＥＴのソース領域とに分離
    されてなり、前記第２のＭＩＳＦＥＴのドレイン領域が
    前記第１のＭＩＳＦＥＴのソース領域と前記第２のＭＩ
    ＳＦＥＴのソース領域の間に形成されており、前記第１
    のＭＩＳＦＥＴのソース領域と前記第２のＭＩＳＦＥＴ
    のドレイン領域の間に該ドレイン領域と前記第３半導体
    領域の双方を導通させる短絡手段を有することを特徴と
    する半導体装置。
  2. 【請求項２】 請求項１記載の半導体装置において、前
    記短絡手段は、前記ドレイン領域と前記第３半導体領域
    の主面に導電接触する短絡用電極であることを特徴とす
    る半導体装置。
  3. 【請求項３】 請求項１又は請求項２に記載の半導体装
    置において、前記第３半導体領域のうち前記第１のＭＩ
    ＳＦＥＴのゲート電極が設置される領域と前記第２のＭ
    ＩＳＦＥＴのゲート電極が設置される領域との間に、第
    １導電型の高濃度の半導体領域を有することを特徴とす
    る半導体装置。
  4. 【請求項４】 請求項３記載の半導体装置において、前
    記第３半導体領域は、前記第１のＭＩＳＦＥＴのゲート
    電極が設置される半導体領域と、前記第１導電型の高濃
    度の半導体領域と、前記第２のＭＩＳＦＥＴのゲート電
    極が設置される半導体領域とで構成されており、前記高
    濃度の半導体領域の濃度＞第１のＭＩＳＦＥＴのゲート
    電極が設置される半導体領域の濃度≧第２のＭＩＳＦＥ
    Ｔのゲート電極が設置される半導体領域の濃度，の如く
    の不純物濃度の関係を有していることを特徴とする半導
    体装置。
  5. 【請求項５】 請求項１乃至請求項４のいずれか一項記
    載の半導体装置において、前記第１導電型の第３半導体
    領域のドーズ量は６×１０１２ｃｍ−２以上で１．２×
    １０１４ｃｍ−２以下であることを特徴とする半導体装
    置。
  6. 【請求項６】 請求項１乃至請求項５のいずれか一項記
    載の半導体装置において、前記第３半導体領域の拡散深
    さは２μｍ以上で８．５μｍ以下であることを特徴とす
    る半導体装置。
  7. 【請求項７】 請求項３乃至請求項６のいずれか一項記
    載の半導体装置において、前記第１導電型の高濃度の半
    導体領域のドーズ量は１×１０１３ｃｍ−２以上で１×
    １０１６ｃｍ−２以下であることを特徴とする半導体装
    置。
  8. 【請求項８】 請求項１乃至請求項７のいずれか一項記
    載の半導体装置において、前記第１のＭＩＳＦＥＴのソ
    ース領域の拡散深さは１．１μｍ以下であることを特徴
    とする半導体装置。
  9. 【請求項９】 請求項１乃至請求項８のいずれか一項記
    載の半導体装置において、前記第１のＭＩＳＦＥＴのソ
    ース領域の電位を前記第２のＭＩＳＦＥＴの電位に比し
    て所定電位高くする昇圧手段を有することを特徴とする
    半導体装置。
  10. 【請求項１０】 請求項９記載の半導体装置において、
    前記昇圧手段は、前記第１のＭＩＳＦＥＴのソース領域
    に接続された高抵抗多結晶シリコン層であることを特徴
    とする半導体装置。
  11. 【請求項１１】 請求項９記載の半導体装置において、
    前記昇圧手段は、前記第１のＭＩＳＦＥＴのソース領域
    自身の拡散抵抗であることを特徴とする半導体装置。
  12. 【請求項１２】 請求項９記載の半導体装置において、
    前記昇圧手段は、前記第１のＭＩＳＦＥＴのソース領域
    とこの上に形成された金属電極とからなるショットキー
    接合であることを特徴とする半導体装置。
  13. 【請求項１３】 請求項１乃至請求項１２のいずれか一
    項記載の半導体装置において、前記第２のＭＩＳＦＥＴ
    のゲート電極はメタルゲートであることを特徴とする特
    徴とする半導体装置。
  14. 【請求項１４】 請求項１乃至請求項１２のいずれか一
    項記載の半導体装置において、前記第２のＭＩＳＦＥＴ
    のゲート電極はシリサイドゲートであることを特徴とす
    る特徴とする半導体装置。
  15. 【請求項１５】 請求項１乃至請求項１４のいずれか一
    項記載の半導体装置において、チップの一辺に沿う第１
    のゲート主配線と、該チップの対向辺に沿う第２のゲー
    ト主配線と、第１のゲート主配線から分岐した櫛歯状の
    第１の分岐線と、第２のゲート主配線から分岐した櫛歯
    状の第２の分岐線とを有しており、相隣る２条の第１の
    分岐線の間に２条の第２の分岐線が挟まれており、第１
    の分岐線が前記第１のＭＩＳＦＥＴのゲート電極であ
    り、第２の分岐線が前記第２のＭＩＳＦＥＴのゲート電
    極であることを特徴とする半導体装置。
  16. 【請求項１６】 請求項１乃至請求項１４のいずれか一
    項記載の半導体装置において、チップの一辺に沿う第１
    のゲート主配線と、該チップの対向辺に沿う第２のゲー
    ト主配線と、第１のゲート主配線から分岐した櫛歯状の
    第１の分岐線と、第２のゲート主配線から分岐した櫛歯
    状の第２の分岐線とを有しており、セル毎の前記第２の
    ＭＩＳＦＥＴのゲート電極が第２の分岐線に接続された
    リング形状であると共に、セル毎の前記第１のＭＩＳＦ
    ＥＴのゲート電極が第１の分岐線に接続され、該リング
    形状の第２の前記ＭＩＳＦＥＴのゲート電極の外側を囲
    んで形成されてなることを特徴とする半導体装置。
  17. 【請求項１７】 請求項１乃至請求項１４のいずれか一
    項記載の半導体装置において、チップの一辺に沿う第１
    のゲート主配線と、該チップの対向辺に沿う第２のゲー
    ト主配線と、第１のゲート主配線から分岐した櫛歯状の
    第１の分岐線と、第２のゲート主配線から分岐した櫛歯
    状の第２の分岐線とを有しており、セル毎の前記第１の
    ＭＩＳＦＥＴのゲート電極が第１の分岐線に接続されて
    いると共に、セル毎の前記第２のＭＩＳＦＥＴのゲート
    電極が第２の分岐線に接続され、該第１のＭＩＳＦＥＴ
    のゲート電極の外側を囲んで形成されてなることを特徴
    とする半導体装置。
  18. 【請求項１８】 請求項１７記載の半導体装置におい
    て、セル毎の前記第１のＭＩＳＦＥＴのゲート電極がリ
    ング形状に形成されてなることを特徴とする半導体装
    置。
  19. 【請求項１９】 請求項１項乃至請求項１８項のいずれ
    か一項記載の半導体装置において、前記第１のＭＩＳＦ
    ＥＴのソース電極配線と前記第２のＭＩＳＦＥＴのソー
    ス電極配線とが共に同層の１層配線構造で形成されてい
    ることを特徴とする半導体装置。
  20. 【請求項２０】 請求項１項乃至請求項１８項のいずれ
    か一項記載の半導体装置において、前記第１のＭＩＳＦ
    ＥＴのソース電極配線と前記第２のＭＩＳＦＥＴのソー
    ス電極配線とが異層の２層配線構造で形成されているこ
    とを特徴とする半導体装置。
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