JP3163820B2 - 半導体装置 - Google Patents
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Description
用いられるMOS型半導体装置の構成に関し、特に、2
つのゲート電極を有するダブルゲート型半導体装置に関
するものである。
能,小型化および低コスト化などの課題を解決するため
の最も重要なキーテクノロジーの1つとして、パワーデ
バイスの低損失化が挙げられ、オン電圧が低く、また、
ターンオフ時間が短いデバイスの開発が各方面で活発に
行なわれている。たとえば、バイポーラトランジスタに
ついては、高性能,高耐圧および大電流化が図られ、ま
た、種々の保護機能を内蔵したインテリジェントモジュ
ールも登場している。また、IGBT(伝導度変調型ト
ランジスタ)においては、高速応答を可能としたものも
登場している。これらのパワーデバイスは、バッテリー
により駆動され持ち運びが簡単なように小型化された電
気製品、また、環境保護の面から採用が検討されている
電気自動車などに適用され、省電力化の一役を担ってい
る。そして、近年益々増大する電力需要に対応するため
に、これらのパワー半導体デバイスに対してもさらに省
電力損失化が要求されている。
低減、およびMOSゲートデバイスによる高速,低駆動
電力化を目的としたMCT(MOSゲート・コントロー
ル・サイリスタ)が開発されている。このMCTは、図
31,図32に示すような構成および等価回路を有する
デバイスであり、V.A.K.Templeの発表したペーパー(”
MOS controlled thyristors" IEEE International Elec
tron Device MeetingDigest 1984 )などに詳しい。M
CT60は、単一のゲート電極61によりコントロール
されるON−Gate62aとOFF−Gate62b
とを有しており、ON−Gate62aを導通させると
共にOFF−Gate62bを遮断すると、カソード電
極63の設置されたn+ カソード層64,p- ベース層
65,nベース層66およびアノード電極68の設置さ
れたp+ アノード層67により構成されるnpnpサイ
リスタがオン状態となる。そして、OFF−Gate6
2bを導通させると共にON−Gate62aを遮断す
ると、nベース層66とアノード電極68が短絡され、
p- ベース層65,nベース層66およびp+ アノード
層67により構成されるpnpトランジスタ69がオフ
状態となるため、このデバイスはオフ状態となる。この
ように、MCT60は、MOSFETによりデバイスを
オンとするため、応答速度が速く、また、サイリスタを
オン状態とするため、オン電圧も1V程度と非常に低
い。しかし、図33に示すように、サイリスタ状態にお
いてアノード層67およびベース層65,66に存在す
る正孔、および電子のキャリア密度が高い。従って、こ
のような非常に高いキャリア密度によりターンオフ時間
が2〜3μ秒と非常に長く、この間における損失が問題
となる。特に、高周波応用においてその電力損失を大幅
に増大させることとなる。
は、そのターンオフ時の代表的な波形は図35のとおり
である。図35にて判るように、ターンオフ時の波形に
は、第1フェイズ91と第2フェイズ92がある。第1
フェイズ91は、ゲート87によるチャンネルが消滅
し、エミッタ電極88からn- ベース層82への電子電
流の供給が停止するために、その分だけ瞬時に電流が減
少する現象を示している。第2フェイズ92は、n- ベ
ース層82中に残留したキャリアが、p+ コレクタ層8
1,n- ベース層82およびpベース層83により構成
されるpnpトランジスタの作用で流れ、キャリアの寿
命τによる再結合消滅により減少する現象を示してい
る。従って、IGBT80のターンオフ時間を短くする
ためには、正孔電流の注入レベルを減少させるか、キャ
リアの寿命τを短くすれば良い。このため、p+ コレク
タ層81とn- ベース層82の間にn+ バッファ層を形
成して正孔電流の注入レベルを制御する技術(IEEE, IE
DM Technical Digest,4.3(1983)pp.79〜82参照)、ある
いは、コレクタ層81の濃度を制御する技術が提案され
ている。また、キャリアの寿命τを短縮する技術として
は、電子線照射あるいは重金属拡散などのライフタイム
コントロールプロセスを適用する技術(IEEE, Trans. E
lectron Devices,ED-31(1984)pp.1790〜1795参照)が提
案されている。このような技術により、ターンオフ時の
フォールタイムを〜200n秒まで短縮することが可能
となり、高周波対応の可能なデバイスとすることができ
る。なお、このIGBT80に関する技術については、
論文("New IGBT Modules with Improved Power Loss a
t High Frequency PWM Mode" Electronica '90 Munche
n)に詳しい。
時間が短いという利点を有している一方、寄生サイリス
タが作動し、このラッチアップ状態となることを防止す
るために、pベース層83を高濃度化できない等の理由
によりオン電圧が2V程度と高く、オン損失を低減させ
ることが難しいデバイスである。なお、IGBT80に
おいては、図34に示されているように、エミッタ電流
はIE =Ih +IMOSであり、pベース層83,n- ベ
ース層82およびp+ コレクタ層81からなるpnpト
ランジスタの利得をαPNP としたときに、 Ih = (αPNP /(1−αPNP ))×IMOS であり、従って、 IE = ( 1/(1−αPNP ))×IMOS となる。αPNP の値によってIh (正孔電流)が変化
し、つまりIGBT80の電流が変化する。また、I
MOS は電子電流である。
ターンオフ時間が短いというMCTとIGBTとの両者
の特長を併せ持つデバイスが開発され、低損失化による
パワーデバイスの性能向上は確実に進展を見せている。
かかる半導体デバイスは、特開平3−136371号公
報および特開平3−145163号公報などに開示され
たもののように、独立のゲート制御電極を複数個設ける
ことにより、その動作物理を選択可能に構成されている
ものであり、図36にその一例を示す。なお、図37
(a)には図36に示す半導体装置のサイリスタ状態で
の電流流れ図を、図37(b)にはバイポーラトランジ
スタ状態での電流流れ図をそれぞれ示してある。図36
に示す半導体装置90は、コレクタ電極91が設置され
たp+ コレクタ層92と、このp+ コレクタ層92
の表面上にエピタキシャル成長により形成されたn−
ベース層93と、このn− ベース層93の表面側に拡
散形成されたpベース層94と、このpベース層94の
表面側にn+ 型のウェルにより形成されたn+ エミ
ッタ層(ソース層)95,n+ ドレイン層96とから
なるpnpnサイリスタ構造を有し、第1のゲート電極
97とこれとは独立に制御可能な第2のゲート電極98
との2つのゲート電極を有することを特徴としている。
これらのゲート電極のうちの第1のゲート電極97は、
p型ベース層94をバックゲートとしn+ エミッタ層
95とn− ベース層93とを接続可能であり、このデ
バイスのターンオンを制御する。これに対し、第2のゲ
ート電極98は、pベース層94とn+ エミッタ層9
5とを短絡用電極100およびn+ ドレイン層96を
介して接続可能であり、このデバイスのターンオフを制
御する。このような半導体装置90において、第1のゲ
ート電極97をオンすると、n+ エミッタ層95から
n− ベース層93へ電子が注入され、これに呼応して
p+ コレクタ層92からn− ベース層93に正孔が
注入される。従って、p+ コレクタ層92,n− ベ
ース層93およびpベース層94からなるpnpトラン
ジスタがオンとなる。これにより、pベース層94に正
孔が注入されることとなり、n− ベース層93,pベ
ース層94およびn+ エミッタ層95からなるnpn
トランジスタがオンとなる。従って、p+ コレクタ層
92,n− ベース層93,pベース層94およびn
+ エミッタ層95からなるpn pn構造のサイリスタ
がオンとなるため、本装置90はオン状態においてMC
Tと同様の低オン電圧で動作する。この状態から第2の
ゲート電極98をオンすると、pベース層94中の正孔
は短絡用電極100において電子に変換され、n+ドレ
イン層96から第2のゲート電極98の直下のpベース
層94表面のチャンネルおよびn+ エミッタ層95を
介してエミッタ電極99へ電流が流れる。このため、p
型ベース層94から正孔が引き抜かれるため、n− ベ
ース層93,pベース層94およびn+ エミッタ層9
5からなるnpnトランジスタがオフとなり、装置動作
はサイリスタ状態からIGBTと同様のトランジスタ状
態となる。従って、第1のゲート電極97をオフして、
この半導体装置90をオフ状態とする場合のターンオフ
時間を短縮することができる。
た半導体装置90においては、サイリスタ状態からトラ
ンジスタ状態へ動作モードを移行させた後に装置全体を
オフ状態とするものであり、前述したIGBTと同様に
寄生サイリスタによるラッチアップが発生し易いという
問題がある。このため、半導体装置90においては、ト
ランジスタ状態において許容される最大電流に限界があ
り、デバイスの実用面において障害となっている。すな
わち、図37に示す半導体装置90のサイリスタ状態お
よびトランジスタ状態での電流流れ図から明らかなよう
に、いずれの動作状態においても主電流はエミッタ電極
99の下方側のpベース層94中を流れている。特に、
図37(b)に示す半導体装置90のトランジスタ状態
における正孔電流の経路を見ると、第1のゲート電極9
7の下方側からpベース層94中に流入した後に、エミ
ッタ電極99の下方側を迂回して短絡用電極100へ入
り、n+ ドレイン層96およびn+ エミッタ層95を介
してエミッタ電極99へ流出している。このような構造
の本装置90においては、エミッタ層95の下方のpベ
ース層94の拡散抵抗(ベース抵抗)に対して引抜き用
の大きな正孔電流が流れると、その電流による電圧降下
によってn- ベース層93,pベース層94およびn+
エミッタ層95からなるnpnトランジスタのトリガ電
流となり、このnpnトランジスタがオンしてしまうの
で、装置全体としては第2のゲート電極98をオンする
前のサイリスタ状態に戻ってしまい、ターンオフ能力が
失われてしまう。この様子を図38を参照して説明する
と、まず図38(a)に示すように、サイリスタ動作時
においては、pベース層94のうちエミッタ電極99の
下方側領域94aに主電流が流れ、また図38(b)に
示すようにトランジスタ動作においては、第2ゲート電
極98のオンによって正孔電流がエミッタ電極99の下
方側領域94aを介し引き抜かれる。従って、サイリス
タ動作時においてもトランジスタ動作時においても、正
孔電流の電流経路はエミッタ電極99の下方側領域94
aで共用されている。
ラッチアップを抑制(ラッチアップするまでの可制御電
流を大きく)するためには、pベース層94の不純物濃
度を高くして、そのベース抵抗RB の抵抗値を低減する
ことが有効であり、引き抜きの正孔電流による電圧降下
量を抑制できるので、ラッチアップするまでの電流値を
大きくすることができる。しかしながら、pベース層9
4の不純物濃度を高くすると、サイリスタ状態における
オン電圧の増加を招来してしまう。従って、図36に示
す構造のデバイスでは、サイリスタ時のオン電圧の低減
とトランジスタ時のラッチアップ電流の増大とは二律背
反する問題が残る。
に鑑みて、サイリスタ状態とトランジスタ状態の電流経
路を分離した新規な構造を採用することにより、低オン
電圧,高速スイッチングが可能であると共に、大きなラ
ッチアップ電流を処理可能で実用的な電流容量が得られ
るデバイスを実現することを目的としている。
めに、本発明においては、オン時にはMCTと同様にサ
イリスタ状態となり、オフ時にはIGBTと同様にトラ
ンジスタ状態となる動作物理を選択できるデバイスであ
り、しかも、公知の従来型デバイスに比して大電流を制
御可能な新しいデバイスを開発した。すなわち、本発明
は、第1導電型の第1半導体領域,第2導電型の第2半
導体領域,第1導電型の第3半導体領域及び第2導電型
の第4半導体領域とからなるサイリスタ構造を有し、第
2導電型の第2半導体領域に対しその多数キャリアを注
入可能の第1のMISFETと、この第1のMISFE
Tとは独立に開閉可能であって第1導電型の第3半導体
領域からその多数キャリアを引き抜き可能の第2のMI
SFETとを備えた半導体装置において、第2導電型の
第4半導体領域としては、第1のMISFETのソース
領域と、このソース領域とは離隔した部位に独立に形成
された第2のMISFETのソース領域とに分離されて
なり、第2のMISFETのドレイン領域を第1のMI
SFETのソース領域と第2のMISFETのソース領
域の間に作り込み、更に第1のMISFETのソース領
域と前記第2のMISFETのドレイン領域の間にその
ドレイン領域と前記第3半導体領域の双方を導通させる
短絡手段を設けることを特徴とする。例えば、此の短絡
手段としては、第2のMISFETのドレイン領域と第
3半導体領域の主面に導電接触する短絡用電極とするこ
とができる。
1のMISFETのゲート電極が設置される領域と前記
第2のMISFETのゲート電極が設置される領域との
間に、第1導電型の高濃度の半導体領域を設けても良
い。更に、第3半導体領域は、第1のMISFETのゲ
ート電極が設置される半導体領域と、第1導電型の高濃
度の半導体領域と、第2のMISFETのゲート電極が
設置される半導体領域とで構成し、高濃度の半導体領域
の濃度>第1のMISFETのゲート電極が設置される
半導体領域の濃度≧第2のMISFETのゲート電極が
設置される半導体領域の濃度,の如くの不純物濃度の関
係に調整することが好ましい。そして、第1導電型の第
3半導体領域のドーズ量としては6×1012cm-2以上
で1.2×1014cm-2以下であることが好ましい。ま
た、第3半導体領域の拡散深さは2μm以上で8.5μ
m以下であることが好ましい。特に、第1導電型の高濃
度の半導体領域のドーズ量は1×1013cm-2以上で1
×1016cm-2以下であることが好ましい。他方、第1
のMISFETのソース領域の拡散深さは1.1μm以
下とすれば良い。
Tのソース領域の電位を前記2のMISFETの電位に
比して所定電位高くする昇圧手段を設けると良い。この
昇圧手段の具体的な構造としては、第1のMISFET
のソース領域に接続された高抵抗多結晶シリコン層とす
ることができる。また第1のMISFETのソース領域
自身の拡散抵抗としても良い。更に、第1のMISFE
Tのソース領域とこの上に形成された金属電極とからな
るショットキー接合であっても良い。
一般的にはポリシリコンゲートであろうが、ここではメ
タルゲート或いはシリサイドゲートであることが好まし
い。
としては以下のような種々のパターンを採用することが
できる。すなわち、チップの一辺に沿う第1のゲート主
配線と、チップの対向辺に沿う第2のゲート主配線と、
第1のゲート主配線から分岐した櫛歯状の第1の分岐線
と、第2のゲート主配線から分岐した櫛歯状の第2の分
岐線とを有しており、相隣る2条の第1の分岐線の間に
2条の第2の分岐線が挟まれており、第1の分岐線を第
1のMISFETのゲート電極とし、第2の分岐線を第
2のMISFETのゲート電極とすることができる。ま
た別のセル構成としては、チップの一辺に沿う第1のゲ
ート主配線と、該チップの対向辺に沿う第2のゲート主
配線と、第1のゲート主配線から分岐した櫛歯状の第1
の分岐線と、第2のゲート主配線から分岐した櫛歯状の
第2の分岐線とを有しており、セル毎の第2のMISF
ETのゲート電極が第2の分岐線に接続されたリング形
状であると共に、セル毎の第1のMISFETのゲート
電極を第1の分岐線に接続し、リング形状の第2のMI
SFETのゲート電極の外側を囲んで形成したものでも
良い。更に別のセル構成としては、チップの一辺に沿う
第1のゲート主配線と、チップの対向辺に沿う第2のゲ
ート主配線と、第1のゲート主配線から分岐した櫛歯状
の第1の分岐線と、第2のゲート主配線から分岐した櫛
歯状の第2の分岐線とを有しており、セル毎の第1のM
ISFETのゲート電極が第1の分岐線に接続し、セル
毎の前記第2のMISFETのゲート電極を第2の分岐
線に接続し、第1のMISFETのゲート電極の外側を
囲んで形成したものでも良い。
のMISFETのゲート電極がリング形状に形成されて
いても良い。
FETのソース電極配線と第2のMISFETのソース
電極配線とが共に同層の1層配線構造で形成されていて
も良く、また第1のMISFETのソース電極配線と第
2のMISFETのソース電極配線とが異層の2層配線
構造で形成されていても良い。
いては、第1導電型の第1半導体領域にアノード電位
(コレクタ電位)を印加すると共に、第2導電型の第4
半導体領域にカソード電位(エミッタ電位)を印加した
状態で、第1のMISFETをオン状態とすると、第1
のMISFETのソース領域をから第2導電型の第2半
導体領域に多数キャリアが注入され、これに呼応して第
1導電型の第1半導体領域から第2導電型の第2半導体
領域に少数キャリアが注入される。従って、第1導電型
の第1半導体領域,第2導電型の第2半導体領域および
第1導電型の第3半導体領域からなるトランジスタがオ
ン状態となる。これにより、第1導電型の第3半導体領
域に多数キャリアが注入されることとなり、同時に第2
導電型の第2半導体領域,第1導電型の半導体領域およ
び第2導電型の第4半導体領域により構成されるトラン
ジスタがオン状態となる。従って、第1導電型の第1半
導体領域,第2導電型の第2半導体領域,第1導電型の
第3半導体領域および第2導電型の第4半導体領域から
なるサイリスタがオン状態となる。このため、オン電圧
を低くすることができる。一方、第2のMISFETを
オン状態とすると、第1導電型の第3半導体領域中の多
数キャリアが第2のMISFETの第2導電型のドレイ
ン領域を介して第2導電型のソース領域から流出してし
まうので、第2導電型の第2半導体領域,第1導電型の
第3半導体領域および第2導電型の第4半導体領域によ
り構成されるトランジスタがオフ状態となる。このた
め、サイリスタ状態からIGBTと同様のトランジスタ
状態となり、デバイス内のキャリア密度が減少する。従
って、第1のMISFETをオフ状態とし、この半導体
装置をオフ状態とする場合のターンオフ時間を短縮する
ことができる。
のように、低オン電圧,高速スイッチングが可能である
と同時に、サイリスタ状態での主電流経路とトランジス
タ状態での主電流経路とを分離することにより、トラン
ジスタ状態において大きなラッチアップ電流を処理可能
であることを特徴とする。すなわち、装置のサイリスタ
状態においては第2のエミッタ領域がサイリスタのカソ
ードとして作用するため、主電流は第2のMISFET
のソース領域の直下から第1導電型の第1半導体領域側
へ向けて直線的に流れる。これに対し、装置のトランジ
スタ状態においては、第2導電型の第2半導体領域中の
多数キャリアは第1のMISFETを通ってそのソース
領域のカソード電極の側へ流出し、また少数キャリアは
第1のMISFETの側から第1導電型の第3半導体領
域内へ流入して第2導電型のドレイン領域との接続部お
よび第2のMISFETを介してそのソース領域からカ
ソード電極の側へ流出するため、第2のMISFETの
ソース領域の直下のサイリスタ状態における主電流経路
を共用しない。従って、トランジスタ状態における電流
経路が低抵抗化されるので、ラッチアップを抑制するこ
とができ、大電流を処理することが可能となる。また、
トランジスタ状態での高安定性が確保される。
域が相互に離隔して形成された第1のMISFETのソ
ース領域と第2のMISFEのソース領域との間に形成
されており、また第1のMISFETのソース領域と第
2のMISFETのドレイン領域の間に該ドレイン領域
と第3半導体領域の双方を導通させる短絡手段を有する
ため、第1導電型の第3半導体領域から第2のMISF
ETのソース領域への正孔電流の流出経路が短縮される
ので、装置のラッチアップ耐量を増大させることがで
き、ターンオフ特性を更に改善することが可能となる。
1のMISFETのゲート電極が設置される領域と第2
のMISFETのゲート電極が設置される領域との間
に、第1導電型の高濃度の半導体領域を形成することに
より、多数キャリアの流出における抵抗を更に低減で
き、トランジスタ状態で許容できる最大電流の増加が可
能となる。また、サイリスタ状態からトランジスタ状態
への移行時間の短縮が可能となり、装置のターンオフ時
間を更に短縮することができる。
FETのゲート電極が設置される半導体領域と、第1導
電型の高濃度の半導体領域と、第2のMISFETのゲ
ート電極が設置される半導体領域とで構成し、高濃度の
半導体領域の濃度>第1のMISFETのゲート電極が
設置される半導体領域の濃度≧第2のMISFETのゲ
ート電極が設置される半導体領域の濃度,の如くの不純
物濃度の関係に設定した場合には、第1のMISFET
および第2のMISFETのしきい値などを個別に制御
できるので、装置のサイリスタ状態,トランジスタ状態
の双方における特性が向上する。たとえば、第1のMI
SFETのゲート電極の設置される領域の不純物濃度を
第2のMISFETのゲート電極の設置される領域の不
純物濃度に比して高くすれば、多数キャリアの流出を低
抵抗化できるので、制御できる電流の増加を図ることが
でき、また、高速のターンオフが可能となる。
明する。
係る第1のゲートおよび第2のゲートのダブルゲートを
備えた半導体装置の構成を示してある。本例の半導体装
置は、コレクタ電極(アノード電極)1が裏面に設置さ
れたp+ 型(第1導電型)の半導体基板をコレクタ層2
として、このコレクタ層2上に、n- 型(第2導電型)
のベース層3がエピタキシャル成長により形成されてい
る。なお、コレクタ層2とベース層3との間にn+ 型の
バッファ層を設けても良い。そして、このn- 型のベー
ス層3の表面に、p型のウェル状のベース層4が拡散形
成されている。さらに、このp型のベース層4の内側の
表面には、3つの独立したn+ 型のウェル状の第1のエ
ミッタ層5a,第2のエミッタ層5bおよびドレイン層
6がそれぞれ形成されている。これらのうちのn+ 型の
エミッタ層5a,5bにはエミッタ電極7a,7bを介
して相互接続されており、また、p型のベース層4およ
びn+ 型のドレイン層6にはこれらに跨がる短絡用電極
8が接続されている。そして、n+ 型のエミッタ層(第
1のエミッタ層)5aから、p型のベース層4およびn
- 型のベース層3の表面に亘って、ゲート酸化膜9を介
して第1のMOSFET12を構成する多結晶シリコン
の第1のゲート電極10が設置されており、一方、n+
型のドレイン層6から、p型のベース層4およびn+ 型
のエミッタ層(第2のエミッタ層)5bの表面に亘っ
て、ゲート酸化膜9を介して第2のMOSFET13を
構成する多結晶シリコンの第2のゲート電極11が設置
されている。第1のゲート電極10と第2のゲート電極
11は独立に制御可能となっている。なお、第1のゲー
ト電極10により構成される第1のMOSFET12お
よび第2のゲート電極11により構成される第2のMO
SFET13は、共にnチャンネル型のMOSFETで
ある。
装置においては、n+ 型の第1のエミッタ層5a,p型
のベース層4およびn- 型のベース層3によりnpn型
のトランジスタQnpn1が構成され、また、第2のn
+ 型のエミッタ層5b,p型のベース層4およびn- 型
のベース層3によりnpn型のトランジスタQnpn2
が構成されている。また、p型のベース層4,n- 型の
ベース層3およびp+型のコレクタ層2によりpnp型
のトランジスタQpnpが構成されている。従って、エ
ミッタ層を異にする並列接続のトランジスタQnpn
1,Qnpn2とQpnpによりサイリスタ構造が構成
されている。これらのトランジスタQnpn1,Qnp
n2およびQpnpに対し、第1のMOSFET12
は、トランジスタQnpn1のコレクタたるn型のベー
ス層3と第1のエミッタ層5aとをp型のベース層4を
介して接続し、n型のベース層3へ電子を注入する。ま
た、第2のMOS13は、ドレイン層6と第2のエミッ
タ層5bを接続し、ベース層4から正孔を引き抜く。
ゲート電極11には電位が印加されていない状態又は負
電位が印加された状態で、第1のゲート電極10を高電
位とすると、第1のゲート電極10の直下のバックゲー
トたるp型のベース層4の表面はn型反転層となり、エ
ミッタ電極7aから、ソースとしてのn型のエミッタ層
5a,第1のゲート電極10の直下のn型反転層、そし
てドレインとしてのn- 型のベース層3とが接続され
る。従って、エミッタ電極7aからドリフト領域である
n- 型のベース層3へ電子が注入され、それに呼応し
て、p+ 型のコレクタ層2から正孔が注入される。これ
は、pnp型のトランジスタQpnpがオン状態となっ
たことを意味する。さらに、このトランジスタQpnp
の正孔電流が、トランジスタQnpn1,Qnpn2の
ベース電流となるため、トランジスタQnpn1,Qn
pn2がオン状態となる。すなわち、p+ 型のコレクタ
層2,n- 型のベース層3,p型のベース層4およびn
+ 型のエミッタ層5a,5bにより構成されるサイリス
タがオン状態となり、高濃度のキャリアがデバイス中に
存在し、本装置は低抵抗となる。このように、本装置に
おいては、第2のゲート電極11を零電位とした状態
で、第1のゲート電極10を高電位とすることにより、
前述したMCTと同様にサイリスタ状態となるので、オ
ン電圧の低いパワーデバイスとなる。
を高電位のまま第2のゲート電極11を高電位とする
と、第2のMOSFET13もオン状態となり、第2の
ゲート電極11の直下のp型のベース層4の表面がn型
に反転する。ここで、p型のベース層4における正孔
は、短絡用電極8において電子に変換されるため、p型
のベース層4,短絡用電極8,n+ 型のドレイン層6,
第2のゲート電極11の直下のn型反転層、そしてn+
型のエミッタ層5bが導通状態となる。このため、p+
型のコレクタ層2から注入された正孔電流は、p型のベ
ース層4から短絡用電極8を介して電子電流に変換さ
れ、エミッタ電極7bに流出する。従って、トランジス
タQnpn1,Qnpn2はオフ状態となる。この結
果、サイリスタ動作は消滅し、トランジスタQpnpの
みが作動するトランジスタ状態となる。この状態は、先
に説明したIGBTの動作状態と同様であり、デバイス
中に存在するキャリア密度が減少した状態となってい
る。このため、この後第1のゲート電極10を負電位と
したオフ時に、キャリアの掃き出しに要する時間が短縮
でき、ターンオフ時間を短くすることができる。
のゲート電極11に印加される電位を示してある。この
ように、第1のゲート電極10に零電位が、第2のゲー
ト電極11に高電位がそれぞれ印加された状態では、本
装置はオフ状態にある。本装置においては、先ず、第1
のゲート電極10に高電位を印加すると、本装置はオン
状態となり、この状態から第2のゲート電極11に零電
位を印加すると、〜0.2μ秒という速さでサイリスタ
状態へと移行し、このサイリスタ状態下で〜1Vという
低いオン電圧を示す。そして、第2のゲート電極11に
高電位を印加すると、〜0.5μ秒という速さでトラン
ジスタ状態に移行する。この状態下で第1のゲート電極
10に零電位を印加すると、本装置は〜0.5μ秒とい
う短いターンオフ時間でオフとなる。このように、本装
置は、オン状態時にはMCTと同様の低いオン電圧で動
作し、また、オフ時にはIGBTと同様の短いターンオ
フ時間でオフ状態となる。従って、図3に示すように、
サイリスタ状態、トランジスタ状態を繰り返すことによ
り、高周波応用においても、スイッチングロスの少ない
パワーデバイスを実現することができる。
ンジスタ状態のそれぞれにおける電流の流れ、キャリア
密度について説明する。図4(a),(b)にサイリス
タ状態およびトランジスタ状態における電流の流れ図を
示してある。図4(a)に示すサイリスタ状態において
は、エミッタ電極7a,7bからp型のベース層4,n
- 型のベース層3内にかけて正孔電流,電子電流が一体
となって流れており、サイリスタ動作が達成されている
ことが判る。特に、主電流はエミッタ電極7bの下方側
に集中してn+ 型のエミッタ層5bの直下を直線的に流
れており、n+型のエミッタ層5bが実質的にサイリス
タのカソードとして作用していることが判る。これに対
し、図4(b)に示すトランジスタ状態においては、装
置の主電流はIGBTと同様に、n- 型のベース層3か
ら第1のMOSFET12を通ってエミッタ電極7aに
流れており、また、正孔電流は第1のMOS12の側か
らp型のベース層4内に入り、短絡用電極8およびn+
型のドレイン層6を介して第2のMOS13を通ってエ
ミッタ電極7bに流出している。この様子を図5に示
す。このように、トランジスタ状態における主電流は、
サイリスタ状態における主電流経路であるn+ 型のエミ
ッタ層5bの下方側領域を流れない。本装置において
は、サイリスタ状態における主電流経路と、トランジス
タ状態における主電流経路とが分離されていることが判
る。
スタ状態におけるキャリア密度を示してある。本図は、
正孔および電子の密度をエミッタ電極7a,7bの設置
されている装置の表面側から、コレクタ電極1の設置さ
れている裏面側に亘ってシミュレーションした結果を示
したものであり、実線21は正孔の密度を、実線22は
電子の密度を、それぞれ示す。また、本図の縦軸は、正
孔または電子のキャリア密度を示し、横軸は、半導体装
置の表面からの距離を示してある。先ず、図6(a)
は、サイリスタ状態におけるキャリア密度を示してお
り、装置の表面からp型のベース層4,n- 型のベース
層3にかけて両キャリアの密度が1016〜1017/cm
3 と大きな値を示している。なお、本装置の裏面にあた
るp+ 型のコレクタ層2においては、多数キャリアであ
る正孔の密度が多くなり、電子の密度は減少する。これ
に対し、図6(b)に示すトランジスタ状態において
は、p型のベース層4とn- 型のベース層3の境界近傍
で〜1014程度までキャリア密度が減少していることが
判る。このように、サイリスタ状態からトランジスタ状
態に移行することにより、装置内部のキャリア密度が減
少するため、ターンオフ時間を短くすることができるの
である。従って、本装置のターンオフ時間はIGBTと
同様に短くすることが可能となる。
ーションした結果を図7に示してある。なお、図7にお
いて、実線23はサイリスタ状態でのオン電圧を、実線
24はトランジスタ状態でのオン電圧を、それぞれ示
す。コレクタ電流Icが100A/cm2 に到達するコ
レクタ・エミッタ間電圧VCEをオン電圧Vonとする
と、サイリスタ状態においてはVonが〜1.1V、ト
ランジスタ状態においてはVonが〜2.3Vである。
このように、本装置をオンする場合にサイリスタ状態と
することにより、オン電圧を低く抑えることが可能とな
る。
作にかかる第1,第2のゲート電極10,11のゲート
電圧と、本装置のコレクタ電流Ic,コレクタ・エミッ
タ間電圧VCEの変化の様子をまとめて示してある。各動
作における本装置の動作は、上記にて詳しく説明したの
で省略するが、第1のゲート電極10に高電位を印加す
ることにより、ターンオン時間0.3μ秒レベルの高速
でサイリスタ状態に入り、低オン電圧を示す。そして、
第2のゲート電極11を高電位とすることにより、サイ
リスタ状態からトランジスタ状態に移行し、その移行
は、〜0.5μ秒以下で完了する。その後、0.3μ秒
程度の短いフォールタイムでターンオフさせることが可
能である。
電極10,11により装置の動作物理を選択可能に構成
されたデバイスであり、サイリスタ状態によるオン電圧
の低減と、トランジスタ状態による高速スイッチングと
を同時に実現したものである。しかも、本装置において
は、サイリスタ状態における主電流とトランジスタ状態
における主電流とを分離した経路で流す構造を採用して
いる。即ち、本例の第1の特徴としては、サイリスタを
ターンオンさせるため多数キャリアたる電子を注入する
第1のMOSFET12におけるソースたる第1のエミ
ッタ層5aとサイリスタ動作時の主電流が流れる実質的
なカソードたる第2のエミッタ層5bの部位を離隔分離
させたものである。第1のエミッタ層5aの下方側領域
の不純物濃度と第2のエミッタ層5bの下方側領域の不
純物濃度とを独立に制御可能となるので、低オン電圧で
サイリスタ動作となりターンオフ時間の短縮を同時に達
成することができることは勿論のこと、ラッチアップ耐
量を大きくすることが可能である。
ミッタ層5bの離隔距離は長い方がサイリスタ時の電流
経路とトランジスタ時の電流経路との重なり部分が起こ
りにくくなるが、集積度が悪化してしまう。またトラン
ジスタ時の電流経路の不純物濃度をサイリスタ時の電流
経路の不純物濃度よりも独立に高く制御できても、トラ
ンジスタ時の電流経路が長くなるので、これは経路抵抗
(ベース抵抗)を上げる要因となる。そこで、本例の第
2の特徴としては、ベース層4におけるトランジスタ時
の電流経路(正孔電流経路)の長さを短縮するために、
正孔引き抜き用の第2のMOSFET13のドレイン層
6を第1のエミッタ層5aと第2のエミッタ層5bの間
に設けたことにある。トランジスタ動作時においては、
図5(b)に示すように、第1のMOSFET12側か
らp型ベース層3へ流入した正孔電流は、第1のエミッ
タ層5aの下方側を通りその隣接の短絡電極8へ引き込
まれる。図38(b)に示す従来構造においては、エミ
ッタ層95の下方側領域94aからドレイン層96の下
方側領域を越えて短絡用電極100に正孔電流が吸い込
まれた後、その第2のMOS部を介してエミッタ層95
へ逆戻りする電流経路が形成されており、電流経路のオ
ーバーラップ量が多く、経路抵抗の抵抗値を高めてい
る。しかしながら、本例はオーバーラップがない電流経
路であるので、第2のエミッタ層5bが付加されたにも
かかわらず、本例の電流経路は従来構造の経路長に比し
て短縮されており、それ故、経路抵抗(ベース抵抗)の
減少によりトランジスタ時のラッチアップ電流(可制御
電流)を高めることができる。換言すれば、第1のエミ
ッタ層5aとは別にこれに離隔した第2のエミッタ層5
bを設けたことによって、トランジスタ時の正孔電流経
路の経路長を短縮できたと言える。なお、本例の第1の
エミッタ層5aは実質的にサイリスタのターンオン時の
電子注入用MOSFET12のソース領域として機能し
ており、第2のエミッタ層5bはサイリスタ動作時の主
電流のカソード領域と共にトランジスタ時の正孔引き抜
き用MOSFET13のソース領域として機能してい
る。
層5bとを離隔させて設けることにより、サイリスタ動
作時の電流経路とトランジスタ動作時の電流経路とを分
けることができるので、後述するように、エミッタ層5
aの下方側のp型領域の不純物濃度を独立に制御可能で
あり、トランジスタ動作時においてラッチアップするま
での電流値(可制御電流値)を大きくすることができる
訳であるが、ここでは、p型ベース4の不純物濃度とは
別に、ラッチアップする電流値を高める方策を検討す
る。トランジスタ動作時においては、図9に示すよう
に、正孔電流(破線で示す)がMOSFET12の下方
側からpベース層4へ流入し、第1のエミッタ層5aの
下方側を介して短絡電極8に流れ込む。この正孔電流の
過電流によってベース抵抗RB の電圧降下が大きくな
ると、pベース層4がエミッタ層5aに対して順バイア
スされ、pベース層4とn型の第1のエミッタ層5aと
の障壁電圧(約0.7V)を超えてしまうので、第1の
n型エミッタ層5a,pベース層4及びn型ベース層3
からなるnpnトランジスタがオンしてラッチアップを
生じる。勿論、MOSFET13のオン抵抗も考慮すれ
ば、ベース抵抗RB の電圧降下が障壁電圧以下の値の
ときでもラッチアップが発生してしまうおそれがある。
そこで、p型ベース層4の不純物濃度の制御法とは別の
対策として、図10に示すように、第1のエミッタ層5
aの電位を上昇させるためにこれにエミッタ抵抗Rを接
続した構造を採用する。これにより、pベース層4内に
過電流が流れてベース抵抗RB による電圧降下によっ
てpベース層4の電位が上昇しても、MOSFET12
を介した電子電流によりエミッタ抵抗Rの電圧降下が発
生し、エミッタ層5aの電位が上昇するので、pベース
層4とエミッタ層5aとは順バイアスされにくくなる。
ればトランジスタ動作時のラッチアップする電流値を大
きくすることができる訳であるが、その抵抗値が大きす
ぎると、定格電流におけるサイリスタ動作,トランジス
タ動作双方のオン電圧の上昇を招く。そこで一例として
エミッタ抵抗Rの抵抗値を求めてみる。例えば、本例の
デバイスが定格電流100A/cm2 であるとすれば、
MOSFET12を介した電子電流の割合は実験により
約70%であるので、トランジスタ状態では70A/c
m2 の電流が第1のエミッタ層5aに流れる。このデバ
イスのラッチアップする電流値が1000A/cm2 と
すると、そのとき電子電流約700A/cm2 は第1の
エミッタ層5aに流れる。このとき1mオーム程度のエ
ミッタ抵抗Rを接続すると、第1のエミッタ層5aの電
位は+0.7V程度となる。従って、エミッタ抵抗Rの
値を1mオーム程度にすれば良いことが判る。他方、こ
の程度の抵抗値では定格電流100A/cm2 における
オン電圧の上昇分は、1mオーム×70A/cm2 =
0.07V程度であり、損失の増加は極僅かで、通常の
使用条件においてはエミッタ抵抗Rによる影響は全く起
こらないと言える。
する具体的な構造について説明する。まず、図11に示
すように、第1のエミッタ層5aの上にエミッタ抵抗R
としての高抵抗多結晶シリコン層7bを介してエミッタ
電極7aを設置する。この高抵抗多結晶シリコン層7b
の形成は多結晶シリコン層のゲート電極10,11の形
成プロセスを援用することができる。
をエミッタ層5a上に積層するのではなく、図12に示
すように、第1のエミッタ層5a自身の拡散抵抗をエミ
ッタ抵抗Rとして用いることができる。第1のエミッタ
層5aの不純物濃度を下げるとシート抵抗を上げること
ができ、また第1のエミッタ層5aの拡散深さを浅くす
れば拡散抵抗値を上げることができる。ここで、エミッ
タ抵抗Rが抵抗値1mオームになるような第1のエミッ
タ層5aの比抵抗ρ及び拡散深さdを求めてみる。前述
の定格電流100A/cm2 の場合は、ラッチアップ電
流はエミッタ層5aに700A/cm2 流れることが分
かった。今、本例のデバイスのチップレイアウトにおい
てはエミッタ層5aがストライプ状でピッチ40μmで
並行しているとすると、1cm2 平面積内には250本
のエミッタ層5aが並行している。そこで、図12に示
すようにエミッタ層の拡散抵抗の長さLを10-4cmと
すれば、次の式が成立する。
程度が下限である。この値をとると、比抵抗ρは0.0
25オームcmであり、これは表面濃度1×1018cm
3 に相当している。従って、拡散深さdが0.1μm以
上とすれば、表面濃度は1×1018cm3 乃至1×10
19cm3 程度が適当である。このように、第1のエミッ
タ層5aの不純物濃度を薄くするか、その拡散深さを浅
くすることによって、第1のエミッタ層5aの拡散抵抗
値を上げることができるので、ラッチアップする電流値
を大きくすることができ、大きなラッチアップ耐量を得
ることができる。
ッタ層5aの電位を上昇させる例を示す。ここでは、第
1のエミッタ層5aとアルミニウムのエミッタ電極7a
との境界面にショットキー接合Dを形成した状態を示
す。このショットキー接合Dは金属と半導体の仕事関数
を合わせ込むことにより得ることができる。第1のエミ
ッタ層5aに電流が流れると、第1のエミッタ層5aの
電位は一定バイアスされるので、ラッチアップする電流
値を増大させることができる。なお、この他に接触抵抗
を以てエミッタ抵抗を得ることもできる。
3の構造について検討する。図1に示す第2のMOSF
ET13は、第1のMOSFET12と同様に、多結晶
シリコンのゲート電極11を用いてセルフアライン(自
己整合)で形成されている。
1をマスクとしてドレイン層6及びエミッタ層(ソース
層)5bが形成されるが、チャネル長はそのマスクたる
多結晶シリコンのゲート電極11のゲート長によって決
まる。ところで、この第2のMOS13のチャネル長は
短チャネルである方が良い。なぜなら、トランジスタ動
作時において第2のMOSFET13のオン抵抗の低減
がpベース4より正孔の引き抜きを早めることができ、
ターンオフ速度を上げることができるからである。しか
しながら、上述のように、第2のMOSFET13を多
結晶シリコンゲートを用いたセルフアラインで形成した
場合には、ゲート電極11の長さは微細化プロセスでも
約1μmが現実的であるので、サブミクロンオーダのゲ
ート長を精度良く設定することは難しい。そこで本例に
おいては、図14に示すように、この第2のMOSFE
T13を短いゲート長のメタルゲート11mで構成して
ある。このメタルゲート11mの形成プロセスを第2の
MOSFET13の部位に適用すると、ゲート長LG と
チャネル長Lc とをそれぞれ独立に制御することができ
る。このメタルゲートの第2のMOSFET13の形成
方法は、まず図15(a)に示すように、pベース4の
主面上にゲート絶縁膜(SiO2 )を介してチャネル長
Lc 程度の長さのレジストマスク11bを形成する。そ
して図15(b)に示すように、レジストマスク11b
の上からイオン注入を施し、ドレイン層6及びエミッタ
層(ソース層)5bを作り込む。次に、レジストマスク
11bを除去した後、図15(c)に示すように、メタ
ル(例えばアルミニウム)層を形成し、これをパターニ
ングしてチャネル長Lc より長いゲート長LG のメタル
ゲート電極11mを形成する。このようなメタルゲート
によって短チャネルのMOSFET13を得ることがで
きるので、オン抵抗の低減によりターンオフ時間を短縮
することができる。また、多結晶シリコンゲートに比し
配線抵抗を低減できる利益もある。
びセルパターンについて説明する。
プ20の一辺21a側略中央には第1のゲート電極G1
のゲートパッドG1P が設けられていると共に、その対
向辺22a側中央には第2のゲート電極G2のゲートパ
ッドG2P が設けられている。
う主ゲート配線21Gが延びており、またゲートパッド
G2P からも辺22aに沿う主ゲート配線22Gが延び
ている。主ゲート配線21Gからは櫛歯状に複数のゲー
ト電極10が分岐しており、また主ゲート配線22Gか
らも櫛歯状に複数のゲート電極11が分岐している。そ
してここでは2本のゲート電極10,10の間には2本
のゲート電極11,11が挟まれている。このように、
櫛歯状のゲート電極10と櫛歯状のゲート電極11との
相互差込み配列のチップレイアウトにおいては、例えば
図17に示すようなセルパターンが形成されている。図
17のセルパターンはアルミニウム1層配線で形成した
ものである。短絡電極8もエミッタ電極配線7a,7b
も同層のアルミニウム配線であり、エミッタ電極配線7
a,7bは図17(a)に示すように短絡用電極8を迂
回させて接続されている。このアルミニウム1層配線に
よれば、ゲート電極11上での短絡電極8とエミッタ電
極配線7a,7bとの分離パータニング(エッチング)
の精度が難しく、またエミッタ電極配線7a,7bの相
互接続により配線スペースの消費も問題となる。そこ
で、図18に示すセルパターンのような2層配線構造を
採用しても良い。このセルパターンにおいては、短絡用
電極8が1層目アルニウム層で、この上に層間絶縁膜2
3を介して2層目アルニウム層のエミッタ電極配線7
a,7bが形成されている。このような2層構造によれ
ば、若干のプロセスの増加を招くものの、パターニング
の精度や集積度の劣化は問題とならない。短絡用電極8
は電流が殆ど流れないので、電極材料はアルミニウムに
限らず、バリアメタルを用いることが可能である。具体
的には、Ti,W,そのシリサイド,TiN,TiWな
どで、また多結晶シリコンでも代用可能である。
ルパターンは、前述した主ゲート配線22G(図16参
照)から分岐した分岐線がセル連結線11bと実質的に
セルを形成する矩形リング状のゲート電極11との連結
で構成されており、ゲート電極10は矩形リング状のゲ
ート電極11の外周を囲むように形成されている。そし
て、この矩形リング状のゲート電極11の内側に第2の
エミッタ層に接触するエミッタ電極7aが形成されてい
る。このセルパターンにおいては第2のMOSFET1
3のリング状のゲート電極11によってチャネル幅が長
大化することにより、トランジスタ動作時のオン電圧を
下げることができる。なお、このセルパターンにおける
ゲート電極11は矩形リング状であるが、円形リングや
6角形リング,8角形リング等の多角形リングであって
も良い。図20(a),(b)は図19(b)における
断面構造を示す。図20(a)から明らかなように、1
層目の短絡用電極8の上に層間絶縁膜23を介して2層
目のエミッタ電極配線7a,7bが形成されており、2
層配線構造を有している。また図20(c)は図19
(b)のセルパターンにおける1層配線構造を示してい
る。
のセルパターンは図19に示すセルパターンに対してゲ
ートG1とゲートG2が内外逆の関係になっている。即
ち、前述した主ゲート配線21G(図16参照)から分
岐した分岐線がセル連結線10bと実質的にセルを形成
する矩形状のゲート電極10との連結で構成されてお
り、ゲート電極11は矩形のゲート電極10の外周を囲
むように形成されている。そして、第1のエミッタ層の
エミッタ電極7aがゲート電極10の外周を囲むように
形成され、また第2のエミッタ層のエミッタ電極7bが
ゲート電極11の外周を囲むように形成されている。こ
のセルパターンの断面構造を図22に示す。この断面構
造は2層配線構造となっている。このセルパターンにお
いては、トランジスタ動作時においてゲート電極10側
からp型ベース層4に流入した正孔電流は第2のエミッ
タ層のエミッタ電極7bへ向かって外周に広がりながら
発散的に流れるため、電流密度が徐々に薄くなる。従っ
て、経路抵抗が低い構造であるのでラッチアップ耐量を
上げることができる。なお、本例のゲート電極10は矩
形状であるが、外周部を残し中央部を除去した矩形リン
グ状のものでも良く、また円形リングや6角形リング,
8角形リング等の多角形リングであっても良い。
に係る第1のゲートおよび第2のゲートのダブルゲート
を備えた半導体装置の構成を示してある。本例の半導体
装置の構成および動作は実施例1の半導体装置と略同様
であり、共通する部分においては同じ符号を付して説明
を省略する。本例の半導体装置も実施例1と同じくコレ
クタ電極1が裏面に設置されたp+ 型の半導体基板をコ
レクタ層2とし、この上にn- 型のベース層3が形成さ
れており、このベース層3の表面にp型のベース層4が
形成されている。本例の装置においては、p型のベース
層4が高濃度で若干深い拡散層(p+ ウェル)4aと、
その周りのこれより浅い拡散層4bにより形成されてい
る。そして、このp型のベース層4の内側の表面に、実
施例1と同様にn+ 型のエミッタ層5a,5bおよびn
+ 型のドレイン層6が形成されている。そして、第1の
MOSFET12および第2のMOSFET13が構成
されている。
スタ状態、すなわち、第1のゲート電極10に高電位が
印加され、第2のゲート電極11に零電位が印加されて
いる状態から、第2のゲート電極11に高電位を印加す
ると、本装置は実施例1の半導体装置と同様に、サイリ
スタ状態からトランジスタ状態へ移行し、正孔電流が短
絡用電極8を介してエミッタ電極7bに流出する。ここ
で、図24(b)に示されるように、正孔電流の大部分
はn- 型のベース層3から第1のMOS12の側へ流
れ、p型のベース層4内のn+ 型のエミッタ層5aの下
方側を迂回して短絡用電極8へ流入している。つまり、
本装置においては、正孔電流の大部分がn- 型のベース
層3から短絡用電極8へ流入するまでの経路のうちのn
+ 型のエミッタ層5aの下方側および短絡用電極8の下
方側が高濃度p+ ウェル4aとして形成されているた
め、正孔電流の経路を低抵抗化することができ、よりラ
ッチアップが発生し難い構造となっている。ここで、本
装置のサイリスタ状態における主電流経路は、実施例1
の半導体装置と同様であり図5(a)に示されるよう
に、n+ 型のエミッタ層5bの下方側であり、本装置に
おいて高濃度化されている領域には当たらない。このよ
うに、本例の装置においては、図1に示す構造に比して
サイリスタ状態でのオン電圧を上昇させることなく、ラ
ッチアップを抑制して制御可能な電流量の増加を図るこ
とができる。また、サイリスタ状態からトランジスタ状
態への移行時に大きな正孔電流を流すことができるの
で、サイリスタ状態からトランジスタ状態への移行時間
の短縮が可能である。
状態への移行時における正孔電流の増加を図るには、そ
の経路であるp型のベース層4を高濃度にドーピングし
て低抵抗化することが有効である。従って、p型のベー
ス層4の全体、あるいは正孔電流の大部分が流れる領域
を部分的に高濃度化することにより、正孔電流を増加さ
せることは可能であるが、p型のベース層4の全体を高
濃度化することは、サイリスタ状態でのオン電圧の増加
を招来する。また、第2のMOS13のオン抵抗も同時
に増加するため、p型のベース層4の全体を高濃度化す
ることは、装置の動作特性を大きく損なうこととなる。
そこで、本装置においては、p型のベース層4内におけ
る高濃度の拡散層4aの形成領域をn+ 型のエミッタ層
5aの下方側および短絡用電極8の下方側に限定し、第
2のゲート電極11の直下およびn+ 型のエミッタ層5
bの直下は第2のMOS13のオン抵抗が低く保たれる
程度の不純物量となっているため、オン電圧を上昇させ
ることなく、ラッチアップ耐量を増加させることが可能
で、装置の動作特性を向上させることができる。
拡散深さ及びp+ ウェル4aのドーズ量の最適値を吟味
する。図25はp型のベース層4のドーズ量に対するL
負荷ターンオフ耐量及びラッチアップ時のMOSFET
13のオン電圧(電圧降下)との関係を示すグラフであ
る。L負荷ターンオフ耐量は一般にDC(直流)時のラ
ッチアップ電流密度の約1/3であり、L負荷ラッチア
ップ電流密度を代用することができる。なお、p型のベ
ース層4の拡散深さXj は6μmであり、p+ウェル4
aの表面濃度Cs は1×1019cm-3 で、その拡散深
さは4μmとしてある。このデバイスの現実の使用にお
いてはL負荷ターンオフ耐量は100A/cm2 以上が
必要であるので、図25から明らかなように、p型のベ
ース層4のドーズ量下限値は約6×1012cm-2である
ことが望ましい。また、オン電圧が高くなり過ぎないた
めには、MOSFET13のオン電圧は約0.7V以下
であることが現実的であるので、p型のベース層4のド
ーズ量上限値は1.2×1014cm-2であることが望ま
しい。従って、p+ ウェル4aの有無に係わらず、p型
のベース層4のドーズ量は6×1012cm-2以上で1.
2×1014cm-2以下であることが望ましい。この数値
範囲においては、サイリスタ時のオン電圧を上げずにラ
ッチアップ耐量を高めることができる。図26はp型の
ベース層4の拡散深さXj に対するL負荷ターンオフ耐
量及びトランジスタ動作時のオン電圧との関係を示すグ
ラフである。なお、オン電圧は100A/cm2 の電流
値における飽和エミッタ・コレクタ間電圧を用いてあ
る。またp型のベース層4の表面濃度CS は2×1017
cm-3であり、p+ ウェル4aの表面濃度Cs は1×1
019cm-3 で、その拡散深さは4μmとしてある。図
26から明らかなように、L負荷ターンオフ耐量は10
0A/cm2 以上が必要であるので、p型のベース層4
の拡散深さXj の下限値は約2μmであることが望まし
い。オン電圧は現実的には5V以下であることが必要で
あるので、p型のベース層4の拡散深さXjの上限値は
約8.5μmであることが望ましい。従って、p型のベ
ース層4の拡散深さXj は2μm以上で8.5μm以下
であることが望ましい。次に、図27はp+ ウェル4a
のドーズ量に対するDCラッチアップ電流の関係を示す
グラフである。なお、MOSFET13のチャネル長を
3μmとしてあり、そのオン抵抗を大きく設定してあ
る。この図から明らかなように、ドーズ量を大きくする
と、ベース抵抗RB が減少するので、ラッチアップ電流
を大きくとることがきる。
0A/cm2 以上が必要とすれば、DCラッチアップ電
流は300A/cm2 以上であるので、ドーズ量の下限
値は約1×1013である。この図から上限値については
制限は読み取れないが、ドーズ量を大きくしてもラッチ
アップ電流は飽和傾向を示しており、またプロセスの短
時間化を図るためには、1×1016以上にすることは非
現実的である。従って、p+ ウェル4aのドーズ量は1
×1013以上で1×1016以下であることが望ましい。
に係る第1のゲートおよび第2のゲートのダブルゲート
を備えた半導体装置の構成を示してある。本例の半導体
装置の構成および動作は実施例2の半導体装置と略同様
であり、共通する部分においては同じ符号を付して説明
を省略する。本例の装置において、実施例2の半導体装
置と異なる点は、p型のベース層4の構成である。すな
わち、本例の装置においては、p型のベース層4が高濃
度で若干深い拡散層(p+ ウェル)4aを境界として、
第1のゲート電極10が設置される側のチャネル層とし
ての拡散層p1 と、第2のゲート電極11が設置される
側のチャネル層としての拡散層p2 とにより形成されて
いる。そして、三者の濃度関係は、拡散層(p+ ウェ
ル)4aの濃度>拡散層p1 の濃度≧拡散層p2 の濃
度,のようになっている。
4においては、実施例2の半導体装置と同様に、p型の
ベース層4内に高濃度の拡散層(p+ ウェル)4aを有
していることに加えて、装置のトランジスタ状態におけ
る正孔電流の経路である第1のゲート電極10が設置さ
れる側の拡散層p1 の不純物濃度が比較的高いので、正
孔電流の経路が更に低抵抗化され最大電流の増加が図ら
れている。また、第2のゲート電極11の直下およびn
+ 型のエミッタ層5bの直下の拡散層p2 は、その不純
物濃度が拡散層p1 の不純物濃度に比して低く、第2の
MOSFET13のオン抵抗が低く保たれる程度の不純
物濃度となっているため、低オン電圧を維持しながら、
大きなラッチアップ耐量を得ることができ、同時に、タ
ーンオフ時間を更に短縮することができる。
Xj の最適値について吟味する(図29参照)。実施例
1では、エミッタ層5aの拡散深さXj を浅くすると、
エミッタ抵抗が好都合にも寄生するので、ラッチアップ
耐量を大きくできることを述べたが、またエミッタ層5
aの拡散深さXj を浅くすると、表皮降下の影響で相対
的に拡散層p1 の表面深さがより深い方に移動すため、
実質的に拡散層p1 の断面積の拡大によりベース抵抗R
B の値が減少し、ラッチアップ耐量を大きくできる。図
30は第1のエミッタ層5aの拡散深さXj に対するL
負荷ターンオフ耐量の関係を示すグラフである。なお、
第1のエミッタ層5aの表面濃度は1×1020cm-3で
あり、p型ベース4の表面濃度は1×1017cm-3でそ
の拡散深さは6μmにしてある。この図から明らかなよ
うに、L負荷ターンオフ耐量の下限値を100A/cm
2 とすれば、第1のエミッタ層5aの拡散深さXj の上
限値は約1.1μmである。下限値としては、特に制約
はないが、第1のエミッタ電極7aの形成において第1
のエミッタ層5aが0.1μmでオーバーエッチされる
場合もあるので、このエッチング前の第1のエミッタ層
5aは拡散深さ0.1μm以上が必要であろう。従っ
て、第1のエミッタ層5aの拡散深さXj はゼロ以上で
1.1μm以下であることが望ましい。
は、エミッタ電極とコレクタ電極が装置の表面および裏
面に設置された縦型の装置に基づき説明しているが、こ
れに限らず、エミッタ電極とコレクタ電極が同じ面に設
置された横型の装置においても、実現できることは勿論
である。また、各ベース層、エミッタ層などの構成にお
いても、様々な構成を採用可能であり、第1,第2のM
OSFETの構成についても同様に様々なものを採用可
能であることは勿論である。
においては、第1のMISFETおよび第2のMISF
ETを用いて、オン時には、サイリスタと同様の低オン
電圧を、また、オフ時にはIGBTと同様の短いスイッ
チング時間を実現可能としたものである。しかも、本発
明に係る半導体装置においては、エミッタ電位(カソー
ド電位)が共に印加される領域としては第1のMISF
ETのソース領域のみならず、これとは隔離した部位に
形成された第2のMISFETのソース領域を有してい
るため、主電流をサイリスタ状態およびトランジスタ状
態のそれぞれの状態において異なる経路で流すことがで
きる。すなわち、サイリスタ状態においては第2のMI
SFETのソース領域の側に、トランジスタ状態におい
ては第1のMISFETのソース領域の側にそれぞれ主
電流を流すようになっているため、ターンオフ時のトラ
ンジスタ状態における電流経路が低抵抗化されるので、
ラッチアップを抑制することができ、制御可能な電流量
を増加させることができる。
して、中,高耐圧の装置,回路に用いられるパワーデバ
イスの大幅な高性能化が可能となる。また、オン電圧が
低く、スイッチング速度が速いため、高周波応用におい
ても、大幅に損失を低減することが可能である。
レイン領域が、相互に離隔して形成された第1のMIS
FETのソース領域と第2のMISFETのソース領域
との間に形成されており、また第1のMISFETのソ
ース領域と第2のMISFETのドレイン領域の間に該
ドレイン領域と第3半導体領域の双方を導通させる短絡
手段を有するため、第1導電型の第3半導体領域から第
2導電型のドレイン領域への正孔電流の流出経路が短縮
されるので、装置のラッチアップ耐量を増大させること
ができ、ターンオフ特性を改善することが可能となる。
1のMISFETのゲート電極が設置される領域と第2
のMISFETのゲート電極が設置される領域との間
に、第1導電型の高濃度の半導体領域を形成することに
より、多数キャリアの流出における抵抗が低減でき、ト
ランジスタ状態で許容できる最大電流の増加が可能とな
る。また、サイリスタ状態からトランジスタ状態への移
行時間の短縮が可能となり、装置のターンオフ時間を更
に短縮することができる。
FETのゲート電極が設置される半導体領域と、第1導
電型の高濃度の半導体領域と、第2のMISFETのゲ
ート電極が設置される半導体領域領域とで構成し、高濃
度の半導体領域の濃度>第1のMISFETのゲート電
極が設置される半導体領域の濃度≧第2のMISFET
のゲート電極が設置される半導体領域領域の濃度,の如
くの不純物濃度の関係に設定した場合には、第1のMI
SFETおよび第2のMISFETのしきい値などを個
別に制御でき、低オン電圧を維持しながらキャリアの流
出を低抵抗に行なえるので、装置のサイリスタ状態,ト
ランジスタ状態の双方における特性が向上する。
す断面図である。
る電流の流れを示す断面図、(b)は同半導体装置のト
ランジスタ状態における電流の流れを示す断面図であ
る。
る電子電流及び正孔電流の流れを示す断面図、(b)は
同半導体装置のトランジスタ状態における電子電流及び
正孔電流の流れを示す断面図である。
るキャリア密度の状態を示すグラフ図、(b)は同半導
体装置のトランジスタ状態におけるキャリア密度の状態
を示すグラフ図である。
る。
図である。
態を示す断面図である。
ミッタ抵抗を付加した状態を示す断面図である。
ミッタ抵抗として高抵抗多結晶シリコン層を形成した状
態を示す断面図である。
ミッタ抵抗としてエミッタ層の拡散抵抗を用いた状態を
示す断面図である。
ミッタ電極とでショットキー接合を形成した状態を示す
断面図である。
ゲート電極をメタルゲートとした状態を示す断面図であ
る。
である。
図である。
成を示す平面図で、(b)は同(a)中のb−b線で切
断した状態を示す切断矢視図である。
成を示す平面図で、(b)は同(a)中のb−b線で切
断した状態を示す切断矢視図である。
成を示す平面図で、(b)はその拡大図である。
沿って切断した状態を示す切断矢視図、(b)は図19
中のC−C線に沿って切断した状態を示す切断矢視図
で、(c)は同(a)に示す断面構造を1層配線構造で
形成した状態を示す断面図である。
成を示す平面図で、(b)はその拡大図である。
示す切断矢視図である。
示す断面図である。
状態を示す断面図である。
ズ量に対するL負荷ターンオフ耐量及びラッチアップ時
の第2のMOSFETのオン電圧(電圧降下)との関係
を示すグラフである。
散深さXj に対するL負荷ターンオフ耐量及びトランジ
スタ動作時のオン電圧との関係を示すグラフである。
に対するDCラッチアップ電流の関係を示すグラフであ
る。
示す断面図である。
散深さXj を示す断面図である。
散深さXj に対するL負荷ターンオフ耐量の関係を示す
グラフである。
である。
ラフ図である。
すグラフ図である。
を示す断面図である。
タ状態における電流の流れを示す断面図、(b)は同半
導体装置のトランジスタ状態における電流の流れを示す
断面図である。
タ状態における電子電流及び正孔電流の流れを示す断面
図、(b)は同半導体装置のトランジスタ状態における
電子電流及び正孔電流の流れを示す断面図である。
ETのソース領域) 5b・・・n+ 型の第2のエミッタ層(第2のMOSF
ETのソース領域) 6・・・n+ 型のドレイン層 7a,7b・・・エミッタ電極 8・・・短絡用電極 9・・・ゲート酸化膜 10・・・第1のゲート電極 11・・・第2のゲート電極 11m・・・メタルゲート 12・・・第1のMOSFET 13・・・第2のMOSFET 21G,22G ・・・ 主ゲート配線 21・・・ 正孔の密度 22・・・ 電子の密度 60・・・ MCT 61・・・ ゲート電極 62・・・ MOS 63・・・ カソード電極 64・・・ n+ 型のカソード層 65・・・ p- 型のベース層 66・・・ n型のベース層 67・・・ p+ 型のアノード層 68・・・ アノード電極 80・・・ IGBT 81・・・ p+ 型のコレクタ層 82・・・ n- 型のベース層 83・・・ p型のチャネル層 84・・・ n+ 型のエミッタ層 85・・・ p+ 型のウェル 86・・・ ゲート酸化膜 87・・・ ゲート電極 88・・・ エミッタ電極 89・・・ コレクタ電極 90・・・ 半導体装置 91・・・ コレクタ電極 92・・・ p+ 型のコレクタ層 93・・・ n- 型のベース層 94・・・ p型のベース層 95・・・ n+ 型のエミッタ層 96・・・ n+ 型のドレイン層 97・・・ 第1のゲート電極 98・・・ 第2のゲート電極 99・・・ エミッタ電極 100・・・短絡用電極 RB ・・・ベース抵抗 D・・・ショットキー接合
Claims (20)
- 【請求項1】 第1導電型の第1半導体領域,第2導電
型の第2半導体領域,第1導電型の第3半導体領域及び
第2導電型の第4半導体領域とからなるサイリスタ構造
を有し、第2導電型の第2半導体領域に対しその多数キ
ャリアを注入可能の第1のMISFETと、この第1の
MISFETとは独立に開閉可能であって第1導電型の
第3半導体領域からその多数キャリアを引き抜き可能の
第2のMISFETとを備えた半導体装置において、 第2導電型の第4半導体領域としては、第1のMISF
ETのソース領域と、このソース領域とは離隔した部位
に形成された第2のMISFETのソース領域とに分離
されてなり、前記第2のMISFETのドレイン領域が
前記第1のMISFETのソース領域と前記第2のMI
SFETのソース領域の間に形成されており、前記第1
のMISFETのソース領域と前記第2のMISFET
のドレイン領域の間に該ドレイン領域と前記第3半導体
領域の双方を導通させる短絡手段を有することを特徴と
する半導体装置。 - 【請求項2】 請求項1記載の半導体装置において、前
記短絡手段は、前記ドレイン領域と前記第3半導体領域
の主面に導電接触する短絡用電極であることを特徴とす
る半導体装置。 - 【請求項3】 請求項1又は請求項2に記載の半導体装
置において、前記第3半導体領域のうち前記第1のMI
SFETのゲート電極が設置される領域と前記第2のM
ISFETのゲート電極が設置される領域との間に、第
1導電型の高濃度の半導体領域を有することを特徴とす
る半導体装置。 - 【請求項4】 請求項3記載の半導体装置において、前
記第3半導体領域は、前記第1のMISFETのゲート
電極が設置される半導体領域と、前記第1導電型の高濃
度の半導体領域と、前記第2のMISFETのゲート電
極が設置される半導体領域とで構成されており、前記高
濃度の半導体領域の濃度>第1のMISFETのゲート
電極が設置される半導体領域の濃度≧第2のMISFE
Tのゲート電極が設置される半導体領域の濃度,の如く
の不純物濃度の関係を有していることを特徴とする半導
体装置。 - 【請求項5】 請求項1乃至請求項4のいずれか一項記
載の半導体装置において、前記第1導電型の第3半導体
領域のドーズ量は6×1012cm−2以上で1.2×
1014cm−2以下であることを特徴とする半導体装
置。 - 【請求項6】 請求項1乃至請求項5のいずれか一項記
載の半導体装置において、前記第3半導体領域の拡散深
さは2μm以上で8.5μm以下であることを特徴とす
る半導体装置。 - 【請求項7】 請求項3乃至請求項6のいずれか一項記
載の半導体装置において、前記第1導電型の高濃度の半
導体領域のドーズ量は1×1013cm−2以上で1×
1016cm−2以下であることを特徴とする半導体装
置。 - 【請求項8】 請求項1乃至請求項7のいずれか一項記
載の半導体装置において、前記第1のMISFETのソ
ース領域の拡散深さは1.1μm以下であることを特徴
とする半導体装置。 - 【請求項9】 請求項1乃至請求項8のいずれか一項記
載の半導体装置において、前記第1のMISFETのソ
ース領域の電位を前記第2のMISFETの電位に比し
て所定電位高くする昇圧手段を有することを特徴とする
半導体装置。 - 【請求項10】 請求項9記載の半導体装置において、
前記昇圧手段は、前記第1のMISFETのソース領域
に接続された高抵抗多結晶シリコン層であることを特徴
とする半導体装置。 - 【請求項11】 請求項9記載の半導体装置において、
前記昇圧手段は、前記第1のMISFETのソース領域
自身の拡散抵抗であることを特徴とする半導体装置。 - 【請求項12】 請求項9記載の半導体装置において、
前記昇圧手段は、前記第1のMISFETのソース領域
とこの上に形成された金属電極とからなるショットキー
接合であることを特徴とする半導体装置。 - 【請求項13】 請求項1乃至請求項12のいずれか一
項記載の半導体装置において、前記第2のMISFET
のゲート電極はメタルゲートであることを特徴とする特
徴とする半導体装置。 - 【請求項14】 請求項1乃至請求項12のいずれか一
項記載の半導体装置において、前記第2のMISFET
のゲート電極はシリサイドゲートであることを特徴とす
る特徴とする半導体装置。 - 【請求項15】 請求項1乃至請求項14のいずれか一
項記載の半導体装置において、チップの一辺に沿う第1
のゲート主配線と、該チップの対向辺に沿う第2のゲー
ト主配線と、第1のゲート主配線から分岐した櫛歯状の
第1の分岐線と、第2のゲート主配線から分岐した櫛歯
状の第2の分岐線とを有しており、相隣る2条の第1の
分岐線の間に2条の第2の分岐線が挟まれており、第1
の分岐線が前記第1のMISFETのゲート電極であ
り、第2の分岐線が前記第2のMISFETのゲート電
極であることを特徴とする半導体装置。 - 【請求項16】 請求項1乃至請求項14のいずれか一
項記載の半導体装置において、チップの一辺に沿う第1
のゲート主配線と、該チップの対向辺に沿う第2のゲー
ト主配線と、第1のゲート主配線から分岐した櫛歯状の
第1の分岐線と、第2のゲート主配線から分岐した櫛歯
状の第2の分岐線とを有しており、セル毎の前記第2の
MISFETのゲート電極が第2の分岐線に接続された
リング形状であると共に、セル毎の前記第1のMISF
ETのゲート電極が第1の分岐線に接続され、該リング
形状の第2の前記MISFETのゲート電極の外側を囲
んで形成されてなることを特徴とする半導体装置。 - 【請求項17】 請求項1乃至請求項14のいずれか一
項記載の半導体装置において、チップの一辺に沿う第1
のゲート主配線と、該チップの対向辺に沿う第2のゲー
ト主配線と、第1のゲート主配線から分岐した櫛歯状の
第1の分岐線と、第2のゲート主配線から分岐した櫛歯
状の第2の分岐線とを有しており、セル毎の前記第1の
MISFETのゲート電極が第1の分岐線に接続されて
いると共に、セル毎の前記第2のMISFETのゲート
電極が第2の分岐線に接続され、該第1のMISFET
のゲート電極の外側を囲んで形成されてなることを特徴
とする半導体装置。 - 【請求項18】 請求項17記載の半導体装置におい
て、セル毎の前記第1のMISFETのゲート電極がリ
ング形状に形成されてなることを特徴とする半導体装
置。 - 【請求項19】 請求項1項乃至請求項18項のいずれ
か一項記載の半導体装置において、前記第1のMISF
ETのソース電極配線と前記第2のMISFETのソー
ス電極配線とが共に同層の1層配線構造で形成されてい
ることを特徴とする半導体装置。 - 【請求項20】 請求項1項乃至請求項18項のいずれ
か一項記載の半導体装置において、前記第1のMISF
ETのソース電極配線と前記第2のMISFETのソー
ス電極配線とが異層の2層配線構造で形成されているこ
とを特徴とする半導体装置。
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