JPS5897866A - 絶縁ゲ−ト型電界効果トランジスタ - Google Patents
絶縁ゲ−ト型電界効果トランジスタInfo
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- JPS5897866A JPS5897866A JP56197091A JP19709181A JPS5897866A JP S5897866 A JPS5897866 A JP S5897866A JP 56197091 A JP56197091 A JP 56197091A JP 19709181 A JP19709181 A JP 19709181A JP S5897866 A JPS5897866 A JP S5897866A
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- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
- H01L29/66—Types of semiconductor device ; Multistep manufacturing processes therefor
- H01L29/68—Types of semiconductor device ; Multistep manufacturing processes therefor controllable by only the electric current supplied, or only the electric potential applied, to an electrode which does not carry the current to be rectified, amplified or switched
- H01L29/76—Unipolar devices, e.g. field effect transistors
- H01L29/772—Field effect transistors
- H01L29/78—Field effect transistors with field effect produced by an insulated gate
- H01L29/7801—DMOS transistors, i.e. MISFETs with a channel accommodating body or base region adjoining a drain drift region
- H01L29/7802—Vertical DMOS transistors, i.e. VDMOS transistors
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Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
本発明は絶縁ゲート型電界効果トランジスタ(以下簡単
の為単にトランジスタと外す)の改良に関する。
の為単にトランジスタと外す)の改良に関する。
本出願人勢は%願紹56−27295号に於て次の如き
構成のトランジスタを提案している。
構成のトランジスタを提案している。
即ち、纂1図及びII!21Elに示す如く、例えばF
’JIIの千尋体層1下にN” jlfの半導体層2を
配してなる構成を有する半導体基板3を用いて、複数の
トランジスタQがマトリクス状に配列形成されている。
’JIIの千尋体層1下にN” jlfの半導体層2を
配してなる構成を有する半導体基板3を用いて、複数の
トランジスタQがマトリクス状に配列形成されている。
各トランジスタQは、半導体基板3をドレイン領域とし
、而してその半導体基&s内に、その半導体層1の半導
体層2儒とは反対側の面でなる主面4側より、P型のチ
ャンネル形成用領域としての半導体領域Z1が、半導体
基@5の主面4儒に半導体領域z1にて取囲まれた半導
体基板3の半導体層1による半導体領域z2か形成され
るべく形成され、一方半導体領域z1内にその主面4側
の面側より継型のソース領域としての半導体領域z3が
、半導体領域z1の主面4側の面側に半導体領域z3に
てIiL囲菫れた半導体領域z1による半導体領域Z4
が形成されるべく形成され、又半導体領域z3の主面4
1I!iの面上にソース電極としての導電性層M1が附
され、更に半導体領域z1の半導体領域z3よりみて半
導体領域Z4側とは反対側の領域z6に導電性層M1と
連結せるパックゲート電極としての導電性層M6が附さ
れ、尚更に半導体領域z4の主面4@の向上にゲート絶
縁層としての絶縁層5を介してゲート電極としての導電
性層M2が配され、又半導体基板5の半導体層2の半導
体層1側とは反対側の主面6上にドレイン電極としての
導電性層M4が附されてなる構成を有する。又各トラン
ジスタQは、半導体基板Sの半導体領域z2の主面4側
の面上に、絶縁層5よりこれと一体に連続延長せる絶縁
層21を介して制御用IIE極としての導電性層M5が
配されてなる構成を有する。但しこの場合導電性層M3
は、出来得る限りチャンネル形成用領域としての半導体
領域z1の領域Z4上に近い位置迄延長せしめるを可と
するも、ゲート電極としての導電性層M2に連接せしめ
ないことは注意すべきである。更に各トランジスタQは
、ソース領域としての半導体領域z3、ゲ、、−ト絶縁
層としての絶縁層5乃至絶縁層21、及びゲート電極と
しての導電性層M2上に、そのソース−電極としての導
電性層M1と制御用電極としての導電性mM5との間に
延長せる絶縁層22が形成され、而してその絶縁層22
上に導電性層M1及びM3間にそれ咎と一体に延長せる
導電性層M7が形成され、従ってソース電極としての導
電性層M1と制御用電極としての導電性層M3とが、ゲ
ート電極としての導電性層M2上にこれと連接すること
なしに対向延長している導電性層M7にて互に連結され
てなる構成を有する。この場合、導電性層M7かゲート
1に極としての導電性層M2の全域に亘って対向延長し
ていることは注意すべきである。
、而してその半導体基&s内に、その半導体層1の半導
体層2儒とは反対側の面でなる主面4側より、P型のチ
ャンネル形成用領域としての半導体領域Z1が、半導体
基@5の主面4儒に半導体領域z1にて取囲まれた半導
体基板3の半導体層1による半導体領域z2か形成され
るべく形成され、一方半導体領域z1内にその主面4側
の面側より継型のソース領域としての半導体領域z3が
、半導体領域z1の主面4側の面側に半導体領域z3に
てIiL囲菫れた半導体領域z1による半導体領域Z4
が形成されるべく形成され、又半導体領域z3の主面4
1I!iの面上にソース電極としての導電性層M1が附
され、更に半導体領域z1の半導体領域z3よりみて半
導体領域Z4側とは反対側の領域z6に導電性層M1と
連結せるパックゲート電極としての導電性層M6が附さ
れ、尚更に半導体領域z4の主面4@の向上にゲート絶
縁層としての絶縁層5を介してゲート電極としての導電
性層M2が配され、又半導体基板5の半導体層2の半導
体層1側とは反対側の主面6上にドレイン電極としての
導電性層M4が附されてなる構成を有する。又各トラン
ジスタQは、半導体基板Sの半導体領域z2の主面4側
の面上に、絶縁層5よりこれと一体に連続延長せる絶縁
層21を介して制御用IIE極としての導電性層M5が
配されてなる構成を有する。但しこの場合導電性層M3
は、出来得る限りチャンネル形成用領域としての半導体
領域z1の領域Z4上に近い位置迄延長せしめるを可と
するも、ゲート電極としての導電性層M2に連接せしめ
ないことは注意すべきである。更に各トランジスタQは
、ソース領域としての半導体領域z3、ゲ、、−ト絶縁
層としての絶縁層5乃至絶縁層21、及びゲート電極と
しての導電性層M2上に、そのソース−電極としての導
電性層M1と制御用電極としての導電性mM5との間に
延長せる絶縁層22が形成され、而してその絶縁層22
上に導電性層M1及びM3間にそれ咎と一体に延長せる
導電性層M7が形成され、従ってソース電極としての導
電性層M1と制御用電極としての導電性層M3とが、ゲ
ート電極としての導電性層M2上にこれと連接すること
なしに対向延長している導電性層M7にて互に連結され
てなる構成を有する。この場合、導電性層M7かゲート
1に極としての導電性層M2の全域に亘って対向延長し
ていることは注意すべきである。
尚W、1図及び第2凶に於ては、マトリクス配列されて
いる複数のトランジスタQに於ける相隣るトランジスタ
のバックケート電極としての導電性層M6がそれ等と一
体に絶縁層′51上に延長せる導電性層M8にて互に連
結され、又マトリクス配列されている複数のトランジス
タQに於ける相隣るトランジスタのドレイン電極として
の導電性層M4が互に連接し、更に第1−でみて縦方向
に配列されている複数のトランジスタQに於ける相隣る
トランジスタが、詳細図示説明はこれを省略するも、概
念的に第1図にて鎖線図示の導電性層Mlこで互に連結
され、従って第1図でみて縦方向に配列されている複数
のトランジスタQが並列彎絖されて作動する様になされ
ている場合を示しているものである。
いる複数のトランジスタQに於ける相隣るトランジスタ
のバックケート電極としての導電性層M6がそれ等と一
体に絶縁層′51上に延長せる導電性層M8にて互に連
結され、又マトリクス配列されている複数のトランジス
タQに於ける相隣るトランジスタのドレイン電極として
の導電性層M4が互に連接し、更に第1−でみて縦方向
に配列されている複数のトランジスタQに於ける相隣る
トランジスタが、詳細図示説明はこれを省略するも、概
念的に第1図にて鎖線図示の導電性層Mlこで互に連結
され、従って第1図でみて縦方向に配列されている複数
のトランジスタQが並列彎絖されて作動する様になされ
ている場合を示しているものである。
以上にて本出願人等の%願昭56−27295号に於て
提案しているトランジスタQの構成が明らかとな9たが
、斯る構成のトランジスタQの場合、ソース電極として
の導電性層M1及びドレイン電極としての導電性層M4
閏に負性を通じてp**の電源を接続せる状態で、導電
性層M1及びゲート電極としての導電性層M2間に、導
電性層M2@を正とする予定の値(蘭4IjL)より大
なる電圧で意味づけられた2値表示で[月の制御電圧を
与えれば、チャンネル形成用領域としての半導体領域Z
1の領域Z4の表面(主面4側のlf[l)側にN型層
でなるチャンネルが形成され、この為導電性層M1、ソ
ース領域としての半導体領域Z3、半導体領域z1の領
域z4に形成せるチャンネル、ドレイン領域としての半
導体基板3の半導体領域z2、半導体基板3の半導体領
域z2に連なる導電性層M4側の領域、及び導電性層M
4による電流路を形成せるオン状態が得られ、又上述せ
る如く導電性mM1及びM4間に負荷を通じて所要の電
源を接続せる状態で、導電性層M1及びM2間に、上述
せる閾値より小なる電圧で意味づけられた2値表示で「
0」の制御電・圧を与えれば、上述せるチャンネルが形
成されず、この為上述せる電流路を形成せるオン状態が
得られず、オフ状態が得られるものである。
提案しているトランジスタQの構成が明らかとな9たが
、斯る構成のトランジスタQの場合、ソース電極として
の導電性層M1及びドレイン電極としての導電性層M4
閏に負性を通じてp**の電源を接続せる状態で、導電
性層M1及びゲート電極としての導電性層M2間に、導
電性層M2@を正とする予定の値(蘭4IjL)より大
なる電圧で意味づけられた2値表示で[月の制御電圧を
与えれば、チャンネル形成用領域としての半導体領域Z
1の領域Z4の表面(主面4側のlf[l)側にN型層
でなるチャンネルが形成され、この為導電性層M1、ソ
ース領域としての半導体領域Z3、半導体領域z1の領
域z4に形成せるチャンネル、ドレイン領域としての半
導体基板3の半導体領域z2、半導体基板3の半導体領
域z2に連なる導電性層M4側の領域、及び導電性層M
4による電流路を形成せるオン状態が得られ、又上述せ
る如く導電性mM1及びM4間に負荷を通じて所要の電
源を接続せる状態で、導電性層M1及びM2間に、上述
せる閾値より小なる電圧で意味づけられた2値表示で「
0」の制御電・圧を与えれば、上述せるチャンネルが形
成されず、この為上述せる電流路を形成せるオン状態が
得られず、オフ状態が得られるものである。
従って第1図及び第2図にて上述せるトランジスタの場
合、導電性層M1及びM4間に負荷を通じて所要の電源
をI!絖せる状態で、導電性層M1及びM2間に上述せ
る2値表示で「1」の制御電圧を与えれば、電源より上
述せる電流路を通じて負荷に電流を供給し、然し乍ら導
電性層M1及びM2間に上述せる2gi表示で「0」の
餉@電圧を与えれば、負荷に電流を供給しないというス
イッチング素子としての機能を呈するものである。
合、導電性層M1及びM4間に負荷を通じて所要の電源
をI!絖せる状態で、導電性層M1及びM2間に上述せ
る2値表示で「1」の制御電圧を与えれば、電源より上
述せる電流路を通じて負荷に電流を供給し、然し乍ら導
電性層M1及びM2間に上述せる2gi表示で「0」の
餉@電圧を与えれば、負荷に電流を供給しないというス
イッチング素子としての機能を呈するものである。
又第1図及び第2図にて上述せるトランジスタの場合、
ドレイン領域としての半導体基板5の半導体領域z2の
*面上に絶縁層21を介してゲート電極としての導電性
層M2に連接せざるもソース電極としての導電性層M1
に連結せる導電性層M5を有し、向して導電性MM5及
びM4間に導電性層M1を介して導電性層M1及びM4
間に接続される電源が接続されることになるので、半導
体領域z2の表面側に電子を蓄積する蓄積層が、チャン
ネル形成用領域としての半導体領域z1の領域z4に達
する又は領域Z4に近接する拡がりを以って形成される
ものである。従って上述せるオン状態が得られるときに
、導電性層M1及びM3関に上述せる制御用電圧が与え
られていれば、上述せるオン状態を形成せる電流路が、
半導体領域Z2の表面側の領域Z4@より、領域z2の
表面に沿う方向に大きく拡がった電流路部を有するもの
として得られているものである。
ドレイン領域としての半導体基板5の半導体領域z2の
*面上に絶縁層21を介してゲート電極としての導電性
層M2に連接せざるもソース電極としての導電性層M1
に連結せる導電性層M5を有し、向して導電性MM5及
びM4間に導電性層M1を介して導電性層M1及びM4
間に接続される電源が接続されることになるので、半導
体領域z2の表面側に電子を蓄積する蓄積層が、チャン
ネル形成用領域としての半導体領域z1の領域z4に達
する又は領域Z4に近接する拡がりを以って形成される
ものである。従って上述せるオン状態が得られるときに
、導電性層M1及びM3関に上述せる制御用電圧が与え
られていれば、上述せるオン状態を形成せる電流路が、
半導体領域Z2の表面側の領域Z4@より、領域z2の
表面に沿う方向に大きく拡がった電流路部を有するもの
として得られているものである。
依って第1図及び第2図にて上述せるトランジスタの場
合、上述せるオン状態に於て、導電性層M1及びM4間
の等価抵抗即ちオン抵抗が格段的に小なる値を有し、こ
の鳥人なる電力消費を伴うことがないという大なる%徴
を得ることが出来るものである。
合、上述せるオン状態に於て、導電性層M1及びM4間
の等価抵抗即ちオン抵抗が格段的に小なる値を有し、こ
の鳥人なる電力消費を伴うことがないという大なる%徴
を得ることが出来るものである。
又第1図及び第2図にて上述せるトランジスタの場合、
半導体領域z2の表面上に、絶縁層21を介してソース
電極としての導電性層1に連結せる導電性層M!iを有
するので、ソース電極としての導電性層M1及びゲート
電極としての導電性層M2間の電圧が2値表示で「0」
の制御電圧であるか又は零である状態に於て、導電性層
M1及びドレイン電極としての導電性層M4間に導電性
層M1側を負とせる電圧が与えられても、半導体基板・
3に生ずる電界分布が1千尋体基板5の半導体領域Z2
の表向の半導体領域z1の領域Z4@で密に終絡する等
電位−で表わされる電界分布を呈するものとして得られ
ることはなく、第2図中鎖線図示の如き、半導体領域z
2に於てその表面に沿って粗に延長せる電界分布を呈す
るものとして得られ、この為導電性層M1及びM2間の
電圧が上述せる状態である状態に於て、半導体基板3及
び半導体領域31間のPN接合が不必要に破壊すること
がないものである。
半導体領域z2の表面上に、絶縁層21を介してソース
電極としての導電性層1に連結せる導電性層M!iを有
するので、ソース電極としての導電性層M1及びゲート
電極としての導電性層M2間の電圧が2値表示で「0」
の制御電圧であるか又は零である状態に於て、導電性層
M1及びドレイン電極としての導電性層M4間に導電性
層M1側を負とせる電圧が与えられても、半導体基板・
3に生ずる電界分布が1千尋体基板5の半導体領域Z2
の表向の半導体領域z1の領域Z4@で密に終絡する等
電位−で表わされる電界分布を呈するものとして得られ
ることはなく、第2図中鎖線図示の如き、半導体領域z
2に於てその表面に沿って粗に延長せる電界分布を呈す
るものとして得られ、この為導電性層M1及びM2間の
電圧が上述せる状態である状態に於て、半導体基板3及
び半導体領域31間のPN接合が不必要に破壊すること
がないものである。
従ってI!!1図及びII!2図にて上述せるトランジ
スタの場合、ソース電極としての導電性層M1及びドレ
イン電極としての導電性JIIIM4r&Illに与え
られる導電性層M1側を負とする電圧に対して高い耐圧
を有し、この為使用に便である等の大なる%黴を得るこ
とが出来るものである。
スタの場合、ソース電極としての導電性層M1及びドレ
イン電極としての導電性JIIIM4r&Illに与え
られる導電性層M1側を負とする電圧に対して高い耐圧
を有し、この為使用に便である等の大なる%黴を得るこ
とが出来るものである。
更に1IL1図及び第2図にて上述せるトランジスタの
場合、半導体基板3の半導体領域z2のlI面上ζこ絶
縁層21を介してソース電極としての導電性層M1に連
結せる導電性層M3を有するも、それがゲート電極とし
ての導電性層M2に連接していないので、導電性層M3
によって4電性層M1及びM2間でみた等価入力容量が
増大するものではないものである。
場合、半導体基板3の半導体領域z2のlI面上ζこ絶
縁層21を介してソース電極としての導電性層M1に連
結せる導電性層M3を有するも、それがゲート電極とし
ての導電性層M2に連接していないので、導電性層M3
によって4電性層M1及びM2間でみた等価入力容量が
増大するものではないものである。
従って第1図及び第2図にて上述せるトランジスタの場
合、上述せるスイッチング素子としての機能を^い周波
数で得ることが出来、この為使用に便である等の大なる
特徴を得ることが出来るものである。
合、上述せるスイッチング素子としての機能を^い周波
数で得ることが出来、この為使用に便である等の大なる
特徴を得ることが出来るものである。
然し乍ら、第1図及び第2図にて上述せるトランジスタ
の場合、導電性層M3が、ゲート電極としての導電性層
M2上にこれと連接することなしに対向延長せる導電性
層M7を介してソース電極としての導電性層M1に連結
されているので、導電性層M2及びM1間の容量が導電
性層M1及びM2間でみた等個入力容量となっているも
のである。而してその等個入力容量は、導電性層M7が
導電性層M2の全域に亘って対向延長しているので、大
なる値を有するものである。従ってw、1図及び第2図
にて上述せるトランジスタの場合、動作周波数を商い上
限値を有するものとするに一定の限度を有するものであ
る。
の場合、導電性層M3が、ゲート電極としての導電性層
M2上にこれと連接することなしに対向延長せる導電性
層M7を介してソース電極としての導電性層M1に連結
されているので、導電性層M2及びM1間の容量が導電
性層M1及びM2間でみた等個入力容量となっているも
のである。而してその等個入力容量は、導電性層M7が
導電性層M2の全域に亘って対向延長しているので、大
なる値を有するものである。従ってw、1図及び第2図
にて上述せるトランジスタの場合、動作周波数を商い上
限値を有するものとするに一定の限度を有するものであ
る。
又#!1図及び第2図にて上述せるトランジスタの場合
、その全体の寸法を小とすれば、これに応じて導電性層
M7の導電性層M2との対向面積が小となるので、等個
入力容量を小とする仁とが出来るも、斯くする場合これ
に応じてトランジスタの動作抵抗が大となり、この鳥人
なる損失を伴うものである。
、その全体の寸法を小とすれば、これに応じて導電性層
M7の導電性層M2との対向面積が小となるので、等個
入力容量を小とする仁とが出来るも、斯くする場合これ
に応じてトランジスタの動作抵抗が大となり、この鳥人
なる損失を伴うものである。
依って本発明はIII、図及び#!2図にて上述せるト
ランジスタを基礎とするも、等個入力容量及び動作抵抗
が小さく、従って動作周波数の上限値が高く且損失の少
ないIjk嵐なトランジスタを提案せんとするもので、
以下述べる所より明らかとなるであろう。
ランジスタを基礎とするも、等個入力容量及び動作抵抗
が小さく、従って動作周波数の上限値が高く且損失の少
ないIjk嵐なトランジスタを提案せんとするもので、
以下述べる所より明らかとなるであろう。
第3図及び第4図は、1!!11図及び第2vAにて上
述せるトランジスタを基礎とせる本発明番こ依るトラン
ジスタの一例を示し、第1図及び第2図との対応部分に
は同一符号を附し詳細Wi明はこれを省略するも、lI
c1図及び第2図にて上述せる構成に於て、各トランジ
スタQに於て、その導電性層M1及びM5を互に連結し
ている導電性層M7に、導電性層M2と対向する領域に
於て切##!部41が設けられ、従って導電性層M7が
、導電性層M2の一部領域と対向延長しているとしても
、導電性mM2の全域に亘って対向延長していないこと
を除いては、第1図及び@2図の場合と同様の構成を有
する。
述せるトランジスタを基礎とせる本発明番こ依るトラン
ジスタの一例を示し、第1図及び第2図との対応部分に
は同一符号を附し詳細Wi明はこれを省略するも、lI
c1図及び第2図にて上述せる構成に於て、各トランジ
スタQに於て、その導電性層M1及びM5を互に連結し
ている導電性層M7に、導電性層M2と対向する領域に
於て切##!部41が設けられ、従って導電性層M7が
、導電性層M2の一部領域と対向延長しているとしても
、導電性mM2の全域に亘って対向延長していないこと
を除いては、第1図及び@2図の場合と同様の構成を有
する。
以上が本発明によるトランジスタの一例構成であるが、
斯る構成によれば、それが上述せる事項を除いては第1
図及び第2図にて上述せると同様の構成を有するので、
評判説明はこれを省略するも、1111図及び第2図に
て上述せると同様のスイッチング素子としての機能を呈
し、そして第1内及び第2図にて上述せると一様の優れ
た特徴を得ることが出来るものである。
斯る構成によれば、それが上述せる事項を除いては第1
図及び第2図にて上述せると同様の構成を有するので、
評判説明はこれを省略するも、1111図及び第2図に
て上述せると同様のスイッチング素子としての機能を呈
し、そして第1内及び第2図にて上述せると一様の優れ
た特徴を得ることが出来るものである。
然し乍ら、第5図及び#!4図にて上述せる本発明によ
るトランジスタの場合、導電性層M3がゲート電極とし
ての導電性層M2上にこれと連接することなしに対向延
長している導電性層M7を介してソース電極としての導
電性層M1に連結され、従って、導電性層M2及びM7
間の容量が導電性層M1及びM2間でみた等個入力容量
となっているも、その等個入力容量は、導電性層M7が
導電性層M2の全域に亘って対向延長していないのて、
導電性層M7が導電性層M2の全域に亘って対向延長し
ている第1区及び第2図の場合に比し小なる値を有する
ものである。又この為、等個入力容量を小とすべく、全
体の寸法を不必要に小にしなくても済み、この為トラン
ジスタの動作抵抗を大ならしめることがないものである
。
るトランジスタの場合、導電性層M3がゲート電極とし
ての導電性層M2上にこれと連接することなしに対向延
長している導電性層M7を介してソース電極としての導
電性層M1に連結され、従って、導電性層M2及びM7
間の容量が導電性層M1及びM2間でみた等個入力容量
となっているも、その等個入力容量は、導電性層M7が
導電性層M2の全域に亘って対向延長していないのて、
導電性層M7が導電性層M2の全域に亘って対向延長し
ている第1区及び第2図の場合に比し小なる値を有する
ものである。又この為、等個入力容量を小とすべく、全
体の寸法を不必要に小にしなくても済み、この為トラン
ジスタの動作抵抗を大ならしめることがないものである
。
依って第3図及び第4図にて上述せる本発明によるトラ
ンジスタの場合、動作周波数を、第場合に比し小ならし
め得るという大なる特徴を有するものである。
ンジスタの場合、動作周波数を、第場合に比し小ならし
め得るという大なる特徴を有するものである。
尚上述に於ては本発明の一例を示したに貿まり、半導体
基板。5をN型乃至N−型、でなる1つの半導体層でな
る構成とすることも出来、又上述セルrN”J、rN−
J 及ヒr P J ’jt夫k rP”J 。
基板。5をN型乃至N−型、でなる1つの半導体層でな
る構成とすることも出来、又上述セルrN”J、rN−
J 及ヒr P J ’jt夫k rP”J 。
rP−J 及びrNJと読み替えた構成とすることも
出来、その他事発明の精神を脱することなしに種々の質
量変更をなし得るであろう。
出来、その他事発明の精神を脱することなしに種々の質
量変更をなし得るであろう。
第1図は本発明による紙−ゲート型電界効果トランジス
タの基礎となる絶縁ゲート製電界効果トランジスタを示
す路線的平面図、第2図はそのn−m5上の断面図、第
6図は本発明による絶縁ゲートII!電界効果トランジ
スタの一例を示す路線約平面図、第4図はそのIV−I
V融上の断面図である。 図中3は半導体基板、4は主面、zlはチャンネル形成
用領域としての半導体領域、Z2は半導体領域Z1にて
順回まれた半導体領域、z3はソース領域としての半導
体領域、Z4はチャンネルの形成される半導体領域、5
はゲート絶縁層としての絶縁層、21は絶縁層、Mlは
ソース電極としての導電性層、M2はゲート電極として
の導電性層、MSは導電性層、M4はドレイン電極とし
ての導電性層、M6はバックゲート電極としての導電性
層、41番ま導電性層M7に設けられた切除部を夫々示
す。 出願人 日本電信電話公社 出願人 日本電気株式金社
タの基礎となる絶縁ゲート製電界効果トランジスタを示
す路線的平面図、第2図はそのn−m5上の断面図、第
6図は本発明による絶縁ゲートII!電界効果トランジ
スタの一例を示す路線約平面図、第4図はそのIV−I
V融上の断面図である。 図中3は半導体基板、4は主面、zlはチャンネル形成
用領域としての半導体領域、Z2は半導体領域Z1にて
順回まれた半導体領域、z3はソース領域としての半導
体領域、Z4はチャンネルの形成される半導体領域、5
はゲート絶縁層としての絶縁層、21は絶縁層、Mlは
ソース電極としての導電性層、M2はゲート電極として
の導電性層、MSは導電性層、M4はドレイン電極とし
ての導電性層、M6はバックゲート電極としての導電性
層、41番ま導電性層M7に設けられた切除部を夫々示
す。 出願人 日本電信電話公社 出願人 日本電気株式金社
Claims (1)
- 【特許請求の範囲】 第1の導電型を有するドレイン領域としての半導体基板
内にその主面側より第1の導電型とは逆の第2の導電型
を有するチャンネル形成用領域としての纂1の半導体領
域が、上記半導体基板の主面側に当該第1の半導体領域
にて取卸された上記半導体基板による第2の半導体領域
が形成されるべく形成され、上記第1の半導体領域内に
その上記主面側の面側より第1の導電型を有するソース
領域としての第6の半導体領域が、上記fiPJ1の半
導体領域の上記主面側の面側に当該@Sの半導体領域に
て取囲まれた上記第1の半導体領域による第4の半導体
領域が形成されるべく形成され、上記第3の半導体領域
の上記主面側の面上にソース電極としての第1の導電性
層が附され、上記第4の半導体領域の上記主面側の向上
にゲート絶縁層としての絶縁層を介してゲート電極とし
ての第2の導電性層が配され、上記m2の半導体領域の
上記主面側の面上に絶縁層を介して上記JR2の導電性
層と連接することなしに制御用電極としての第5の導電
性層が配され、上記第1及び第3の導電性層が上記#!
2の導電性層上にこれと連接することなしに対向延長せ
る第4の導電性層にて互に連結されてなる絶縁ゲート1
1i電界効果トランジスタに於て、 上記銀4の導電性層か上記第2の導電性層の全域に亘っ
て対向延長していない事をq#黴とする絶縁ゲート型電
界効果トランジスタ。
Priority Applications (1)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
JP56197091A JPS5897866A (ja) | 1981-12-08 | 1981-12-08 | 絶縁ゲ−ト型電界効果トランジスタ |
Applications Claiming Priority (1)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
JP56197091A JPS5897866A (ja) | 1981-12-08 | 1981-12-08 | 絶縁ゲ−ト型電界効果トランジスタ |
Publications (1)
Publication Number | Publication Date |
---|---|
JPS5897866A true JPS5897866A (ja) | 1983-06-10 |
Family
ID=16368572
Family Applications (1)
Application Number | Title | Priority Date | Filing Date |
---|---|---|---|
JP56197091A Pending JPS5897866A (ja) | 1981-12-08 | 1981-12-08 | 絶縁ゲ−ト型電界効果トランジスタ |
Country Status (1)
Country | Link |
---|---|
JP (1) | JPS5897866A (ja) |
Cited By (4)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
US4782372A (en) * | 1984-05-30 | 1988-11-01 | Kabushiki Kaisha Toshiba | Lateral conductivity modulated MOSFET |
US4980743A (en) * | 1987-02-26 | 1990-12-25 | Kabushiki Kaisha Toshiba | Conductivity-modulation metal oxide semiconductor field effect transistor |
US5105243A (en) * | 1987-02-26 | 1992-04-14 | Kabushiki Kaisha Toshiba | Conductivity-modulation metal oxide field effect transistor with single gate structure |
US5237186A (en) * | 1987-02-26 | 1993-08-17 | Kabushiki Kaisha Toshiba | Conductivity-modulation metal oxide field effect transistor with single gate structure |
-
1981
- 1981-12-08 JP JP56197091A patent/JPS5897866A/ja active Pending
Cited By (6)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
US4782372A (en) * | 1984-05-30 | 1988-11-01 | Kabushiki Kaisha Toshiba | Lateral conductivity modulated MOSFET |
US4881120A (en) * | 1984-05-30 | 1989-11-14 | Kabushiki Kaisha Toshiba | Conductive modulated MOSFET |
US5093701A (en) * | 1984-05-30 | 1992-03-03 | Kabushiki Kaisha Toshiba | Conductivity modulated mosfet |
US4980743A (en) * | 1987-02-26 | 1990-12-25 | Kabushiki Kaisha Toshiba | Conductivity-modulation metal oxide semiconductor field effect transistor |
US5105243A (en) * | 1987-02-26 | 1992-04-14 | Kabushiki Kaisha Toshiba | Conductivity-modulation metal oxide field effect transistor with single gate structure |
US5237186A (en) * | 1987-02-26 | 1993-08-17 | Kabushiki Kaisha Toshiba | Conductivity-modulation metal oxide field effect transistor with single gate structure |
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