JPS5897866A - 絶縁ゲ−ト型電界効果トランジスタ - Google Patents
絶縁ゲ−ト型電界効果トランジスタInfo
- Publication number
- JPS5897866A JPS5897866A JP56197091A JP19709181A JPS5897866A JP S5897866 A JPS5897866 A JP S5897866A JP 56197091 A JP56197091 A JP 56197091A JP 19709181 A JP19709181 A JP 19709181A JP S5897866 A JPS5897866 A JP S5897866A
- Authority
- JP
- Japan
- Prior art keywords
- conductive layer
- semiconductor region
- region
- conductive
- conductive layers
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Pending
Links
- 230000005669 field effect Effects 0.000 title claims description 7
- 239000004065 semiconductor Substances 0.000 claims description 73
- 239000000758 substrate Substances 0.000 claims description 17
- BQCADISMDOOEFD-UHFFFAOYSA-N Silver Chemical compound [Ag] BQCADISMDOOEFD-UHFFFAOYSA-N 0.000 claims 1
- 229910052709 silver Inorganic materials 0.000 claims 1
- 239000004332 silver Substances 0.000 claims 1
- 108091006146 Channels Proteins 0.000 description 8
- 239000011159 matrix material Substances 0.000 description 4
- 230000005684 electric field Effects 0.000 description 3
- 230000015572 biosynthetic process Effects 0.000 description 2
- PEDCQBHIVMGVHV-UHFFFAOYSA-N Glycerine Chemical compound OCC(O)CO PEDCQBHIVMGVHV-UHFFFAOYSA-N 0.000 description 1
- 108010075750 P-Type Calcium Channels Proteins 0.000 description 1
- 238000009825 accumulation Methods 0.000 description 1
- 230000006378 damage Effects 0.000 description 1
- 230000004927 fusion Effects 0.000 description 1
Classifications
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
- H01L29/66—Types of semiconductor device ; Multistep manufacturing processes therefor
- H01L29/68—Types of semiconductor device ; Multistep manufacturing processes therefor controllable by only the electric current supplied, or only the electric potential applied, to an electrode which does not carry the current to be rectified, amplified or switched
- H01L29/76—Unipolar devices, e.g. field effect transistors
- H01L29/772—Field effect transistors
- H01L29/78—Field effect transistors with field effect produced by an insulated gate
- H01L29/7801—DMOS transistors, i.e. MISFETs with a channel accommodating body or base region adjoining a drain drift region
- H01L29/7802—Vertical DMOS transistors, i.e. VDMOS transistors
Landscapes
- Engineering & Computer Science (AREA)
- Microelectronics & Electronic Packaging (AREA)
- Power Engineering (AREA)
- Physics & Mathematics (AREA)
- Ceramic Engineering (AREA)
- Condensed Matter Physics & Semiconductors (AREA)
- General Physics & Mathematics (AREA)
- Computer Hardware Design (AREA)
Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
本発明は絶縁ゲート型電界効果トランジスタ（以下簡単
の為単にトランジスタと外す）の改良に関する。
の為単にトランジスタと外す）の改良に関する。
本出願人勢は％願紹５６−２７２９５号に於て次の如き
構成のトランジスタを提案している。
構成のトランジスタを提案している。
即ち、纂１図及びＩＩ！２１Ｅｌに示す如く、例えばＦ
’ＪＩＩの千尋体層１下にＮ” ｊｌｆの半導体層２を
配してなる構成を有する半導体基板３を用いて、複数の
トランジスタＱがマトリクス状に配列形成されている。
’ＪＩＩの千尋体層１下にＮ” ｊｌｆの半導体層２を
配してなる構成を有する半導体基板３を用いて、複数の
トランジスタＱがマトリクス状に配列形成されている。
各トランジスタＱは、半導体基板３をドレイン領域とし
、而してその半導体基＆ｓ内に、その半導体層１の半導
体層２儒とは反対側の面でなる主面４側より、Ｐ型のチ
ャンネル形成用領域としての半導体領域Ｚ１が、半導体
基＠５の主面４儒に半導体領域ｚ１にて取囲まれた半導
体基板３の半導体層１による半導体領域ｚ２か形成され
るべく形成され、一方半導体領域ｚ１内にその主面４側
の面側より継型のソース領域としての半導体領域ｚ３が
、半導体領域ｚ１の主面４側の面側に半導体領域ｚ３に
てＩｉＬ囲菫れた半導体領域ｚ１による半導体領域Ｚ４
が形成されるべく形成され、又半導体領域ｚ３の主面４
１Ｉ！ｉの面上にソース電極としての導電性層Ｍ１が附
され、更に半導体領域ｚ１の半導体領域ｚ３よりみて半
導体領域Ｚ４側とは反対側の領域ｚ６に導電性層Ｍ１と
連結せるパックゲート電極としての導電性層Ｍ６が附さ
れ、尚更に半導体領域ｚ４の主面４＠の向上にゲート絶
縁層としての絶縁層５を介してゲート電極としての導電
性層Ｍ２が配され、又半導体基板５の半導体層２の半導
体層１側とは反対側の主面６上にドレイン電極としての
導電性層Ｍ４が附されてなる構成を有する。又各トラン
ジスタＱは、半導体基板Ｓの半導体領域ｚ２の主面４側
の面上に、絶縁層５よりこれと一体に連続延長せる絶縁
層２１を介して制御用ＩＩＥ極としての導電性層Ｍ５が
配されてなる構成を有する。但しこの場合導電性層Ｍ３
は、出来得る限りチャンネル形成用領域としての半導体
領域ｚ１の領域Ｚ４上に近い位置迄延長せしめるを可と
するも、ゲート電極としての導電性層Ｍ２に連接せしめ
ないことは注意すべきである。更に各トランジスタＱは
、ソース領域としての半導体領域ｚ３、ゲ、、−ト絶縁
層としての絶縁層５乃至絶縁層２１、及びゲート電極と
しての導電性層Ｍ２上に、そのソース−電極としての導
電性層Ｍ１と制御用電極としての導電性ｍＭ５との間に
延長せる絶縁層２２が形成され、而してその絶縁層２２
上に導電性層Ｍ１及びＭ３間にそれ咎と一体に延長せる
導電性層Ｍ７が形成され、従ってソース電極としての導
電性層Ｍ１と制御用電極としての導電性層Ｍ３とが、ゲ
ート電極としての導電性層Ｍ２上にこれと連接すること
なしに対向延長している導電性層Ｍ７にて互に連結され
てなる構成を有する。この場合、導電性層Ｍ７かゲート
１に極としての導電性層Ｍ２の全域に亘って対向延長し
ていることは注意すべきである。
、而してその半導体基＆ｓ内に、その半導体層１の半導
体層２儒とは反対側の面でなる主面４側より、Ｐ型のチ
ャンネル形成用領域としての半導体領域Ｚ１が、半導体
基＠５の主面４儒に半導体領域ｚ１にて取囲まれた半導
体基板３の半導体層１による半導体領域ｚ２か形成され
るべく形成され、一方半導体領域ｚ１内にその主面４側
の面側より継型のソース領域としての半導体領域ｚ３が
、半導体領域ｚ１の主面４側の面側に半導体領域ｚ３に
てＩｉＬ囲菫れた半導体領域ｚ１による半導体領域Ｚ４
が形成されるべく形成され、又半導体領域ｚ３の主面４
１Ｉ！ｉの面上にソース電極としての導電性層Ｍ１が附
され、更に半導体領域ｚ１の半導体領域ｚ３よりみて半
導体領域Ｚ４側とは反対側の領域ｚ６に導電性層Ｍ１と
連結せるパックゲート電極としての導電性層Ｍ６が附さ
れ、尚更に半導体領域ｚ４の主面４＠の向上にゲート絶
縁層としての絶縁層５を介してゲート電極としての導電
性層Ｍ２が配され、又半導体基板５の半導体層２の半導
体層１側とは反対側の主面６上にドレイン電極としての
導電性層Ｍ４が附されてなる構成を有する。又各トラン
ジスタＱは、半導体基板Ｓの半導体領域ｚ２の主面４側
の面上に、絶縁層５よりこれと一体に連続延長せる絶縁
層２１を介して制御用ＩＩＥ極としての導電性層Ｍ５が
配されてなる構成を有する。但しこの場合導電性層Ｍ３
は、出来得る限りチャンネル形成用領域としての半導体
領域ｚ１の領域Ｚ４上に近い位置迄延長せしめるを可と
するも、ゲート電極としての導電性層Ｍ２に連接せしめ
ないことは注意すべきである。更に各トランジスタＱは
、ソース領域としての半導体領域ｚ３、ゲ、、−ト絶縁
層としての絶縁層５乃至絶縁層２１、及びゲート電極と
しての導電性層Ｍ２上に、そのソース−電極としての導
電性層Ｍ１と制御用電極としての導電性ｍＭ５との間に
延長せる絶縁層２２が形成され、而してその絶縁層２２
上に導電性層Ｍ１及びＭ３間にそれ咎と一体に延長せる
導電性層Ｍ７が形成され、従ってソース電極としての導
電性層Ｍ１と制御用電極としての導電性層Ｍ３とが、ゲ
ート電極としての導電性層Ｍ２上にこれと連接すること
なしに対向延長している導電性層Ｍ７にて互に連結され
てなる構成を有する。この場合、導電性層Ｍ７かゲート
１に極としての導電性層Ｍ２の全域に亘って対向延長し
ていることは注意すべきである。
尚Ｗ、１図及び第２凶に於ては、マトリクス配列されて
いる複数のトランジスタＱに於ける相隣るトランジスタ
のバックケート電極としての導電性層Ｍ６がそれ等と一
体に絶縁層′５１上に延長せる導電性層Ｍ８にて互に連
結され、又マトリクス配列されている複数のトランジス
タＱに於ける相隣るトランジスタのドレイン電極として
の導電性層Ｍ４が互に連接し、更に第１−でみて縦方向
に配列されている複数のトランジスタＱに於ける相隣る
トランジスタが、詳細図示説明はこれを省略するも、概
念的に第１図にて鎖線図示の導電性層Ｍｌこで互に連結
され、従って第１図でみて縦方向に配列されている複数
のトランジスタＱが並列彎絖されて作動する様になされ
ている場合を示しているものである。
いる複数のトランジスタＱに於ける相隣るトランジスタ
のバックケート電極としての導電性層Ｍ６がそれ等と一
体に絶縁層′５１上に延長せる導電性層Ｍ８にて互に連
結され、又マトリクス配列されている複数のトランジス
タＱに於ける相隣るトランジスタのドレイン電極として
の導電性層Ｍ４が互に連接し、更に第１−でみて縦方向
に配列されている複数のトランジスタＱに於ける相隣る
トランジスタが、詳細図示説明はこれを省略するも、概
念的に第１図にて鎖線図示の導電性層Ｍｌこで互に連結
され、従って第１図でみて縦方向に配列されている複数
のトランジスタＱが並列彎絖されて作動する様になされ
ている場合を示しているものである。
以上にて本出願人等の％願昭５６−２７２９５号に於て
提案しているトランジスタＱの構成が明らかとな９たが
、斯る構成のトランジスタＱの場合、ソース電極として
の導電性層Ｍ１及びドレイン電極としての導電性層Ｍ４
閏に負性を通じてｐ＊＊の電源を接続せる状態で、導電
性層Ｍ１及びゲート電極としての導電性層Ｍ２間に、導
電性層Ｍ２＠を正とする予定の値（蘭４ＩｊＬ）より大
なる電圧で意味づけられた２値表示で［月の制御電圧を
与えれば、チャンネル形成用領域としての半導体領域Ｚ
１の領域Ｚ４の表面（主面４側のｌｆ［ｌ）側にＮ型層
でなるチャンネルが形成され、この為導電性層Ｍ１、ソ
ース領域としての半導体領域Ｚ３、半導体領域ｚ１の領
域ｚ４に形成せるチャンネル、ドレイン領域としての半
導体基板３の半導体領域ｚ２、半導体基板３の半導体領
域ｚ２に連なる導電性層Ｍ４側の領域、及び導電性層Ｍ
４による電流路を形成せるオン状態が得られ、又上述せ
る如く導電性ｍＭ１及びＭ４間に負荷を通じて所要の電
源を接続せる状態で、導電性層Ｍ１及びＭ２間に、上述
せる閾値より小なる電圧で意味づけられた２値表示で「
０」の制御電・圧を与えれば、上述せるチャンネルが形
成されず、この為上述せる電流路を形成せるオン状態が
得られず、オフ状態が得られるものである。
提案しているトランジスタＱの構成が明らかとな９たが
、斯る構成のトランジスタＱの場合、ソース電極として
の導電性層Ｍ１及びドレイン電極としての導電性層Ｍ４
閏に負性を通じてｐ＊＊の電源を接続せる状態で、導電
性層Ｍ１及びゲート電極としての導電性層Ｍ２間に、導
電性層Ｍ２＠を正とする予定の値（蘭４ＩｊＬ）より大
なる電圧で意味づけられた２値表示で［月の制御電圧を
与えれば、チャンネル形成用領域としての半導体領域Ｚ
１の領域Ｚ４の表面（主面４側のｌｆ［ｌ）側にＮ型層
でなるチャンネルが形成され、この為導電性層Ｍ１、ソ
ース領域としての半導体領域Ｚ３、半導体領域ｚ１の領
域ｚ４に形成せるチャンネル、ドレイン領域としての半
導体基板３の半導体領域ｚ２、半導体基板３の半導体領
域ｚ２に連なる導電性層Ｍ４側の領域、及び導電性層Ｍ
４による電流路を形成せるオン状態が得られ、又上述せ
る如く導電性ｍＭ１及びＭ４間に負荷を通じて所要の電
源を接続せる状態で、導電性層Ｍ１及びＭ２間に、上述
せる閾値より小なる電圧で意味づけられた２値表示で「
０」の制御電・圧を与えれば、上述せるチャンネルが形
成されず、この為上述せる電流路を形成せるオン状態が
得られず、オフ状態が得られるものである。
従って第１図及び第２図にて上述せるトランジスタの場
合、導電性層Ｍ１及びＭ４間に負荷を通じて所要の電源
をＩ！絖せる状態で、導電性層Ｍ１及びＭ２間に上述せ
る２値表示で「１」の制御電圧を与えれば、電源より上
述せる電流路を通じて負荷に電流を供給し、然し乍ら導
電性層Ｍ１及びＭ２間に上述せる２ｇｉ表示で「０」の
餉＠電圧を与えれば、負荷に電流を供給しないというス
イッチング素子としての機能を呈するものである。
合、導電性層Ｍ１及びＭ４間に負荷を通じて所要の電源
をＩ！絖せる状態で、導電性層Ｍ１及びＭ２間に上述せ
る２値表示で「１」の制御電圧を与えれば、電源より上
述せる電流路を通じて負荷に電流を供給し、然し乍ら導
電性層Ｍ１及びＭ２間に上述せる２ｇｉ表示で「０」の
餉＠電圧を与えれば、負荷に電流を供給しないというス
イッチング素子としての機能を呈するものである。
又第１図及び第２図にて上述せるトランジスタの場合、
ドレイン領域としての半導体基板５の半導体領域ｚ２の
＊面上に絶縁層２１を介してゲート電極としての導電性
層Ｍ２に連接せざるもソース電極としての導電性層Ｍ１
に連結せる導電性層Ｍ５を有し、向して導電性ＭＭ５及
びＭ４間に導電性層Ｍ１を介して導電性層Ｍ１及びＭ４
間に接続される電源が接続されることになるので、半導
体領域ｚ２の表面側に電子を蓄積する蓄積層が、チャン
ネル形成用領域としての半導体領域ｚ１の領域ｚ４に達
する又は領域Ｚ４に近接する拡がりを以って形成される
ものである。従って上述せるオン状態が得られるときに
、導電性層Ｍ１及びＭ３関に上述せる制御用電圧が与え
られていれば、上述せるオン状態を形成せる電流路が、
半導体領域Ｚ２の表面側の領域Ｚ４＠より、領域ｚ２の
表面に沿う方向に大きく拡がった電流路部を有するもの
として得られているものである。
ドレイン領域としての半導体基板５の半導体領域ｚ２の
＊面上に絶縁層２１を介してゲート電極としての導電性
層Ｍ２に連接せざるもソース電極としての導電性層Ｍ１
に連結せる導電性層Ｍ５を有し、向して導電性ＭＭ５及
びＭ４間に導電性層Ｍ１を介して導電性層Ｍ１及びＭ４
間に接続される電源が接続されることになるので、半導
体領域ｚ２の表面側に電子を蓄積する蓄積層が、チャン
ネル形成用領域としての半導体領域ｚ１の領域ｚ４に達
する又は領域Ｚ４に近接する拡がりを以って形成される
ものである。従って上述せるオン状態が得られるときに
、導電性層Ｍ１及びＭ３関に上述せる制御用電圧が与え
られていれば、上述せるオン状態を形成せる電流路が、
半導体領域Ｚ２の表面側の領域Ｚ４＠より、領域ｚ２の
表面に沿う方向に大きく拡がった電流路部を有するもの
として得られているものである。
依って第１図及び第２図にて上述せるトランジスタの場
合、上述せるオン状態に於て、導電性層Ｍ１及びＭ４間
の等価抵抗即ちオン抵抗が格段的に小なる値を有し、こ
の鳥人なる電力消費を伴うことがないという大なる％徴
を得ることが出来るものである。
合、上述せるオン状態に於て、導電性層Ｍ１及びＭ４間
の等価抵抗即ちオン抵抗が格段的に小なる値を有し、こ
の鳥人なる電力消費を伴うことがないという大なる％徴
を得ることが出来るものである。
又第１図及び第２図にて上述せるトランジスタの場合、
半導体領域ｚ２の表面上に、絶縁層２１を介してソース
電極としての導電性層１に連結せる導電性層Ｍ！ｉを有
するので、ソース電極としての導電性層Ｍ１及びゲート
電極としての導電性層Ｍ２間の電圧が２値表示で「０」
の制御電圧であるか又は零である状態に於て、導電性層
Ｍ１及びドレイン電極としての導電性層Ｍ４間に導電性
層Ｍ１側を負とせる電圧が与えられても、半導体基板・
３に生ずる電界分布が１千尋体基板５の半導体領域Ｚ２
の表向の半導体領域ｚ１の領域Ｚ４＠で密に終絡する等
電位−で表わされる電界分布を呈するものとして得られ
ることはなく、第２図中鎖線図示の如き、半導体領域ｚ
２に於てその表面に沿って粗に延長せる電界分布を呈す
るものとして得られ、この為導電性層Ｍ１及びＭ２間の
電圧が上述せる状態である状態に於て、半導体基板３及
び半導体領域３１間のＰＮ接合が不必要に破壊すること
がないものである。
半導体領域ｚ２の表面上に、絶縁層２１を介してソース
電極としての導電性層１に連結せる導電性層Ｍ！ｉを有
するので、ソース電極としての導電性層Ｍ１及びゲート
電極としての導電性層Ｍ２間の電圧が２値表示で「０」
の制御電圧であるか又は零である状態に於て、導電性層
Ｍ１及びドレイン電極としての導電性層Ｍ４間に導電性
層Ｍ１側を負とせる電圧が与えられても、半導体基板・
３に生ずる電界分布が１千尋体基板５の半導体領域Ｚ２
の表向の半導体領域ｚ１の領域Ｚ４＠で密に終絡する等
電位−で表わされる電界分布を呈するものとして得られ
ることはなく、第２図中鎖線図示の如き、半導体領域ｚ
２に於てその表面に沿って粗に延長せる電界分布を呈す
るものとして得られ、この為導電性層Ｍ１及びＭ２間の
電圧が上述せる状態である状態に於て、半導体基板３及
び半導体領域３１間のＰＮ接合が不必要に破壊すること
がないものである。
従ってＩ！！１図及びＩＩ！２図にて上述せるトランジ
スタの場合、ソース電極としての導電性層Ｍ１及びドレ
イン電極としての導電性ＪＩＩＩＭ４ｒ＆Ｉｌｌに与え
られる導電性層Ｍ１側を負とする電圧に対して高い耐圧
を有し、この為使用に便である等の大なる％黴を得るこ
とが出来るものである。
スタの場合、ソース電極としての導電性層Ｍ１及びドレ
イン電極としての導電性ＪＩＩＩＭ４ｒ＆Ｉｌｌに与え
られる導電性層Ｍ１側を負とする電圧に対して高い耐圧
を有し、この為使用に便である等の大なる％黴を得るこ
とが出来るものである。
更に１ＩＬ１図及び第２図にて上述せるトランジスタの
場合、半導体基板３の半導体領域ｚ２のｌＩ面上ζこ絶
縁層２１を介してソース電極としての導電性層Ｍ１に連
結せる導電性層Ｍ３を有するも、それがゲート電極とし
ての導電性層Ｍ２に連接していないので、導電性層Ｍ３
によって４電性層Ｍ１及びＭ２間でみた等価入力容量が
増大するものではないものである。
場合、半導体基板３の半導体領域ｚ２のｌＩ面上ζこ絶
縁層２１を介してソース電極としての導電性層Ｍ１に連
結せる導電性層Ｍ３を有するも、それがゲート電極とし
ての導電性層Ｍ２に連接していないので、導電性層Ｍ３
によって４電性層Ｍ１及びＭ２間でみた等価入力容量が
増大するものではないものである。
従って第１図及び第２図にて上述せるトランジスタの場
合、上述せるスイッチング素子としての機能を＾い周波
数で得ることが出来、この為使用に便である等の大なる
特徴を得ることが出来るものである。
合、上述せるスイッチング素子としての機能を＾い周波
数で得ることが出来、この為使用に便である等の大なる
特徴を得ることが出来るものである。
然し乍ら、第１図及び第２図にて上述せるトランジスタ
の場合、導電性層Ｍ３が、ゲート電極としての導電性層
Ｍ２上にこれと連接することなしに対向延長せる導電性
層Ｍ７を介してソース電極としての導電性層Ｍ１に連結
されているので、導電性層Ｍ２及びＭ１間の容量が導電
性層Ｍ１及びＭ２間でみた等個入力容量となっているも
のである。而してその等個入力容量は、導電性層Ｍ７が
導電性層Ｍ２の全域に亘って対向延長しているので、大
なる値を有するものである。従ってｗ、１図及び第２図
にて上述せるトランジスタの場合、動作周波数を商い上
限値を有するものとするに一定の限度を有するものであ
る。
の場合、導電性層Ｍ３が、ゲート電極としての導電性層
Ｍ２上にこれと連接することなしに対向延長せる導電性
層Ｍ７を介してソース電極としての導電性層Ｍ１に連結
されているので、導電性層Ｍ２及びＭ１間の容量が導電
性層Ｍ１及びＭ２間でみた等個入力容量となっているも
のである。而してその等個入力容量は、導電性層Ｍ７が
導電性層Ｍ２の全域に亘って対向延長しているので、大
なる値を有するものである。従ってｗ、１図及び第２図
にて上述せるトランジスタの場合、動作周波数を商い上
限値を有するものとするに一定の限度を有するものであ
る。
又＃！１図及び第２図にて上述せるトランジスタの場合
、その全体の寸法を小とすれば、これに応じて導電性層
Ｍ７の導電性層Ｍ２との対向面積が小となるので、等個
入力容量を小とする仁とが出来るも、斯くする場合これ
に応じてトランジスタの動作抵抗が大となり、この鳥人
なる損失を伴うものである。
、その全体の寸法を小とすれば、これに応じて導電性層
Ｍ７の導電性層Ｍ２との対向面積が小となるので、等個
入力容量を小とする仁とが出来るも、斯くする場合これ
に応じてトランジスタの動作抵抗が大となり、この鳥人
なる損失を伴うものである。
依って本発明はＩＩＩ、図及び＃！２図にて上述せるト
ランジスタを基礎とするも、等個入力容量及び動作抵抗
が小さく、従って動作周波数の上限値が高く且損失の少
ないＩｊｋ嵐なトランジスタを提案せんとするもので、
以下述べる所より明らかとなるであろう。
ランジスタを基礎とするも、等個入力容量及び動作抵抗
が小さく、従って動作周波数の上限値が高く且損失の少
ないＩｊｋ嵐なトランジスタを提案せんとするもので、
以下述べる所より明らかとなるであろう。
第３図及び第４図は、１！！１１図及び第２ｖＡにて上
述せるトランジスタを基礎とせる本発明番こ依るトラン
ジスタの一例を示し、第１図及び第２図との対応部分に
は同一符号を附し詳細Ｗｉ明はこれを省略するも、ｌＩ
ｃ１図及び第２図にて上述せる構成に於て、各トランジ
スタＱに於て、その導電性層Ｍ１及びＭ５を互に連結し
ている導電性層Ｍ７に、導電性層Ｍ２と対向する領域に
於て切＃＃！部４１が設けられ、従って導電性層Ｍ７が
、導電性層Ｍ２の一部領域と対向延長しているとしても
、導電性ｍＭ２の全域に亘って対向延長していないこと
を除いては、第１図及び＠２図の場合と同様の構成を有
する。
述せるトランジスタを基礎とせる本発明番こ依るトラン
ジスタの一例を示し、第１図及び第２図との対応部分に
は同一符号を附し詳細Ｗｉ明はこれを省略するも、ｌＩ
ｃ１図及び第２図にて上述せる構成に於て、各トランジ
スタＱに於て、その導電性層Ｍ１及びＭ５を互に連結し
ている導電性層Ｍ７に、導電性層Ｍ２と対向する領域に
於て切＃＃！部４１が設けられ、従って導電性層Ｍ７が
、導電性層Ｍ２の一部領域と対向延長しているとしても
、導電性ｍＭ２の全域に亘って対向延長していないこと
を除いては、第１図及び＠２図の場合と同様の構成を有
する。
以上が本発明によるトランジスタの一例構成であるが、
斯る構成によれば、それが上述せる事項を除いては第１
図及び第２図にて上述せると同様の構成を有するので、
評判説明はこれを省略するも、１１１１図及び第２図に
て上述せると同様のスイッチング素子としての機能を呈
し、そして第１内及び第２図にて上述せると一様の優れ
た特徴を得ることが出来るものである。
斯る構成によれば、それが上述せる事項を除いては第１
図及び第２図にて上述せると同様の構成を有するので、
評判説明はこれを省略するも、１１１１図及び第２図に
て上述せると同様のスイッチング素子としての機能を呈
し、そして第１内及び第２図にて上述せると一様の優れ
た特徴を得ることが出来るものである。
然し乍ら、第５図及び＃！４図にて上述せる本発明によ
るトランジスタの場合、導電性層Ｍ３がゲート電極とし
ての導電性層Ｍ２上にこれと連接することなしに対向延
長している導電性層Ｍ７を介してソース電極としての導
電性層Ｍ１に連結され、従って、導電性層Ｍ２及びＭ７
間の容量が導電性層Ｍ１及びＭ２間でみた等個入力容量
となっているも、その等個入力容量は、導電性層Ｍ７が
導電性層Ｍ２の全域に亘って対向延長していないのて、
導電性層Ｍ７が導電性層Ｍ２の全域に亘って対向延長し
ている第１区及び第２図の場合に比し小なる値を有する
ものである。又この為、等個入力容量を小とすべく、全
体の寸法を不必要に小にしなくても済み、この為トラン
ジスタの動作抵抗を大ならしめることがないものである
。
るトランジスタの場合、導電性層Ｍ３がゲート電極とし
ての導電性層Ｍ２上にこれと連接することなしに対向延
長している導電性層Ｍ７を介してソース電極としての導
電性層Ｍ１に連結され、従って、導電性層Ｍ２及びＭ７
間の容量が導電性層Ｍ１及びＭ２間でみた等個入力容量
となっているも、その等個入力容量は、導電性層Ｍ７が
導電性層Ｍ２の全域に亘って対向延長していないのて、
導電性層Ｍ７が導電性層Ｍ２の全域に亘って対向延長し
ている第１区及び第２図の場合に比し小なる値を有する
ものである。又この為、等個入力容量を小とすべく、全
体の寸法を不必要に小にしなくても済み、この為トラン
ジスタの動作抵抗を大ならしめることがないものである
。
依って第３図及び第４図にて上述せる本発明によるトラ
ンジスタの場合、動作周波数を、第場合に比し小ならし
め得るという大なる特徴を有するものである。
ンジスタの場合、動作周波数を、第場合に比し小ならし
め得るという大なる特徴を有するものである。
尚上述に於ては本発明の一例を示したに貿まり、半導体
基板。５をＮ型乃至Ｎ−型、でなる１つの半導体層でな
る構成とすることも出来、又上述セルｒＮ”Ｊ、ｒＮ−
Ｊ 及ヒｒ Ｐ Ｊ ’ｊｔ夫ｋ ｒＰ”Ｊ 。
基板。５をＮ型乃至Ｎ−型、でなる１つの半導体層でな
る構成とすることも出来、又上述セルｒＮ”Ｊ、ｒＮ−
Ｊ 及ヒｒ Ｐ Ｊ ’ｊｔ夫ｋ ｒＰ”Ｊ 。
ｒＰ−Ｊ 及びｒＮＪと読み替えた構成とすることも
出来、その他事発明の精神を脱することなしに種々の質
量変更をなし得るであろう。
出来、その他事発明の精神を脱することなしに種々の質
量変更をなし得るであろう。
第１図は本発明による紙−ゲート型電界効果トランジス
タの基礎となる絶縁ゲート製電界効果トランジスタを示
す路線的平面図、第２図はそのｎ−ｍ５上の断面図、第
６図は本発明による絶縁ゲートＩＩ！電界効果トランジ
スタの一例を示す路線約平面図、第４図はそのＩＶ−Ｉ
Ｖ融上の断面図である。 図中３は半導体基板、４は主面、ｚｌはチャンネル形成
用領域としての半導体領域、Ｚ２は半導体領域Ｚ１にて
順回まれた半導体領域、ｚ３はソース領域としての半導
体領域、Ｚ４はチャンネルの形成される半導体領域、５
はゲート絶縁層としての絶縁層、２１は絶縁層、Ｍｌは
ソース電極としての導電性層、Ｍ２はゲート電極として
の導電性層、ＭＳは導電性層、Ｍ４はドレイン電極とし
ての導電性層、Ｍ６はバックゲート電極としての導電性
層、４１番ま導電性層Ｍ７に設けられた切除部を夫々示
す。 出願人 日本電信電話公社 出願人 日本電気株式金社
タの基礎となる絶縁ゲート製電界効果トランジスタを示
す路線的平面図、第２図はそのｎ−ｍ５上の断面図、第
６図は本発明による絶縁ゲートＩＩ！電界効果トランジ
スタの一例を示す路線約平面図、第４図はそのＩＶ−Ｉ
Ｖ融上の断面図である。 図中３は半導体基板、４は主面、ｚｌはチャンネル形成
用領域としての半導体領域、Ｚ２は半導体領域Ｚ１にて
順回まれた半導体領域、ｚ３はソース領域としての半導
体領域、Ｚ４はチャンネルの形成される半導体領域、５
はゲート絶縁層としての絶縁層、２１は絶縁層、Ｍｌは
ソース電極としての導電性層、Ｍ２はゲート電極として
の導電性層、ＭＳは導電性層、Ｍ４はドレイン電極とし
ての導電性層、Ｍ６はバックゲート電極としての導電性
層、４１番ま導電性層Ｍ７に設けられた切除部を夫々示
す。 出願人 日本電信電話公社 出願人 日本電気株式金社
Claims (1)
- 【特許請求の範囲】 第１の導電型を有するドレイン領域としての半導体基板
内にその主面側より第１の導電型とは逆の第２の導電型
を有するチャンネル形成用領域としての纂１の半導体領
域が、上記半導体基板の主面側に当該第１の半導体領域
にて取卸された上記半導体基板による第２の半導体領域
が形成されるべく形成され、上記第１の半導体領域内に
その上記主面側の面側より第１の導電型を有するソース
領域としての第６の半導体領域が、上記ｆｉＰＪ１の半
導体領域の上記主面側の面側に当該＠Ｓの半導体領域に
て取囲まれた上記第１の半導体領域による第４の半導体
領域が形成されるべく形成され、上記第３の半導体領域
の上記主面側の面上にソース電極としての第１の導電性
層が附され、上記第４の半導体領域の上記主面側の向上
にゲート絶縁層としての絶縁層を介してゲート電極とし
ての第２の導電性層が配され、上記ｍ２の半導体領域の
上記主面側の面上に絶縁層を介して上記ＪＲ２の導電性
層と連接することなしに制御用電極としての第５の導電
性層が配され、上記第１及び第３の導電性層が上記＃！
２の導電性層上にこれと連接することなしに対向延長せ
る第４の導電性層にて互に連結されてなる絶縁ゲート１
１ｉ電界効果トランジスタに於て、 上記銀４の導電性層か上記第２の導電性層の全域に亘っ
て対向延長していない事をｑ＃黴とする絶縁ゲート型電
界効果トランジスタ。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP56197091A JPS5897866A (ja) | 1981-12-08 | 1981-12-08 | 絶縁ゲ−ト型電界効果トランジスタ |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP56197091A JPS5897866A (ja) | 1981-12-08 | 1981-12-08 | 絶縁ゲ−ト型電界効果トランジスタ |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPS5897866A true JPS5897866A (ja) | 1983-06-10 |
Family
ID=16368572
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP56197091A Pending JPS5897866A (ja) | 1981-12-08 | 1981-12-08 | 絶縁ゲ−ト型電界効果トランジスタ |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPS5897866A (ja) |
Cited By (4)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US4782372A (en) * | 1984-05-30 | 1988-11-01 | Kabushiki Kaisha Toshiba | Lateral conductivity modulated MOSFET |
| US4980743A (en) * | 1987-02-26 | 1990-12-25 | Kabushiki Kaisha Toshiba | Conductivity-modulation metal oxide semiconductor field effect transistor |
| US5105243A (en) * | 1987-02-26 | 1992-04-14 | Kabushiki Kaisha Toshiba | Conductivity-modulation metal oxide field effect transistor with single gate structure |
| US5237186A (en) * | 1987-02-26 | 1993-08-17 | Kabushiki Kaisha Toshiba | Conductivity-modulation metal oxide field effect transistor with single gate structure |
-
1981
- 1981-12-08 JP JP56197091A patent/JPS5897866A/ja active Pending
Cited By (6)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US4782372A (en) * | 1984-05-30 | 1988-11-01 | Kabushiki Kaisha Toshiba | Lateral conductivity modulated MOSFET |
| US4881120A (en) * | 1984-05-30 | 1989-11-14 | Kabushiki Kaisha Toshiba | Conductive modulated MOSFET |
| US5093701A (en) * | 1984-05-30 | 1992-03-03 | Kabushiki Kaisha Toshiba | Conductivity modulated mosfet |
| US4980743A (en) * | 1987-02-26 | 1990-12-25 | Kabushiki Kaisha Toshiba | Conductivity-modulation metal oxide semiconductor field effect transistor |
| US5105243A (en) * | 1987-02-26 | 1992-04-14 | Kabushiki Kaisha Toshiba | Conductivity-modulation metal oxide field effect transistor with single gate structure |
| US5237186A (en) * | 1987-02-26 | 1993-08-17 | Kabushiki Kaisha Toshiba | Conductivity-modulation metal oxide field effect transistor with single gate structure |
Similar Documents
| Publication | Publication Date | Title |
|---|---|---|
| US5014102A (en) | MOSFET-gated bipolar transistors and thyristors with both turn-on and turn-off capability having single-polarity gate input signal | |
| US5973341A (en) | Lateral thin-film silicon-on-insulator (SOI) JFET device | |
| JPH0357614B2 (ja) | ||
| US5844273A (en) | Vertical semiconductor device and method of manufacturing the same | |
| JPH027532A (ja) | 積層チャネル電界効果トランジスタ | |
| US4743952A (en) | Insulated-gate semiconductor device with low on-resistance | |
| US6355513B1 (en) | Asymmetric depletion region for normally off JFET | |
| JP2000252475A (ja) | 電圧制御型半導体装置とその製法及びそれを用いた電力変換装置 | |
| US6137122A (en) | Latch-up controllable insulated gate bipolar transistor | |
| JP2622524B2 (ja) | ターンオフ機構及び過電圧保護手段を備えたサイリスタ | |
| JPS5897866A (ja) | 絶縁ゲ−ト型電界効果トランジスタ | |
| US4020365A (en) | Integrated field-effect transistor switch | |
| JP2002521822A (ja) | シリコン・オン・インシュレータ（ｓｏｉ）ハイブリッドトランジスタ・デバイス構造体 | |
| JP4256328B2 (ja) | 電界効果トランジスタ、半導体装置及びフォトリレー | |
| JPH09246545A (ja) | 電力用半導体素子 | |
| JPH07142731A (ja) | パワーデバイスおよびそれを形成するための方法 | |
| JP3376294B2 (ja) | 半導体装置 | |
| JPS62128564A (ja) | 逆導電サイリスタ | |
| EP0272753B1 (en) | Complementary silicon-on-insulator lateral insulated gate rectifiers | |
| JPH01251755A (ja) | サイリスタ | |
| JPH05299639A (ja) | 縦型構造のｍｏｓ制御サイリスタ | |
| JPH01111378A (ja) | 縦型ｍｏｓ ｆｅｔ | |
| EP0807320A1 (en) | Power thyristor with mos gated turn-off and mos-assisted turn-on | |
| JP3112376B2 (ja) | 縦型半導体装置 | |
| JP2867420B2 (ja) | 化合物半導体装置 |