JPH08139279A - 半導体装置 - Google Patents
半導体装置Info
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- JPH08139279A JPH08139279A JP6294012A JP29401294A JPH08139279A JP H08139279 A JPH08139279 A JP H08139279A JP 6294012 A JP6294012 A JP 6294012A JP 29401294 A JP29401294 A JP 29401294A JP H08139279 A JPH08139279 A JP H08139279A
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- Semiconductor Integrated Circuits (AREA)
- Metal-Oxide And Bipolar Metal-Oxide Semiconductor Integrated Circuits (AREA)
Abstract
(57)【要約】 （修正有）
【目的】特性が著しく劣化する前に素子の寿命を識別し
うる大規模集積回路を実現する。 【構成】ＭＯＳＦＥＴを基本構成素子とする論理回路Ｌ
Ｃを備える集積回路ＬＳＩに、論理回路を構成するＭＯ
ＳＦＥＴより小さなゲート長を有する寿命判定用ＭＯＳ
ＦＥＴ又は論理回路で用いられ信号配線より小さな配線
幅を有する寿命判定用配線あるいは論理回路を構成する
ＭＯＳＦＥＴより小さなゲート長を有するＭＯＳＦＥＴ
からなる奇数個のＣＭＯＳインバータが直列結合されて
なる寿命判定用リングオシレータと、寿命判定用ＭＯＳ
ＦＥＴのコンダクタンス又は寿命判定用配線の抵抗値あ
るいは寿命判定用リングオシレータの発振周波数が所定
値を超えて変化したことを識別して選択的に寿命表示信
号ＬＡＳをハイレベルとする寿命判定回路とを含む寿命
表示回路ＬＡを設け、この寿命表示信号を外部出力する
ための寿命表示信号出力端子ＴＬＡＳを設ける。
うる大規模集積回路を実現する。 【構成】ＭＯＳＦＥＴを基本構成素子とする論理回路Ｌ
Ｃを備える集積回路ＬＳＩに、論理回路を構成するＭＯ
ＳＦＥＴより小さなゲート長を有する寿命判定用ＭＯＳ
ＦＥＴ又は論理回路で用いられ信号配線より小さな配線
幅を有する寿命判定用配線あるいは論理回路を構成する
ＭＯＳＦＥＴより小さなゲート長を有するＭＯＳＦＥＴ
からなる奇数個のＣＭＯＳインバータが直列結合されて
なる寿命判定用リングオシレータと、寿命判定用ＭＯＳ
ＦＥＴのコンダクタンス又は寿命判定用配線の抵抗値あ
るいは寿命判定用リングオシレータの発振周波数が所定
値を超えて変化したことを識別して選択的に寿命表示信
号ＬＡＳをハイレベルとする寿命判定回路とを含む寿命
表示回路ＬＡを設け、この寿命表示信号を外部出力する
ための寿命表示信号出力端子ＴＬＡＳを設ける。
Description
【０００１】
【産業上の利用分野】この発明は半導体装置に関し、例
えば、ＭＯＳＦＥＴ（金属酸化物半導体型電界効果トラ
ンジスタ。この明細書では、ＭＯＳＦＥＴをして絶縁ゲ
ート型電界効果トランジスタの総称とする）をその基本
構成素子とする大規模集積回路ならびにその信頼性向上
に利用して特に有効な技術に関するものである。
えば、ＭＯＳＦＥＴ（金属酸化物半導体型電界効果トラ
ンジスタ。この明細書では、ＭＯＳＦＥＴをして絶縁ゲ
ート型電界効果トランジスタの総称とする）をその基本
構成素子とする大規模集積回路ならびにその信頼性向上
に利用して特に有効な技術に関するものである。
【０００２】
【従来の技術】ＭＯＳＦＥＴを基本構成素子とする大規
模集積回路がある。また、このような大規模集積回路に
おいて、時間経過にともなうＭＯＳＦＥＴのＤＣ（直
流）特性つまりコンダクタンス，しきい値電圧又はドレ
イン電流の変化あるいはＡＣ（交流）特性つまり例えば
リングオシレータの発振周波数の変化をもとに大規模集
積回路の寿命を判定する方法が、例えば、日経マグロウ
ヒル社発行『日経マイクロデバイス』１９９１年１０月
号の第４１頁等に記載されている。
模集積回路がある。また、このような大規模集積回路に
おいて、時間経過にともなうＭＯＳＦＥＴのＤＣ（直
流）特性つまりコンダクタンス，しきい値電圧又はドレ
イン電流の変化あるいはＡＣ（交流）特性つまり例えば
リングオシレータの発振周波数の変化をもとに大規模集
積回路の寿命を判定する方法が、例えば、日経マグロウ
ヒル社発行『日経マイクロデバイス』１９９１年１０月
号の第４１頁等に記載されている。
【０００３】
【発明が解決しようとする課題】ＭＯＳＦＥＴを基本構
成素子とする従来の大規模集積回路において、上記ＤＣ
特性又はＡＣ特性の劣化による寿命の判定は、専ら大規
模集積回路又はこれを含む装置の開発設計や信頼性対策
の目安として用いられ、実際の製品では、装置の異常発
生を受けて素子の寿命を認知し、寿命が尽きた素子の交
換によって装置の異常回復を図る受動的な方法が採られ
ている。つまり、従来では、素子の特性が著しく劣化す
る前に寿命を識別できない訳であって、このことが大規
模集積回路ひいてはこれを含む装置の信頼性を低下させ
る原因となっている。
成素子とする従来の大規模集積回路において、上記ＤＣ
特性又はＡＣ特性の劣化による寿命の判定は、専ら大規
模集積回路又はこれを含む装置の開発設計や信頼性対策
の目安として用いられ、実際の製品では、装置の異常発
生を受けて素子の寿命を認知し、寿命が尽きた素子の交
換によって装置の異常回復を図る受動的な方法が採られ
ている。つまり、従来では、素子の特性が著しく劣化す
る前に寿命を識別できない訳であって、このことが大規
模集積回路ひいてはこれを含む装置の信頼性を低下させ
る原因となっている。
【０００４】この発明の目的は、その特性が著しく劣化
する前に素子の寿命を識別しうる大規模集積回路等の半
導体装置を提供することにある。この発明の他の目的
は、大規模集積回路ならびにこれを含む装置の信頼性を
高めることにある。
する前に素子の寿命を識別しうる大規模集積回路等の半
導体装置を提供することにある。この発明の他の目的
は、大規模集積回路ならびにこれを含む装置の信頼性を
高めることにある。
【０００５】この発明の前記ならびにその他の目的と新
規な特徴は、この明細書の記述及び添付図面から明らか
になるであろう。
規な特徴は、この明細書の記述及び添付図面から明らか
になるであろう。
【０００６】
【課題を解決するための手段】本願において開示される
発明のうち代表的なものの概要を簡単に説明すれば、次
の通りである。すなわち、例えばＭＯＳＦＥＴをその基
本構成素子とする内部回路を備える大規模集積回路等
に、内部回路を構成する通常のＭＯＳＦＥＴに比較して
小さなゲート長を有する寿命判定用ＭＯＳＦＥＴ又は内
部回路で用いられる通常の信号配線に比較して小さな配
線幅を有する寿命判定用配線あるいは内部回路を構成す
る通常のＭＯＳＦＥＴに比較して小さなゲート長を有す
るＭＯＳＦＥＴからなる奇数個のＣＭＯＳインバータが
直列結合されてなる寿命判定用リングオシレータと、時
間経過により寿命判定用ＭＯＳＦＥＴのコンダクタンス
又は寿命判定用配線の抵抗値あるいは寿命判定用リング
オシレータの発振周波数が所定値を超えて変化したこと
を識別して選択的に寿命表示信号を有効レベルとする寿
命判定回路とを含む寿命表示回路を設け、寿命表示回路
により形成される寿命表示信号を外部に出力するための
寿命表示信号出力端子を設ける。
発明のうち代表的なものの概要を簡単に説明すれば、次
の通りである。すなわち、例えばＭＯＳＦＥＴをその基
本構成素子とする内部回路を備える大規模集積回路等
に、内部回路を構成する通常のＭＯＳＦＥＴに比較して
小さなゲート長を有する寿命判定用ＭＯＳＦＥＴ又は内
部回路で用いられる通常の信号配線に比較して小さな配
線幅を有する寿命判定用配線あるいは内部回路を構成す
る通常のＭＯＳＦＥＴに比較して小さなゲート長を有す
るＭＯＳＦＥＴからなる奇数個のＣＭＯＳインバータが
直列結合されてなる寿命判定用リングオシレータと、時
間経過により寿命判定用ＭＯＳＦＥＴのコンダクタンス
又は寿命判定用配線の抵抗値あるいは寿命判定用リング
オシレータの発振周波数が所定値を超えて変化したこと
を識別して選択的に寿命表示信号を有効レベルとする寿
命判定回路とを含む寿命表示回路を設け、寿命表示回路
により形成される寿命表示信号を外部に出力するための
寿命表示信号出力端子を設ける。
【０００７】
【作用】上記手段によれば、その特性が著しく劣化する
前に素子の寿命を識別し、表示しうる大規模集積回路等
を実現できる。この結果、大規模集積回路等を含む装置
の異常発生を事前に予測し、有効な対策を施すことがで
きるため、大規模集積回路ならびにこれを含む装置の信
頼性を高めることができる。
前に素子の寿命を識別し、表示しうる大規模集積回路等
を実現できる。この結果、大規模集積回路等を含む装置
の異常発生を事前に予測し、有効な対策を施すことがで
きるため、大規模集積回路ならびにこれを含む装置の信
頼性を高めることができる。
【０００８】
【実施例】図１には、この発明が適用された大規模集積
回路ＬＳＩの一実施例のブロック図が示されている。ま
た、図２には、図１の大規模集積回路ＬＳＩに含まれる
寿命表示回路ＬＡの第１の実施例のブロック図が示され
ている。これらの図をもとに、この実施例の大規模集積
回路ＬＳＩ及び寿命表示回路ＬＡの構成及び動作ならび
にその特徴について説明する。なお、図１及び図２の各
ブロックを構成する回路素子は、特に制限されないが、
公知のＭＯＳＦＥＴ集積回路の製造技術により、単結晶
シリコンのような１個の半導体基板上に形成される。
回路ＬＳＩの一実施例のブロック図が示されている。ま
た、図２には、図１の大規模集積回路ＬＳＩに含まれる
寿命表示回路ＬＡの第１の実施例のブロック図が示され
ている。これらの図をもとに、この実施例の大規模集積
回路ＬＳＩ及び寿命表示回路ＬＡの構成及び動作ならび
にその特徴について説明する。なお、図１及び図２の各
ブロックを構成する回路素子は、特に制限されないが、
公知のＭＯＳＦＥＴ集積回路の製造技術により、単結晶
シリコンのような１個の半導体基板上に形成される。
【０００９】図１において、この実施例の大規模集積回
路ＬＳＩは、ＭＯＳＦＥＴをその基本構成素子とする論
理回路ＬＣ（内部回路）を備える。論理回路ＬＣには、
データ入力端子ＴＩ１〜ＴＩｊを介してｊビットの入力
信号Ｉ１〜Ｉｊが供給され、図示されない電源電圧入力
端子及び接地電位入力端子を介して所定の電源電圧及び
接地電位が供給される。論理回路ＬＣは、大規模集積回
路ＬＳＩの中心となる部分であって、データ入力端子Ｔ
Ｉ１〜ＴＩｊを介して供給される入力信号Ｉ１〜Ｉｊに
所定の論理演算処理を施し、ｋビットの出力信号Ｏ１〜
Ｏｋを選択的に形成する。これらの出力信号Ｏ１〜Ｏｋ
は、対応するデータ出力端子ＴＯ１〜ＴＯｋを介して大
規模集積回路ＬＳＩの外部に出力される。
路ＬＳＩは、ＭＯＳＦＥＴをその基本構成素子とする論
理回路ＬＣ（内部回路）を備える。論理回路ＬＣには、
データ入力端子ＴＩ１〜ＴＩｊを介してｊビットの入力
信号Ｉ１〜Ｉｊが供給され、図示されない電源電圧入力
端子及び接地電位入力端子を介して所定の電源電圧及び
接地電位が供給される。論理回路ＬＣは、大規模集積回
路ＬＳＩの中心となる部分であって、データ入力端子Ｔ
Ｉ１〜ＴＩｊを介して供給される入力信号Ｉ１〜Ｉｊに
所定の論理演算処理を施し、ｋビットの出力信号Ｏ１〜
Ｏｋを選択的に形成する。これらの出力信号Ｏ１〜Ｏｋ
は、対応するデータ出力端子ＴＯ１〜ＴＯｋを介して大
規模集積回路ＬＳＩの外部に出力される。
【００１０】この実施例において、大規模集積回路ＬＳ
Ｉは、さらに寿命表示回路ＬＡと、この寿命表示回路Ｌ
Ａの出力信号つまり寿命表示信号ＬＡＳを外部に出力す
るための寿命表示信号出力端子ＴＬＡＳとを備える。
Ｉは、さらに寿命表示回路ＬＡと、この寿命表示回路Ｌ
Ａの出力信号つまり寿命表示信号ＬＡＳを外部に出力す
るための寿命表示信号出力端子ＴＬＡＳとを備える。
【００１１】ここで、寿命表示回路ＬＡは、特に制限さ
れないが、図２に示されるように、寿命判定用ＭＯＳＦ
ＥＴＬＭ及び寿命判定用配線ＬＷと、これらの寿命判定
用素子に対応して設けられる２個の寿命判定回路ＬＤ１
（第１の寿命判定回路）及びＬＤ２（第２の寿命判定回
路）とを備える。このうち、寿命判定用ＭＯＳＦＥＴＬ
Ｍは、上記論理回路ＬＣを構成する通常のＭＯＳＦＥＴ
に比較して小さなゲート長を有するＭＯＳＦＥＴからな
り、寿命判定用配線ＬＷは、論理回路ＬＣで用いられる
通常の信号配線より小さな配線幅を有する信号配線から
なる。
れないが、図２に示されるように、寿命判定用ＭＯＳＦ
ＥＴＬＭ及び寿命判定用配線ＬＷと、これらの寿命判定
用素子に対応して設けられる２個の寿命判定回路ＬＤ１
（第１の寿命判定回路）及びＬＤ２（第２の寿命判定回
路）とを備える。このうち、寿命判定用ＭＯＳＦＥＴＬ
Ｍは、上記論理回路ＬＣを構成する通常のＭＯＳＦＥＴ
に比較して小さなゲート長を有するＭＯＳＦＥＴからな
り、寿命判定用配線ＬＷは、論理回路ＬＣで用いられる
通常の信号配線より小さな配線幅を有する信号配線から
なる。
【００１２】次に、寿命判定回路ＬＤ１は、所定の時間
間隔をおいて上記寿命判定用ＭＯＳＦＥＴＬＭに試験電
流Ｉｍを流し、その値によって寿命判定用ＭＯＳＦＥＴ
ＬＭのコンダクタンスを識別する。そして、大規模集積
回路ＬＳＩが使用状態とされた当初におけるコンダクタ
ンスと現時点におけるコンダクタンスとを比較し、両者
に例えば１０％の変化が生じた場合には、その出力信号
つまり寿命表示信号ＬＡＳ１を選択的に有効レベルつま
りハイレベルとする。
間隔をおいて上記寿命判定用ＭＯＳＦＥＴＬＭに試験電
流Ｉｍを流し、その値によって寿命判定用ＭＯＳＦＥＴ
ＬＭのコンダクタンスを識別する。そして、大規模集積
回路ＬＳＩが使用状態とされた当初におけるコンダクタ
ンスと現時点におけるコンダクタンスとを比較し、両者
に例えば１０％の変化が生じた場合には、その出力信号
つまり寿命表示信号ＬＡＳ１を選択的に有効レベルつま
りハイレベルとする。
【００１３】一方、寿命判定回路ＬＤ１は、所定の時間
間隔をおいて上記寿命判定用配線ＬＷに試験電流Ｉｗを
流し、その値によって寿命判定用配線ＬＷの抵抗値を識
別する。そして、大規模集積回路ＬＳＩが使用状態とさ
れた当初における抵抗値と現時点における抵抗値とを比
較し、両者に例えば１０％の変化が生じた場合にその出
力信号つまり寿命表示信号ＬＡＳ２を選択的にハイレベ
ルとする。
間隔をおいて上記寿命判定用配線ＬＷに試験電流Ｉｗを
流し、その値によって寿命判定用配線ＬＷの抵抗値を識
別する。そして、大規模集積回路ＬＳＩが使用状態とさ
れた当初における抵抗値と現時点における抵抗値とを比
較し、両者に例えば１０％の変化が生じた場合にその出
力信号つまり寿命表示信号ＬＡＳ２を選択的にハイレベ
ルとする。
【００１４】寿命判定回路ＬＤ１の出力信号つまり寿命
表示信号ＬＡＳ１は、オアゲートＯＧの一方の入力端子
に供給され、寿命判定回路ＬＤ２の出力信号つまり寿命
表示信号ＬＡＳ２は、その他方の入力端子に供給され
る。オアゲートＯＧの出力信号は、大規模集積回路ＬＳ
Ｉの寿命表示信号ＬＡＳとして、寿命表示信号出力端子
ＴＬＡＳから出力される。言うまでもなく、オアゲート
ＯＧの出力信号つまり寿命表示信号ＬＡＳは、寿命判定
回路ＬＤ１から出力される寿命表示信号ＬＡＳ１あるい
は寿命判定回路ＬＤ２から出力されるＬＡＳ１のいずれ
かがハイレベルとされるとき、選択的にハイレベルとさ
れる。
表示信号ＬＡＳ１は、オアゲートＯＧの一方の入力端子
に供給され、寿命判定回路ＬＤ２の出力信号つまり寿命
表示信号ＬＡＳ２は、その他方の入力端子に供給され
る。オアゲートＯＧの出力信号は、大規模集積回路ＬＳ
Ｉの寿命表示信号ＬＡＳとして、寿命表示信号出力端子
ＴＬＡＳから出力される。言うまでもなく、オアゲート
ＯＧの出力信号つまり寿命表示信号ＬＡＳは、寿命判定
回路ＬＤ１から出力される寿命表示信号ＬＡＳ１あるい
は寿命判定回路ＬＤ２から出力されるＬＡＳ１のいずれ
かがハイレベルとされるとき、選択的にハイレベルとさ
れる。
【００１５】ところで、ＭＯＳＦＥＴのコンダクタンス
はホットキャリアの影響を受けて時間経過とともに変化
し、その値が例えば１０％変化する時点をＭＯＳＦＥＴ
の寿命として設定することができる。また、信号配線の
抵抗値はエレクトロマイグレーションの影響を受けて時
間経過とともに変化し、その値が例えば１０％変化する
時点を信号配線の寿命として設定することができる。周
知のように、論理回路ＬＣを構成する通常のＭＯＳＦＥ
Ｔに比較して小さなゲート幅を有する寿命判定用ＭＯＳ
ＦＥＴＬＭは、ホットキャリアの影響を受けやすく、そ
の寿命も短い。また、論理回路ＬＣで用いられる通常の
信号配線に比較して小さな配線幅を有する寿命判定用配
線ＬＷは、エレクトロマイグレーションの影響を受けや
すく、その寿命も短い。したがって、寿命判定用ＭＯＳ
ＦＥＴＬＭのコンダクタンス又は寿命判定用配線ＬＷの
抵抗値が１０％を超えて変化したことを識別して選択的
にハイレベルとされる寿命表示信号ＬＡＳ１及びＬＡＳ
２つまり寿命表示信号ＬＡＳは、論理回路ＬＣを構成す
る通常のＭＯＳＦＥＴ又は信号配線の特にＤＣ特性から
みた寿命が間近に迫ったことを知らせるものとなる。こ
の結果、その特性が著しく劣化する前に大規模集積回路
ＬＳＩを構成する素子の特にＤＣ特性からみた寿命を容
易に識別し、表示することができるものである。
はホットキャリアの影響を受けて時間経過とともに変化
し、その値が例えば１０％変化する時点をＭＯＳＦＥＴ
の寿命として設定することができる。また、信号配線の
抵抗値はエレクトロマイグレーションの影響を受けて時
間経過とともに変化し、その値が例えば１０％変化する
時点を信号配線の寿命として設定することができる。周
知のように、論理回路ＬＣを構成する通常のＭＯＳＦＥ
Ｔに比較して小さなゲート幅を有する寿命判定用ＭＯＳ
ＦＥＴＬＭは、ホットキャリアの影響を受けやすく、そ
の寿命も短い。また、論理回路ＬＣで用いられる通常の
信号配線に比較して小さな配線幅を有する寿命判定用配
線ＬＷは、エレクトロマイグレーションの影響を受けや
すく、その寿命も短い。したがって、寿命判定用ＭＯＳ
ＦＥＴＬＭのコンダクタンス又は寿命判定用配線ＬＷの
抵抗値が１０％を超えて変化したことを識別して選択的
にハイレベルとされる寿命表示信号ＬＡＳ１及びＬＡＳ
２つまり寿命表示信号ＬＡＳは、論理回路ＬＣを構成す
る通常のＭＯＳＦＥＴ又は信号配線の特にＤＣ特性から
みた寿命が間近に迫ったことを知らせるものとなる。こ
の結果、その特性が著しく劣化する前に大規模集積回路
ＬＳＩを構成する素子の特にＤＣ特性からみた寿命を容
易に識別し、表示することができるものである。
【００１６】なお、寿命表示回路ＬＡを構成するオアゲ
ートＯＧは、特に制限されないが、その出力端子と回路
の電源電圧との間に設けられるオープンドレイン型の出
力ＭＯＳＦＥＴを含み、大規模集積回路ＬＳＩの寿命表
示信号出力端子ＴＬＡＳから出力される寿命表示信号Ｌ
ＡＳは、他の同様な複数の大規模集積回路ＬＳＩの寿命
表示信号出力端子ＴＬＡＳから出力される寿命表示信号
ＬＡＳに対して直接結線論理和（ワイヤドオア）結合す
ることができる。
ートＯＧは、特に制限されないが、その出力端子と回路
の電源電圧との間に設けられるオープンドレイン型の出
力ＭＯＳＦＥＴを含み、大規模集積回路ＬＳＩの寿命表
示信号出力端子ＴＬＡＳから出力される寿命表示信号Ｌ
ＡＳは、他の同様な複数の大規模集積回路ＬＳＩの寿命
表示信号出力端子ＴＬＡＳから出力される寿命表示信号
ＬＡＳに対して直接結線論理和（ワイヤドオア）結合す
ることができる。
【００１７】図３には、図１の大規模集積回路ＬＳＩに
含まれる寿命表示回路ＬＡの第２の実施例のブロック図
が示されている。なお、この実施例の寿命表示回路ＬＡ
は、前記図２の実施例を基本的に踏襲するものであるた
め、これと異なる部分についてのみ説明を追加する。
含まれる寿命表示回路ＬＡの第２の実施例のブロック図
が示されている。なお、この実施例の寿命表示回路ＬＡ
は、前記図２の実施例を基本的に踏襲するものであるた
め、これと異なる部分についてのみ説明を追加する。
【００１８】図３において、この実施例の寿命表示回路
ＬＡは、奇数個つまり５個のＣＭＯＳインバータＶ１〜
Ｖ５が直列結合されてなるリングオシレータＲＯＳＣ
と、このリングオシレータの発振出力信号ＯＳを受ける
寿命判定回路ＬＤ３（第３の寿命判定回路）とを含む。
このうち、リングオシレータＲＯＳＣは、その電源電圧
が投入される間定常的に発振状態とされ、ＣＭＯＳイン
バータＶ１〜Ｖ５を構成するＰチャンネル及びＮチャン
ネルＭＯＳＦＥＴのコンダクタンスに応じた周波数の発
振出力信号ＯＳを形成する。また、寿命判定回路ＬＤ３
は、大規模集積回路ＬＳＩが使用状態とされた当初にお
ける発振出力信号ＯＳの周波数と現時点における周波数
とを比較し、両者に例えば１０％の変化が生じた場合に
その出力信号つまり寿命表示信号ＬＡＳを選択的にハイ
レベルとする。なお、この実施例において、リングオシ
レータＲＯＳＣのＣＭＯＳインバータＶ１〜Ｖ５を構成
するＰチャンネル及びＮチャンネルＭＯＳＦＥＴは、論
理回路ＬＣを構成する通常のＭＯＳＦＥＴに比較して小
さなゲート幅を持つべく設計される。
ＬＡは、奇数個つまり５個のＣＭＯＳインバータＶ１〜
Ｖ５が直列結合されてなるリングオシレータＲＯＳＣ
と、このリングオシレータの発振出力信号ＯＳを受ける
寿命判定回路ＬＤ３（第３の寿命判定回路）とを含む。
このうち、リングオシレータＲＯＳＣは、その電源電圧
が投入される間定常的に発振状態とされ、ＣＭＯＳイン
バータＶ１〜Ｖ５を構成するＰチャンネル及びＮチャン
ネルＭＯＳＦＥＴのコンダクタンスに応じた周波数の発
振出力信号ＯＳを形成する。また、寿命判定回路ＬＤ３
は、大規模集積回路ＬＳＩが使用状態とされた当初にお
ける発振出力信号ＯＳの周波数と現時点における周波数
とを比較し、両者に例えば１０％の変化が生じた場合に
その出力信号つまり寿命表示信号ＬＡＳを選択的にハイ
レベルとする。なお、この実施例において、リングオシ
レータＲＯＳＣのＣＭＯＳインバータＶ１〜Ｖ５を構成
するＰチャンネル及びＮチャンネルＭＯＳＦＥＴは、論
理回路ＬＣを構成する通常のＭＯＳＦＥＴに比較して小
さなゲート幅を持つべく設計される。
【００１９】前述のように、ＭＯＳＦＥＴのコンダクタ
ンスは、ホットキャリアの影響を受けて時間経過ととも
に変化し、これにともなってリングオシレータＲＯＳＣ
の発振周波数が変化する。また、論理回路ＬＣを構成す
る通常のＭＯＳＦＥＴに比較して小さなゲート幅を有す
るＭＯＳＦＥＴは、ホットキャリアの影響を受けやす
く、相応してリングオシレータＲＯＳＣの発振周波数も
ホットキャリアの影響を受けやすい。したがって、リン
グオシレータＲＯＳＣから出力される発振出力信号ＯＳ
の周波数が１０％を超えて変化したことを識別して選択
的にハイレベルとされる寿命表示信号ＬＡＳは、論理回
路ＬＣを構成する通常のＭＯＳＦＥＴのＡＣ特性からみ
た寿命が間近に迫ったことを知らせるものとなる。この
結果、その特性が著しく劣化する前に大規模集積回路Ｌ
ＳＩを構成する素子の特にＡＣ特性からみた寿命を容易
に識別し、表示することができるものである。
ンスは、ホットキャリアの影響を受けて時間経過ととも
に変化し、これにともなってリングオシレータＲＯＳＣ
の発振周波数が変化する。また、論理回路ＬＣを構成す
る通常のＭＯＳＦＥＴに比較して小さなゲート幅を有す
るＭＯＳＦＥＴは、ホットキャリアの影響を受けやす
く、相応してリングオシレータＲＯＳＣの発振周波数も
ホットキャリアの影響を受けやすい。したがって、リン
グオシレータＲＯＳＣから出力される発振出力信号ＯＳ
の周波数が１０％を超えて変化したことを識別して選択
的にハイレベルとされる寿命表示信号ＬＡＳは、論理回
路ＬＣを構成する通常のＭＯＳＦＥＴのＡＣ特性からみ
た寿命が間近に迫ったことを知らせるものとなる。この
結果、その特性が著しく劣化する前に大規模集積回路Ｌ
ＳＩを構成する素子の特にＡＣ特性からみた寿命を容易
に識別し、表示することができるものである。
【００２０】図４には、図１の大規模集積回路を応用し
た機能ユニットＦＵの一実施例のブロック図が示されて
いる。同図をもとに、この発明が適用された大規模集積
回路の応用装置の概要ならびにその特徴について説明す
る。
た機能ユニットＦＵの一実施例のブロック図が示されて
いる。同図をもとに、この発明が適用された大規模集積
回路の応用装置の概要ならびにその特徴について説明す
る。
【００２１】図４において、この実施例の機能ユニット
ＦＵは、実装ボードＰＢ上に格子状に搭載されるｍ×ｎ
個の大規模集積回路ＬＳＩ１１〜ＬＳＩ１ｎないしＬＳ
Ｉｍ１〜ＬＳＩｍｎを含む。これらの大規模集積回路
は、図１の大規模集積回路ＬＳＩからなり、寿命表示回
路ＬＡと、その出力信号つまり寿命表示信号ＬＡＳを出
力するための寿命表示信号出力端子ＴＬＡＳとをそれぞ
れ備える。
ＦＵは、実装ボードＰＢ上に格子状に搭載されるｍ×ｎ
個の大規模集積回路ＬＳＩ１１〜ＬＳＩ１ｎないしＬＳ
Ｉｍ１〜ＬＳＩｍｎを含む。これらの大規模集積回路
は、図１の大規模集積回路ＬＳＩからなり、寿命表示回
路ＬＡと、その出力信号つまり寿命表示信号ＬＡＳを出
力するための寿命表示信号出力端子ＴＬＡＳとをそれぞ
れ備える。
【００２２】前述のように、各大規模集積回路の寿命表
示回路ＬＡを構成するオアゲートＯＧは、寿命表示信号
出力端子ＴＬＡＳと回路の電源電圧との間に設けられる
オープンドレイン型の出力ＭＯＳＦＥＴを含み、寿命表
示信号出力端子ＴＬＡＳは直接結線論理和結合すること
が許される。このため、この実施例の機能ユニットＦＵ
では、すべての大規模集積回路ＬＳＩ１１〜ＬＳＩ１ｎ
ないしＬＳＩｍ１〜ＬＳＩｍｎの寿命表示信号出力端子
ＴＬＡＳが共通結合され、所定の終端抵抗Ｒを介して回
路の接地電位に結合される。これにより、結線論理和結
合された寿命表示信号出力端子における寿命表示信号Ｌ
ＡＳＧは、機能ユニットＦＵを構成する大規模集積回路
ＬＳＩ１１〜ＬＳＩ１ｎないしＬＳＩｍ１〜ＬＳＩｍｎ
のいずれかにおいて寿命表示信号ＬＡＳがハイレベルと
されるとき、言い換えるならば機能ユニットＦＵを構成
する大規模集積回路ＬＳＩ１１〜ＬＳＩ１ｎないしＬＳ
Ｉｍ１〜ＬＳＩｍｎのいずれかにおいて寿命が間近に迫
った素子があるとき、選択的にハイレベルとされるもの
となる。この結果、寿命表示信号ＬＡＳＧのハイレベル
を受けて例えば機能ユニットＦＵの診断処理を開始する
ことで、機能ユニットＦＵの異常発生を事前に予測し、
有効な対策を施すことができるため、機能ユニットＦＵ
としての信頼性を高めることができるものである。
示回路ＬＡを構成するオアゲートＯＧは、寿命表示信号
出力端子ＴＬＡＳと回路の電源電圧との間に設けられる
オープンドレイン型の出力ＭＯＳＦＥＴを含み、寿命表
示信号出力端子ＴＬＡＳは直接結線論理和結合すること
が許される。このため、この実施例の機能ユニットＦＵ
では、すべての大規模集積回路ＬＳＩ１１〜ＬＳＩ１ｎ
ないしＬＳＩｍ１〜ＬＳＩｍｎの寿命表示信号出力端子
ＴＬＡＳが共通結合され、所定の終端抵抗Ｒを介して回
路の接地電位に結合される。これにより、結線論理和結
合された寿命表示信号出力端子における寿命表示信号Ｌ
ＡＳＧは、機能ユニットＦＵを構成する大規模集積回路
ＬＳＩ１１〜ＬＳＩ１ｎないしＬＳＩｍ１〜ＬＳＩｍｎ
のいずれかにおいて寿命表示信号ＬＡＳがハイレベルと
されるとき、言い換えるならば機能ユニットＦＵを構成
する大規模集積回路ＬＳＩ１１〜ＬＳＩ１ｎないしＬＳ
Ｉｍ１〜ＬＳＩｍｎのいずれかにおいて寿命が間近に迫
った素子があるとき、選択的にハイレベルとされるもの
となる。この結果、寿命表示信号ＬＡＳＧのハイレベル
を受けて例えば機能ユニットＦＵの診断処理を開始する
ことで、機能ユニットＦＵの異常発生を事前に予測し、
有効な対策を施すことができるため、機能ユニットＦＵ
としての信頼性を高めることができるものである。
【００２３】以上の実施例から得られる作用効果は、下
記の通りである。すなわち、 （１）例えばＭＯＳＦＥＴをその基本構成素子とする内
部回路を備える大規模集積回路等に、内部回路を構成す
る通常のＭＯＳＦＥＴに比較して小さなゲート長を有す
る寿命判定用ＭＯＳＦＥＴ又は内部回路で用いられる通
常の信号配線に比較して小さな配線幅を有する寿命判定
用配線あるいは内部回路を構成する通常のＭＯＳＦＥＴ
に比較して小さなゲート長を有するＭＯＳＦＥＴからな
る奇数個のＣＭＯＳインバータが直列結合されてなる寿
命判定用リングオシレータと、寿命判定用ＭＯＳＦＥＴ
のコンダクタンス又は寿命判定用配線の抵抗値あるいは
寿命判定用リングオシレータの発振周波数が所定値を超
えて変化したことを識別して選択的に寿命表示信号を有
効レベルとする寿命判定回路とを含む寿命表示回路を設
け、寿命表示信号を外部に出力するための寿命表示信号
出力端子を設けることで、その特性が著しく劣化する前
に素子の寿命を容易に識別し、表示しうる大規模集積回
路等を実現することができるという効果が得られる。
記の通りである。すなわち、 （１）例えばＭＯＳＦＥＴをその基本構成素子とする内
部回路を備える大規模集積回路等に、内部回路を構成す
る通常のＭＯＳＦＥＴに比較して小さなゲート長を有す
る寿命判定用ＭＯＳＦＥＴ又は内部回路で用いられる通
常の信号配線に比較して小さな配線幅を有する寿命判定
用配線あるいは内部回路を構成する通常のＭＯＳＦＥＴ
に比較して小さなゲート長を有するＭＯＳＦＥＴからな
る奇数個のＣＭＯＳインバータが直列結合されてなる寿
命判定用リングオシレータと、寿命判定用ＭＯＳＦＥＴ
のコンダクタンス又は寿命判定用配線の抵抗値あるいは
寿命判定用リングオシレータの発振周波数が所定値を超
えて変化したことを識別して選択的に寿命表示信号を有
効レベルとする寿命判定回路とを含む寿命表示回路を設
け、寿命表示信号を外部に出力するための寿命表示信号
出力端子を設けることで、その特性が著しく劣化する前
に素子の寿命を容易に識別し、表示しうる大規模集積回
路等を実現することができるという効果が得られる。
【００２４】（２）上記（１）項の大規模集積回路を複
数個含む装置において、各大規模集積回路の寿命表示信
号出力端子を結線論理和結合し、いずれかの寿命表示信
号のハイレベルを受けて所定の診断処理を開始すること
で、装置の異常発生を事前に予測し、有効な対策を施す
ことができるという効果が得られる。 （３）上記（１）項及び（２）項により、大規模集積回
路ならびにこれを含む装置の信頼性を高めることができ
るという効果が得られる。
数個含む装置において、各大規模集積回路の寿命表示信
号出力端子を結線論理和結合し、いずれかの寿命表示信
号のハイレベルを受けて所定の診断処理を開始すること
で、装置の異常発生を事前に予測し、有効な対策を施す
ことができるという効果が得られる。 （３）上記（１）項及び（２）項により、大規模集積回
路ならびにこれを含む装置の信頼性を高めることができ
るという効果が得られる。
【００２５】以上、本発明者によってなされた発明を実
施例に基づき具体的に説明したが、この発明は、上記実
施例に限定されるものではなく、その要旨を逸脱しない
範囲で種々変更可能であることは言うまでもない。例え
ば、図１において、大規模集積回路ＬＳＩは、基板上に
分散配置された複数の寿命表示回路ＬＡを備えることが
できる。図２において、寿命判定用ＭＯＳＦＥＴＬＭの
寿命は、ドレイン電流又はしきい値電圧の変化によって
判定してもよいし、その判定基準も１０％に限定されな
い。図３において、リングオシレータＲＯＳＣを構成す
るＣＭＯＳインバータの数は、奇数であることを条件に
任意に設定できる。また、この実施例では、リングオシ
レータＲＯＳＣを定常的に発振状態としているが、所定
の時間間隔で周期的に発振状態としてもよい。図２及び
図３において、寿命表示回路ＬＡは、寿命判定用ＭＯＳ
ＦＥＴＬＭつまり寿命判定回路ＬＤ１，寿命判定用配線
ＬＷつまり寿命判定回路ＬＤ２ならびに寿命判定用リン
グオシレータＲＯＳＣつまり寿命判定回路ＬＤ３を任意
の組み合わせで備えることができる。
施例に基づき具体的に説明したが、この発明は、上記実
施例に限定されるものではなく、その要旨を逸脱しない
範囲で種々変更可能であることは言うまでもない。例え
ば、図１において、大規模集積回路ＬＳＩは、基板上に
分散配置された複数の寿命表示回路ＬＡを備えることが
できる。図２において、寿命判定用ＭＯＳＦＥＴＬＭの
寿命は、ドレイン電流又はしきい値電圧の変化によって
判定してもよいし、その判定基準も１０％に限定されな
い。図３において、リングオシレータＲＯＳＣを構成す
るＣＭＯＳインバータの数は、奇数であることを条件に
任意に設定できる。また、この実施例では、リングオシ
レータＲＯＳＣを定常的に発振状態としているが、所定
の時間間隔で周期的に発振状態としてもよい。図２及び
図３において、寿命表示回路ＬＡは、寿命判定用ＭＯＳ
ＦＥＴＬＭつまり寿命判定回路ＬＤ１，寿命判定用配線
ＬＷつまり寿命判定回路ＬＤ２ならびに寿命判定用リン
グオシレータＲＯＳＣつまり寿命判定回路ＬＤ３を任意
の組み合わせで備えることができる。
【００２６】図４において、終端抵抗Ｒは、機能ユニッ
トＦＵの外部に設けてもよいし、大規模集積回路ＬＳＩ
１１〜ＬＳＩ１ｎないしＬＳＩｍ１〜ＬＳＩｍｎに含ま
れるものとしてもよい。大規模集積回路ＬＳＩ１１〜Ｌ
ＳＩ１ｎないしＬＳＩｍ１〜ＬＳＩｍｎの寿命表示信号
出力端子ＴＬＡＳは、結線論理和結合されることを必須
条件とはしないし、寿命表示信号出力端子ＴＬＡＳにお
ける寿命表示信号ＬＡＳは、ロウレベルをその有効レベ
ルとするものであってもよい。機能ユニットＦＵは、大
規模集積回路以外の各種ブロックを備えることができ
る。
トＦＵの外部に設けてもよいし、大規模集積回路ＬＳＩ
１１〜ＬＳＩ１ｎないしＬＳＩｍ１〜ＬＳＩｍｎに含ま
れるものとしてもよい。大規模集積回路ＬＳＩ１１〜Ｌ
ＳＩ１ｎないしＬＳＩｍ１〜ＬＳＩｍｎの寿命表示信号
出力端子ＴＬＡＳは、結線論理和結合されることを必須
条件とはしないし、寿命表示信号出力端子ＴＬＡＳにお
ける寿命表示信号ＬＡＳは、ロウレベルをその有効レベ
ルとするものであってもよい。機能ユニットＦＵは、大
規模集積回路以外の各種ブロックを備えることができ
る。
【００２７】以上の説明では、主として本発明者によっ
てなされた発明をその背景となった利用分野であるＭＯ
ＳＦＥＴを基本構成素子とする論理回路つまりデジタル
回路を備える大規模集積回路ならびにその応用装置に適
用した場合について説明したが、それに限定されるもの
ではなく、例えば、ＭＯＳＦＥＴを基本構成素子とする
アナログ回路あるいはバイポーラトランジスタ等の他の
素子を基本構成素子とするデジタル回路又はアナログ回
路を備える各種集積回路にも適用できる。この発明は、
時間経過にともないその特性が劣化する素子を含む半導
体装置ならびにこのような半導体装置を含む装置及びシ
ステムに広く適用できる。
てなされた発明をその背景となった利用分野であるＭＯ
ＳＦＥＴを基本構成素子とする論理回路つまりデジタル
回路を備える大規模集積回路ならびにその応用装置に適
用した場合について説明したが、それに限定されるもの
ではなく、例えば、ＭＯＳＦＥＴを基本構成素子とする
アナログ回路あるいはバイポーラトランジスタ等の他の
素子を基本構成素子とするデジタル回路又はアナログ回
路を備える各種集積回路にも適用できる。この発明は、
時間経過にともないその特性が劣化する素子を含む半導
体装置ならびにこのような半導体装置を含む装置及びシ
ステムに広く適用できる。
【００２８】
【発明の効果】本願において開示される発明のうち代表
的なものによって得られる効果を簡単に説明すれば、下
記の通りである。すなわち、例えばＭＯＳＦＥＴをその
基本構成素子とする内部回路を備える大規模集積回路等
に、内部回路を構成する通常のＭＯＳＦＥＴに比較して
小さなゲート長を有する寿命判定用ＭＯＳＦＥＴ又は内
部回路で用いられる通常の信号配線に比較して小さな配
線幅を有する寿命判定用配線あるいは内部回路を構成す
る通常のＭＯＳＦＥＴに比較して小さなゲート長を有す
るＭＯＳＦＥＴからなる奇数個のＣＭＯＳインバータが
直列結合されてなる寿命判定用リングオシレータと、上
記寿命判定用ＭＯＳＦＥＴのコンダクタンス又は寿命判
定用配線の抵抗値あるいは寿命判定用リングオシレータ
の発振周波数が所定値を超えて変化したことを識別して
選択的に寿命表示信号を有効レベルとする寿命判定回路
とを含む寿命表示回路を設け、この寿命表示回路によっ
て形成される寿命表示信号を外部に出力するための寿命
表示信号出力端子を設けることで、その特性が著しく劣
化する前に素子の寿命を識別し、表示しうる大規模集積
回路等を実現するできる。この結果、大規模集積回路等
を含む装置の異常発生を事前に予測し、有効な対策を施
すことができるため、大規模集積回路ならびにこれを含
む装置の信頼性を高めることができる。
的なものによって得られる効果を簡単に説明すれば、下
記の通りである。すなわち、例えばＭＯＳＦＥＴをその
基本構成素子とする内部回路を備える大規模集積回路等
に、内部回路を構成する通常のＭＯＳＦＥＴに比較して
小さなゲート長を有する寿命判定用ＭＯＳＦＥＴ又は内
部回路で用いられる通常の信号配線に比較して小さな配
線幅を有する寿命判定用配線あるいは内部回路を構成す
る通常のＭＯＳＦＥＴに比較して小さなゲート長を有す
るＭＯＳＦＥＴからなる奇数個のＣＭＯＳインバータが
直列結合されてなる寿命判定用リングオシレータと、上
記寿命判定用ＭＯＳＦＥＴのコンダクタンス又は寿命判
定用配線の抵抗値あるいは寿命判定用リングオシレータ
の発振周波数が所定値を超えて変化したことを識別して
選択的に寿命表示信号を有効レベルとする寿命判定回路
とを含む寿命表示回路を設け、この寿命表示回路によっ
て形成される寿命表示信号を外部に出力するための寿命
表示信号出力端子を設けることで、その特性が著しく劣
化する前に素子の寿命を識別し、表示しうる大規模集積
回路等を実現するできる。この結果、大規模集積回路等
を含む装置の異常発生を事前に予測し、有効な対策を施
すことができるため、大規模集積回路ならびにこれを含
む装置の信頼性を高めることができる。
【図１】この発明が適用された大規模集積回路の一実施
例を示すブロック図である。
例を示すブロック図である。
【図２】図１の大規模集積回路に含まれる寿命表示回路
の第１の実施例を示すブロック図である。
の第１の実施例を示すブロック図である。
【図３】図１の大規模集積回路に含まれる寿命表示回路
の第２の実施例を示すブロック図である。
の第２の実施例を示すブロック図である。
【図４】図１の大規模集積回路の応用装置の一実施例を
示すブロック図である。
示すブロック図である。
ＬＳＩ・・・大規模集積回路、ＬＣ・・論理回路、ＬＡ
・・・寿命表示回路、ＬＡＳ・・・寿命表示信号、ＴＬ
ＡＳ・・・寿命表示信号出力端子、ＴＩ１〜ＴＩｊ・・
・データ入力端子、ＴＯ１〜ＴＯｋ・・・データ出力端
子。ＬＭ・・・寿命判定用ＭＯＳＦＥＴ、ＬＷ・・・寿
命判定用配線、ＲＯＳＣ・・・寿命判定用リングオシレ
ータ、ＬＤ１〜ＬＤ３・・・寿命判定回路、ＬＡＳ１〜
ＬＡＳ２・・・寿命表示信号、ＯＧ・・・オア（ＯＲ）
ゲート、Ｖ１〜Ｖ５・・・ＣＭＯＳインバータ。ＦＵ・
・・機能ユニット、ＰＢ・・・実装ボード、ＬＳＩ１１
〜ＬＳＩ１ｎないしＬＳＩｍ１〜ＬＳＩｍｎ・・・大規
模集積回路、Ｒ・・・終端抵抗、ＬＡＳＧ・・・寿命表
示信号。
・・・寿命表示回路、ＬＡＳ・・・寿命表示信号、ＴＬ
ＡＳ・・・寿命表示信号出力端子、ＴＩ１〜ＴＩｊ・・
・データ入力端子、ＴＯ１〜ＴＯｋ・・・データ出力端
子。ＬＭ・・・寿命判定用ＭＯＳＦＥＴ、ＬＷ・・・寿
命判定用配線、ＲＯＳＣ・・・寿命判定用リングオシレ
ータ、ＬＤ１〜ＬＤ３・・・寿命判定回路、ＬＡＳ１〜
ＬＡＳ２・・・寿命表示信号、ＯＧ・・・オア（ＯＲ）
ゲート、Ｖ１〜Ｖ５・・・ＣＭＯＳインバータ。ＦＵ・
・・機能ユニット、ＰＢ・・・実装ボード、ＬＳＩ１１
〜ＬＳＩ１ｎないしＬＳＩｍ１〜ＬＳＩｍｎ・・・大規
模集積回路、Ｒ・・・終端抵抗、ＬＡＳＧ・・・寿命表
示信号。
───────────────────────────────────────────────────── フロントページの続き (51)Int.Cl.6 識別記号 庁内整理番号 ＦＩ 技術表示箇所 Ｇ０１Ｒ 31/28 Ｈ０１Ｌ 21/66 Ｆ 7735−4Ｍ 21/8234 27/088 Ｈ０１Ｌ 27/08 １０２ Ｈ
Claims (3)
- 【請求項１】 時間経過にともなう素子の特性劣化が所
定値を超えそうであることを知らせる寿命表示回路を具
備することを特徴とする半導体装置。 - 【請求項２】 上記半導体装置は、ＭＯＳＦＥＴをその
基本構成素子とする所定の内部回路を具備するものであ
って、上記寿命表示回路は、上記内部回路を構成するＭ
ＯＳＦＥＴに比較して小さなゲート長を有する寿命判定
用ＭＯＳＦＥＴと、上記内部回路で用いられる信号配線
に比較して小さな配線幅を有する寿命判定用配線と、上
記寿命判定用ＭＯＳＦＥＴのコンダクタンスが所定値を
超えて変化したことを識別して寿命表示信号を選択的に
有効レベルとする第１の寿命判定回路と、上記寿命判定
用配線の抵抗値が所定値を超えて変化したことを識別し
て上記寿命表示信号を選択的に有効レベルとする第２の
寿命判定回路とを含むものであることを特徴とする請求
項１の半導体装置。 - 【請求項３】 上記寿命判定回路は、上記内部回路を構
成するＭＯＳＦＥＴに比較して小さなゲート長を有する
ＭＯＳＦＥＴからなる奇数個のＣＭＯＳインバータが直
列結合されてなる寿命判定用リングオシレータと、上記
寿命判定用リングオシレータの発振周波数が所定値を超
えて変化したことを識別して選択的に上記寿命表示信号
を有効レベルとする第３の寿命判定回路とを含むもので
あることを特徴とする請求項１又は請求項２の半導体装
置。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP6294012A JPH08139279A (ja) | 1994-11-02 | 1994-11-02 | 半導体装置 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP6294012A JPH08139279A (ja) | 1994-11-02 | 1994-11-02 | 半導体装置 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH08139279A true JPH08139279A (ja) | 1996-05-31 |
Family
ID=17802114
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP6294012A Pending JPH08139279A (ja) | 1994-11-02 | 1994-11-02 | 半導体装置 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH08139279A (ja) |
Cited By (4)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPH09127186A (ja) * | 1995-10-31 | 1997-05-16 | Nec Corp | 半導体装置 |
| US6869808B2 (en) | 2001-08-01 | 2005-03-22 | Matsushita Electric Industrial Co., Ltd. | Method for evaluating property of integrated circuitry |
| WO2011027553A1 (ja) * | 2009-09-07 | 2011-03-10 | 日本電気株式会社 | 経年劣化診断装置、経年劣化診断方法 |
| JP2011163898A (ja) * | 2010-02-09 | 2011-08-25 | Nec Corp | 半導体集積回路及び半導体集積回路の試験方法 |
-
1994
- 1994-11-02 JP JP6294012A patent/JPH08139279A/ja active Pending
Cited By (6)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPH09127186A (ja) * | 1995-10-31 | 1997-05-16 | Nec Corp | 半導体装置 |
| US6869808B2 (en) | 2001-08-01 | 2005-03-22 | Matsushita Electric Industrial Co., Ltd. | Method for evaluating property of integrated circuitry |
| WO2011027553A1 (ja) * | 2009-09-07 | 2011-03-10 | 日本電気株式会社 | 経年劣化診断装置、経年劣化診断方法 |
| JP5382126B2 (ja) * | 2009-09-07 | 2014-01-08 | 日本電気株式会社 | 経年劣化診断装置、経年劣化診断方法 |
| US8674774B2 (en) | 2009-09-07 | 2014-03-18 | Nec Corporation | Aging diagnostic device, aging diagnostic method |
| JP2011163898A (ja) * | 2010-02-09 | 2011-08-25 | Nec Corp | 半導体集積回路及び半導体集積回路の試験方法 |
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