JP2001091599A - 半導体集積回路 - Google Patents
半導体集積回路Info
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Abstract
(57)【要約】
【課題】専用の外部端子が必要なく、ＭＯＳトランジス
タの閾値電圧および電圧対電流特性を精度よく測定でき
る回路を備えた半導体集積回路を提供する。 【解決手段】ＰＭＯＳ１１の測定では、ＴＥＳＴ１をハ
イレベルにしてトランスファーゲート１２をオフ状態と
し、トランスファーゲート１３をオン状態にする。この
状態にて外部入力端子１をＶＤＤ電位とし、外部入力端
子２の電圧をＶＤＤレベルから低下させて、ＰＭＯＳ１
１に流れる電流値を測定し、閾値電圧およびダイオード
接続したＰＭＯＳ１１の電圧対電流特性を得る。ＮＭＯ
Ｓ１４は、ＴＥＳＴ２をハイレベルにしてトランスファ
ーゲート１６をオフ状態とし、トランスファーゲート１
５をオン状態にして測定する。通常動作モードにおいて
は、第１の測定モード信号ＴＥＳＴ１および第２のテス
トモード信号ＴＥＳＴ２をいずれもローレベルに固定す
る。
タの閾値電圧および電圧対電流特性を精度よく測定でき
る回路を備えた半導体集積回路を提供する。 【解決手段】ＰＭＯＳ１１の測定では、ＴＥＳＴ１をハ
イレベルにしてトランスファーゲート１２をオフ状態と
し、トランスファーゲート１３をオン状態にする。この
状態にて外部入力端子１をＶＤＤ電位とし、外部入力端
子２の電圧をＶＤＤレベルから低下させて、ＰＭＯＳ１
１に流れる電流値を測定し、閾値電圧およびダイオード
接続したＰＭＯＳ１１の電圧対電流特性を得る。ＮＭＯ
Ｓ１４は、ＴＥＳＴ２をハイレベルにしてトランスファ
ーゲート１６をオフ状態とし、トランスファーゲート１
５をオン状態にして測定する。通常動作モードにおいて
は、第１の測定モード信号ＴＥＳＴ１および第２のテス
トモード信号ＴＥＳＴ２をいずれもローレベルに固定す
る。
Description
【０００１】
【発明の属する技術分野】本発明は半導体集積回路に関
し、特にモールド樹脂等で封止された後にも構成素子の
特性を測定する手段を備える半導体集積回路に関する。
し、特にモールド樹脂等で封止された後にも構成素子の
特性を測定する手段を備える半導体集積回路に関する。
【０００２】
【従来の技術】従来、封止後にも半導体集積回路の構成
素子の特性を測定する手段として、集積回路内に配置し
た測定用ＭＯＳトランジスタと、外部からこの測定用Ｍ
ＯＳトランジスタに電圧を印加して電流を測定する測定
用端子とからなる測定手段を有する半導体集積回路が知
られている。
素子の特性を測定する手段として、集積回路内に配置し
た測定用ＭＯＳトランジスタと、外部からこの測定用Ｍ
ＯＳトランジスタに電圧を印加して電流を測定する測定
用端子とからなる測定手段を有する半導体集積回路が知
られている。
【０００３】図６は、この第１の従来例のトランジスタ
特性測定手段の回路図である。内部回路で使用している
ＰチャネルＭＯＳトランジスタ（以下、ＰＭＯＳと略
す）と同一特性の測定用ＰＭＯＳ６２のソースは電源Ｖ
ＤＤに接続され、ゲートとドレインは第１の測定用端子
６１に接続されている。同様に、内部回路で使用してい
るＮチャネルＭＯＳトランジスタ（以下、ＮＭＯＳと略
す）と同一特性の測定用ＮＭＯＳ６４のソースは接地Ｇ
ＮＤに接続され、ゲートとドレインは第２の測定用端子
６３に接続されている。ＰＭＯＳ６２を測定するときに
は、第１の測定用端子６１の電位を電源ＶＤＤの電位か
ら接地ＧＮＤの電位側に向かって低下させ、第１の測定
用端子６１から電流が流出し始めて電流値が所定の値と
なるときのゲート電圧を測定して閾値電圧を求め、また
ゲートとドレインを接続した所謂ダイオード接続の状態
でのＰＭＯＳ６２の電圧対電流特性を測定することがで
きる。ＮＭＯＳ６４の測定の測定も同様に、第２の測定
用端子６３の電位を接地ＧＮＤの電位から上昇させて電
流を測定することにより、ＮＭＯＳ６４の閾値電圧と、
ダイオード接続の状態でのＮＭＯＳ６４の電圧対電流特
性を測定することができる。
特性測定手段の回路図である。内部回路で使用している
ＰチャネルＭＯＳトランジスタ（以下、ＰＭＯＳと略
す）と同一特性の測定用ＰＭＯＳ６２のソースは電源Ｖ
ＤＤに接続され、ゲートとドレインは第１の測定用端子
６１に接続されている。同様に、内部回路で使用してい
るＮチャネルＭＯＳトランジスタ（以下、ＮＭＯＳと略
す）と同一特性の測定用ＮＭＯＳ６４のソースは接地Ｇ
ＮＤに接続され、ゲートとドレインは第２の測定用端子
６３に接続されている。ＰＭＯＳ６２を測定するときに
は、第１の測定用端子６１の電位を電源ＶＤＤの電位か
ら接地ＧＮＤの電位側に向かって低下させ、第１の測定
用端子６１から電流が流出し始めて電流値が所定の値と
なるときのゲート電圧を測定して閾値電圧を求め、また
ゲートとドレインを接続した所謂ダイオード接続の状態
でのＰＭＯＳ６２の電圧対電流特性を測定することがで
きる。ＮＭＯＳ６４の測定の測定も同様に、第２の測定
用端子６３の電位を接地ＧＮＤの電位から上昇させて電
流を測定することにより、ＮＭＯＳ６４の閾値電圧と、
ダイオード接続の状態でのＮＭＯＳ６４の電圧対電流特
性を測定することができる。
【０００４】このように、図６の第１の従来例のトラン
ジスタ特性測定手段では、ＮＭＯＳおよびＰＭＯＳの閾
値電圧のみでなく、ＭＯＳトランジスタのチャネル長の
ばらつきを敏感に反映するダイオード接続における電圧
対電流特性を測定できるので、集積回路の良／不良の選
別チェックまたは不良品の原因解析において有効なデー
タを得ることができるが、反面、専用の測定用端子を２
端子必要とする欠点があった。
ジスタ特性測定手段では、ＮＭＯＳおよびＰＭＯＳの閾
値電圧のみでなく、ＭＯＳトランジスタのチャネル長の
ばらつきを敏感に反映するダイオード接続における電圧
対電流特性を測定できるので、集積回路の良／不良の選
別チェックまたは不良品の原因解析において有効なデー
タを得ることができるが、反面、専用の測定用端子を２
端子必要とする欠点があった。
【０００５】これに対して、測定用端子を半導体集積回
路が本来備えている入力端子と兼用することにより、専
用の測定用端子を不要としたトランジスタ特性測定手段
が特開平８−００５７０２号公報（第２の従来例）に記
載されている。
路が本来備えている入力端子と兼用することにより、専
用の測定用端子を不要としたトランジスタ特性測定手段
が特開平８−００５７０２号公報（第２の従来例）に記
載されている。
【０００６】図７は、第２の従来例のトランジスタ特性
測定手段の回路図である。図７において、トランジスタ
特性測定手段は、第１の外部入力端子１，保護抵抗３お
よび入力インバータ５からなる第１の入力回路部と、第
２の外部入力端子２，保護抵抗４および入力インバータ
６からなる第２の入力回路部と、ソースが電源ＶＤＤに
接続されゲートが入力インバータ５の入力端と接続され
た測定用ＰＭＯＳ７１と、ソースが接地ＧＮＤに接続さ
れゲートが入力インバータ６の入力端と接続された測定
用ＮＭＯＳ７４と、ゲート入力端に測定モード信号ＴＥ
ＳＴが入力され信号伝達端の一端がＰＭＯＳ７１のドレ
インに接続され他端が第２の外部入力端子２に接続され
たトランスファーゲート７２と、ゲート入力端に測定モ
ード信号ＴＥＳＴが入力され信号伝達端の一端がＮＭＯ
Ｓ７４のドレインに接続され他端が第１の外部入力端子
１に接続されたトランスファーゲート７３とを備えてい
る。
測定手段の回路図である。図７において、トランジスタ
特性測定手段は、第１の外部入力端子１，保護抵抗３お
よび入力インバータ５からなる第１の入力回路部と、第
２の外部入力端子２，保護抵抗４および入力インバータ
６からなる第２の入力回路部と、ソースが電源ＶＤＤに
接続されゲートが入力インバータ５の入力端と接続され
た測定用ＰＭＯＳ７１と、ソースが接地ＧＮＤに接続さ
れゲートが入力インバータ６の入力端と接続された測定
用ＮＭＯＳ７４と、ゲート入力端に測定モード信号ＴＥ
ＳＴが入力され信号伝達端の一端がＰＭＯＳ７１のドレ
インに接続され他端が第２の外部入力端子２に接続され
たトランスファーゲート７２と、ゲート入力端に測定モ
ード信号ＴＥＳＴが入力され信号伝達端の一端がＮＭＯ
Ｓ７４のドレインに接続され他端が第１の外部入力端子
１に接続されたトランスファーゲート７３とを備えてい
る。
【０００７】第１の外部入力端子１および第２の外部入
力端子２を通常の入力端子として使用する場合には、測
定モード信号ＴＥＳＴをローレベルとすることにより、
トランスファーゲート７２および７３はオフとなり、Ｐ
ＭＯＳ７１，ＮＭＯＳ７４には電流は流れないので、第
１の外部入力端子１および第２の外部入力端子２は、い
ずれも独立した入力端子として使用できる。
力端子２を通常の入力端子として使用する場合には、測
定モード信号ＴＥＳＴをローレベルとすることにより、
トランスファーゲート７２および７３はオフとなり、Ｐ
ＭＯＳ７１，ＮＭＯＳ７４には電流は流れないので、第
１の外部入力端子１および第２の外部入力端子２は、い
ずれも独立した入力端子として使用できる。
【０００８】ＰＭＯＳ７１およびＮＭＯＳ７４の特性測
定時には、測定モード信号ＴＥＳＴをハイレベルとし
て、トランスファーゲート７２およびトランスファーゲ
ート７３をオンさせる。ＰＭＯＳ７１の閾値電圧の測定
では、外部入力端子２に電源ＶＤＤより低い適当な電圧
を印加した状態で第１の外部入力端子１の電圧を電源Ｖ
ＤＤの電位から低下させ、第２の外部入力端子２から流
れ出る電流が所定の電流値になるときの第１の外部入力
端子１の電圧を測定することによりＰＭＯＳ７１の閾値
電圧が得られる。同様に、ＮＭＯＳ７４の閾値電圧の測
定では、外部入力端子１に接地ＧＮＤより高い適当な電
圧を印加した状態で第２の外部入力端子２の電圧を接地
ＧＮＤの電位から上昇させ、第１の外部入力端子１から
流れ出る電流が所定の電流値になるときの第２の外部入
力端子２の電圧を測定することによりＮＭＯＳ７４の閾
値電圧が得られる。
定時には、測定モード信号ＴＥＳＴをハイレベルとし
て、トランスファーゲート７２およびトランスファーゲ
ート７３をオンさせる。ＰＭＯＳ７１の閾値電圧の測定
では、外部入力端子２に電源ＶＤＤより低い適当な電圧
を印加した状態で第１の外部入力端子１の電圧を電源Ｖ
ＤＤの電位から低下させ、第２の外部入力端子２から流
れ出る電流が所定の電流値になるときの第１の外部入力
端子１の電圧を測定することによりＰＭＯＳ７１の閾値
電圧が得られる。同様に、ＮＭＯＳ７４の閾値電圧の測
定では、外部入力端子１に接地ＧＮＤより高い適当な電
圧を印加した状態で第２の外部入力端子２の電圧を接地
ＧＮＤの電位から上昇させ、第１の外部入力端子１から
流れ出る電流が所定の電流値になるときの第２の外部入
力端子２の電圧を測定することによりＮＭＯＳ７４の閾
値電圧が得られる。
【０００９】図７の第２の従来例のトランジスタ特性測
定手段では、測定モード信号ＴＥＳＴは半導体集積回路
内部の特定のレジスタにフラグをたてる等の処理により
内部で発生して図７のトランジスタ特性測定手段に供給
できるので、第１の従来例に比較して、外部端子を増設
する必要がないという利点がある。
定手段では、測定モード信号ＴＥＳＴは半導体集積回路
内部の特定のレジスタにフラグをたてる等の処理により
内部で発生して図７のトランジスタ特性測定手段に供給
できるので、第１の従来例に比較して、外部端子を増設
する必要がないという利点がある。
【００１０】しかしながら、図７の第２の従来例のトラ
ンジスタ特性測定手段では、電圧対電流特性の測定が不
正確になるという欠点が生じている。閾値電圧測定のよ
うにマイクロアンペア級の微少な電流の測定では殆ど影
響ないものの、測定用トランジスタとトランスファーゲ
ートが直列接続した状態で電流を測定するために、電圧
対電流特性の測定のように測定用トランジスタに流れる
電流がミリアンペア以上の領域の測定ではトランスファ
ーゲートのオン抵抗が無視できなくなり、測定用トラン
ジスタの正確な電圧対電流特性を測定できなくなる。
ンジスタ特性測定手段では、電圧対電流特性の測定が不
正確になるという欠点が生じている。閾値電圧測定のよ
うにマイクロアンペア級の微少な電流の測定では殆ど影
響ないものの、測定用トランジスタとトランスファーゲ
ートが直列接続した状態で電流を測定するために、電圧
対電流特性の測定のように測定用トランジスタに流れる
電流がミリアンペア以上の領域の測定ではトランスファ
ーゲートのオン抵抗が無視できなくなり、測定用トラン
ジスタの正確な電圧対電流特性を測定できなくなる。
【００１１】
【発明が解決しようとする課題】以上に説明したよう
に、第１の従来例のトランジスタ特性測定手段を搭載す
るには、半導体集積回路に専用の測定用端子を増設する
必要が生じ、第２の従来例では、外部入力端子を測定用
端子と兼用することにより端子の増設が不要となるもの
の、電圧対電流特性の測定において測定精度が低下する
欠点があった。
に、第１の従来例のトランジスタ特性測定手段を搭載す
るには、半導体集積回路に専用の測定用端子を増設する
必要が生じ、第２の従来例では、外部入力端子を測定用
端子と兼用することにより端子の増設が不要となるもの
の、電圧対電流特性の測定において測定精度が低下する
欠点があった。
【００１２】本発明の目的は、測定用に端子の増設が必
要なく、また、測定する際の電流経路から測定用トラン
ジスタ以外の素子を取り除くことにより、閾値電圧測定
ならびに電圧対電流特性の測定において測定誤差を生じ
ないトランジスタ特性測定手段を備える半導体集積回路
を提供することにある。
要なく、また、測定する際の電流経路から測定用トラン
ジスタ以外の素子を取り除くことにより、閾値電圧測定
ならびに電圧対電流特性の測定において測定誤差を生じ
ないトランジスタ特性測定手段を備える半導体集積回路
を提供することにある。
【００１３】
【課題を解決するための手段】本発明の第１の発明の半
導体集積回路は、第１の外部入力端子と一端を前記第１
の外部入力端子に接続された第１の保護抵抗と前記第１
の保護抵抗の他端に入力端が接続され前記第１の外部入
力端子からの入力信号の反転信号を内部回路へ伝達する
第１の入力インバータとを含む第１の入力回路と、第２
の外部入力端子と一端を前記第２の外部入力端子に接続
された第２の保護抵抗と前記第２の保護抵抗の他端に入
力端が接続され前記第２の外部入力端子からの入力信号
の反転信号を内部回路へ伝達する第２の入力インバータ
とを含む第２の入力回路と、前記第１の外部入力端子に
ソースが接続され前記第２の外部入力端子にドレインが
接続された測定用ＰチャネルＭＯＳトランジスタと、前
記第２の外部入力端子にソースが接続され前記第１の外
部入力端子にドレインが接続された測定用ＮチャネルＭ
ＯＳトランジスタと、一端が高電位電源に接続され他端
が前記測定用ＰチャネルＭＯＳトランジスタのゲートに
接続され前記測定用ＰチャネルＭＯＳトランジスタの特
性を測定する第１の測定モードでは遮断し前記測定用Ｎ
チャネルＭＯＳトランジスタの特性を測定する第２の測
定モードおよび通常動作モードでは導通する第１のスイ
ッチ回路素子と、一端が前記測定用ＰチャネルＭＯＳト
ランジスタのゲートに接続され他端が前記第２の外部入
力端子に接続され前記第１の測定モードでは導通し前記
第２の測定モードおよび前記通常動作モードでは遮断す
る第２のスイッチ回路素子と、一端が前記第１の外部入
力端子に接続され他端が前記測定用ＮチャネルＭＯＳト
ランジスタのゲートに接続され前記第２の測定モードで
は導通し前記第１の測定モードおよび前記通常動作モー
ドでは遮断する第３のスイッチ回路素子と、一端が前記
測定用ＮチャネルＭＯＳトランジスタのゲートに接続さ
れ他端が接地電位電源に接続され前記第２の測定モード
では遮断し前記第１の測定モードおよび前記通常動作モ
ードでは導通する第４のスイッチ回路素子とを備えて構
成される。または、測定用ＰチャネルＭＯＳトランジス
タのソースを高電位電源に接続し、測定用ＮチャネルＭ
ＯＳトランジスタのソースを低電位電源に接続してもよ
く、加えて測定用ＰチャネルＭＯＳトランジスタおよび
測定用ＮチャネルＭＯＳトランジスタの測定を同時に行
うことを前提に第２のスイッチ回路素子と第３のスイッ
チ回路素子を測定モードで導通するようにし、第１のス
イッチ回路素子と第４のスイッチ回路素子を通常動作モ
ードで導通するようにしてもよい。
導体集積回路は、第１の外部入力端子と一端を前記第１
の外部入力端子に接続された第１の保護抵抗と前記第１
の保護抵抗の他端に入力端が接続され前記第１の外部入
力端子からの入力信号の反転信号を内部回路へ伝達する
第１の入力インバータとを含む第１の入力回路と、第２
の外部入力端子と一端を前記第２の外部入力端子に接続
された第２の保護抵抗と前記第２の保護抵抗の他端に入
力端が接続され前記第２の外部入力端子からの入力信号
の反転信号を内部回路へ伝達する第２の入力インバータ
とを含む第２の入力回路と、前記第１の外部入力端子に
ソースが接続され前記第２の外部入力端子にドレインが
接続された測定用ＰチャネルＭＯＳトランジスタと、前
記第２の外部入力端子にソースが接続され前記第１の外
部入力端子にドレインが接続された測定用ＮチャネルＭ
ＯＳトランジスタと、一端が高電位電源に接続され他端
が前記測定用ＰチャネルＭＯＳトランジスタのゲートに
接続され前記測定用ＰチャネルＭＯＳトランジスタの特
性を測定する第１の測定モードでは遮断し前記測定用Ｎ
チャネルＭＯＳトランジスタの特性を測定する第２の測
定モードおよび通常動作モードでは導通する第１のスイ
ッチ回路素子と、一端が前記測定用ＰチャネルＭＯＳト
ランジスタのゲートに接続され他端が前記第２の外部入
力端子に接続され前記第１の測定モードでは導通し前記
第２の測定モードおよび前記通常動作モードでは遮断す
る第２のスイッチ回路素子と、一端が前記第１の外部入
力端子に接続され他端が前記測定用ＮチャネルＭＯＳト
ランジスタのゲートに接続され前記第２の測定モードで
は導通し前記第１の測定モードおよび前記通常動作モー
ドでは遮断する第３のスイッチ回路素子と、一端が前記
測定用ＮチャネルＭＯＳトランジスタのゲートに接続さ
れ他端が接地電位電源に接続され前記第２の測定モード
では遮断し前記第１の測定モードおよび前記通常動作モ
ードでは導通する第４のスイッチ回路素子とを備えて構
成される。または、測定用ＰチャネルＭＯＳトランジス
タのソースを高電位電源に接続し、測定用ＮチャネルＭ
ＯＳトランジスタのソースを低電位電源に接続してもよ
く、加えて測定用ＰチャネルＭＯＳトランジスタおよび
測定用ＮチャネルＭＯＳトランジスタの測定を同時に行
うことを前提に第２のスイッチ回路素子と第３のスイッ
チ回路素子を測定モードで導通するようにし、第１のス
イッチ回路素子と第４のスイッチ回路素子を通常動作モ
ードで導通するようにしてもよい。
【００１４】第２の発明の半導体集積回路は、外部入力
端子と一端を前記外部入力端子に接続された保護抵抗と
前記保護抵抗の他端に入力端が接続され前記外部入力端
子からの入力信号の反転信号を内部回路へ伝達する入力
インバータとを含む入力回路と、高電位電源にソースが
接続され前記外部入力端子にドレインが接続された測定
用ＰチャネルＭＯＳトランジスタと、接地電位電源にソ
ースが接続され前記外部入力端子にドレインが接続され
た測定用ＮチャネルＭＯＳトランジスタと、一端が前記
高電位電源に接続され他端が前記測定用ＰチャネルＭＯ
Ｓトランジスタのゲートに接続され前記測定用Ｐチャネ
ルＭＯＳトランジスタの特性を測定する第１の測定モー
ドでは遮断し前記測定用ＮチャネルＭＯＳトランジスタ
の特性を測定する第２の測定モードおよび通常動作モー
ドでは導通する第１のスイッチ回路素子と、一端が前記
測定用ＰチャネルＭＯＳトランジスタのゲートに接続さ
れ他端が前記外部入力端子に接続され前記第１の測定モ
ードでは導通し前記第２の測定モードおよび前記通常動
作モードでは遮断する第２のスイッチ回路素子と、一端
が前記外部入力端子に接続され他端が前記測定用Ｎチャ
ネルＭＯＳトランジスタのゲートに接続され前記第２の
測定モードでは導通し前記第１の測定モードおよび前記
通常動作モードでは遮断する第３のスイッチ回路素子
と、一端が前記測定用ＮチャネルＭＯＳトランジスタの
ゲートに接続され他端が前記接地電位電源に接続され前
記第２の測定モードでは遮断し前記第１の測定モードお
よび前記通常動作モードでは導通する第４のスイッチ回
路素子とを備えて構成される。
端子と一端を前記外部入力端子に接続された保護抵抗と
前記保護抵抗の他端に入力端が接続され前記外部入力端
子からの入力信号の反転信号を内部回路へ伝達する入力
インバータとを含む入力回路と、高電位電源にソースが
接続され前記外部入力端子にドレインが接続された測定
用ＰチャネルＭＯＳトランジスタと、接地電位電源にソ
ースが接続され前記外部入力端子にドレインが接続され
た測定用ＮチャネルＭＯＳトランジスタと、一端が前記
高電位電源に接続され他端が前記測定用ＰチャネルＭＯ
Ｓトランジスタのゲートに接続され前記測定用Ｐチャネ
ルＭＯＳトランジスタの特性を測定する第１の測定モー
ドでは遮断し前記測定用ＮチャネルＭＯＳトランジスタ
の特性を測定する第２の測定モードおよび通常動作モー
ドでは導通する第１のスイッチ回路素子と、一端が前記
測定用ＰチャネルＭＯＳトランジスタのゲートに接続さ
れ他端が前記外部入力端子に接続され前記第１の測定モ
ードでは導通し前記第２の測定モードおよび前記通常動
作モードでは遮断する第２のスイッチ回路素子と、一端
が前記外部入力端子に接続され他端が前記測定用Ｎチャ
ネルＭＯＳトランジスタのゲートに接続され前記第２の
測定モードでは導通し前記第１の測定モードおよび前記
通常動作モードでは遮断する第３のスイッチ回路素子
と、一端が前記測定用ＮチャネルＭＯＳトランジスタの
ゲートに接続され他端が前記接地電位電源に接続され前
記第２の測定モードでは遮断し前記第１の測定モードお
よび前記通常動作モードでは導通する第４のスイッチ回
路素子とを備えて構成される。
【００１５】
【発明の実施の形態】図１は、本発明の半導体集積回路
が備えるトランジスタ特性測定手段の第１の実施の形態
の回路図である。図１において、トランジスタ特性測定
手段は、第１の外部入力端子１，保護抵抗３および入力
インバータ５からなる第１の入力回路部と、第１の外部
入力端子１と隣り合って配置された第２の外部入力端子
２，保護抵抗４および入力インバータ６からなる第２の
入力回路部と、第１の外部入力端子１にソースが接続さ
れ第２の外部入力端子２にドレインが接続された測定用
ＰＭＯＳ１１と、第２の外部入力端子２にソースが接続
され第１の外部入力端子１にドレインが接続された測定
用ＮＭＯＳ１４とを備えている。
が備えるトランジスタ特性測定手段の第１の実施の形態
の回路図である。図１において、トランジスタ特性測定
手段は、第１の外部入力端子１，保護抵抗３および入力
インバータ５からなる第１の入力回路部と、第１の外部
入力端子１と隣り合って配置された第２の外部入力端子
２，保護抵抗４および入力インバータ６からなる第２の
入力回路部と、第１の外部入力端子１にソースが接続さ
れ第２の外部入力端子２にドレインが接続された測定用
ＰＭＯＳ１１と、第２の外部入力端子２にソースが接続
され第１の外部入力端子１にドレインが接続された測定
用ＮＭＯＳ１４とを備えている。
【００１６】さらに図１のトランジスタ特性測定手段
は、第１のスイッチ回路素子として作動しＰＭＯＳ１１
を測定するときにローレベルとする信号ＴＥＳＴ１Ｂが
ゲート入力端に供給され信号伝達端の一端が電源ＶＤＤ
に接続され他端がＰＭＯＳ１１のゲートに接続された第
１のトランスファーゲート１２と、第２のスイッチ回路
素子として作動しＰＭＯＳ１１を測定するときにハイレ
ベルとする第１の測定モード信号ＴＥＳＴ１がゲート入
力端に供給され信号伝達端の一端がＰＭＯＳ１１のゲー
トに接続され他端が第２の外部入力端子２に接続された
第２のトランスファーゲート１３と、第３のスイッチ回
路素子として作動しＮＭＯＳ１４を測定するときにハイ
レベルとする第２の測定モード信号ＴＥＳＴ２がゲート
入力端に供給され信号伝達端の一端が第１の外部端子１
に接続され他端がＮＭＯＳ１４のゲートに接続された第
３のトランスファーゲート１５と、第４のスイッチ回路
素子として作動しＮＭＯＳ１４を測定するときにローレ
ベルとする信号ＴＥＳＴ２Ｂがゲート入力端に供給され
信号伝達端の一端がＮＭＯＳ１４のゲートに接続され他
端が接地ＧＮＤに接続された第４のトランスファーゲー
ト１６と、第１の測定モード信号ＴＥＳＴ１を入力して
信号ＴＥＳＴ１Ｂを出力するインバータ１７と、第２の
測定モード信号ＴＥＳＴ２を入力して信号ＴＥＳＴ２Ｂ
を出力するインバータ１８とを備えている。
は、第１のスイッチ回路素子として作動しＰＭＯＳ１１
を測定するときにローレベルとする信号ＴＥＳＴ１Ｂが
ゲート入力端に供給され信号伝達端の一端が電源ＶＤＤ
に接続され他端がＰＭＯＳ１１のゲートに接続された第
１のトランスファーゲート１２と、第２のスイッチ回路
素子として作動しＰＭＯＳ１１を測定するときにハイレ
ベルとする第１の測定モード信号ＴＥＳＴ１がゲート入
力端に供給され信号伝達端の一端がＰＭＯＳ１１のゲー
トに接続され他端が第２の外部入力端子２に接続された
第２のトランスファーゲート１３と、第３のスイッチ回
路素子として作動しＮＭＯＳ１４を測定するときにハイ
レベルとする第２の測定モード信号ＴＥＳＴ２がゲート
入力端に供給され信号伝達端の一端が第１の外部端子１
に接続され他端がＮＭＯＳ１４のゲートに接続された第
３のトランスファーゲート１５と、第４のスイッチ回路
素子として作動しＮＭＯＳ１４を測定するときにローレ
ベルとする信号ＴＥＳＴ２Ｂがゲート入力端に供給され
信号伝達端の一端がＮＭＯＳ１４のゲートに接続され他
端が接地ＧＮＤに接続された第４のトランスファーゲー
ト１６と、第１の測定モード信号ＴＥＳＴ１を入力して
信号ＴＥＳＴ１Ｂを出力するインバータ１７と、第２の
測定モード信号ＴＥＳＴ２を入力して信号ＴＥＳＴ２Ｂ
を出力するインバータ１８とを備えている。
【００１７】以下、本実施例の動作について説明する。
まず、ＰＭＯＳ１１の測定を行う場合の動作を説明す
る。第１の測定モード信号ＴＥＳＴ１をハイレベルにし
て第１のトランスファーゲート１２をオフ状態とし、第
２のトランスファーゲート１３をオン状態にする。この
状態にて第１の外部入力端子１を電源ＶＤＤの電位と
し、第２の外部入力端子２の電圧を電源ＶＤＤの電圧レ
ベルから低下させて、ＰＭＯＳ１１に流れる電流値を第
２の外部入力端子２にて測定し、第２の外部入力端子２
と第１の外部入力端子１の電位差に対する電流値を求め
る。ＰＭＯＳ１１に電流が流れ始めて所定の値になった
ときの第２の外部入力端子２と第１の外部入力端子１の
電位差からＰＭＯＳ１１の閾値電圧が得ることができ、
さらに第２の外部入力端子２の電圧を低下させて電位差
を大きくしつつ各電位差における電流を測定することに
よりＰＭＯＳ１１の電圧対電流特性を得ることができ
る。ＰＭＯＳ１１の測定時には、第２の測定モード信号
ＴＥＳＴ２はローレベルに固定して、第３のトランスフ
ァーゲート１５をオフ状態とし、第４のトランスファー
ゲート１６をオン状態とする。
まず、ＰＭＯＳ１１の測定を行う場合の動作を説明す
る。第１の測定モード信号ＴＥＳＴ１をハイレベルにし
て第１のトランスファーゲート１２をオフ状態とし、第
２のトランスファーゲート１３をオン状態にする。この
状態にて第１の外部入力端子１を電源ＶＤＤの電位と
し、第２の外部入力端子２の電圧を電源ＶＤＤの電圧レ
ベルから低下させて、ＰＭＯＳ１１に流れる電流値を第
２の外部入力端子２にて測定し、第２の外部入力端子２
と第１の外部入力端子１の電位差に対する電流値を求め
る。ＰＭＯＳ１１に電流が流れ始めて所定の値になった
ときの第２の外部入力端子２と第１の外部入力端子１の
電位差からＰＭＯＳ１１の閾値電圧が得ることができ、
さらに第２の外部入力端子２の電圧を低下させて電位差
を大きくしつつ各電位差における電流を測定することに
よりＰＭＯＳ１１の電圧対電流特性を得ることができ
る。ＰＭＯＳ１１の測定時には、第２の測定モード信号
ＴＥＳＴ２はローレベルに固定して、第３のトランスフ
ァーゲート１５をオフ状態とし、第４のトランスファー
ゲート１６をオン状態とする。
【００１８】次に、ＮＭＯＳ１４の測定を行う場合の動
作ついて説明する。第２の測定モード信号ＴＥＳＴ２を
ハイレベルにして第３のトランスファーゲート１５をオ
ン状態にし、第４のトランスファーゲート１６をオフ状
態にする。この状態にて第２の外部入力端子２を接地Ｇ
ＮＤの電位とし、第１の外部入力端子１の電圧を接地Ｇ
ＮＤの電圧レベルから上昇させて、ＮＭＯＳ１４に流れ
る電流値を第１の外部入力端子１にて測定し、第１の外
部入力端子１と第２の外部入力端子２の電位差に対する
電流値を求める。ＮＭＯＳ１４に電流が流れ始めて所定
の値になったときの第１の外部入力端子１と第２の外部
入力端子２の電位差からＮＭＯＳ１４の閾値電圧が得る
ことができ、さらに第１の外部入力端子１の電圧を上昇
させて電位差を大きくしつつ各電位差における電流を測
定することによりＮＭＯＳ１４の電圧対電流特性を得る
ことができる。ＮＭＯＳ１４の測定時には、第１の測定
モード信号ＴＥＳＴ１はローレベルに固定して、第２の
トランスファーゲート１３をオフ状態とし、第１のトラ
ンスファーゲート１２をオン状態とする。
作ついて説明する。第２の測定モード信号ＴＥＳＴ２を
ハイレベルにして第３のトランスファーゲート１５をオ
ン状態にし、第４のトランスファーゲート１６をオフ状
態にする。この状態にて第２の外部入力端子２を接地Ｇ
ＮＤの電位とし、第１の外部入力端子１の電圧を接地Ｇ
ＮＤの電圧レベルから上昇させて、ＮＭＯＳ１４に流れ
る電流値を第１の外部入力端子１にて測定し、第１の外
部入力端子１と第２の外部入力端子２の電位差に対する
電流値を求める。ＮＭＯＳ１４に電流が流れ始めて所定
の値になったときの第１の外部入力端子１と第２の外部
入力端子２の電位差からＮＭＯＳ１４の閾値電圧が得る
ことができ、さらに第１の外部入力端子１の電圧を上昇
させて電位差を大きくしつつ各電位差における電流を測
定することによりＮＭＯＳ１４の電圧対電流特性を得る
ことができる。ＮＭＯＳ１４の測定時には、第１の測定
モード信号ＴＥＳＴ１はローレベルに固定して、第２の
トランスファーゲート１３をオフ状態とし、第１のトラ
ンスファーゲート１２をオン状態とする。
【００１９】通常動作モードにおいては、第１の測定モ
ード信号ＴＥＳＴ１および第２のテストモード信号ＴＥ
ＳＴ２をいずれもローレベルに固定しておくことによ
り、ＰＭＯＳ１１およびＮＭＯＳ１４ともにオフ状態と
なるので、入力回路としての動作に影響を与えることは
なく、入力インバータ５は第１の外部入力端子１から入
力した信号の反転レベルを半導体集積回路の内部回路へ
出力し、同様に入力インバータ６は第２の外部入力端子
２から入力した信号の反転レベルを内部回路へ出力す
る。
ード信号ＴＥＳＴ１および第２のテストモード信号ＴＥ
ＳＴ２をいずれもローレベルに固定しておくことによ
り、ＰＭＯＳ１１およびＮＭＯＳ１４ともにオフ状態と
なるので、入力回路としての動作に影響を与えることは
なく、入力インバータ５は第１の外部入力端子１から入
力した信号の反転レベルを半導体集積回路の内部回路へ
出力し、同様に入力インバータ６は第２の外部入力端子
２から入力した信号の反転レベルを内部回路へ出力す
る。
【００２０】本実施例では、第１の測定モード信号ＴＥ
ＳＴ１および第２のテストモード信号ＴＥＳＴ２は、そ
れぞれに対応するフラグを半導体集積回路の図示してい
ないレジスタにセットすることによりハイレベル（アク
ティブ）とし、リセットすることによりローレベルとし
て集積回路内部から供給することができるので、第２の
従来例の図７のトランジスタ特性測定手段と同様に専用
の外部端子を必要としない。
ＳＴ１および第２のテストモード信号ＴＥＳＴ２は、そ
れぞれに対応するフラグを半導体集積回路の図示してい
ないレジスタにセットすることによりハイレベル（アク
ティブ）とし、リセットすることによりローレベルとし
て集積回路内部から供給することができるので、第２の
従来例の図７のトランジスタ特性測定手段と同様に専用
の外部端子を必要としない。
【００２１】その上に、測定用トランジスタであるＰＭ
ＯＳ１１およびＮＭＯＳ１４のそれぞれのソース、ドレ
インと、第１の外部入力端子１または第２の外部入力端
子２との間には、第２の従来例である図７のトランジス
タ特性測定手段におけるトランスファーゲート７２およ
び７３のような素子が挿入されていないので、閾値電圧
測定のみでなく、電圧対電流特性の測定のように大電流
が流れる測定においても正確に測定できるという効果が
ある。
ＯＳ１１およびＮＭＯＳ１４のそれぞれのソース、ドレ
インと、第１の外部入力端子１または第２の外部入力端
子２との間には、第２の従来例である図７のトランジス
タ特性測定手段におけるトランスファーゲート７２およ
び７３のような素子が挿入されていないので、閾値電圧
測定のみでなく、電圧対電流特性の測定のように大電流
が流れる測定においても正確に測定できるという効果が
ある。
【００２２】なお、図１においてトランスファーゲート
１２，１３，１５，１６には、相補型のトランスファー
ゲートが好ましい。図２はトランスファーゲート１２を
相補型で構成した回路図であり、第１の測定モード信号
の反転信号ＴＥＳＴ１Ｂがゲートに接続されたＮＭＯＳ
１２ａのドレインと第１の測定モード信号ＴＥＳＴ１が
ゲートに接続されたＰＭＯＳ１２ｂのソースとが接続さ
れてトランスファーゲート１２の信号伝達端の一端を形
成し、ＮＭＯＳ１２ａのソースとＰＭＯＳ１２ｂのドレ
インとが接続されて信号伝達端の他端を形成する。
１２，１３，１５，１６には、相補型のトランスファー
ゲートが好ましい。図２はトランスファーゲート１２を
相補型で構成した回路図であり、第１の測定モード信号
の反転信号ＴＥＳＴ１Ｂがゲートに接続されたＮＭＯＳ
１２ａのドレインと第１の測定モード信号ＴＥＳＴ１が
ゲートに接続されたＰＭＯＳ１２ｂのソースとが接続さ
れてトランスファーゲート１２の信号伝達端の一端を形
成し、ＮＭＯＳ１２ａのソースとＰＭＯＳ１２ｂのドレ
インとが接続されて信号伝達端の他端を形成する。
【００２３】図３は、本発明の半導体集積回路が備える
トランジスタ特性測定手段の第２の実施例の回路図であ
る。本実施例のトランジスタ特性測定手段は、図１にお
けるソースが第１の外部入力端子１に接続されたＰＭＯ
Ｓ１１をソースが電源ＶＤＤに接続されたＰＭＯＳ３１
に置き換え、また、ソースが第２の外部入力端子２に接
続されたＮＭＯＳ１４をソースが接地ＧＮＤに接続され
たＮＭＯＳ３２に置き換えたものであり、他の回路構成
は図１と同じである。測定のときの動作においても、Ｐ
ＭＯＳ３１の測定では、ＰＭＯＳ３１のソースが電源Ｖ
ＤＤの電位に固定されているので第１の外部入力端子１
を使用する必要がない点以外は図１の第１実施例の動作
と同様であり、ＮＭＯＳ３２の測定では、ＮＭＯＳ３２
のソースが接地ＧＮＤの電位に固定されているので第２
の外部入力端子２を使用する必要がない点以外は図１の
第１実施例の動作と同様である。
トランジスタ特性測定手段の第２の実施例の回路図であ
る。本実施例のトランジスタ特性測定手段は、図１にお
けるソースが第１の外部入力端子１に接続されたＰＭＯ
Ｓ１１をソースが電源ＶＤＤに接続されたＰＭＯＳ３１
に置き換え、また、ソースが第２の外部入力端子２に接
続されたＮＭＯＳ１４をソースが接地ＧＮＤに接続され
たＮＭＯＳ３２に置き換えたものであり、他の回路構成
は図１と同じである。測定のときの動作においても、Ｐ
ＭＯＳ３１の測定では、ＰＭＯＳ３１のソースが電源Ｖ
ＤＤの電位に固定されているので第１の外部入力端子１
を使用する必要がない点以外は図１の第１実施例の動作
と同様であり、ＮＭＯＳ３２の測定では、ＮＭＯＳ３２
のソースが接地ＧＮＤの電位に固定されているので第２
の外部入力端子２を使用する必要がない点以外は図１の
第１実施例の動作と同様である。
【００２４】図１の第１の実施例では、ＰＭＯＳ１１と
ＮＭＯＳ１４のいずれの測定にも第１の外部入力端子１
と第２の外部入力端子２との両方の端子を用いるため
に、ＰＭＯＳ１１とＮＭＯＳ１４の特性測定を同時に行
うことができないが、本実施例では、ＰＭＯＳ３１の測
定のときには第２の外部入力端子２にのみ測定電圧を印
加して電流を測定すればよく、ＮＭＯＳ３２の測定のと
きには第１の外部入力端子１にのみ測定電圧を印加して
電流を測定すればよいので、ＰＭＯＳ３１の測定とＮＭ
ＯＳ３２の測定を同時に実施することができ、第１の実
施例が有する効果に加えて測定時間を短縮できるという
新たな効果が生じる。
ＮＭＯＳ１４のいずれの測定にも第１の外部入力端子１
と第２の外部入力端子２との両方の端子を用いるため
に、ＰＭＯＳ１１とＮＭＯＳ１４の特性測定を同時に行
うことができないが、本実施例では、ＰＭＯＳ３１の測
定のときには第２の外部入力端子２にのみ測定電圧を印
加して電流を測定すればよく、ＮＭＯＳ３２の測定のと
きには第１の外部入力端子１にのみ測定電圧を印加して
電流を測定すればよいので、ＰＭＯＳ３１の測定とＮＭ
ＯＳ３２の測定を同時に実施することができ、第１の実
施例が有する効果に加えて測定時間を短縮できるという
新たな効果が生じる。
【００２５】図４は、本発明の半導体集積回路が備える
トランジスタ特性測定手段の第３の実施例の回路図であ
る。図３の第２の実施例においては、第１の測定モード
信号ＴＥＳＴ１をハイレベルとしてＰＭＯＳ３１の測定
の測定を行い、第２の測定モード信号ＴＥＳＴ２をハイ
レベルとしてＮＭＯＳ３２の測定の測定を行い、またＰ
ＭＯＳ３１の測定とＮＭＯＳ３２の測定を同時にできる
ことから、図４の第３の実施例では、第２のトランスフ
ァーゲート１３のゲート入力端および第３のトランスフ
ァーゲート１５のゲート入力端に測定モード信号ＴＥＳ
Ｔが入力され、トランスファーゲート１２のゲート入力
端およびトランスファーゲート１６のゲート入力端に測
定モード信号ＴＥＳＴの反転信号ＴＥＳＴＢが入力され
る点が図４の第３の実施例と異なっており、他の回路構
成は同じである。本実施例では、第３の実施例が有する
効果に加えて、半導体集積回路内部からトランジスタ特
性測定手段に供給する測定モード信号の本数を削減でき
るという新たな効果が生じる。
トランジスタ特性測定手段の第３の実施例の回路図であ
る。図３の第２の実施例においては、第１の測定モード
信号ＴＥＳＴ１をハイレベルとしてＰＭＯＳ３１の測定
の測定を行い、第２の測定モード信号ＴＥＳＴ２をハイ
レベルとしてＮＭＯＳ３２の測定の測定を行い、またＰ
ＭＯＳ３１の測定とＮＭＯＳ３２の測定を同時にできる
ことから、図４の第３の実施例では、第２のトランスフ
ァーゲート１３のゲート入力端および第３のトランスフ
ァーゲート１５のゲート入力端に測定モード信号ＴＥＳ
Ｔが入力され、トランスファーゲート１２のゲート入力
端およびトランスファーゲート１６のゲート入力端に測
定モード信号ＴＥＳＴの反転信号ＴＥＳＴＢが入力され
る点が図４の第３の実施例と異なっており、他の回路構
成は同じである。本実施例では、第３の実施例が有する
効果に加えて、半導体集積回路内部からトランジスタ特
性測定手段に供給する測定モード信号の本数を削減でき
るという新たな効果が生じる。
【００２６】図５は、本発明の本発明の半導体集積回路
が備えるトランジスタ特性測定手段の第２の実施の形態
の実施例の回路図である。第１の実施の形態の第１，第
２，第３の実施例においては、いずれも測定用端子を兼
用する外部入力端子として２個の外部入力端子を必要と
したが、図５の実施例では１個の外部入力端子のみを測
定用端子と兼用して構成されている。
が備えるトランジスタ特性測定手段の第２の実施の形態
の実施例の回路図である。第１の実施の形態の第１，第
２，第３の実施例においては、いずれも測定用端子を兼
用する外部入力端子として２個の外部入力端子を必要と
したが、図５の実施例では１個の外部入力端子のみを測
定用端子と兼用して構成されている。
【００２７】図５において、トランジスタ特性測定手段
は、外部入力端子１，保護抵抗３および入力インバータ
５からなる入力回路部と、外部入力端子１にドレインが
接続され電源ＶＤＤにソースが接続された測定用ＰＭＯ
Ｓ５１と、外部入力端子１にドレインが接続され接地Ｇ
ＮＤにソースが接続された測定用ＮＭＯＳ５４とを備え
ている。
は、外部入力端子１，保護抵抗３および入力インバータ
５からなる入力回路部と、外部入力端子１にドレインが
接続され電源ＶＤＤにソースが接続された測定用ＰＭＯ
Ｓ５１と、外部入力端子１にドレインが接続され接地Ｇ
ＮＤにソースが接続された測定用ＮＭＯＳ５４とを備え
ている。
【００２８】さらに図５のトランジスタ特性測定手段
は、ＰＭＯＳ５１を測定するときにローレベルとする信
号ＴＥＳＴ１Ｂがゲート入力端に供給され信号伝達端の
一端が電源ＶＤＤに接続され他端がＰＭＯＳ５１のゲー
トに接続された第１のトランスファーゲート５２と、Ｐ
ＭＯＳ５１を測定するときにハイレベルとする第１の測
定モード信号ＴＥＳＴ１がゲート入力端に供給され信号
伝達端の一端がＰＭＯＳ５１のゲートに接続され他端が
外部入力端子１に接続された第２のトランスファーゲー
ト５３と、ＮＭＯＳ５４を測定するときにハイレベルと
する第２の測定モード信号ＴＥＳＴ２がゲート入力端に
供給され信号伝達端の一端が外部端子１に接続され他端
がＮＭＯＳ５４のゲートに接続された第３のトランスフ
ァーゲート５５と、ＮＭＯＳ５４を測定するときにロー
レベルとする信号ＴＥＳＴ２Ｂがゲート入力端に供給さ
れ信号伝達端の一端がＮＭＯＳ５４のゲートに接続され
他端が接地ＧＮＤに接続された第４のトランスファーゲ
ート５６と、第１の測定モード信号ＴＥＳＴ１を入力し
て信号ＴＥＳＴ１Ｂを出力するインバータ５７と、第２
の測定モード信号ＴＥＳＴ２を入力して信号ＴＥＳＴ２
Ｂを出力するインバータ５８とを備えている。
は、ＰＭＯＳ５１を測定するときにローレベルとする信
号ＴＥＳＴ１Ｂがゲート入力端に供給され信号伝達端の
一端が電源ＶＤＤに接続され他端がＰＭＯＳ５１のゲー
トに接続された第１のトランスファーゲート５２と、Ｐ
ＭＯＳ５１を測定するときにハイレベルとする第１の測
定モード信号ＴＥＳＴ１がゲート入力端に供給され信号
伝達端の一端がＰＭＯＳ５１のゲートに接続され他端が
外部入力端子１に接続された第２のトランスファーゲー
ト５３と、ＮＭＯＳ５４を測定するときにハイレベルと
する第２の測定モード信号ＴＥＳＴ２がゲート入力端に
供給され信号伝達端の一端が外部端子１に接続され他端
がＮＭＯＳ５４のゲートに接続された第３のトランスフ
ァーゲート５５と、ＮＭＯＳ５４を測定するときにロー
レベルとする信号ＴＥＳＴ２Ｂがゲート入力端に供給さ
れ信号伝達端の一端がＮＭＯＳ５４のゲートに接続され
他端が接地ＧＮＤに接続された第４のトランスファーゲ
ート５６と、第１の測定モード信号ＴＥＳＴ１を入力し
て信号ＴＥＳＴ１Ｂを出力するインバータ５７と、第２
の測定モード信号ＴＥＳＴ２を入力して信号ＴＥＳＴ２
Ｂを出力するインバータ５８とを備えている。
【００２９】ＰＭＯＳ５１の測定を行う場合には、第１
の測定モード信号ＴＥＳＴ１をハイレベルにしてトラン
スファーゲート５２をオフ状態とし、トランスファーゲ
ート５３をオン状態にする。この状態にて外部入力端子
１の電圧を電源ＶＤＤの電圧レベルから低下させて、Ｐ
ＭＯＳ５１に流れる電流値を外部入力端子１にて測定
し、外部入力端子１と電源ＶＤＤの電位差に対する電流
値を求める。ＰＭＯＳ５１に電流が流れ始めて所定の値
になったときの電位差からＰＭＯＳ５１の閾値電圧が得
られ、さらに外部入力端子１の電圧を低下させて電位差
を大きくしつつ各電位差における電流を測定することに
よりＰＭＯＳ５１の電圧対電流特性を得ることができ
る。ＰＭＯＳ５１の測定時には、第２の測定モード信号
ＴＥＳＴ２はローレベルに固定して、トランスファーゲ
ート５５をオフ状態とし、トランスファーゲート５６を
オン状態とする。
の測定モード信号ＴＥＳＴ１をハイレベルにしてトラン
スファーゲート５２をオフ状態とし、トランスファーゲ
ート５３をオン状態にする。この状態にて外部入力端子
１の電圧を電源ＶＤＤの電圧レベルから低下させて、Ｐ
ＭＯＳ５１に流れる電流値を外部入力端子１にて測定
し、外部入力端子１と電源ＶＤＤの電位差に対する電流
値を求める。ＰＭＯＳ５１に電流が流れ始めて所定の値
になったときの電位差からＰＭＯＳ５１の閾値電圧が得
られ、さらに外部入力端子１の電圧を低下させて電位差
を大きくしつつ各電位差における電流を測定することに
よりＰＭＯＳ５１の電圧対電流特性を得ることができ
る。ＰＭＯＳ５１の測定時には、第２の測定モード信号
ＴＥＳＴ２はローレベルに固定して、トランスファーゲ
ート５５をオフ状態とし、トランスファーゲート５６を
オン状態とする。
【００３０】ＮＭＯＳ１４の測定を行う場合には、第２
の測定モード信号ＴＥＳＴ２をハイレベルにしてトラン
スファーゲート５５をオン状態にし、トランスファーゲ
ート５６をオフ状態にする。この状態にて外部入力端子
１の電圧を接地ＧＮＤの電圧レベルから上昇させて、Ｎ
ＭＯＳ５４に流れる電流値を外部入力端子１にて測定
し、外部入力端子１と接地ＧＮＤの電位差に対する電流
値を求める。ＮＭＯＳ１４に電流が流れ始めて所定の値
になったときの外部入力端子１と接地ＧＮＤの電位差か
らＮＭＯＳ５４の閾値電圧が得られ、さらに外部入力端
子１の電圧を上昇させて電位差を大きくしつつ各電位差
における電流を測定することによりＮＭＯＳ５４の電圧
対電流特性を得ることができる。ＮＭＯＳ５４の測定時
には、第１の測定モード信号ＴＥＳＴ１はローレベルに
固定して、トランスファーゲート５３をオフ状態とし、
トランスファーゲート５２をオン状態とする。
の測定モード信号ＴＥＳＴ２をハイレベルにしてトラン
スファーゲート５５をオン状態にし、トランスファーゲ
ート５６をオフ状態にする。この状態にて外部入力端子
１の電圧を接地ＧＮＤの電圧レベルから上昇させて、Ｎ
ＭＯＳ５４に流れる電流値を外部入力端子１にて測定
し、外部入力端子１と接地ＧＮＤの電位差に対する電流
値を求める。ＮＭＯＳ１４に電流が流れ始めて所定の値
になったときの外部入力端子１と接地ＧＮＤの電位差か
らＮＭＯＳ５４の閾値電圧が得られ、さらに外部入力端
子１の電圧を上昇させて電位差を大きくしつつ各電位差
における電流を測定することによりＮＭＯＳ５４の電圧
対電流特性を得ることができる。ＮＭＯＳ５４の測定時
には、第１の測定モード信号ＴＥＳＴ１はローレベルに
固定して、トランスファーゲート５３をオフ状態とし、
トランスファーゲート５２をオン状態とする。
【００３１】通常動作モードにおいては、第１の測定モ
ード信号ＴＥＳＴ１および第２のテストモード信号ＴＥ
ＳＴ２をいずれもローレベルに固定しておくことによ
り、ＰＭＯＳ５１およびＮＭＯＳ５４ともにオフ状態と
なるので、入力回路としての動作に影響を与えることは
ない。
ード信号ＴＥＳＴ１および第２のテストモード信号ＴＥ
ＳＴ２をいずれもローレベルに固定しておくことによ
り、ＰＭＯＳ５１およびＮＭＯＳ５４ともにオフ状態と
なるので、入力回路としての動作に影響を与えることは
ない。
【００３２】本実施例では、１個の外部入力端子のみを
測定用端子として兼用するので、レイアウト設計の自由
度が大きく、トランジスタ特性測定手段の搭載に伴う半
導体集積回路チップの面積増大を抑制することができ
る。本実施例で、測定用トランジスタをＰＭＯＳのみ、
またはＮＭＯＳのみとしてもよい。
測定用端子として兼用するので、レイアウト設計の自由
度が大きく、トランジスタ特性測定手段の搭載に伴う半
導体集積回路チップの面積増大を抑制することができ
る。本実施例で、測定用トランジスタをＰＭＯＳのみ、
またはＮＭＯＳのみとしてもよい。
【００３３】
【発明の効果】以上に説明したように、本発明の半導体
集積回路が備えるトランジスタ特性測定手段には、外部
入力端子を測定用端子と兼用するので測定用に端子の増
設が必要ないとともに、測定する際の電流経路には測定
用トランジスタ以外の素子が存在しないので寄生的な電
圧降下による精度低下要因がないため、電圧対電流特性
の測定のように大電流が流れる測定においても正確に測
定できるという効果がある。
集積回路が備えるトランジスタ特性測定手段には、外部
入力端子を測定用端子と兼用するので測定用に端子の増
設が必要ないとともに、測定する際の電流経路には測定
用トランジスタ以外の素子が存在しないので寄生的な電
圧降下による精度低下要因がないため、電圧対電流特性
の測定のように大電流が流れる測定においても正確に測
定できるという効果がある。
【図１】本発明の半導体集積回路が備えるトランジスタ
特性測定手段の第１の実施の形態の実施例の回路図であ
る。
特性測定手段の第１の実施の形態の実施例の回路図であ
る。
【図２】トランスファーゲートの詳細な回路図である。
【図３】本発明の半導体集積回路が備えるトランジスタ
特性測定手段の第２の実施例の回路図である。
特性測定手段の第２の実施例の回路図である。
【図４】本発明の半導体集積回路が備えるトランジスタ
特性測定手段の第３の実施例の回路図である。
特性測定手段の第３の実施例の回路図である。
【図５】本発明の半導体集積回路が備えるトランジスタ
特性測定手段の第２の実施の形態の実施例の回路図であ
る。
特性測定手段の第２の実施の形態の実施例の回路図であ
る。
【図６】第１の従来例のトランジスタ特性測定手段の回
路図である。
路図である。
【図７】第２の従来例のトランジスタ特性測定手段の回
路図である。
路図である。
１，２ 外部入力端子 ３，４ 保護抵抗 ５，６ 入力インバータ １１，１２ｂ，３１，５１，６２，７１ ＰＭＯＳ １２，１３，１５，１６，５２，５３，５５，５６，７
２，７３ トランスファーゲート １２ａ，１４，３２，５４ ＮＭＯＳ １７，１８，４１、５７，５８，６４，７４ インバ
ータ ６１，６３ 測定用端子
２，７３ トランスファーゲート １２ａ，１４，３２，５４ ＮＭＯＳ １７，１８，４１、５７，５８，６４，７４ インバ
ータ ６１，６３ 測定用端子
フロントページの続き (51)Int.Cl.7 識別記号 ＦＩ テーマコート゛(参考） Ｈ０１Ｌ 21/822 Ｈ０１Ｌ 27/04 Ｅ Ｈ０３Ｋ 19/00 Ｆターム(参考） 2G003 AA01 AA02 AG09 2G032 AA01 AK14 5F038 BE01 BE05 BH02 BH07 DT02 DT08 EZ20 5J056 AA01 BB01 BB53 BB57 BB60 CC00 DD13 DD28 DD29 FF07 FF09
Claims (8)
- 【請求項１】 第１の外部入力端子と一端を前記第１の
外部入力端子に接続された第１の保護抵抗と前記第１の
保護抵抗の他端に入力端が接続され前記第１の外部入力
端子からの入力信号の反転信号を内部回路へ伝達する第
１の入力インバータとを含む第１の入力回路と、 第２の外部入力端子と一端を前記第２の外部入力端子に
接続された第２の保護抵抗と前記第２の保護抵抗の他端
に入力端が接続され前記第２の外部入力端子からの入力
信号の反転信号を内部回路へ伝達する第２の入力インバ
ータとを含む第２の入力回路と、 前記第１の外部入力端子にソースが接続され前記第２の
外部入力端子にドレインが接続された測定用Ｐチャネル
ＭＯＳトランジスタと、 前記第２の外部入力端子にソースが接続され前記第１の
外部入力端子にドレインが接続された測定用Ｎチャネル
ＭＯＳトランジスタと、 一端が高電位電源に接続され他端が前記測定用Ｐチャネ
ルＭＯＳトランジスタのゲートに接続され前記測定用Ｐ
チャネルＭＯＳトランジスタの特性を測定する第１の測
定モードでは遮断し前記測定用ＮチャネルＭＯＳトラン
ジスタの特性を測定する第２の測定モードおよび通常動
作モードでは導通する第１のスイッチ回路素子と、 一端が前記測定用ＰチャネルＭＯＳトランジスタのゲー
トに接続され他端が前記第２の外部入力端子に接続され
前記第１の測定モードでは導通し前記第２の測定モード
および前記通常動作モードでは遮断する第２のスイッチ
回路素子と、 一端が前記第１の外部入力端子に接続され他端が前記測
定用ＮチャネルＭＯＳトランジスタのゲートに接続され
前記第２の測定モードでは導通し前記第１の測定モード
および前記通常動作モードでは遮断する第３のスイッチ
回路素子と、 一端が前記測定用ＮチャネルＭＯＳトランジスタのゲー
トに接続され他端が接地電位電源に接続され前記第２の
測定モードでは遮断し前記第１の測定モードおよび前記
通常動作モードでは導通する第４のスイッチ回路素子と
を備えることを特徴とする半導体集積回路。 - 【請求項２】 第１の外部入力端子と一端を前記第１の
外部入力端子に接続された第１の保護抵抗と前記第１の
保護抵抗の他端に入力端が接続され前記第１の外部入力
端子からの入力信号の反転信号を内部回路へ伝達する第
１の入力インバータとを含む第１の入力回路と、 第２の外部入力端子と一端を前記第２の外部入力端子に
接続された第２の保護抵抗と前記第２の保護抵抗の他端
に入力端が接続され前記第２の外部入力端子からの入力
信号の反転信号を内部回路へ伝達する第２の入力インバ
ータとを含む第２の入力回路と、 高電位電源にソースが接続され前記第２の外部入力端子
にドレインが接続された測定用ＰチャネルＭＯＳトラン
ジスタと、 接地電位電源にソースが接続され前記第１の外部入力端
子にドレインが接続された測定用ＮチャネルＭＯＳトラ
ンジスタと、 一端が前記高電位電源に接続され他端が前記測定用Ｐチ
ャネルＭＯＳトランジスタのゲートに接続され前記測定
用ＰチャネルＭＯＳトランジスタの特性を測定する第１
の測定モードでは遮断し前記測定用ＮチャネルＭＯＳト
ランジスタの特性を測定する第２の測定モードおよび通
常動作モードでは導通する第１のスイッチ回路素子と、 一端が前記測定用ＰチャネルＭＯＳトランジスタのゲー
トに接続され他端が前記第２の外部入力端子に接続され
前記第１の測定モードでは導通し前記第２の測定モード
および前記通常動作モードでは遮断する第２のスイッチ
回路素子と、 一端が前記第１の外部入力端子に接続され他端が前記測
定用ＮチャネルＭＯＳトランジスタのゲートに接続され
前記第２の測定モードでは導通し前記第１の測定モード
および前記通常動作モードでは遮断する第３のスイッチ
回路素子と、 一端が前記測定用ＮチャネルＭＯＳトランジスタのゲー
トに接続され他端が前記接地電位電源に接続され前記第
２の測定モードでは遮断し前記第１の測定モードおよび
前記通常動作モードでは導通する第４のスイッチ回路素
子とを備えることを特徴とする半導体集積回路。 - 【請求項３】 第１の外部入力端子と一端を前記第１の
外部入力端子に接続された第１の保護抵抗と前記第１の
保護抵抗の他端に入力端が接続され前記第１の外部入力
端子からの入力信号の反転信号を内部回路へ伝達する第
１の入力インバータとを含む第１の入力回路と、 第２の外部入力端子と一端を前記第２の外部入力端子に
接続された第２の保護抵抗と前記第２の保護抵抗の他端
に入力端が接続され前記第２の外部入力端子からの入力
信号の反転信号を内部回路へ伝達する第２の入力インバ
ータとを含む第２の入力回路と、 高電位電源にソースが接続され前記第２の外部入力端子
にドレインが接続された測定用ＰチャネルＭＯＳトラン
ジスタと、 接地電位電源にソースが接続され前記第１の外部入力端
子にドレインが接続された測定用ＮチャネルＭＯＳトラ
ンジスタと、 一端が前記高電位電源に接続され他端が前記測定用Ｐチ
ャネルＭＯＳトランジスタのゲートに接続され前記測定
用ＰチャネルＭＯＳトランジスタおよび前記測定用Ｎチ
ャネルＭＯＳトランジスタの特性を測定するトランジス
タ特性測定モードでは遮断し通常動作モードでは導通す
る第１のスイッチ回路素子と、 一端が前記測定用ＰチャネルＭＯＳトランジスタのゲー
トに接続され他端が前記第２の外部入力端子に接続され
前記トランジスタ特性測定モードでは導通し前記通常動
作モードでは遮断する第２のスイッチ回路素子と、 一端が前記第１の外部入力端子に接続され他端が前記測
定用ＮチャネルＭＯＳトランジスタのゲートに接続され
前記トランジスタ特性測定モードでは導通し前記通常動
作モードでは遮断する第３のスイッチ回路素子と、 一端が前記測定用ＮチャネルＭＯＳトランジスタのゲー
トに接続され他端が前記接地電位電源に接続され前記ト
ランジスタ特性測定モードでは遮断し前記通常動作モー
ドでは導通する第４のスイッチ回路素子とを備えること
を特徴とする半導体集積回路。 - 【請求項４】 前記第２のスイッチ回路素子および前記
第３のスイッチ回路が前記トランジスタ特性測定モード
でハイレベルとなる測定モード信号により導通する相補
型のトランスファーゲートであり、 前記第１のスイッチ回路素子および前記第４のスイッチ
回路が前記測定モード信号の反転信号がハイレベルのと
きに導通する相補型のトランスファーゲートである請求
項３記載の半導体集積回路。 - 【請求項５】 外部入力端子と一端を前記外部入力端子
に接続された保護抵抗と前記保護抵抗の他端に入力端が
接続され前記外部入力端子からの入力信号の反転信号を
内部回路へ伝達する入力インバータとを含む入力回路
と、 高電位電源にソースが接続され前記外部入力端子にドレ
インが接続された測定用ＰチャネルＭＯＳトランジスタ
と、 一端が前記高電位電源に接続され他端が前記測定用Ｐチ
ャネルＭＯＳトランジスタのゲートに接続され前記測定
用ＰチャネルＭＯＳトランジスタの特性を測定する測定
モードでは遮断し通常動作モードでは導通する第１のス
イッチ回路素子と、 一端が前記測定用ＰチャネルＭＯＳトランジスタのゲー
トに接続され他端が前記外部入力端子に接続され前記第
１の測定モードでは導通し前記通常動作モードでは遮断
する第２のスイッチ回路素子とを備えることを特徴とす
る半導体集積回路。 - 【請求項６】 外部入力端子と一端を前記外部入力端子
に接続された保護抵抗と前記保護抵抗の他端に入力端が
接続され前記外部入力端子からの入力信号の反転信号を
内部回路へ伝達する入力インバータとを含む入力回路
と、 接地電位電源にソースが接続され前記外部入力端子にド
レインが接続された測定用ＮチャネルＭＯＳトランジス
タと、 一端が前記外部入力端子に接続され他端が前記測定用Ｎ
チャネルＭＯＳトランジスタのゲートに接続され測定モ
ードでは導通し通常動作モードでは遮断する第１のスイ
ッチ回路素子と、 一端が前記測定用ＮチャネルＭＯＳトランジスタのゲー
トに接続され他端が前記接地電位電源に接続され前記測
定モードでは遮断し前記通常動作モードでは導通する第
２のスイッチ回路素子とを備えることを特徴とする半導
体集積回路。 - 【請求項７】 外部入力端子と一端を前記外部入力端子
に接続された保護抵抗と前記保護抵抗の他端に入力端が
接続され前記外部入力端子からの入力信号の反転信号を
内部回路へ伝達する入力インバータとを含む入力回路
と、 高電位電源にソースが接続され前記外部入力端子にドレ
インが接続された測定用ＰチャネルＭＯＳトランジスタ
と、 接地電位電源にソースが接続され前記外部入力端子にド
レインが接続された測定用ＮチャネルＭＯＳトランジス
タと、 一端が前記高電位電源に接続され他端が前記測定用Ｐチ
ャネルＭＯＳトランジスタのゲートに接続され前記測定
用ＰチャネルＭＯＳトランジスタの特性を測定する第１
の測定モードでは遮断し前記測定用ＮチャネルＭＯＳト
ランジスタの特性を測定する第２の測定モードおよび通
常動作モードでは導通する第１のスイッチ回路素子と、 一端が前記測定用ＰチャネルＭＯＳトランジスタのゲー
トに接続され他端が前記外部入力端子に接続され前記第
１の測定モードでは導通し前記第２の測定モードおよび
前記通常動作モードでは遮断する第２のスイッチ回路素
子と、 一端が前記外部入力端子に接続され他端が前記測定用Ｎ
チャネルＭＯＳトランジスタのゲートに接続され前記第
２の測定モードでは導通し前記第１の測定モードおよび
前記通常動作モードでは遮断する第３のスイッチ回路素
子と、 一端が前記測定用ＮチャネルＭＯＳトランジスタのゲー
トに接続され他端が前記接地電位電源に接続され前記第
２の測定モードでは遮断し前記第１の測定モードおよび
前記通常動作モードでは導通する第４のスイッチ回路素
子とを備えることを特徴とする半導体集積回路。 - 【請求項８】 前記第２のスイッチ回路素子が前記第１
の測定モードでハイレベルとなる第１の測定モード信号
により導通する相補型のトランスファーゲートであり、 前記第１のスイッチ回路素子が前記第１の測定モード信
号の反転信号がハイレベルのときに導通する相補型のト
ランスファーゲートであり、 前記第３のスイッチ回路素子が前記第２の測定モードで
ハイレベルとなる第２の測定モード信号により導通する
相補型のトランスファーゲートであり、 前記第４のスイッチ回路素子が前記第２の測定モード信
号の反転信号がハイレベルのときに導通する相補型のト
ランスファーゲートである請求項１，２および７記載の
半導体集積回路。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP27370599A JP2001091599A (ja) | 1999-09-28 | 1999-09-28 | 半導体集積回路 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP27370599A JP2001091599A (ja) | 1999-09-28 | 1999-09-28 | 半導体集積回路 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JP2001091599A true JP2001091599A (ja) | 2001-04-06 |
Family
ID=17531417
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP27370599A Pending JP2001091599A (ja) | 1999-09-28 | 1999-09-28 | 半導体集積回路 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JP2001091599A (ja) |
Cited By (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2010055697A (ja) * | 2008-08-28 | 2010-03-11 | Elpida Memory Inc | 半導体記憶装置及びそのテスト方法 |
| JP2012069728A (ja) * | 2010-09-24 | 2012-04-05 | Fujitsu Semiconductor Ltd | 電源状態判定回路を有する集積回路 |
| WO2017022700A1 (ja) * | 2015-08-05 | 2017-02-09 | 株式会社デンソー | 半導体記憶装置、及びその書込み方法 |
-
1999
- 1999-09-28 JP JP27370599A patent/JP2001091599A/ja active Pending
Cited By (4)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2010055697A (ja) * | 2008-08-28 | 2010-03-11 | Elpida Memory Inc | 半導体記憶装置及びそのテスト方法 |
| JP2012069728A (ja) * | 2010-09-24 | 2012-04-05 | Fujitsu Semiconductor Ltd | 電源状態判定回路を有する集積回路 |
| WO2017022700A1 (ja) * | 2015-08-05 | 2017-02-09 | 株式会社デンソー | 半導体記憶装置、及びその書込み方法 |
| JP2017033619A (ja) * | 2015-08-05 | 2017-02-09 | 株式会社デンソー | 半導体記憶装置、及びその書込み方法 |
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Legal Events
| Date | Code | Title | Description |
|---|---|---|---|
| A02 | Decision of refusal |
Free format text: JAPANESE INTERMEDIATE CODE: A02 Effective date: 20021029 |