JP2001091599A - 半導体集積回路 - Google Patents
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Abstract
(57)【要約】
【課題】専用の外部端子が必要なく、MOSトランジス
タの閾値電圧および電圧対電流特性を精度よく測定でき
る回路を備えた半導体集積回路を提供する。 【解決手段】PMOS11の測定では、TEST1をハ
イレベルにしてトランスファーゲート12をオフ状態と
し、トランスファーゲート13をオン状態にする。この
状態にて外部入力端子1をVDD電位とし、外部入力端
子2の電圧をVDDレベルから低下させて、PMOS1
1に流れる電流値を測定し、閾値電圧およびダイオード
接続したPMOS11の電圧対電流特性を得る。NMO
S14は、TEST2をハイレベルにしてトランスファ
ーゲート16をオフ状態とし、トランスファーゲート1
5をオン状態にして測定する。通常動作モードにおいて
は、第1の測定モード信号TEST1および第2のテス
トモード信号TEST2をいずれもローレベルに固定す
る。
タの閾値電圧および電圧対電流特性を精度よく測定でき
る回路を備えた半導体集積回路を提供する。 【解決手段】PMOS11の測定では、TEST1をハ
イレベルにしてトランスファーゲート12をオフ状態と
し、トランスファーゲート13をオン状態にする。この
状態にて外部入力端子1をVDD電位とし、外部入力端
子2の電圧をVDDレベルから低下させて、PMOS1
1に流れる電流値を測定し、閾値電圧およびダイオード
接続したPMOS11の電圧対電流特性を得る。NMO
S14は、TEST2をハイレベルにしてトランスファ
ーゲート16をオフ状態とし、トランスファーゲート1
5をオン状態にして測定する。通常動作モードにおいて
は、第1の測定モード信号TEST1および第2のテス
トモード信号TEST2をいずれもローレベルに固定す
る。
Description
【0001】
【発明の属する技術分野】本発明は半導体集積回路に関
し、特にモールド樹脂等で封止された後にも構成素子の
特性を測定する手段を備える半導体集積回路に関する。
し、特にモールド樹脂等で封止された後にも構成素子の
特性を測定する手段を備える半導体集積回路に関する。
【0002】
【従来の技術】従来、封止後にも半導体集積回路の構成
素子の特性を測定する手段として、集積回路内に配置し
た測定用MOSトランジスタと、外部からこの測定用M
OSトランジスタに電圧を印加して電流を測定する測定
用端子とからなる測定手段を有する半導体集積回路が知
られている。
素子の特性を測定する手段として、集積回路内に配置し
た測定用MOSトランジスタと、外部からこの測定用M
OSトランジスタに電圧を印加して電流を測定する測定
用端子とからなる測定手段を有する半導体集積回路が知
られている。
【0003】図6は、この第1の従来例のトランジスタ
特性測定手段の回路図である。内部回路で使用している
PチャネルMOSトランジスタ(以下、PMOSと略
す)と同一特性の測定用PMOS62のソースは電源V
DDに接続され、ゲートとドレインは第1の測定用端子
61に接続されている。同様に、内部回路で使用してい
るNチャネルMOSトランジスタ(以下、NMOSと略
す)と同一特性の測定用NMOS64のソースは接地G
NDに接続され、ゲートとドレインは第2の測定用端子
63に接続されている。PMOS62を測定するときに
は、第1の測定用端子61の電位を電源VDDの電位か
ら接地GNDの電位側に向かって低下させ、第1の測定
用端子61から電流が流出し始めて電流値が所定の値と
なるときのゲート電圧を測定して閾値電圧を求め、また
ゲートとドレインを接続した所謂ダイオード接続の状態
でのPMOS62の電圧対電流特性を測定することがで
きる。NMOS64の測定の測定も同様に、第2の測定
用端子63の電位を接地GNDの電位から上昇させて電
流を測定することにより、NMOS64の閾値電圧と、
ダイオード接続の状態でのNMOS64の電圧対電流特
性を測定することができる。
特性測定手段の回路図である。内部回路で使用している
PチャネルMOSトランジスタ(以下、PMOSと略
す)と同一特性の測定用PMOS62のソースは電源V
DDに接続され、ゲートとドレインは第1の測定用端子
61に接続されている。同様に、内部回路で使用してい
るNチャネルMOSトランジスタ(以下、NMOSと略
す)と同一特性の測定用NMOS64のソースは接地G
NDに接続され、ゲートとドレインは第2の測定用端子
63に接続されている。PMOS62を測定するときに
は、第1の測定用端子61の電位を電源VDDの電位か
ら接地GNDの電位側に向かって低下させ、第1の測定
用端子61から電流が流出し始めて電流値が所定の値と
なるときのゲート電圧を測定して閾値電圧を求め、また
ゲートとドレインを接続した所謂ダイオード接続の状態
でのPMOS62の電圧対電流特性を測定することがで
きる。NMOS64の測定の測定も同様に、第2の測定
用端子63の電位を接地GNDの電位から上昇させて電
流を測定することにより、NMOS64の閾値電圧と、
ダイオード接続の状態でのNMOS64の電圧対電流特
性を測定することができる。
【0004】このように、図6の第1の従来例のトラン
ジスタ特性測定手段では、NMOSおよびPMOSの閾
値電圧のみでなく、MOSトランジスタのチャネル長の
ばらつきを敏感に反映するダイオード接続における電圧
対電流特性を測定できるので、集積回路の良/不良の選
別チェックまたは不良品の原因解析において有効なデー
タを得ることができるが、反面、専用の測定用端子を2
端子必要とする欠点があった。
ジスタ特性測定手段では、NMOSおよびPMOSの閾
値電圧のみでなく、MOSトランジスタのチャネル長の
ばらつきを敏感に反映するダイオード接続における電圧
対電流特性を測定できるので、集積回路の良/不良の選
別チェックまたは不良品の原因解析において有効なデー
タを得ることができるが、反面、専用の測定用端子を2
端子必要とする欠点があった。
【0005】これに対して、測定用端子を半導体集積回
路が本来備えている入力端子と兼用することにより、専
用の測定用端子を不要としたトランジスタ特性測定手段
が特開平8−005702号公報(第2の従来例)に記
載されている。
路が本来備えている入力端子と兼用することにより、専
用の測定用端子を不要としたトランジスタ特性測定手段
が特開平8−005702号公報(第2の従来例)に記
載されている。
【0006】図7は、第2の従来例のトランジスタ特性
測定手段の回路図である。図7において、トランジスタ
特性測定手段は、第1の外部入力端子1,保護抵抗3お
よび入力インバータ5からなる第1の入力回路部と、第
2の外部入力端子2,保護抵抗4および入力インバータ
6からなる第2の入力回路部と、ソースが電源VDDに
接続されゲートが入力インバータ5の入力端と接続され
た測定用PMOS71と、ソースが接地GNDに接続さ
れゲートが入力インバータ6の入力端と接続された測定
用NMOS74と、ゲート入力端に測定モード信号TE
STが入力され信号伝達端の一端がPMOS71のドレ
インに接続され他端が第2の外部入力端子2に接続され
たトランスファーゲート72と、ゲート入力端に測定モ
ード信号TESTが入力され信号伝達端の一端がNMO
S74のドレインに接続され他端が第1の外部入力端子
1に接続されたトランスファーゲート73とを備えてい
る。
測定手段の回路図である。図7において、トランジスタ
特性測定手段は、第1の外部入力端子1,保護抵抗3お
よび入力インバータ5からなる第1の入力回路部と、第
2の外部入力端子2,保護抵抗4および入力インバータ
6からなる第2の入力回路部と、ソースが電源VDDに
接続されゲートが入力インバータ5の入力端と接続され
た測定用PMOS71と、ソースが接地GNDに接続さ
れゲートが入力インバータ6の入力端と接続された測定
用NMOS74と、ゲート入力端に測定モード信号TE
STが入力され信号伝達端の一端がPMOS71のドレ
インに接続され他端が第2の外部入力端子2に接続され
たトランスファーゲート72と、ゲート入力端に測定モ
ード信号TESTが入力され信号伝達端の一端がNMO
S74のドレインに接続され他端が第1の外部入力端子
1に接続されたトランスファーゲート73とを備えてい
る。
【0007】第1の外部入力端子1および第2の外部入
力端子2を通常の入力端子として使用する場合には、測
定モード信号TESTをローレベルとすることにより、
トランスファーゲート72および73はオフとなり、P
MOS71,NMOS74には電流は流れないので、第
1の外部入力端子1および第2の外部入力端子2は、い
ずれも独立した入力端子として使用できる。
力端子2を通常の入力端子として使用する場合には、測
定モード信号TESTをローレベルとすることにより、
トランスファーゲート72および73はオフとなり、P
MOS71,NMOS74には電流は流れないので、第
1の外部入力端子1および第2の外部入力端子2は、い
ずれも独立した入力端子として使用できる。
【0008】PMOS71およびNMOS74の特性測
定時には、測定モード信号TESTをハイレベルとし
て、トランスファーゲート72およびトランスファーゲ
ート73をオンさせる。PMOS71の閾値電圧の測定
では、外部入力端子2に電源VDDより低い適当な電圧
を印加した状態で第1の外部入力端子1の電圧を電源V
DDの電位から低下させ、第2の外部入力端子2から流
れ出る電流が所定の電流値になるときの第1の外部入力
端子1の電圧を測定することによりPMOS71の閾値
電圧が得られる。同様に、NMOS74の閾値電圧の測
定では、外部入力端子1に接地GNDより高い適当な電
圧を印加した状態で第2の外部入力端子2の電圧を接地
GNDの電位から上昇させ、第1の外部入力端子1から
流れ出る電流が所定の電流値になるときの第2の外部入
力端子2の電圧を測定することによりNMOS74の閾
値電圧が得られる。
定時には、測定モード信号TESTをハイレベルとし
て、トランスファーゲート72およびトランスファーゲ
ート73をオンさせる。PMOS71の閾値電圧の測定
では、外部入力端子2に電源VDDより低い適当な電圧
を印加した状態で第1の外部入力端子1の電圧を電源V
DDの電位から低下させ、第2の外部入力端子2から流
れ出る電流が所定の電流値になるときの第1の外部入力
端子1の電圧を測定することによりPMOS71の閾値
電圧が得られる。同様に、NMOS74の閾値電圧の測
定では、外部入力端子1に接地GNDより高い適当な電
圧を印加した状態で第2の外部入力端子2の電圧を接地
GNDの電位から上昇させ、第1の外部入力端子1から
流れ出る電流が所定の電流値になるときの第2の外部入
力端子2の電圧を測定することによりNMOS74の閾
値電圧が得られる。
【0009】図7の第2の従来例のトランジスタ特性測
定手段では、測定モード信号TESTは半導体集積回路
内部の特定のレジスタにフラグをたてる等の処理により
内部で発生して図7のトランジスタ特性測定手段に供給
できるので、第1の従来例に比較して、外部端子を増設
する必要がないという利点がある。
定手段では、測定モード信号TESTは半導体集積回路
内部の特定のレジスタにフラグをたてる等の処理により
内部で発生して図7のトランジスタ特性測定手段に供給
できるので、第1の従来例に比較して、外部端子を増設
する必要がないという利点がある。
【0010】しかしながら、図7の第2の従来例のトラ
ンジスタ特性測定手段では、電圧対電流特性の測定が不
正確になるという欠点が生じている。閾値電圧測定のよ
うにマイクロアンペア級の微少な電流の測定では殆ど影
響ないものの、測定用トランジスタとトランスファーゲ
ートが直列接続した状態で電流を測定するために、電圧
対電流特性の測定のように測定用トランジスタに流れる
電流がミリアンペア以上の領域の測定ではトランスファ
ーゲートのオン抵抗が無視できなくなり、測定用トラン
ジスタの正確な電圧対電流特性を測定できなくなる。
ンジスタ特性測定手段では、電圧対電流特性の測定が不
正確になるという欠点が生じている。閾値電圧測定のよ
うにマイクロアンペア級の微少な電流の測定では殆ど影
響ないものの、測定用トランジスタとトランスファーゲ
ートが直列接続した状態で電流を測定するために、電圧
対電流特性の測定のように測定用トランジスタに流れる
電流がミリアンペア以上の領域の測定ではトランスファ
ーゲートのオン抵抗が無視できなくなり、測定用トラン
ジスタの正確な電圧対電流特性を測定できなくなる。
【0011】
【発明が解決しようとする課題】以上に説明したよう
に、第1の従来例のトランジスタ特性測定手段を搭載す
るには、半導体集積回路に専用の測定用端子を増設する
必要が生じ、第2の従来例では、外部入力端子を測定用
端子と兼用することにより端子の増設が不要となるもの
の、電圧対電流特性の測定において測定精度が低下する
欠点があった。
に、第1の従来例のトランジスタ特性測定手段を搭載す
るには、半導体集積回路に専用の測定用端子を増設する
必要が生じ、第2の従来例では、外部入力端子を測定用
端子と兼用することにより端子の増設が不要となるもの
の、電圧対電流特性の測定において測定精度が低下する
欠点があった。
【0012】本発明の目的は、測定用に端子の増設が必
要なく、また、測定する際の電流経路から測定用トラン
ジスタ以外の素子を取り除くことにより、閾値電圧測定
ならびに電圧対電流特性の測定において測定誤差を生じ
ないトランジスタ特性測定手段を備える半導体集積回路
を提供することにある。
要なく、また、測定する際の電流経路から測定用トラン
ジスタ以外の素子を取り除くことにより、閾値電圧測定
ならびに電圧対電流特性の測定において測定誤差を生じ
ないトランジスタ特性測定手段を備える半導体集積回路
を提供することにある。
【0013】
【課題を解決するための手段】本発明の第1の発明の半
導体集積回路は、第1の外部入力端子と一端を前記第1
の外部入力端子に接続された第1の保護抵抗と前記第1
の保護抵抗の他端に入力端が接続され前記第1の外部入
力端子からの入力信号の反転信号を内部回路へ伝達する
第1の入力インバータとを含む第1の入力回路と、第2
の外部入力端子と一端を前記第2の外部入力端子に接続
された第2の保護抵抗と前記第2の保護抵抗の他端に入
力端が接続され前記第2の外部入力端子からの入力信号
の反転信号を内部回路へ伝達する第2の入力インバータ
とを含む第2の入力回路と、前記第1の外部入力端子に
ソースが接続され前記第2の外部入力端子にドレインが
接続された測定用PチャネルMOSトランジスタと、前
記第2の外部入力端子にソースが接続され前記第1の外
部入力端子にドレインが接続された測定用NチャネルM
OSトランジスタと、一端が高電位電源に接続され他端
が前記測定用PチャネルMOSトランジスタのゲートに
接続され前記測定用PチャネルMOSトランジスタの特
性を測定する第1の測定モードでは遮断し前記測定用N
チャネルMOSトランジスタの特性を測定する第2の測
定モードおよび通常動作モードでは導通する第1のスイ
ッチ回路素子と、一端が前記測定用PチャネルMOSト
ランジスタのゲートに接続され他端が前記第2の外部入
力端子に接続され前記第1の測定モードでは導通し前記
第2の測定モードおよび前記通常動作モードでは遮断す
る第2のスイッチ回路素子と、一端が前記第1の外部入
力端子に接続され他端が前記測定用NチャネルMOSト
ランジスタのゲートに接続され前記第2の測定モードで
は導通し前記第1の測定モードおよび前記通常動作モー
ドでは遮断する第3のスイッチ回路素子と、一端が前記
測定用NチャネルMOSトランジスタのゲートに接続さ
れ他端が接地電位電源に接続され前記第2の測定モード
では遮断し前記第1の測定モードおよび前記通常動作モ
ードでは導通する第4のスイッチ回路素子とを備えて構
成される。または、測定用PチャネルMOSトランジス
タのソースを高電位電源に接続し、測定用NチャネルM
OSトランジスタのソースを低電位電源に接続してもよ
く、加えて測定用PチャネルMOSトランジスタおよび
測定用NチャネルMOSトランジスタの測定を同時に行
うことを前提に第2のスイッチ回路素子と第3のスイッ
チ回路素子を測定モードで導通するようにし、第1のス
イッチ回路素子と第4のスイッチ回路素子を通常動作モ
ードで導通するようにしてもよい。
導体集積回路は、第1の外部入力端子と一端を前記第1
の外部入力端子に接続された第1の保護抵抗と前記第1
の保護抵抗の他端に入力端が接続され前記第1の外部入
力端子からの入力信号の反転信号を内部回路へ伝達する
第1の入力インバータとを含む第1の入力回路と、第2
の外部入力端子と一端を前記第2の外部入力端子に接続
された第2の保護抵抗と前記第2の保護抵抗の他端に入
力端が接続され前記第2の外部入力端子からの入力信号
の反転信号を内部回路へ伝達する第2の入力インバータ
とを含む第2の入力回路と、前記第1の外部入力端子に
ソースが接続され前記第2の外部入力端子にドレインが
接続された測定用PチャネルMOSトランジスタと、前
記第2の外部入力端子にソースが接続され前記第1の外
部入力端子にドレインが接続された測定用NチャネルM
OSトランジスタと、一端が高電位電源に接続され他端
が前記測定用PチャネルMOSトランジスタのゲートに
接続され前記測定用PチャネルMOSトランジスタの特
性を測定する第1の測定モードでは遮断し前記測定用N
チャネルMOSトランジスタの特性を測定する第2の測
定モードおよび通常動作モードでは導通する第1のスイ
ッチ回路素子と、一端が前記測定用PチャネルMOSト
ランジスタのゲートに接続され他端が前記第2の外部入
力端子に接続され前記第1の測定モードでは導通し前記
第2の測定モードおよび前記通常動作モードでは遮断す
る第2のスイッチ回路素子と、一端が前記第1の外部入
力端子に接続され他端が前記測定用NチャネルMOSト
ランジスタのゲートに接続され前記第2の測定モードで
は導通し前記第1の測定モードおよび前記通常動作モー
ドでは遮断する第3のスイッチ回路素子と、一端が前記
測定用NチャネルMOSトランジスタのゲートに接続さ
れ他端が接地電位電源に接続され前記第2の測定モード
では遮断し前記第1の測定モードおよび前記通常動作モ
ードでは導通する第4のスイッチ回路素子とを備えて構
成される。または、測定用PチャネルMOSトランジス
タのソースを高電位電源に接続し、測定用NチャネルM
OSトランジスタのソースを低電位電源に接続してもよ
く、加えて測定用PチャネルMOSトランジスタおよび
測定用NチャネルMOSトランジスタの測定を同時に行
うことを前提に第2のスイッチ回路素子と第3のスイッ
チ回路素子を測定モードで導通するようにし、第1のス
イッチ回路素子と第4のスイッチ回路素子を通常動作モ
ードで導通するようにしてもよい。
【0014】第2の発明の半導体集積回路は、外部入力
端子と一端を前記外部入力端子に接続された保護抵抗と
前記保護抵抗の他端に入力端が接続され前記外部入力端
子からの入力信号の反転信号を内部回路へ伝達する入力
インバータとを含む入力回路と、高電位電源にソースが
接続され前記外部入力端子にドレインが接続された測定
用PチャネルMOSトランジスタと、接地電位電源にソ
ースが接続され前記外部入力端子にドレインが接続され
た測定用NチャネルMOSトランジスタと、一端が前記
高電位電源に接続され他端が前記測定用PチャネルMO
Sトランジスタのゲートに接続され前記測定用Pチャネ
ルMOSトランジスタの特性を測定する第1の測定モー
ドでは遮断し前記測定用NチャネルMOSトランジスタ
の特性を測定する第2の測定モードおよび通常動作モー
ドでは導通する第1のスイッチ回路素子と、一端が前記
測定用PチャネルMOSトランジスタのゲートに接続さ
れ他端が前記外部入力端子に接続され前記第1の測定モ
ードでは導通し前記第2の測定モードおよび前記通常動
作モードでは遮断する第2のスイッチ回路素子と、一端
が前記外部入力端子に接続され他端が前記測定用Nチャ
ネルMOSトランジスタのゲートに接続され前記第2の
測定モードでは導通し前記第1の測定モードおよび前記
通常動作モードでは遮断する第3のスイッチ回路素子
と、一端が前記測定用NチャネルMOSトランジスタの
ゲートに接続され他端が前記接地電位電源に接続され前
記第2の測定モードでは遮断し前記第1の測定モードお
よび前記通常動作モードでは導通する第4のスイッチ回
路素子とを備えて構成される。
端子と一端を前記外部入力端子に接続された保護抵抗と
前記保護抵抗の他端に入力端が接続され前記外部入力端
子からの入力信号の反転信号を内部回路へ伝達する入力
インバータとを含む入力回路と、高電位電源にソースが
接続され前記外部入力端子にドレインが接続された測定
用PチャネルMOSトランジスタと、接地電位電源にソ
ースが接続され前記外部入力端子にドレインが接続され
た測定用NチャネルMOSトランジスタと、一端が前記
高電位電源に接続され他端が前記測定用PチャネルMO
Sトランジスタのゲートに接続され前記測定用Pチャネ
ルMOSトランジスタの特性を測定する第1の測定モー
ドでは遮断し前記測定用NチャネルMOSトランジスタ
の特性を測定する第2の測定モードおよび通常動作モー
ドでは導通する第1のスイッチ回路素子と、一端が前記
測定用PチャネルMOSトランジスタのゲートに接続さ
れ他端が前記外部入力端子に接続され前記第1の測定モ
ードでは導通し前記第2の測定モードおよび前記通常動
作モードでは遮断する第2のスイッチ回路素子と、一端
が前記外部入力端子に接続され他端が前記測定用Nチャ
ネルMOSトランジスタのゲートに接続され前記第2の
測定モードでは導通し前記第1の測定モードおよび前記
通常動作モードでは遮断する第3のスイッチ回路素子
と、一端が前記測定用NチャネルMOSトランジスタの
ゲートに接続され他端が前記接地電位電源に接続され前
記第2の測定モードでは遮断し前記第1の測定モードお
よび前記通常動作モードでは導通する第4のスイッチ回
路素子とを備えて構成される。
【0015】
【発明の実施の形態】図1は、本発明の半導体集積回路
が備えるトランジスタ特性測定手段の第1の実施の形態
の回路図である。図1において、トランジスタ特性測定
手段は、第1の外部入力端子1,保護抵抗3および入力
インバータ5からなる第1の入力回路部と、第1の外部
入力端子1と隣り合って配置された第2の外部入力端子
2,保護抵抗4および入力インバータ6からなる第2の
入力回路部と、第1の外部入力端子1にソースが接続さ
れ第2の外部入力端子2にドレインが接続された測定用
PMOS11と、第2の外部入力端子2にソースが接続
され第1の外部入力端子1にドレインが接続された測定
用NMOS14とを備えている。
が備えるトランジスタ特性測定手段の第1の実施の形態
の回路図である。図1において、トランジスタ特性測定
手段は、第1の外部入力端子1,保護抵抗3および入力
インバータ5からなる第1の入力回路部と、第1の外部
入力端子1と隣り合って配置された第2の外部入力端子
2,保護抵抗4および入力インバータ6からなる第2の
入力回路部と、第1の外部入力端子1にソースが接続さ
れ第2の外部入力端子2にドレインが接続された測定用
PMOS11と、第2の外部入力端子2にソースが接続
され第1の外部入力端子1にドレインが接続された測定
用NMOS14とを備えている。
【0016】さらに図1のトランジスタ特性測定手段
は、第1のスイッチ回路素子として作動しPMOS11
を測定するときにローレベルとする信号TEST1Bが
ゲート入力端に供給され信号伝達端の一端が電源VDD
に接続され他端がPMOS11のゲートに接続された第
1のトランスファーゲート12と、第2のスイッチ回路
素子として作動しPMOS11を測定するときにハイレ
ベルとする第1の測定モード信号TEST1がゲート入
力端に供給され信号伝達端の一端がPMOS11のゲー
トに接続され他端が第2の外部入力端子2に接続された
第2のトランスファーゲート13と、第3のスイッチ回
路素子として作動しNMOS14を測定するときにハイ
レベルとする第2の測定モード信号TEST2がゲート
入力端に供給され信号伝達端の一端が第1の外部端子1
に接続され他端がNMOS14のゲートに接続された第
3のトランスファーゲート15と、第4のスイッチ回路
素子として作動しNMOS14を測定するときにローレ
ベルとする信号TEST2Bがゲート入力端に供給され
信号伝達端の一端がNMOS14のゲートに接続され他
端が接地GNDに接続された第4のトランスファーゲー
ト16と、第1の測定モード信号TEST1を入力して
信号TEST1Bを出力するインバータ17と、第2の
測定モード信号TEST2を入力して信号TEST2B
を出力するインバータ18とを備えている。
は、第1のスイッチ回路素子として作動しPMOS11
を測定するときにローレベルとする信号TEST1Bが
ゲート入力端に供給され信号伝達端の一端が電源VDD
に接続され他端がPMOS11のゲートに接続された第
1のトランスファーゲート12と、第2のスイッチ回路
素子として作動しPMOS11を測定するときにハイレ
ベルとする第1の測定モード信号TEST1がゲート入
力端に供給され信号伝達端の一端がPMOS11のゲー
トに接続され他端が第2の外部入力端子2に接続された
第2のトランスファーゲート13と、第3のスイッチ回
路素子として作動しNMOS14を測定するときにハイ
レベルとする第2の測定モード信号TEST2がゲート
入力端に供給され信号伝達端の一端が第1の外部端子1
に接続され他端がNMOS14のゲートに接続された第
3のトランスファーゲート15と、第4のスイッチ回路
素子として作動しNMOS14を測定するときにローレ
ベルとする信号TEST2Bがゲート入力端に供給され
信号伝達端の一端がNMOS14のゲートに接続され他
端が接地GNDに接続された第4のトランスファーゲー
ト16と、第1の測定モード信号TEST1を入力して
信号TEST1Bを出力するインバータ17と、第2の
測定モード信号TEST2を入力して信号TEST2B
を出力するインバータ18とを備えている。
【0017】以下、本実施例の動作について説明する。
まず、PMOS11の測定を行う場合の動作を説明す
る。第1の測定モード信号TEST1をハイレベルにし
て第1のトランスファーゲート12をオフ状態とし、第
2のトランスファーゲート13をオン状態にする。この
状態にて第1の外部入力端子1を電源VDDの電位と
し、第2の外部入力端子2の電圧を電源VDDの電圧レ
ベルから低下させて、PMOS11に流れる電流値を第
2の外部入力端子2にて測定し、第2の外部入力端子2
と第1の外部入力端子1の電位差に対する電流値を求め
る。PMOS11に電流が流れ始めて所定の値になった
ときの第2の外部入力端子2と第1の外部入力端子1の
電位差からPMOS11の閾値電圧が得ることができ、
さらに第2の外部入力端子2の電圧を低下させて電位差
を大きくしつつ各電位差における電流を測定することに
よりPMOS11の電圧対電流特性を得ることができ
る。PMOS11の測定時には、第2の測定モード信号
TEST2はローレベルに固定して、第3のトランスフ
ァーゲート15をオフ状態とし、第4のトランスファー
ゲート16をオン状態とする。
まず、PMOS11の測定を行う場合の動作を説明す
る。第1の測定モード信号TEST1をハイレベルにし
て第1のトランスファーゲート12をオフ状態とし、第
2のトランスファーゲート13をオン状態にする。この
状態にて第1の外部入力端子1を電源VDDの電位と
し、第2の外部入力端子2の電圧を電源VDDの電圧レ
ベルから低下させて、PMOS11に流れる電流値を第
2の外部入力端子2にて測定し、第2の外部入力端子2
と第1の外部入力端子1の電位差に対する電流値を求め
る。PMOS11に電流が流れ始めて所定の値になった
ときの第2の外部入力端子2と第1の外部入力端子1の
電位差からPMOS11の閾値電圧が得ることができ、
さらに第2の外部入力端子2の電圧を低下させて電位差
を大きくしつつ各電位差における電流を測定することに
よりPMOS11の電圧対電流特性を得ることができ
る。PMOS11の測定時には、第2の測定モード信号
TEST2はローレベルに固定して、第3のトランスフ
ァーゲート15をオフ状態とし、第4のトランスファー
ゲート16をオン状態とする。
【0018】次に、NMOS14の測定を行う場合の動
作ついて説明する。第2の測定モード信号TEST2を
ハイレベルにして第3のトランスファーゲート15をオ
ン状態にし、第4のトランスファーゲート16をオフ状
態にする。この状態にて第2の外部入力端子2を接地G
NDの電位とし、第1の外部入力端子1の電圧を接地G
NDの電圧レベルから上昇させて、NMOS14に流れ
る電流値を第1の外部入力端子1にて測定し、第1の外
部入力端子1と第2の外部入力端子2の電位差に対する
電流値を求める。NMOS14に電流が流れ始めて所定
の値になったときの第1の外部入力端子1と第2の外部
入力端子2の電位差からNMOS14の閾値電圧が得る
ことができ、さらに第1の外部入力端子1の電圧を上昇
させて電位差を大きくしつつ各電位差における電流を測
定することによりNMOS14の電圧対電流特性を得る
ことができる。NMOS14の測定時には、第1の測定
モード信号TEST1はローレベルに固定して、第2の
トランスファーゲート13をオフ状態とし、第1のトラ
ンスファーゲート12をオン状態とする。
作ついて説明する。第2の測定モード信号TEST2を
ハイレベルにして第3のトランスファーゲート15をオ
ン状態にし、第4のトランスファーゲート16をオフ状
態にする。この状態にて第2の外部入力端子2を接地G
NDの電位とし、第1の外部入力端子1の電圧を接地G
NDの電圧レベルから上昇させて、NMOS14に流れ
る電流値を第1の外部入力端子1にて測定し、第1の外
部入力端子1と第2の外部入力端子2の電位差に対する
電流値を求める。NMOS14に電流が流れ始めて所定
の値になったときの第1の外部入力端子1と第2の外部
入力端子2の電位差からNMOS14の閾値電圧が得る
ことができ、さらに第1の外部入力端子1の電圧を上昇
させて電位差を大きくしつつ各電位差における電流を測
定することによりNMOS14の電圧対電流特性を得る
ことができる。NMOS14の測定時には、第1の測定
モード信号TEST1はローレベルに固定して、第2の
トランスファーゲート13をオフ状態とし、第1のトラ
ンスファーゲート12をオン状態とする。
【0019】通常動作モードにおいては、第1の測定モ
ード信号TEST1および第2のテストモード信号TE
ST2をいずれもローレベルに固定しておくことによ
り、PMOS11およびNMOS14ともにオフ状態と
なるので、入力回路としての動作に影響を与えることは
なく、入力インバータ5は第1の外部入力端子1から入
力した信号の反転レベルを半導体集積回路の内部回路へ
出力し、同様に入力インバータ6は第2の外部入力端子
2から入力した信号の反転レベルを内部回路へ出力す
る。
ード信号TEST1および第2のテストモード信号TE
ST2をいずれもローレベルに固定しておくことによ
り、PMOS11およびNMOS14ともにオフ状態と
なるので、入力回路としての動作に影響を与えることは
なく、入力インバータ5は第1の外部入力端子1から入
力した信号の反転レベルを半導体集積回路の内部回路へ
出力し、同様に入力インバータ6は第2の外部入力端子
2から入力した信号の反転レベルを内部回路へ出力す
る。
【0020】本実施例では、第1の測定モード信号TE
ST1および第2のテストモード信号TEST2は、そ
れぞれに対応するフラグを半導体集積回路の図示してい
ないレジスタにセットすることによりハイレベル(アク
ティブ)とし、リセットすることによりローレベルとし
て集積回路内部から供給することができるので、第2の
従来例の図7のトランジスタ特性測定手段と同様に専用
の外部端子を必要としない。
ST1および第2のテストモード信号TEST2は、そ
れぞれに対応するフラグを半導体集積回路の図示してい
ないレジスタにセットすることによりハイレベル(アク
ティブ)とし、リセットすることによりローレベルとし
て集積回路内部から供給することができるので、第2の
従来例の図7のトランジスタ特性測定手段と同様に専用
の外部端子を必要としない。
【0021】その上に、測定用トランジスタであるPM
OS11およびNMOS14のそれぞれのソース、ドレ
インと、第1の外部入力端子1または第2の外部入力端
子2との間には、第2の従来例である図7のトランジス
タ特性測定手段におけるトランスファーゲート72およ
び73のような素子が挿入されていないので、閾値電圧
測定のみでなく、電圧対電流特性の測定のように大電流
が流れる測定においても正確に測定できるという効果が
ある。
OS11およびNMOS14のそれぞれのソース、ドレ
インと、第1の外部入力端子1または第2の外部入力端
子2との間には、第2の従来例である図7のトランジス
タ特性測定手段におけるトランスファーゲート72およ
び73のような素子が挿入されていないので、閾値電圧
測定のみでなく、電圧対電流特性の測定のように大電流
が流れる測定においても正確に測定できるという効果が
ある。
【0022】なお、図1においてトランスファーゲート
12,13,15,16には、相補型のトランスファー
ゲートが好ましい。図2はトランスファーゲート12を
相補型で構成した回路図であり、第1の測定モード信号
の反転信号TEST1Bがゲートに接続されたNMOS
12aのドレインと第1の測定モード信号TEST1が
ゲートに接続されたPMOS12bのソースとが接続さ
れてトランスファーゲート12の信号伝達端の一端を形
成し、NMOS12aのソースとPMOS12bのドレ
インとが接続されて信号伝達端の他端を形成する。
12,13,15,16には、相補型のトランスファー
ゲートが好ましい。図2はトランスファーゲート12を
相補型で構成した回路図であり、第1の測定モード信号
の反転信号TEST1Bがゲートに接続されたNMOS
12aのドレインと第1の測定モード信号TEST1が
ゲートに接続されたPMOS12bのソースとが接続さ
れてトランスファーゲート12の信号伝達端の一端を形
成し、NMOS12aのソースとPMOS12bのドレ
インとが接続されて信号伝達端の他端を形成する。
【0023】図3は、本発明の半導体集積回路が備える
トランジスタ特性測定手段の第2の実施例の回路図であ
る。本実施例のトランジスタ特性測定手段は、図1にお
けるソースが第1の外部入力端子1に接続されたPMO
S11をソースが電源VDDに接続されたPMOS31
に置き換え、また、ソースが第2の外部入力端子2に接
続されたNMOS14をソースが接地GNDに接続され
たNMOS32に置き換えたものであり、他の回路構成
は図1と同じである。測定のときの動作においても、P
MOS31の測定では、PMOS31のソースが電源V
DDの電位に固定されているので第1の外部入力端子1
を使用する必要がない点以外は図1の第1実施例の動作
と同様であり、NMOS32の測定では、NMOS32
のソースが接地GNDの電位に固定されているので第2
の外部入力端子2を使用する必要がない点以外は図1の
第1実施例の動作と同様である。
トランジスタ特性測定手段の第2の実施例の回路図であ
る。本実施例のトランジスタ特性測定手段は、図1にお
けるソースが第1の外部入力端子1に接続されたPMO
S11をソースが電源VDDに接続されたPMOS31
に置き換え、また、ソースが第2の外部入力端子2に接
続されたNMOS14をソースが接地GNDに接続され
たNMOS32に置き換えたものであり、他の回路構成
は図1と同じである。測定のときの動作においても、P
MOS31の測定では、PMOS31のソースが電源V
DDの電位に固定されているので第1の外部入力端子1
を使用する必要がない点以外は図1の第1実施例の動作
と同様であり、NMOS32の測定では、NMOS32
のソースが接地GNDの電位に固定されているので第2
の外部入力端子2を使用する必要がない点以外は図1の
第1実施例の動作と同様である。
【0024】図1の第1の実施例では、PMOS11と
NMOS14のいずれの測定にも第1の外部入力端子1
と第2の外部入力端子2との両方の端子を用いるため
に、PMOS11とNMOS14の特性測定を同時に行
うことができないが、本実施例では、PMOS31の測
定のときには第2の外部入力端子2にのみ測定電圧を印
加して電流を測定すればよく、NMOS32の測定のと
きには第1の外部入力端子1にのみ測定電圧を印加して
電流を測定すればよいので、PMOS31の測定とNM
OS32の測定を同時に実施することができ、第1の実
施例が有する効果に加えて測定時間を短縮できるという
新たな効果が生じる。
NMOS14のいずれの測定にも第1の外部入力端子1
と第2の外部入力端子2との両方の端子を用いるため
に、PMOS11とNMOS14の特性測定を同時に行
うことができないが、本実施例では、PMOS31の測
定のときには第2の外部入力端子2にのみ測定電圧を印
加して電流を測定すればよく、NMOS32の測定のと
きには第1の外部入力端子1にのみ測定電圧を印加して
電流を測定すればよいので、PMOS31の測定とNM
OS32の測定を同時に実施することができ、第1の実
施例が有する効果に加えて測定時間を短縮できるという
新たな効果が生じる。
【0025】図4は、本発明の半導体集積回路が備える
トランジスタ特性測定手段の第3の実施例の回路図であ
る。図3の第2の実施例においては、第1の測定モード
信号TEST1をハイレベルとしてPMOS31の測定
の測定を行い、第2の測定モード信号TEST2をハイ
レベルとしてNMOS32の測定の測定を行い、またP
MOS31の測定とNMOS32の測定を同時にできる
ことから、図4の第3の実施例では、第2のトランスフ
ァーゲート13のゲート入力端および第3のトランスフ
ァーゲート15のゲート入力端に測定モード信号TES
Tが入力され、トランスファーゲート12のゲート入力
端およびトランスファーゲート16のゲート入力端に測
定モード信号TESTの反転信号TESTBが入力され
る点が図4の第3の実施例と異なっており、他の回路構
成は同じである。本実施例では、第3の実施例が有する
効果に加えて、半導体集積回路内部からトランジスタ特
性測定手段に供給する測定モード信号の本数を削減でき
るという新たな効果が生じる。
トランジスタ特性測定手段の第3の実施例の回路図であ
る。図3の第2の実施例においては、第1の測定モード
信号TEST1をハイレベルとしてPMOS31の測定
の測定を行い、第2の測定モード信号TEST2をハイ
レベルとしてNMOS32の測定の測定を行い、またP
MOS31の測定とNMOS32の測定を同時にできる
ことから、図4の第3の実施例では、第2のトランスフ
ァーゲート13のゲート入力端および第3のトランスフ
ァーゲート15のゲート入力端に測定モード信号TES
Tが入力され、トランスファーゲート12のゲート入力
端およびトランスファーゲート16のゲート入力端に測
定モード信号TESTの反転信号TESTBが入力され
る点が図4の第3の実施例と異なっており、他の回路構
成は同じである。本実施例では、第3の実施例が有する
効果に加えて、半導体集積回路内部からトランジスタ特
性測定手段に供給する測定モード信号の本数を削減でき
るという新たな効果が生じる。
【0026】図5は、本発明の本発明の半導体集積回路
が備えるトランジスタ特性測定手段の第2の実施の形態
の実施例の回路図である。第1の実施の形態の第1,第
2,第3の実施例においては、いずれも測定用端子を兼
用する外部入力端子として2個の外部入力端子を必要と
したが、図5の実施例では1個の外部入力端子のみを測
定用端子と兼用して構成されている。
が備えるトランジスタ特性測定手段の第2の実施の形態
の実施例の回路図である。第1の実施の形態の第1,第
2,第3の実施例においては、いずれも測定用端子を兼
用する外部入力端子として2個の外部入力端子を必要と
したが、図5の実施例では1個の外部入力端子のみを測
定用端子と兼用して構成されている。
【0027】図5において、トランジスタ特性測定手段
は、外部入力端子1,保護抵抗3および入力インバータ
5からなる入力回路部と、外部入力端子1にドレインが
接続され電源VDDにソースが接続された測定用PMO
S51と、外部入力端子1にドレインが接続され接地G
NDにソースが接続された測定用NMOS54とを備え
ている。
は、外部入力端子1,保護抵抗3および入力インバータ
5からなる入力回路部と、外部入力端子1にドレインが
接続され電源VDDにソースが接続された測定用PMO
S51と、外部入力端子1にドレインが接続され接地G
NDにソースが接続された測定用NMOS54とを備え
ている。
【0028】さらに図5のトランジスタ特性測定手段
は、PMOS51を測定するときにローレベルとする信
号TEST1Bがゲート入力端に供給され信号伝達端の
一端が電源VDDに接続され他端がPMOS51のゲー
トに接続された第1のトランスファーゲート52と、P
MOS51を測定するときにハイレベルとする第1の測
定モード信号TEST1がゲート入力端に供給され信号
伝達端の一端がPMOS51のゲートに接続され他端が
外部入力端子1に接続された第2のトランスファーゲー
ト53と、NMOS54を測定するときにハイレベルと
する第2の測定モード信号TEST2がゲート入力端に
供給され信号伝達端の一端が外部端子1に接続され他端
がNMOS54のゲートに接続された第3のトランスフ
ァーゲート55と、NMOS54を測定するときにロー
レベルとする信号TEST2Bがゲート入力端に供給さ
れ信号伝達端の一端がNMOS54のゲートに接続され
他端が接地GNDに接続された第4のトランスファーゲ
ート56と、第1の測定モード信号TEST1を入力し
て信号TEST1Bを出力するインバータ57と、第2
の測定モード信号TEST2を入力して信号TEST2
Bを出力するインバータ58とを備えている。
は、PMOS51を測定するときにローレベルとする信
号TEST1Bがゲート入力端に供給され信号伝達端の
一端が電源VDDに接続され他端がPMOS51のゲー
トに接続された第1のトランスファーゲート52と、P
MOS51を測定するときにハイレベルとする第1の測
定モード信号TEST1がゲート入力端に供給され信号
伝達端の一端がPMOS51のゲートに接続され他端が
外部入力端子1に接続された第2のトランスファーゲー
ト53と、NMOS54を測定するときにハイレベルと
する第2の測定モード信号TEST2がゲート入力端に
供給され信号伝達端の一端が外部端子1に接続され他端
がNMOS54のゲートに接続された第3のトランスフ
ァーゲート55と、NMOS54を測定するときにロー
レベルとする信号TEST2Bがゲート入力端に供給さ
れ信号伝達端の一端がNMOS54のゲートに接続され
他端が接地GNDに接続された第4のトランスファーゲ
ート56と、第1の測定モード信号TEST1を入力し
て信号TEST1Bを出力するインバータ57と、第2
の測定モード信号TEST2を入力して信号TEST2
Bを出力するインバータ58とを備えている。
【0029】PMOS51の測定を行う場合には、第1
の測定モード信号TEST1をハイレベルにしてトラン
スファーゲート52をオフ状態とし、トランスファーゲ
ート53をオン状態にする。この状態にて外部入力端子
1の電圧を電源VDDの電圧レベルから低下させて、P
MOS51に流れる電流値を外部入力端子1にて測定
し、外部入力端子1と電源VDDの電位差に対する電流
値を求める。PMOS51に電流が流れ始めて所定の値
になったときの電位差からPMOS51の閾値電圧が得
られ、さらに外部入力端子1の電圧を低下させて電位差
を大きくしつつ各電位差における電流を測定することに
よりPMOS51の電圧対電流特性を得ることができ
る。PMOS51の測定時には、第2の測定モード信号
TEST2はローレベルに固定して、トランスファーゲ
ート55をオフ状態とし、トランスファーゲート56を
オン状態とする。
の測定モード信号TEST1をハイレベルにしてトラン
スファーゲート52をオフ状態とし、トランスファーゲ
ート53をオン状態にする。この状態にて外部入力端子
1の電圧を電源VDDの電圧レベルから低下させて、P
MOS51に流れる電流値を外部入力端子1にて測定
し、外部入力端子1と電源VDDの電位差に対する電流
値を求める。PMOS51に電流が流れ始めて所定の値
になったときの電位差からPMOS51の閾値電圧が得
られ、さらに外部入力端子1の電圧を低下させて電位差
を大きくしつつ各電位差における電流を測定することに
よりPMOS51の電圧対電流特性を得ることができ
る。PMOS51の測定時には、第2の測定モード信号
TEST2はローレベルに固定して、トランスファーゲ
ート55をオフ状態とし、トランスファーゲート56を
オン状態とする。
【0030】NMOS14の測定を行う場合には、第2
の測定モード信号TEST2をハイレベルにしてトラン
スファーゲート55をオン状態にし、トランスファーゲ
ート56をオフ状態にする。この状態にて外部入力端子
1の電圧を接地GNDの電圧レベルから上昇させて、N
MOS54に流れる電流値を外部入力端子1にて測定
し、外部入力端子1と接地GNDの電位差に対する電流
値を求める。NMOS14に電流が流れ始めて所定の値
になったときの外部入力端子1と接地GNDの電位差か
らNMOS54の閾値電圧が得られ、さらに外部入力端
子1の電圧を上昇させて電位差を大きくしつつ各電位差
における電流を測定することによりNMOS54の電圧
対電流特性を得ることができる。NMOS54の測定時
には、第1の測定モード信号TEST1はローレベルに
固定して、トランスファーゲート53をオフ状態とし、
トランスファーゲート52をオン状態とする。
の測定モード信号TEST2をハイレベルにしてトラン
スファーゲート55をオン状態にし、トランスファーゲ
ート56をオフ状態にする。この状態にて外部入力端子
1の電圧を接地GNDの電圧レベルから上昇させて、N
MOS54に流れる電流値を外部入力端子1にて測定
し、外部入力端子1と接地GNDの電位差に対する電流
値を求める。NMOS14に電流が流れ始めて所定の値
になったときの外部入力端子1と接地GNDの電位差か
らNMOS54の閾値電圧が得られ、さらに外部入力端
子1の電圧を上昇させて電位差を大きくしつつ各電位差
における電流を測定することによりNMOS54の電圧
対電流特性を得ることができる。NMOS54の測定時
には、第1の測定モード信号TEST1はローレベルに
固定して、トランスファーゲート53をオフ状態とし、
トランスファーゲート52をオン状態とする。
【0031】通常動作モードにおいては、第1の測定モ
ード信号TEST1および第2のテストモード信号TE
ST2をいずれもローレベルに固定しておくことによ
り、PMOS51およびNMOS54ともにオフ状態と
なるので、入力回路としての動作に影響を与えることは
ない。
ード信号TEST1および第2のテストモード信号TE
ST2をいずれもローレベルに固定しておくことによ
り、PMOS51およびNMOS54ともにオフ状態と
なるので、入力回路としての動作に影響を与えることは
ない。
【0032】本実施例では、1個の外部入力端子のみを
測定用端子として兼用するので、レイアウト設計の自由
度が大きく、トランジスタ特性測定手段の搭載に伴う半
導体集積回路チップの面積増大を抑制することができ
る。本実施例で、測定用トランジスタをPMOSのみ、
またはNMOSのみとしてもよい。
測定用端子として兼用するので、レイアウト設計の自由
度が大きく、トランジスタ特性測定手段の搭載に伴う半
導体集積回路チップの面積増大を抑制することができ
る。本実施例で、測定用トランジスタをPMOSのみ、
またはNMOSのみとしてもよい。
【0033】
【発明の効果】以上に説明したように、本発明の半導体
集積回路が備えるトランジスタ特性測定手段には、外部
入力端子を測定用端子と兼用するので測定用に端子の増
設が必要ないとともに、測定する際の電流経路には測定
用トランジスタ以外の素子が存在しないので寄生的な電
圧降下による精度低下要因がないため、電圧対電流特性
の測定のように大電流が流れる測定においても正確に測
定できるという効果がある。
集積回路が備えるトランジスタ特性測定手段には、外部
入力端子を測定用端子と兼用するので測定用に端子の増
設が必要ないとともに、測定する際の電流経路には測定
用トランジスタ以外の素子が存在しないので寄生的な電
圧降下による精度低下要因がないため、電圧対電流特性
の測定のように大電流が流れる測定においても正確に測
定できるという効果がある。
【図1】本発明の半導体集積回路が備えるトランジスタ
特性測定手段の第1の実施の形態の実施例の回路図であ
る。
特性測定手段の第1の実施の形態の実施例の回路図であ
る。
【図2】トランスファーゲートの詳細な回路図である。
【図3】本発明の半導体集積回路が備えるトランジスタ
特性測定手段の第2の実施例の回路図である。
特性測定手段の第2の実施例の回路図である。
【図4】本発明の半導体集積回路が備えるトランジスタ
特性測定手段の第3の実施例の回路図である。
特性測定手段の第3の実施例の回路図である。
【図5】本発明の半導体集積回路が備えるトランジスタ
特性測定手段の第2の実施の形態の実施例の回路図であ
る。
特性測定手段の第2の実施の形態の実施例の回路図であ
る。
【図6】第1の従来例のトランジスタ特性測定手段の回
路図である。
路図である。
【図7】第2の従来例のトランジスタ特性測定手段の回
路図である。
路図である。
1,2 外部入力端子 3,4 保護抵抗 5,6 入力インバータ 11,12b,31,51,62,71 PMOS 12,13,15,16,52,53,55,56,7
2,73 トランスファーゲート 12a,14,32,54 NMOS 17,18,41、57,58,64,74 インバ
ータ 61,63 測定用端子
2,73 トランスファーゲート 12a,14,32,54 NMOS 17,18,41、57,58,64,74 インバ
ータ 61,63 測定用端子
フロントページの続き (51)Int.Cl.7 識別記号 FI テーマコート゛(参考) H01L 21/822 H01L 27/04 E H03K 19/00 Fターム(参考) 2G003 AA01 AA02 AG09 2G032 AA01 AK14 5F038 BE01 BE05 BH02 BH07 DT02 DT08 EZ20 5J056 AA01 BB01 BB53 BB57 BB60 CC00 DD13 DD28 DD29 FF07 FF09
Claims (8)
- 【請求項1】 第1の外部入力端子と一端を前記第1の
外部入力端子に接続された第1の保護抵抗と前記第1の
保護抵抗の他端に入力端が接続され前記第1の外部入力
端子からの入力信号の反転信号を内部回路へ伝達する第
1の入力インバータとを含む第1の入力回路と、 第2の外部入力端子と一端を前記第2の外部入力端子に
接続された第2の保護抵抗と前記第2の保護抵抗の他端
に入力端が接続され前記第2の外部入力端子からの入力
信号の反転信号を内部回路へ伝達する第2の入力インバ
ータとを含む第2の入力回路と、 前記第1の外部入力端子にソースが接続され前記第2の
外部入力端子にドレインが接続された測定用Pチャネル
MOSトランジスタと、 前記第2の外部入力端子にソースが接続され前記第1の
外部入力端子にドレインが接続された測定用Nチャネル
MOSトランジスタと、 一端が高電位電源に接続され他端が前記測定用Pチャネ
ルMOSトランジスタのゲートに接続され前記測定用P
チャネルMOSトランジスタの特性を測定する第1の測
定モードでは遮断し前記測定用NチャネルMOSトラン
ジスタの特性を測定する第2の測定モードおよび通常動
作モードでは導通する第1のスイッチ回路素子と、 一端が前記測定用PチャネルMOSトランジスタのゲー
トに接続され他端が前記第2の外部入力端子に接続され
前記第1の測定モードでは導通し前記第2の測定モード
および前記通常動作モードでは遮断する第2のスイッチ
回路素子と、 一端が前記第1の外部入力端子に接続され他端が前記測
定用NチャネルMOSトランジスタのゲートに接続され
前記第2の測定モードでは導通し前記第1の測定モード
および前記通常動作モードでは遮断する第3のスイッチ
回路素子と、 一端が前記測定用NチャネルMOSトランジスタのゲー
トに接続され他端が接地電位電源に接続され前記第2の
測定モードでは遮断し前記第1の測定モードおよび前記
通常動作モードでは導通する第4のスイッチ回路素子と
を備えることを特徴とする半導体集積回路。 - 【請求項2】 第1の外部入力端子と一端を前記第1の
外部入力端子に接続された第1の保護抵抗と前記第1の
保護抵抗の他端に入力端が接続され前記第1の外部入力
端子からの入力信号の反転信号を内部回路へ伝達する第
1の入力インバータとを含む第1の入力回路と、 第2の外部入力端子と一端を前記第2の外部入力端子に
接続された第2の保護抵抗と前記第2の保護抵抗の他端
に入力端が接続され前記第2の外部入力端子からの入力
信号の反転信号を内部回路へ伝達する第2の入力インバ
ータとを含む第2の入力回路と、 高電位電源にソースが接続され前記第2の外部入力端子
にドレインが接続された測定用PチャネルMOSトラン
ジスタと、 接地電位電源にソースが接続され前記第1の外部入力端
子にドレインが接続された測定用NチャネルMOSトラ
ンジスタと、 一端が前記高電位電源に接続され他端が前記測定用Pチ
ャネルMOSトランジスタのゲートに接続され前記測定
用PチャネルMOSトランジスタの特性を測定する第1
の測定モードでは遮断し前記測定用NチャネルMOSト
ランジスタの特性を測定する第2の測定モードおよび通
常動作モードでは導通する第1のスイッチ回路素子と、 一端が前記測定用PチャネルMOSトランジスタのゲー
トに接続され他端が前記第2の外部入力端子に接続され
前記第1の測定モードでは導通し前記第2の測定モード
および前記通常動作モードでは遮断する第2のスイッチ
回路素子と、 一端が前記第1の外部入力端子に接続され他端が前記測
定用NチャネルMOSトランジスタのゲートに接続され
前記第2の測定モードでは導通し前記第1の測定モード
および前記通常動作モードでは遮断する第3のスイッチ
回路素子と、 一端が前記測定用NチャネルMOSトランジスタのゲー
トに接続され他端が前記接地電位電源に接続され前記第
2の測定モードでは遮断し前記第1の測定モードおよび
前記通常動作モードでは導通する第4のスイッチ回路素
子とを備えることを特徴とする半導体集積回路。 - 【請求項3】 第1の外部入力端子と一端を前記第1の
外部入力端子に接続された第1の保護抵抗と前記第1の
保護抵抗の他端に入力端が接続され前記第1の外部入力
端子からの入力信号の反転信号を内部回路へ伝達する第
1の入力インバータとを含む第1の入力回路と、 第2の外部入力端子と一端を前記第2の外部入力端子に
接続された第2の保護抵抗と前記第2の保護抵抗の他端
に入力端が接続され前記第2の外部入力端子からの入力
信号の反転信号を内部回路へ伝達する第2の入力インバ
ータとを含む第2の入力回路と、 高電位電源にソースが接続され前記第2の外部入力端子
にドレインが接続された測定用PチャネルMOSトラン
ジスタと、 接地電位電源にソースが接続され前記第1の外部入力端
子にドレインが接続された測定用NチャネルMOSトラ
ンジスタと、 一端が前記高電位電源に接続され他端が前記測定用Pチ
ャネルMOSトランジスタのゲートに接続され前記測定
用PチャネルMOSトランジスタおよび前記測定用Nチ
ャネルMOSトランジスタの特性を測定するトランジス
タ特性測定モードでは遮断し通常動作モードでは導通す
る第1のスイッチ回路素子と、 一端が前記測定用PチャネルMOSトランジスタのゲー
トに接続され他端が前記第2の外部入力端子に接続され
前記トランジスタ特性測定モードでは導通し前記通常動
作モードでは遮断する第2のスイッチ回路素子と、 一端が前記第1の外部入力端子に接続され他端が前記測
定用NチャネルMOSトランジスタのゲートに接続され
前記トランジスタ特性測定モードでは導通し前記通常動
作モードでは遮断する第3のスイッチ回路素子と、 一端が前記測定用NチャネルMOSトランジスタのゲー
トに接続され他端が前記接地電位電源に接続され前記ト
ランジスタ特性測定モードでは遮断し前記通常動作モー
ドでは導通する第4のスイッチ回路素子とを備えること
を特徴とする半導体集積回路。 - 【請求項4】 前記第2のスイッチ回路素子および前記
第3のスイッチ回路が前記トランジスタ特性測定モード
でハイレベルとなる測定モード信号により導通する相補
型のトランスファーゲートであり、 前記第1のスイッチ回路素子および前記第4のスイッチ
回路が前記測定モード信号の反転信号がハイレベルのと
きに導通する相補型のトランスファーゲートである請求
項3記載の半導体集積回路。 - 【請求項5】 外部入力端子と一端を前記外部入力端子
に接続された保護抵抗と前記保護抵抗の他端に入力端が
接続され前記外部入力端子からの入力信号の反転信号を
内部回路へ伝達する入力インバータとを含む入力回路
と、 高電位電源にソースが接続され前記外部入力端子にドレ
インが接続された測定用PチャネルMOSトランジスタ
と、 一端が前記高電位電源に接続され他端が前記測定用Pチ
ャネルMOSトランジスタのゲートに接続され前記測定
用PチャネルMOSトランジスタの特性を測定する測定
モードでは遮断し通常動作モードでは導通する第1のス
イッチ回路素子と、 一端が前記測定用PチャネルMOSトランジスタのゲー
トに接続され他端が前記外部入力端子に接続され前記第
1の測定モードでは導通し前記通常動作モードでは遮断
する第2のスイッチ回路素子とを備えることを特徴とす
る半導体集積回路。 - 【請求項6】 外部入力端子と一端を前記外部入力端子
に接続された保護抵抗と前記保護抵抗の他端に入力端が
接続され前記外部入力端子からの入力信号の反転信号を
内部回路へ伝達する入力インバータとを含む入力回路
と、 接地電位電源にソースが接続され前記外部入力端子にド
レインが接続された測定用NチャネルMOSトランジス
タと、 一端が前記外部入力端子に接続され他端が前記測定用N
チャネルMOSトランジスタのゲートに接続され測定モ
ードでは導通し通常動作モードでは遮断する第1のスイ
ッチ回路素子と、 一端が前記測定用NチャネルMOSトランジスタのゲー
トに接続され他端が前記接地電位電源に接続され前記測
定モードでは遮断し前記通常動作モードでは導通する第
2のスイッチ回路素子とを備えることを特徴とする半導
体集積回路。 - 【請求項7】 外部入力端子と一端を前記外部入力端子
に接続された保護抵抗と前記保護抵抗の他端に入力端が
接続され前記外部入力端子からの入力信号の反転信号を
内部回路へ伝達する入力インバータとを含む入力回路
と、 高電位電源にソースが接続され前記外部入力端子にドレ
インが接続された測定用PチャネルMOSトランジスタ
と、 接地電位電源にソースが接続され前記外部入力端子にド
レインが接続された測定用NチャネルMOSトランジス
タと、 一端が前記高電位電源に接続され他端が前記測定用Pチ
ャネルMOSトランジスタのゲートに接続され前記測定
用PチャネルMOSトランジスタの特性を測定する第1
の測定モードでは遮断し前記測定用NチャネルMOSト
ランジスタの特性を測定する第2の測定モードおよび通
常動作モードでは導通する第1のスイッチ回路素子と、 一端が前記測定用PチャネルMOSトランジスタのゲー
トに接続され他端が前記外部入力端子に接続され前記第
1の測定モードでは導通し前記第2の測定モードおよび
前記通常動作モードでは遮断する第2のスイッチ回路素
子と、 一端が前記外部入力端子に接続され他端が前記測定用N
チャネルMOSトランジスタのゲートに接続され前記第
2の測定モードでは導通し前記第1の測定モードおよび
前記通常動作モードでは遮断する第3のスイッチ回路素
子と、 一端が前記測定用NチャネルMOSトランジスタのゲー
トに接続され他端が前記接地電位電源に接続され前記第
2の測定モードでは遮断し前記第1の測定モードおよび
前記通常動作モードでは導通する第4のスイッチ回路素
子とを備えることを特徴とする半導体集積回路。 - 【請求項8】 前記第2のスイッチ回路素子が前記第1
の測定モードでハイレベルとなる第1の測定モード信号
により導通する相補型のトランスファーゲートであり、 前記第1のスイッチ回路素子が前記第1の測定モード信
号の反転信号がハイレベルのときに導通する相補型のト
ランスファーゲートであり、 前記第3のスイッチ回路素子が前記第2の測定モードで
ハイレベルとなる第2の測定モード信号により導通する
相補型のトランスファーゲートであり、 前記第4のスイッチ回路素子が前記第2の測定モード信
号の反転信号がハイレベルのときに導通する相補型のト
ランスファーゲートである請求項1,2および7記載の
半導体集積回路。
Priority Applications (1)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
JP27370599A JP2001091599A (ja) | 1999-09-28 | 1999-09-28 | 半導体集積回路 |
Applications Claiming Priority (1)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
JP27370599A JP2001091599A (ja) | 1999-09-28 | 1999-09-28 | 半導体集積回路 |
Publications (1)
Publication Number | Publication Date |
---|---|
JP2001091599A true JP2001091599A (ja) | 2001-04-06 |
Family
ID=17531417
Family Applications (1)
Application Number | Title | Priority Date | Filing Date |
---|---|---|---|
JP27370599A Pending JP2001091599A (ja) | 1999-09-28 | 1999-09-28 | 半導体集積回路 |
Country Status (1)
Country | Link |
---|---|
JP (1) | JP2001091599A (ja) |
Cited By (3)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
JP2010055697A (ja) * | 2008-08-28 | 2010-03-11 | Elpida Memory Inc | 半導体記憶装置及びそのテスト方法 |
JP2012069728A (ja) * | 2010-09-24 | 2012-04-05 | Fujitsu Semiconductor Ltd | 電源状態判定回路を有する集積回路 |
WO2017022700A1 (ja) * | 2015-08-05 | 2017-02-09 | 株式会社デンソー | 半導体記憶装置、及びその書込み方法 |
-
1999
- 1999-09-28 JP JP27370599A patent/JP2001091599A/ja active Pending
Cited By (4)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
JP2010055697A (ja) * | 2008-08-28 | 2010-03-11 | Elpida Memory Inc | 半導体記憶装置及びそのテスト方法 |
JP2012069728A (ja) * | 2010-09-24 | 2012-04-05 | Fujitsu Semiconductor Ltd | 電源状態判定回路を有する集積回路 |
WO2017022700A1 (ja) * | 2015-08-05 | 2017-02-09 | 株式会社デンソー | 半導体記憶装置、及びその書込み方法 |
JP2017033619A (ja) * | 2015-08-05 | 2017-02-09 | 株式会社デンソー | 半導体記憶装置、及びその書込み方法 |
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