JPH09127186A

JPH09127186A - 半導体装置

Info

Publication number: JPH09127186A
Application number: JP7306655A
Authority: JP
Inventors: Suketaka Yamada; 資隆山田
Original assignee: NEC Corp
Current assignee: NEC Corp
Priority date: 1995-10-31
Filing date: 1995-10-31
Publication date: 1997-05-16
Anticipated expiration: 2015-10-31
Also published as: JP3099939B2

Abstract

(57)【要約】【課題】ホットキャリア等での素子特性の劣化モニタ用
にリングオシレータを搭載し、これを発振させて周波数
カウンタで周波数を測定し、劣化の下限値データとの比
較結果を外部に出力することにより、特性劣化したデバ
イスの使用を可能にするとともに、ＡＣとしての劣化を
把握可能とする。【解決手段】劣化指標となるリングオシレータ２、リン
グオシレータ２の発振周波数を測定する周波数カウンタ
１、リングオシレータ２の発振周波数と比較するデータ
を記憶させたメモリ４、リングオシレータ２の発振周波
数とメモリ４に記憶させたデータとを比較する比較回路
３と、を含む。

Description

【発明の詳細な説明】

【０００１】

【発明の属する技術分野】本発明は半導体装置に関し、
特に素子の特性劣化の測定を可能とする半導体装置に関
する。

【０００２】

【従来の技術】微細化されたＭＯＳ型電界効果トランジ
スタ（以下「ＭＯＳＦＥＴ」という）のドレインの電圧
に印加すると、ドレイン近傍に高電界領域が形成され
る。そして、この領域にキャリアが流れ込むと、キャリ
アは電界より高いエネルギーを得てホットキャリアとな
り、ゲート酸化膜中に注入され、その一部は酸化膜中に
捕獲される。

【０００３】ホットキャリアが注入される時に、酸化膜
とＳｉ（シリコン）の境界で構造の不安定性を引き起こ
す。ゲート酸化膜中に発生した電荷は、空間電荷を形成
し、ＭＯＳＦＥＴの特性（例えばしきい値電圧Ｖ_T、相
互コンダクタンスｇm等）が変動し、このため回路の信
頼性を損なわせることになる。

【０００４】このようなホットキャリアによるしきい値
電圧Ｖ_T変動等の素子（デバイス）特性の劣化は、ゲー
ト遅延も遅くなることを意味し、このため半導体装置の
性能も劣化させることになる。

【０００５】従来においては、前記した半導体装置の特
性劣化の程度は小さく、さほど問題にはならなかった。
また、従来、半導体装置に劣化したかどうかは、例えば
ＬＳＩテスタによって該半導体装置を試験するか、ある
いは半導体装置が多数使われているコンピュータ、その
他の電子機器内の診断プログラムを走らせて検出するこ
とが一般的に行なわれていた。

【０００６】この種の従来技術として、例えば特開平３
−７３５５２号公報には、構成要素の特性劣化を容易且
つ確実に検出できる半導体装置を提供することを目的と
して、図４に示すように、素子の特性劣化を検出する劣
化モニタ４１を半導体基板上に設けたことを特徴とする
半導体装置が提案されている。

【０００７】図４を参照して、劣化モニタ４１は、セン
スアンプ４２、第１及び第２のダミーセル４３、４５、
センスアンプ４２の信号をさらに増幅するアンプ４７、
及びアンプ４７の出力端子４８から構成されている。Ｐ
₀はプリチャージ時の等電位化用のｐ型ＭＯＳＦＥＴ、
Ｐ₁、Ｐ₂はビット線のプリチャージ用のｐ型ＭＯＳＦＥ
Ｔである。

【０００８】ＭＯＳＦＥＴＰ₀、Ｐ₁、Ｐ₂、及びリセ
ット・セット用トランジスタ（ｐ型ＭＯＳＦＥＴ）Ｑ_s
は制御信号φ_p＝“１”のプリチャージ期間にオンし、
第１及び第２のビット線４４、４６と第１のダミーセル
４３のキャパシタＣ₁を充電する。この時、同時に、リ
セット・セット用トランジスタＱ_rがオンし、第２のダ
ミーセル４５のキャパシタＣ₀が放電される。

【０００９】プリチャージ期間が終わり、ワード線Ｗ＝
“１”（高レベル）の読み出し期間になると、キャパシ
タＣ₁、Ｃ₀の充電状態に応じて第１、第２のビット線４
４、４６の電位が変化する。

【００１０】そして、ｎ型ＭＯＳＦＥＴｎ₃、ｎ₄を制
御信号φ_b＝“０”（低レベル）とすることによりオフ
状態とし、制御信号φ_s＝“１”にしてｎ型ＭＯＳＦＥ
Ｔｎ₀をオン状態とし、センスアンプ４２を活性化す
る。

【００１１】第１、第２のビット線４４、４６の電位に
よって、センスアンプ４２の出力Ｑ₀、Ｑ₁が決まる。こ
のセンスアンプ４２の出力Ｑ₀、Ｑ₁をさらにアンプ４７
で増幅し、劣化信号出力端子４８より出力する。

【００１２】センスアンプ４２が正常であれば、常にＱ
₁＝“１”、Ｑ₀＝“０”となり、劣化信号出力端子４８
には“１”が出力される。

【００１３】一方、ＭＯＳＦＥＴのうちｎ₁とｎ₂のしき
い値電圧Ｖ_Tや相互コンダクタンスｇmが劣化すると、セ
ンスアンプ４２は正常な増幅機能を失い、ついにはＱ₁
＝“０”、すなわち劣化信号出力端子４８の出力＝
“０”となり、劣化がある危険な状態が外部に通知され
ることになる。

【００１４】

【発明が解決しようとする課題】しかしながら、前記特
開平３−７３５５２号公報に記載の従来例においては、
ホットキャリアによりＭＯＳＦＥＴのｎ₁とｎ₂のしきい
値電圧Ｖ_Tや相互コンダクタンスｇmが劣化しても、半導
体装置におけるＤＣ的な異常を検出するのみで、ＡＣ的
な判定は不可能であった。

【００１５】従って、本発明は上記問題点に鑑みてなさ
れたものであって、ＡＣ特性の劣化を把握可能とすると
共に、特性劣化するデバイスの使用を可能とする半導体
装置を提供することを目的とする。

【００１６】

【課題を解決するための手段】前記目的を達成するた
め、本発明は、リングオシレータと、前記リングオシレ
ータの発振周波数を測定する周波数カウンタと、前記リ
ングオシレータの発振周波数と比較するデータを記憶す
る記憶手段と、前記リングオシレータの発振周波数と前
記記憶手段に記憶されたデータとを比較する比較回路
と、を含むトランジスタ劣化モニタ回路を備えたことを
特徴とする半導体装置を提供する。

【００１７】本発明においては、好ましくは、前記比較
回路の出力が外部端子から劣化検出信号として取り出さ
れることを特徴とする。

【００１８】本発明においては、好ましくは、前記記憶
手段の内容を、外部から書き込むか、又は前記リングオ
シレータの任意の期間の周波数を書き込むようにするこ
とを特徴とする。

【００１９】本発明においては、好ましくは、特性劣化
モニタ時に被測定対象回路に所定の帰還回路を挿入して
リング型の発振回路を形成する手段を備え、前記発振回
路の発振周波数を周波数カウンタで測定し、測定した発
振周波数を所定の下限値と比較回路で比較し、比較結果
を劣化検出信号として出力することを特徴とする。

【００２０】本発明によれば、トランジスタ素子の特性
劣化に伴うゲート遅延等の伝搬遅延時間をリング型発振
器の発振周波数をモニタして所定の下限値と比較するよ
うに構成したことにより、ＡＣ特性の劣化を半導体装置
自らが端子に出力することができる。

【００２１】そして、本発明によれば、被測定回路を測
定時にのみ選択的にリング型発振器を構成するように切
替制御することにより、劣化モニタ回路の冗長回路の回
路規模を削減し、より実用的な装置を提供するものであ
る。

【００２２】

【発明の実施の形態】本発明の実施の形態を図面を参照
して以下に説明する。

【００２３】［実施形態１］図１は、本発明の第１の実
施形態の構成を示す図である。

【００２４】図１を参照して、本実施形態に係る劣化モ
ニタ回路は、回路の劣化指標として機能するリングオシ
レータ２、リングオシレータ２の発振周波数を測定する
周波数カウンタ１、リングオシレータ２の発振周波数
と、比較するデータを記憶させたメモリ４、リングオシ
レータ２の発振周波数とメモリ４に記憶されたデータと
を比較する比較回路３と、から構成されている。

【００２５】図１において、ＣＫＢは周波数カウンタ１
の基準信号でありカウントの開始から終了するパルスで
周波数カウンタ１の精度を決める信号である。また、Ｓ
ＡＭは、周波数カウンタ１のサンプリング信号であり、
周波数を測定する周期を規定するパルス信号である。

【００２６】実際の使用時には、テスト信号ＴＳＴを
“１”として、リングオシレータ２を発振させ続ける
（リングオシレータ２はＴＳＴ＝“１”の時発振モード
とされている）。

【００２７】リングオシレータ２は、発振し続けること
により、リングオシレータ２を構成する各ゲートのトラ
ンジスタの劣化が進み、ゲート遅延時間（伝搬遅延時
間）が遅くなり、リングオシレータ２として発振周波数
が小さくなっていく。

【００２８】リングオシレータ２の発振周波数を周波数
カウンタ１で所定の周期測定する。任意の時間経過後の
周波数カウンタ１による周波数の測定値をｆ０とする。

【００２９】一方、メモリ４には、リングオシレータ２
の周波数の下限値ｆ１を入力端子Ａから予め書き込んで
おく。

【００３０】そして、比較回路３にて、周波数測定値ｆ
０と下限値ｆ１とを比較し、比較結果を信号ＭＯＮとし
て出力する。

【００３１】例えば、ｆ０＞ｆ１の時は、信号ＭＯＮ＝
“０”とし、劣化が基準周波数ｆ１より大きく問題がな
いとする。

【００３２】そして、ｆ０≦ｆ１になった時、信号ＭＯ
Ｎ＝“１”を出力し、発振周波数が劣化の下限を超えた
ことを外部に知らせる。なお、メモリ４としては、ＲＡ
Ｍ（ランダムアクセスメモリ）、レジスタでよく、予め
下限値を書き込んだＲＯＭ（読み出し専用メモリ）であ
ってもよい。

【００３３】［実施形態２］図２は、本発明の第２の実
施形態の構成を示す図である。図２において、前記第１
の実施形態の説明で参照した図１の要素と同一又は同等
の要素には同一の参照符号が付されている。

【００３４】図２を参照して、本実施形態が前記第１の
実施形態と相異する点は、劣化の下限値を定める比較デ
ータを予めメモリ４に設定するのではなく、実際の使用
時において、初期化時等のリングオシレータ２の発振周
波数値ｆ２を自動的にメモリ４に書き込み、劣化の許容
値を定める所定の値αを差し引き、その値（ｆ２−α）
と任意の時間経過後の発振周波数値ｆ０とを比較回路３
で比較し、比較結果を信号ＭＯＮとして出力する。

【００３５】［実施形態３］図３は、本発明の第３の実
施形態の構成を示す図である。前記第１、２の実施形態
に係る劣化回路のリングオシレータ２は、モニタ専用の
回路であり、実使用の本来のシステムとして使用する機
能の回路ではない。

【００３６】本実施形態では、これを、実際に使用する
回路（被測定回路５）を奇数段のゲートとしてリングオ
シレータに構成する。このように構成したことにより、
モニタ回路の冗長性が削減されより一層実用的となる。

【００３７】また、新たにタイマー６を付加し、タイマ
ー６から定期的に信号を周波数カウンタ１、メモリ４に
出力し、定期的に被測定回路５の周波数を測定する。

【００３８】そして、前記第２の実施形態と同様にし
て、劣化下限値ｆ２−α（但し、ｆ２は被測定回路５を
含むリングオシレータの初期化時等の発振周波数値、α
は劣化の許容値を定める所定の値）を自動的にメモリ４
に書き込む。

【００３９】そして、任意期間にタイマー６から信号を
出力し、それぞれ時間経過とともに該当期間における被
測定回路５の周波数をそれぞれｆ３、ｆ４、…ｆｎとす
る。

【００４０】そして、ｆｉ≦（ｆ２−α）の時、劣化の
下限を超えたことになり、信号ＭＯＮ＝“１”を出力す
る。

【００４１】本実施形態において、被測定回路５は任意
の信号パスでよいが、クリティカルパスが最も実用的で
あり、好ましい。

【００４２】また、被測定回路５は、通常動作時にはリ
ング形態とせず、劣化モニタとして使う時にのみ、イン
バータゲート７を挿入して奇数段としリングオシレータ
を構成するようにする。

【００４３】

【発明の効果】以上説明したように、本発明によれば、
リングオシレータの劣化回路の発振周波数を周波数カウ
ンタで測定し劣化下限値と比較することにより外部に知
らせることが可能となる。

【００４４】また、本発明によれば、劣化下限値は、外
部から、あるいは任意の値を設計時に自由に設定するこ
とによりＡＣ的な劣化状況が把握可能となる。このた
め、本発明によれば、ＡＣ特性劣化を有する半導体装置
を使用することが可能となる。さらに、本発明によれ
ば、被測定回路を測定時（特性劣化モニタ時）にのみ選
択的にリングオシレータを構成するように切替制御する
ことにより、劣化モニタ回路の冗長回路の回路規模を削
減し、より実用的な装置を提供する。

【図面の簡単な説明】

【図１】本発明の第１の実施形態の構成を示す図であ
る。

【図２】本発明の第２の実施形態の構成を示す図であ
る。

【図３】本発明の第３の実施形態の構成を示す図であ
る。

【図４】従来の劣化モニタ回路を示す図である。

【符号の説明】

１周波数カウンタ２リングオシレータ３比較回路４メモリ５被測定回路６タイマー７インバータゲート４１劣化モニタ４２センスアンプ４３第１ダミーセル４４第１ビット線４５第２ダミーセル４６第２ビット線４７アンプ４８劣化信号出力端子

Claims

【特許請求の範囲】

【請求項１】リングオシレータと、前記リングオシレータの発振周波数を測定する周波数カ
ウンタと、前記リングオシレータの発振周波数と比較するデータを
記憶する記憶手段と、前記リングオシレータの発振周波数と前記記憶手段に記
憶されたデータとを比較する比較回路と、を含むトランジスタ劣化モニタ回路を備えたことを特徴
とする半導体装置。
【請求項２】前記比較回路の出力が外部端子から劣化検
出信号として取り出されることを特徴とする請求項１記
載の半導体装置。
【請求項３】前記記憶手段の内容を、外部から書き込む
か、又は前記リングオシレータの任意の期間の周波数を
書き込むようにすることを特徴とする請求項１記載の半
導体装置。
【請求項４】特性劣化モニタ時に被測定対象回路に所定
の帰還回路を挿入してリング型の発振回路を形成する手
段を備え、前記発振回路の発振周波数を周波数カウンタで測定し、
測定した発振周波数を所定の下限値と比較回路で比較
し、比較結果を劣化検出信号として出力することを特徴
とする半導体装置。
【請求項５】予め定めた所定の周期で出力信号を出力す
るタイマ回路を備え、前記タイマ回路の出力信号に基づき、前記発振回路の周
波数を前記周波数カウンタで時系列的に測定し、前記測
定された周波数が所定の下限値以下となった時点で前記
比較回路が劣化検出信号を出力することを特徴とする請
求項１〜４のいずれか一に記載の半導体装置。
【請求項６】トランジスタのゲート遅延の遅延量に応じ
て発振周波数が可変する発振手段と、前記発振手段の出力信号を所定期間測定して発振周波数
を測定する周波数測定手段と、前記周波数測定手段の出力と記憶手段に格納された所定
の下限値とを比較し、前記発振周波数が前記下限値を下
回った際に劣化検出信号を出力する手段と、を同一基板
上に備えたことを特徴とする半導体装置。
【請求項７】前記発振手段が遅延回路の出力をインバー
タを介して帰還してなる発振回路からなることを特徴と
する半導体装置。