JPH0749367A - 半導体集積回路 - Google Patents
半導体集積回路Info
- Publication number
- JPH0749367A JPH0749367A JP5193560A JP19356093A JPH0749367A JP H0749367 A JPH0749367 A JP H0749367A JP 5193560 A JP5193560 A JP 5193560A JP 19356093 A JP19356093 A JP 19356093A JP H0749367 A JPH0749367 A JP H0749367A
- Authority
- JP
- Japan
- Prior art keywords
- input
- semiconductor integrated
- pull
- integrated circuit
- input buffer
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Pending
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- Testing Or Measuring Of Semiconductors Or The Like (AREA)
- Design And Manufacture Of Integrated Circuits (AREA)
- Tests Of Electronic Circuits (AREA)
Abstract
(57)【要約】
【目的】半導体集積回路のテストの容易化を図る。
【構成】各入力バッファの出力の論理が各入力バッファ
のプルアップもしくはプルダウンにより定まる出力の論
理と一致するか否かを判定する判定回路と、その判定結
果を出力する出力端子とを備えた。
のプルアップもしくはプルダウンにより定まる出力の論
理と一致するか否かを判定する判定回路と、その判定結
果を出力する出力端子とを備えた。
Description
【０００１】
【産業上の利用分野】本発明は、半導体集積回路に関
し、詳細には、半導体集積回路のテストの容易化が図ら
れた半導体集積回路に関する。
し、詳細には、半導体集積回路のテストの容易化が図ら
れた半導体集積回路に関する。
【０００２】
【従来の技術】従来より半導体集積回路の良否判断のテ
ストの一環として該回路内のテスト対象回路に対して評
価用のテストパターンを印加し、テスト対象回路に流れ
る電流値を測定する方法が採用されている。近年消費電
力が少なくかつ高速作動し雑音排除性が良く、電源電圧
の広い範囲で作動するＣＭＯＳプロセスを採用した半導
体集積回路が主流となっているが、この場合、テスト対
象回路に異常がない場合は微少な電流しか流れないた
め、規定以上の電流が流れる場合は回路中に異常がある
ことがわかり、該テスト方法が有効である。
ストの一環として該回路内のテスト対象回路に対して評
価用のテストパターンを印加し、テスト対象回路に流れ
る電流値を測定する方法が採用されている。近年消費電
力が少なくかつ高速作動し雑音排除性が良く、電源電圧
の広い範囲で作動するＣＭＯＳプロセスを採用した半導
体集積回路が主流となっているが、この場合、テスト対
象回路に異常がない場合は微少な電流しか流れないた
め、規定以上の電流が流れる場合は回路中に異常がある
ことがわかり、該テスト方法が有効である。
【０００３】しかし上記のテスト方法を採用するには、
評価用テストパターンの作成において、予め半導体集積
回路内の各入力バッファの入力側と電源もしくはグラン
ドとの間に配置されたプルアップトランジスタ，プルダ
ウントランジスタを流れる電流を遮断する様に配慮した
評価用テストパターンを作成するかもしくは既存の評価
用テストパターンの中から該トランジスタの電流を遮断
する様な制約条件に合致したパターンを捜し出さなけれ
ばならない。
評価用テストパターンの作成において、予め半導体集積
回路内の各入力バッファの入力側と電源もしくはグラン
ドとの間に配置されたプルアップトランジスタ，プルダ
ウントランジスタを流れる電流を遮断する様に配慮した
評価用テストパターンを作成するかもしくは既存の評価
用テストパターンの中から該トランジスタの電流を遮断
する様な制約条件に合致したパターンを捜し出さなけれ
ばならない。
【０００４】一方近年の半導体集積回路の高集積化に伴
い、生産された半導体集積回路の良否を効率よくテスト
する技術が増々重要となってきている。
い、生産された半導体集積回路の良否を効率よくテスト
する技術が増々重要となってきている。
【０００５】
【発明が解決しようとする課題】上記した半導体集積回
路の良否判断のために使用される評価用テストパターン
を作成するには、上述したように、全てのトランジスタ
の電源もしくはグランドとの配置関係を調べ、電流を遮
断するという制約条件に合致した評価用テストパターン
を注意深く作成するか、既存の評価用テストパターンの
中からこの制約条件に合致したパターンを探す必要があ
り、煩雑で面倒でありかつ時間もかかるという問題点が
ある。
路の良否判断のために使用される評価用テストパターン
を作成するには、上述したように、全てのトランジスタ
の電源もしくはグランドとの配置関係を調べ、電流を遮
断するという制約条件に合致した評価用テストパターン
を注意深く作成するか、既存の評価用テストパターンの
中からこの制約条件に合致したパターンを探す必要があ
り、煩雑で面倒でありかつ時間もかかるという問題点が
ある。
【０００６】一方では上述したように半導体集積回路の
高集積化に伴い生産された半導体集積回路の良否に費や
す時間は、評価用テストパターンの作成を含め増大傾向
となっており問題となっている。本発明は、上記事情に
鑑み、半導体集積回路の良否判断のためのテストの容易
化を図ることができる半導体集積回路を提供することを
目的とする。
高集積化に伴い生産された半導体集積回路の良否に費や
す時間は、評価用テストパターンの作成を含め増大傾向
となっており問題となっている。本発明は、上記事情に
鑑み、半導体集積回路の良否判断のためのテストの容易
化を図ることができる半導体集積回路を提供することを
目的とする。
【０００７】
【課題を解決するための手段】上記目的を達成する本発
明の半導体集積回路は、各入力バッファの出力の論理が
それら各入力バッファのプルアップもしくはプルダウン
により定まる出力の論理と一致するか否かを判定する判
定回路と、この判定回路による判定結果を出力する出力
端子とを備えたことを特徴とするものである。
明の半導体集積回路は、各入力バッファの出力の論理が
それら各入力バッファのプルアップもしくはプルダウン
により定まる出力の論理と一致するか否かを判定する判
定回路と、この判定回路による判定結果を出力する出力
端子とを備えたことを特徴とするものである。
【０００８】ここでプルアップとは、回路内において、
ある素子を経由して電源の電位を印加することをいい、
またプルダウンとは、回路内において、ある素子を経由
してグランドの電位を印加することをいう。
ある素子を経由して電源の電位を印加することをいい、
またプルダウンとは、回路内において、ある素子を経由
してグランドの電位を印加することをいう。
【０００９】
【作用】本発明の半導体集積回路は、各入力バッファの
出力の論理が、該各入力バッファのプルアップもしくは
プルダウンにより定まる出力の論理と一致するか否かを
判定する回路を備えるとともに、この判定回路による判
定結果を出力する出力端子を備えたものであるため、各
入力バッファのプルアップもしくはプルダウンにより定
まる出力論理と一致するか否かの判定結果を、該出力端
子を観測することにより容易に判定できる。
出力の論理が、該各入力バッファのプルアップもしくは
プルダウンにより定まる出力の論理と一致するか否かを
判定する回路を備えるとともに、この判定回路による判
定結果を出力する出力端子を備えたものであるため、各
入力バッファのプルアップもしくはプルダウンにより定
まる出力論理と一致するか否かの判定結果を、該出力端
子を観測することにより容易に判定できる。
【００１０】
【実施例】以下、本発明の実施例について説明する。図
１は、本発明の一実施例の半導体集積回路を示した回路
図である。入力バッファ１４ａの入力側は、電源との間
に配置されたトランジスタ１２ａの片側と接続されパッ
ド１１ａの端子に引きだされており、半導体集積回路の
１つの入力信号端子として使用される。ここでパッド１
１ａの端子に“Ｈｉｇｈ”レベルの信号が入力された場
合はトランジスタ１２ａには電源からの電流は同レベル
のため流れず、従って入力バッファ１４ａの出力側に
は、“Ｈｉｇｈ”レベルの信号が出力され、判定回路の
構成要素の１つであるＡＮＤゲート１６ａに入力され
る。また入力バッファ１４ｂの入力側は、グランドとの
間に配置されたトランジスタ１３ａの片側と接続されパ
ッド１１ｂの端子に引きだされており、半導体集積回路
の１つの入力信号端子として使用される。ここでパッド
１１ｂの端子に“Ｌｏｗ”レベルの入力信号が入力され
た場合は、トランジスタ１３ａにはグランドと同レベル
の入力信号であるため電流は流れず、この場合入力バッ
ファ１４ｂの出力側には、“Ｌｏｗ”レベルの信号が出
力され、インバータ１５ａの入力側と接続され、“Ｈｉ
ｇｈ”レベル信号に変換されて、ＡＮＤゲート１６ａの
他の一方の入力側の端子に入力される。ここでＡＮＤゲ
ート１６ａの出力側は、トランジスタ１２ａおよびトラ
ンジスタ１３ａの電源が遮断されていることを示す“Ｈ
ｉｇｈ”レベル信号を出力し、さらに次のＡＮＤゲート
１６ｂの入力端子に入力される。トランジスタ１２ｂ及
びトランジスタ１３ｂに関しても同様であり結局全ての
トランジスタ１２ａ，１３ａ，１２ｂ，１３ｂの電流が
遮断されている時のみ、判定結果出力端子１７に“Ｈｉ
ｇｈ”レベルの信号が出力される。
１は、本発明の一実施例の半導体集積回路を示した回路
図である。入力バッファ１４ａの入力側は、電源との間
に配置されたトランジスタ１２ａの片側と接続されパッ
ド１１ａの端子に引きだされており、半導体集積回路の
１つの入力信号端子として使用される。ここでパッド１
１ａの端子に“Ｈｉｇｈ”レベルの信号が入力された場
合はトランジスタ１２ａには電源からの電流は同レベル
のため流れず、従って入力バッファ１４ａの出力側に
は、“Ｈｉｇｈ”レベルの信号が出力され、判定回路の
構成要素の１つであるＡＮＤゲート１６ａに入力され
る。また入力バッファ１４ｂの入力側は、グランドとの
間に配置されたトランジスタ１３ａの片側と接続されパ
ッド１１ｂの端子に引きだされており、半導体集積回路
の１つの入力信号端子として使用される。ここでパッド
１１ｂの端子に“Ｌｏｗ”レベルの入力信号が入力され
た場合は、トランジスタ１３ａにはグランドと同レベル
の入力信号であるため電流は流れず、この場合入力バッ
ファ１４ｂの出力側には、“Ｌｏｗ”レベルの信号が出
力され、インバータ１５ａの入力側と接続され、“Ｈｉ
ｇｈ”レベル信号に変換されて、ＡＮＤゲート１６ａの
他の一方の入力側の端子に入力される。ここでＡＮＤゲ
ート１６ａの出力側は、トランジスタ１２ａおよびトラ
ンジスタ１３ａの電源が遮断されていることを示す“Ｈ
ｉｇｈ”レベル信号を出力し、さらに次のＡＮＤゲート
１６ｂの入力端子に入力される。トランジスタ１２ｂ及
びトランジスタ１３ｂに関しても同様であり結局全ての
トランジスタ１２ａ，１３ａ，１２ｂ，１３ｂの電流が
遮断されている時のみ、判定結果出力端子１７に“Ｈｉ
ｇｈ”レベルの信号が出力される。
【００１１】判定回路はＡＮＤゲート１６ａ，１６ｂ，
１６ｃが直列に接続されているので、各トランジスタ１
２ａ，１３ａ，１２ｂ，１３ｂの内１つでも電流が流れ
導通していれば、判定結果出力端子１７には“Ｌｏｗ”
レベル信号が出力される。従って判定結果出力端子１７
の出力信号が“Ｈｉｇｈ”レベルであることを確認した
時に半導体集積回路の良否判断のテストの実行が可能で
あることが判断できる。
１６ｃが直列に接続されているので、各トランジスタ１
２ａ，１３ａ，１２ｂ，１３ｂの内１つでも電流が流れ
導通していれば、判定結果出力端子１７には“Ｌｏｗ”
レベル信号が出力される。従って判定結果出力端子１７
の出力信号が“Ｈｉｇｈ”レベルであることを確認した
時に半導体集積回路の良否判断のテストの実行が可能で
あることが判断できる。
【００１２】
【発明の効果】以上説明したように、本発明の半導体集
積回路は、各入力バッファの出力の論理が各入力バッフ
ァのプルアップもしくはプルダウンにより定まる出力の
論理と一致するか否かを判定する回路を備えているの
で、各入力バッファの入力側と電源もしくはグランドと
の間に配置された各トランジスタの導通及び遮断の状況
を瞬時に判定され、また判定結果出力端子を有している
ので、この端子を観測するだけで容易にトランジスタの
全ての電流が遮断されているかどうか、即ち半導体集積
回路の良否判断のテストの実行の可否を把握できる。
積回路は、各入力バッファの出力の論理が各入力バッフ
ァのプルアップもしくはプルダウンにより定まる出力の
論理と一致するか否かを判定する回路を備えているの
で、各入力バッファの入力側と電源もしくはグランドと
の間に配置された各トランジスタの導通及び遮断の状況
を瞬時に判定され、また判定結果出力端子を有している
ので、この端子を観測するだけで容易にトランジスタの
全ての電流が遮断されているかどうか、即ち半導体集積
回路の良否判断のテストの実行の可否を把握できる。
【００１３】尚この判定回路は、比較的スペース空間の
ある入力バッファに近い接続であるので、この近傍に効
率よく配置でき、内部回路領域を圧迫することもない。
ある入力バッファに近い接続であるので、この近傍に効
率よく配置でき、内部回路領域を圧迫することもない。
【図１】本発明の実施例の半導体集積回路を示した回路
図である。
図である。
１１ａ，１１ｂ，１１ｃ，１１ｄ パッド １２ａ，１２ｂ，１３ａ，１３ｂ トランジスタ １４ａ，１４ｂ，１４ｃ，１４ｄ 入力バッファ １５ａ，１５ｂ インバータ １６ａ，１６ｂ，１６ｃ ＡＮＤゲート １７ 判定結果出力端子
───────────────────────────────────────────────────── フロントページの続き (51)Int.Cl.6 識別記号 庁内整理番号 ＦＩ 技術表示箇所 8122−4Ｍ Ｈ０１Ｌ 21/82 Ｐ
Claims (1)
- 【請求項１】 各入力バッファの出力の論理が、該各入
力バッファのプルアップもしくはプルダウンにより定ま
る出力の論理と一致するか否かを判定する判定回路と、
前記判定回路による判定結果を出力する出力端子とを備
えたことを特徴とする半導体集積回路。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP5193560A JPH0749367A (ja) | 1993-08-04 | 1993-08-04 | 半導体集積回路 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP5193560A JPH0749367A (ja) | 1993-08-04 | 1993-08-04 | 半導体集積回路 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH0749367A true JPH0749367A (ja) | 1995-02-21 |
Family
ID=16310070
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP5193560A Pending JPH0749367A (ja) | 1993-08-04 | 1993-08-04 | 半導体集積回路 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH0749367A (ja) |
-
1993
- 1993-08-04 JP JP5193560A patent/JPH0749367A/ja active Pending
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Legal Events
| Date | Code | Title | Description |
|---|---|---|---|
| A02 | Decision of refusal |
Free format text: JAPANESE INTERMEDIATE CODE: A02 Effective date: 20010619 |