JPH10256486A - 半導体入力回路 - Google Patents
半導体入力回路Info
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- JPH10256486A JPH10256486A JP9057852A JP5785297A JPH10256486A JP H10256486 A JPH10256486 A JP H10256486A JP 9057852 A JP9057852 A JP 9057852A JP 5785297 A JP5785297 A JP 5785297A JP H10256486 A JPH10256486 A JP H10256486A
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Abstract
(57)【要約】
【課題】半導体回路において、テストモードの設定を行
なうために専用のテスト端子を設ける場合がある。この
時、専用のテスト回路を設けることにより、チップサイ
ズが大きくなり、これにより、コストアップにつながっ
ていた。 【解決手段】テスト状態においては、入力端子に電源電
圧より高い電圧を入力し、それを検出して、テストモー
ドに入る。回路上では、Pチャンネルトランジスタのド
レインに入力端子を接続し、ゲートは電源電圧、ドレイ
ンは抵抗と接続し、抵抗のもう一端はグラウンドに接続
する。これにより、電源電圧よりも高い電圧を入力する
とPチャンネルトランジスタがオンし、テスト状態を検
出できる。 【効果】チップ上でテスト端子の増設が厳しい場合であ
っても通常の端子をテスト端子として用いることが出来
る。またテストモード設定だけでなく、通常二値しか入
力が出来ない入力回路であっても、容易に多値入力回路
へと応用できる。
なうために専用のテスト端子を設ける場合がある。この
時、専用のテスト回路を設けることにより、チップサイ
ズが大きくなり、これにより、コストアップにつながっ
ていた。 【解決手段】テスト状態においては、入力端子に電源電
圧より高い電圧を入力し、それを検出して、テストモー
ドに入る。回路上では、Pチャンネルトランジスタのド
レインに入力端子を接続し、ゲートは電源電圧、ドレイ
ンは抵抗と接続し、抵抗のもう一端はグラウンドに接続
する。これにより、電源電圧よりも高い電圧を入力する
とPチャンネルトランジスタがオンし、テスト状態を検
出できる。 【効果】チップ上でテスト端子の増設が厳しい場合であ
っても通常の端子をテスト端子として用いることが出来
る。またテストモード設定だけでなく、通常二値しか入
力が出来ない入力回路であっても、容易に多値入力回路
へと応用できる。
Description
【0001】
【発明の属する技術分野】本発明は半導体チップの使え
る端子が限られている場合において、テスト時だけ電源
電圧よりも大きい電圧、またはグラウンドよりも小さい
電圧を印加することにより、テストモードに設定が可能
な回路に関するものである。
る端子が限られている場合において、テスト時だけ電源
電圧よりも大きい電圧、またはグラウンドよりも小さい
電圧を印加することにより、テストモードに設定が可能
な回路に関するものである。
【0002】
【従来の技術】近年、半導体の回路は微細化が進み、ま
た設計手法としてもゲートレベルの設計から言語を用い
た設計に移行し、飛躍的に大規模な回路の設計が可能に
なってきた。それに伴って回路のテスト方法についても
その重要さが増してきた。
た設計手法としてもゲートレベルの設計から言語を用い
た設計に移行し、飛躍的に大規模な回路の設計が可能に
なってきた。それに伴って回路のテスト方法についても
その重要さが増してきた。
【0003】従来のテスト方法としては、特開平07−
055897号公報で行なっているように、通常の2端
子間に異なる電圧を印加してテストモードを作り出した
り、または特開平06−066899号公報で行われて
いる、電源の投入のタイミングを変えてあげることによ
りテストモード端子を省いている。
055897号公報で行なっているように、通常の2端
子間に異なる電圧を印加してテストモードを作り出した
り、または特開平06−066899号公報で行われて
いる、電源の投入のタイミングを変えてあげることによ
りテストモード端子を省いている。
【0004】
【発明が解決しようとする課題】しかし、特開平07−
055897号公報で行った場合、テストする状態を作
り出すのに、特定の2端子を用意し、かつ回路内部にダ
イオードを新たに用意する必要があり、端子の制約、プ
ロセス上の工夫が必要となっている。
055897号公報で行った場合、テストする状態を作
り出すのに、特定の2端子を用意し、かつ回路内部にダ
イオードを新たに用意する必要があり、端子の制約、プ
ロセス上の工夫が必要となっている。
【0005】また特開平06−066899号公報で行
われた方法では、電源電圧の投入を変えた場合にはテス
ト状態を作るためには通常のLSIテスターを用いる場
合に特殊なシーケンスが必要であり、量産性に欠ける点
がある。さらに回路内部にコンパレータを設ける必要が
ある。このためチップサイズの増大を招く、歩留まりの
低下が考えられ、これらがチップのコストアップにつな
がっていた。
われた方法では、電源電圧の投入を変えた場合にはテス
ト状態を作るためには通常のLSIテスターを用いる場
合に特殊なシーケンスが必要であり、量産性に欠ける点
がある。さらに回路内部にコンパレータを設ける必要が
ある。このためチップサイズの増大を招く、歩留まりの
低下が考えられ、これらがチップのコストアップにつな
がっていた。
【0006】本発明はこのような問題点を解決するため
のものであり、本発明の目的は、通常のプロセスを用い
てこれらの課題を解決し、テスト用に特殊な端子を用意
することなく、テストモードを用意し、確実にテストを
行なえる環境を用意することを提供することである。
のものであり、本発明の目的は、通常のプロセスを用い
てこれらの課題を解決し、テスト用に特殊な端子を用意
することなく、テストモードを用意し、確実にテストを
行なえる環境を用意することを提供することである。
【0007】
(1)上記目的は、入力端子をもち、前記入力端子から
静電気保護回路を通して前記入力端子に印加された電圧
を入力とし、前記電圧レベルを判定し、半導体内部回路
に判定した結果を出力する入力回路であって、前記入力
端子から前記静電気保護回路を通した第一のノードに第
一の端子が接続され、第二の端子が第二のノードに接続
されたスイッチング回路と、前記スイッチング回路は、
前記第一のノードの電圧が、前記入力回路の電源電圧よ
り高いある一定の電圧の、以上または未満を判別し、あ
る一定電圧以上ならば前記第一の端子と前記第二の端子
は導通となり、逆にある一定電圧未満ならば前記第一の
端子と前記第二の端子は非導通となり、前記第二のノー
ド、及びグラウンドに両端を接続された抵抗素子と、前
記第二のノードを入力とし、テストモード出力端子に出
力する入力レベル判定回路と、前記入力レベル判定回路
は、電源電圧とグラウンド間に判定レベルをもち、前記
第二のノードの電圧を判定した結果を出力することによ
り達成される。
静電気保護回路を通して前記入力端子に印加された電圧
を入力とし、前記電圧レベルを判定し、半導体内部回路
に判定した結果を出力する入力回路であって、前記入力
端子から前記静電気保護回路を通した第一のノードに第
一の端子が接続され、第二の端子が第二のノードに接続
されたスイッチング回路と、前記スイッチング回路は、
前記第一のノードの電圧が、前記入力回路の電源電圧よ
り高いある一定の電圧の、以上または未満を判別し、あ
る一定電圧以上ならば前記第一の端子と前記第二の端子
は導通となり、逆にある一定電圧未満ならば前記第一の
端子と前記第二の端子は非導通となり、前記第二のノー
ド、及びグラウンドに両端を接続された抵抗素子と、前
記第二のノードを入力とし、テストモード出力端子に出
力する入力レベル判定回路と、前記入力レベル判定回路
は、電源電圧とグラウンド間に判定レベルをもち、前記
第二のノードの電圧を判定した結果を出力することによ
り達成される。
【0008】また、前記スイッチング回路は、ソース、
及び基板を前記第一のノードに接続され、ゲートを電
源、ドレインを第二のノードに接続された第一のPチャ
ンネル型MOSトランジスタで構成されたことにより達
成される。
及び基板を前記第一のノードに接続され、ゲートを電
源、ドレインを第二のノードに接続された第一のPチャ
ンネル型MOSトランジスタで構成されたことにより達
成される。
【0009】また、前記スイッチング回路は、ソース、
及び基板を接続したものを一端とし、ゲートをドレイン
に接続したものを他の一端とした第二のPチャンネル型
MOSトランジスタと、ソース、及び基板を接続したも
のを一端とし、ゲートを電源電圧、ドレインを他の一端
とした第三のPチャンネル型MOSトランジスタと、前
記第二のPチャンネル型MOSトランジスタ、および前
記第三のPチャンネル型MOSトランジスタをそれぞれ
一つまたは複数個を直列接続して構成したことにより達
成される。
及び基板を接続したものを一端とし、ゲートをドレイン
に接続したものを他の一端とした第二のPチャンネル型
MOSトランジスタと、ソース、及び基板を接続したも
のを一端とし、ゲートを電源電圧、ドレインを他の一端
とした第三のPチャンネル型MOSトランジスタと、前
記第二のPチャンネル型MOSトランジスタ、および前
記第三のPチャンネル型MOSトランジスタをそれぞれ
一つまたは複数個を直列接続して構成したことにより達
成される。
【0010】(2)上記目的を実現する他の手段とし
て、入力端子をもち、前記入力端子から静電気保護回路
を通して前記入力端子に印加された電圧を入力とし、前
記電圧レベルを判定し、半導体内部回路に判定した結果
を出力する入力回路であって、前記入力端子から前記静
電気保護回路を通した第一のノードに第一の端子が接続
され、第二の端子が第二のノードに接続されたスイッチ
ング回路と、前記スイッチング回路は、前記第一のノー
ドの電圧が、前記入力回路の電源電圧より低いある一定
の電圧の、以上または未満を判別し、ある一定電圧未満
ならば前記第一の端子と前記第二の端子は導通となり、
逆にある一定電圧以上ならば前記第一の端子と前記第二
の端子は非導通となり、前記第二のノード、及びグラウ
ンドに両端を接続された抵抗素子と、前記第二のノード
を入力とし、テストモード出力端子に出力する入力レベ
ル判定回路と、前記入力レベル判定回路は、電源電圧と
グラウンド間に判定レベルをもち、前記第二のノードの
電圧を判定した結果を出力することにより達成される。
て、入力端子をもち、前記入力端子から静電気保護回路
を通して前記入力端子に印加された電圧を入力とし、前
記電圧レベルを判定し、半導体内部回路に判定した結果
を出力する入力回路であって、前記入力端子から前記静
電気保護回路を通した第一のノードに第一の端子が接続
され、第二の端子が第二のノードに接続されたスイッチ
ング回路と、前記スイッチング回路は、前記第一のノー
ドの電圧が、前記入力回路の電源電圧より低いある一定
の電圧の、以上または未満を判別し、ある一定電圧未満
ならば前記第一の端子と前記第二の端子は導通となり、
逆にある一定電圧以上ならば前記第一の端子と前記第二
の端子は非導通となり、前記第二のノード、及びグラウ
ンドに両端を接続された抵抗素子と、前記第二のノード
を入力とし、テストモード出力端子に出力する入力レベ
ル判定回路と、前記入力レベル判定回路は、電源電圧と
グラウンド間に判定レベルをもち、前記第二のノードの
電圧を判定した結果を出力することにより達成される。
【0011】また、前記スイッチング回路は、ソース、
及び基板を前記第一のノードに接続され、ゲートをグラ
ウンド、ドレインを第二のノードに接続された第一のN
チャンネル型MOSトランジスタで構成されたことによ
り達成される。
及び基板を前記第一のノードに接続され、ゲートをグラ
ウンド、ドレインを第二のノードに接続された第一のN
チャンネル型MOSトランジスタで構成されたことによ
り達成される。
【0012】また、前記スイッチング回路は、ソース、
及び基板を接続したものを一端とし、ゲートをドレイン
に接続したものを他の一端とした第二のNチャンネル型
MOSトランジスタと、ソース、及び基板を接続したも
のを一端とし、ゲートをグラウンド、ドレインを他の一
端とした第三のNチャンネル型MOSトランジスタと、
前記第二のNチャンネル型MOSトランジスタ、および
前記第三のNチャンネル型MOSトランジスタをそれぞ
れ一つまたは複数個を直列接続されて構成された事をこ
とにより達成される。
及び基板を接続したものを一端とし、ゲートをドレイン
に接続したものを他の一端とした第二のNチャンネル型
MOSトランジスタと、ソース、及び基板を接続したも
のを一端とし、ゲートをグラウンド、ドレインを他の一
端とした第三のNチャンネル型MOSトランジスタと、
前記第二のNチャンネル型MOSトランジスタ、および
前記第三のNチャンネル型MOSトランジスタをそれぞ
れ一つまたは複数個を直列接続されて構成された事をこ
とにより達成される。
【0013】(3)上記目的を実現する他の手段とし
て、入力端子をもち、前記入力端子から静電気保護回路
を通して前記入力端子に印加された電圧を入力とし、前
記電圧レベルを判定し、半導体内部回路に判定した結果
を出力する入力回路であって、前記入力端子から前記静
電気保護回路を通した第一のノードに第一の端子が接続
され、第二の端子が第二のノードに接続された第一のス
イッチング回路と、前記第一のスイッチング回路は、前
記第一のノードの電圧が、前記入力回路の電源電圧より
高いある一定の電圧の、以上または未満を判別し、ある
一定電圧以上ならば前記第一の端子と前記第二の端子は
導通となり、逆にある一定電圧未満ならば前記第一の端
子と前記第二の端子は非導通となり、前記第二のノード
と第三の端子、グラウンドと第四の端子と接続され、第
七の制御端子をもつ第二のスイッチング回路と、前記第
二のノードと第五の端子、グラウンドと第六の端子と接
続され、前記第一のノードと第八の制御端子とが接続さ
れた第三のスイッチング回路と、前記第二のノードを入
力とし、テストモード出力端子に出力し、また前記第二
のスイッチング回路の前記第七の制御端子に出力する入
力レベル判定回路と、前記入力レベル判定回路は、電源
電圧とグラウンド間に判定レベルをもち、前記第二のノ
ードの電圧を判定した結果を前記テストモード出力端子
および前記第二のスイッチング回路の前記第七の制御端
子に出力し、前記第二のスイッチング回路は、前記入力
判定回路からの出力を前記第七の制御端子に受け、前記
第二のノードがロウレベルならば前記第三の端子と前記
第四の端子は導通となり、逆にハイレベルならば前記第
三の端子と前記第四の端子は非導通となり、前記第三の
スイッチング回路は、制御端子に電源電圧とグラウンド
間に判定レベルをもち、前記第一のノードがロウレベル
ならば前記第五の端子と前記第六の端子は導通となり、
逆にハイレベルならば前記第五の端子と前記第六の端子
は非導通となることにより達成される。
て、入力端子をもち、前記入力端子から静電気保護回路
を通して前記入力端子に印加された電圧を入力とし、前
記電圧レベルを判定し、半導体内部回路に判定した結果
を出力する入力回路であって、前記入力端子から前記静
電気保護回路を通した第一のノードに第一の端子が接続
され、第二の端子が第二のノードに接続された第一のス
イッチング回路と、前記第一のスイッチング回路は、前
記第一のノードの電圧が、前記入力回路の電源電圧より
高いある一定の電圧の、以上または未満を判別し、ある
一定電圧以上ならば前記第一の端子と前記第二の端子は
導通となり、逆にある一定電圧未満ならば前記第一の端
子と前記第二の端子は非導通となり、前記第二のノード
と第三の端子、グラウンドと第四の端子と接続され、第
七の制御端子をもつ第二のスイッチング回路と、前記第
二のノードと第五の端子、グラウンドと第六の端子と接
続され、前記第一のノードと第八の制御端子とが接続さ
れた第三のスイッチング回路と、前記第二のノードを入
力とし、テストモード出力端子に出力し、また前記第二
のスイッチング回路の前記第七の制御端子に出力する入
力レベル判定回路と、前記入力レベル判定回路は、電源
電圧とグラウンド間に判定レベルをもち、前記第二のノ
ードの電圧を判定した結果を前記テストモード出力端子
および前記第二のスイッチング回路の前記第七の制御端
子に出力し、前記第二のスイッチング回路は、前記入力
判定回路からの出力を前記第七の制御端子に受け、前記
第二のノードがロウレベルならば前記第三の端子と前記
第四の端子は導通となり、逆にハイレベルならば前記第
三の端子と前記第四の端子は非導通となり、前記第三の
スイッチング回路は、制御端子に電源電圧とグラウンド
間に判定レベルをもち、前記第一のノードがロウレベル
ならば前記第五の端子と前記第六の端子は導通となり、
逆にハイレベルならば前記第五の端子と前記第六の端子
は非導通となることにより達成される。
【0014】また、前記第一のスイッチング回路は、ソ
ース、及び基板を前記第一のノードに接続され、ゲート
を電源、ドレインを第二のノードに接続された第一のP
チャンネル型MOSトランジスタで構成されたことによ
り達成される。
ース、及び基板を前記第一のノードに接続され、ゲート
を電源、ドレインを第二のノードに接続された第一のP
チャンネル型MOSトランジスタで構成されたことによ
り達成される。
【0015】また、前記第一のスイッチング回路は、ソ
ース、及び基板を接続したものを一端とし、ゲートをド
レインに接続したものを他の一端とした第二のPチャン
ネル型MOSトランジスタと、ソース、及び基板を接続
したものを一端とし、ゲートを電源電圧、ドレインを他
の一端とした第三のPチャンネル型MOSトランジスタ
と、前記第二のPチャンネル型MOSトランジスタ、お
よび前記第三のPチャンネル型MOSトランジスタをそ
れぞれ一つまたは複数個を直列接続して構成した事をこ
とにより達成される。
ース、及び基板を接続したものを一端とし、ゲートをド
レインに接続したものを他の一端とした第二のPチャン
ネル型MOSトランジスタと、ソース、及び基板を接続
したものを一端とし、ゲートを電源電圧、ドレインを他
の一端とした第三のPチャンネル型MOSトランジスタ
と、前記第二のPチャンネル型MOSトランジスタ、お
よび前記第三のPチャンネル型MOSトランジスタをそ
れぞれ一つまたは複数個を直列接続して構成した事をこ
とにより達成される。
【0016】また、前記第二のスイッチング回路は、ソ
ース、及び基板を前記グラウンドに接続され、ゲートを
第七の制御端子、ドレインを第三の端子に接続された第
四のNチャンネル型MOSトランジスタで構成されたこ
とにより達成される。
ース、及び基板を前記グラウンドに接続され、ゲートを
第七の制御端子、ドレインを第三の端子に接続された第
四のNチャンネル型MOSトランジスタで構成されたこ
とにより達成される。
【0017】また、前記第三のスイッチング回路は、第
八の制御端子が入力に接続されたインバータをもち、前
記インバータの出力がゲートに接続され、ソース、及び
基板を前記グラウンドに、ドレインを第五の端子に接続
された第五のNチャンネル型MOSトランジスタで構成
されたことをにより達成される。
八の制御端子が入力に接続されたインバータをもち、前
記インバータの出力がゲートに接続され、ソース、及び
基板を前記グラウンドに、ドレインを第五の端子に接続
された第五のNチャンネル型MOSトランジスタで構成
されたことをにより達成される。
【0018】(4)上記目的を実現する他の手段とし
て、入力端子をもち、前記入力端子から静電気保護回路
を通して前記入力端子に印加された電圧を入力とし、前
記電圧レベルを判定し、半導体内部回路に判定した結果
を出力する入力回路であって、前記入力端子から前記静
電気保護回路を通した第一のノードに第一の端子が接続
され、第二の端子が第二のノードに接続された第一のス
イッチング回路と、前記第一のスイッチング回路は、前
記第一のノードの電圧が、前記入力回路のグラウンドよ
り低いある一定の電圧の、以上または未満を判別し、あ
る一定電圧未満ならば前記第一の端子と前記第二の端子
は導通となり、逆にある一定電圧以上ならば前記第一の
端子と前記第二の端子は非導通となり、前記第二のノー
ドと第三の端子、電源と第四の端子と接続され、第七の
制御端子をもつ第二のスイッチング回路と、前記第二の
ノードと第五の端子、電源と第六の端子と接続され、前
記第一のノードと第八の制御端子とが接続された第三の
スイッチング回路と、前記第二のノードを入力とし、テ
ストモード出力端子に出力し、また前記第二のスイッチ
ング回路の前記第七の制御端子に出力する入力レベル判
定回路と、前記入力レベル判定回路は、電源電圧とグラ
ウンド間に判定レベルをもち、前記第二のノードの電圧
を判定した結果を前記テストモード出力端子および前記
第二のスイッチング回路の前記第七の制御端子に出力
し、前記第二のスイッチング回路は、前記入力レベル判
定回路からの出力を前記第七の制御端子に受け、前記第
二のノードがハイレベルならば前記第三の端子と前記第
四の端子は導通となり、逆にロウレベルならば前記第三
の端子と前記第四の端子は非導通となり、前記第三のス
イッチング回路は、制御端子に電源電圧とグラウンド間
に判定レベルをもち、前記第一のノードがハイレベルな
らば前記第五の端子と前記第六の端子は導通となり、逆
にロウレベルならば前記第五の端子と前記第六の端子は
非導通となることで達成される。
て、入力端子をもち、前記入力端子から静電気保護回路
を通して前記入力端子に印加された電圧を入力とし、前
記電圧レベルを判定し、半導体内部回路に判定した結果
を出力する入力回路であって、前記入力端子から前記静
電気保護回路を通した第一のノードに第一の端子が接続
され、第二の端子が第二のノードに接続された第一のス
イッチング回路と、前記第一のスイッチング回路は、前
記第一のノードの電圧が、前記入力回路のグラウンドよ
り低いある一定の電圧の、以上または未満を判別し、あ
る一定電圧未満ならば前記第一の端子と前記第二の端子
は導通となり、逆にある一定電圧以上ならば前記第一の
端子と前記第二の端子は非導通となり、前記第二のノー
ドと第三の端子、電源と第四の端子と接続され、第七の
制御端子をもつ第二のスイッチング回路と、前記第二の
ノードと第五の端子、電源と第六の端子と接続され、前
記第一のノードと第八の制御端子とが接続された第三の
スイッチング回路と、前記第二のノードを入力とし、テ
ストモード出力端子に出力し、また前記第二のスイッチ
ング回路の前記第七の制御端子に出力する入力レベル判
定回路と、前記入力レベル判定回路は、電源電圧とグラ
ウンド間に判定レベルをもち、前記第二のノードの電圧
を判定した結果を前記テストモード出力端子および前記
第二のスイッチング回路の前記第七の制御端子に出力
し、前記第二のスイッチング回路は、前記入力レベル判
定回路からの出力を前記第七の制御端子に受け、前記第
二のノードがハイレベルならば前記第三の端子と前記第
四の端子は導通となり、逆にロウレベルならば前記第三
の端子と前記第四の端子は非導通となり、前記第三のス
イッチング回路は、制御端子に電源電圧とグラウンド間
に判定レベルをもち、前記第一のノードがハイレベルな
らば前記第五の端子と前記第六の端子は導通となり、逆
にロウレベルならば前記第五の端子と前記第六の端子は
非導通となることで達成される。
【0019】また、前記第一のスイッチング回路は、ソ
ース、及び基板を前記第一のノードに接続され、ゲート
をグラウンド、ドレインを第二のノードに接続された第
一のPチャンネル型MOSトランジスタで構成されたこ
とにより達成される。
ース、及び基板を前記第一のノードに接続され、ゲート
をグラウンド、ドレインを第二のノードに接続された第
一のPチャンネル型MOSトランジスタで構成されたこ
とにより達成される。
【0020】また、前記第一のスイッチング回路は、ソ
ース、及び基板を接続したものを一端とし、ゲートをド
レインに接続したものを他の一端とした第二のNチャン
ネル型MOSトランジスタと、ソース、及び基板を接続
したものを一端とし、ゲートをグラウンド、ドレインを
他の一端とした第三のNチャンネル型MOSトランジス
タと、前記第二のNチャンネル型MOSトランジスタ、
および前記第三のNチャンネル型MOSトランジスタを
それぞれ一つまたは複数個を直列接続されて構成された
ことにより達成される。
ース、及び基板を接続したものを一端とし、ゲートをド
レインに接続したものを他の一端とした第二のNチャン
ネル型MOSトランジスタと、ソース、及び基板を接続
したものを一端とし、ゲートをグラウンド、ドレインを
他の一端とした第三のNチャンネル型MOSトランジス
タと、前記第二のNチャンネル型MOSトランジスタ、
および前記第三のNチャンネル型MOSトランジスタを
それぞれ一つまたは複数個を直列接続されて構成された
ことにより達成される。
【0021】また、前記第二のスイッチング回路は、ソ
ース、及び基板を前記グラウンドに接続され、ゲートを
第七の制御端子、ドレインを第三の端子に接続された第
四のPチャンネル型MOSトランジスタで構成されたこ
とで達成される。
ース、及び基板を前記グラウンドに接続され、ゲートを
第七の制御端子、ドレインを第三の端子に接続された第
四のPチャンネル型MOSトランジスタで構成されたこ
とで達成される。
【0022】また、前記第三のスイッチング回路は、第
八の制御端子が入力に接続されたインバータをもち、前
記インバータの出力がゲートに接続され、ソース、及び
基板を前記グラウンドに、ドレインを第三の端子に接続
された第五のPチャンネル型MOSトランジスタで構成
されたことで達成される。
八の制御端子が入力に接続されたインバータをもち、前
記インバータの出力がゲートに接続され、ソース、及び
基板を前記グラウンドに、ドレインを第三の端子に接続
された第五のPチャンネル型MOSトランジスタで構成
されたことで達成される。
【0023】また、(1)または(3)において、前記
静電気保護回路は、電源と前記入力端子との間に高い電
圧を加えても電流が流れない静電気保護回路であること
で達成される。
静電気保護回路は、電源と前記入力端子との間に高い電
圧を加えても電流が流れない静電気保護回路であること
で達成される。
【0024】また、(2)または(4)において、前記
静電気保護回路は、グラウンドと前記入力端子との間に
低い電圧を加えても電流が流れない静電気保護回路であ
ることで達成される。
静電気保護回路は、グラウンドと前記入力端子との間に
低い電圧を加えても電流が流れない静電気保護回路であ
ることで達成される。
【0025】
【発明の実施の形態】以下、本発明の実施の形態を図面
に基づき説明する。
に基づき説明する。
【0026】図1は本発明の半導体入力装置のブロック
図である。入力端子1は静電気保護回路101に接続さ
れ、その出力であるノード105の一方は入力回路10
2に入り、もう一端はスイッチング回路103に入力さ
れる。またスイッチング回路103のもう一方は抵抗素
子104及び入力レベル判定回路105に入力される。
抵抗素子104の他の一端はグラウンド0に接続され、
入力レベル判定回路108はテストモード出力端子3に
出力される。
図である。入力端子1は静電気保護回路101に接続さ
れ、その出力であるノード105の一方は入力回路10
2に入り、もう一端はスイッチング回路103に入力さ
れる。またスイッチング回路103のもう一方は抵抗素
子104及び入力レベル判定回路105に入力される。
抵抗素子104の他の一端はグラウンド0に接続され、
入力レベル判定回路108はテストモード出力端子3に
出力される。
【0027】入力端子1から入力された信号は、静電気
保護回路101にて静電気破壊から保護され、入力回路
102にてハイレベルまたはロウレベルに判定され、出
力端子2にその結果が出力される。
保護回路101にて静電気破壊から保護され、入力回路
102にてハイレベルまたはロウレベルに判定され、出
力端子2にその結果が出力される。
【0028】その一方で静電気保護回路101から出力
された信号はスイッチング回路103に入力される。こ
のスイッチング回路103は入力回路102の電源電圧
にある一定の電圧を加えた電圧以下ならばこのスイッチ
ング回路103はノード105とノード107同士が導
通することはない。すなわちノード105とノード10
7の間がつながらず、したがってノード107は抵抗素
子104にてグラウンドレベルまで電圧が低下する。こ
の低下した電圧を入力レベル判定回路108が受ける。
入力レベル判定回路108は電源電圧とグラウンド間に
判定レベルをもち、ノード107の電圧を判定する。こ
の場合にはノード107はグラウンドレベルにあるた
め、結果はロウと判定する。その状態がテストモード出
力端子3に出力される。
された信号はスイッチング回路103に入力される。こ
のスイッチング回路103は入力回路102の電源電圧
にある一定の電圧を加えた電圧以下ならばこのスイッチ
ング回路103はノード105とノード107同士が導
通することはない。すなわちノード105とノード10
7の間がつながらず、したがってノード107は抵抗素
子104にてグラウンドレベルまで電圧が低下する。こ
の低下した電圧を入力レベル判定回路108が受ける。
入力レベル判定回路108は電源電圧とグラウンド間に
判定レベルをもち、ノード107の電圧を判定する。こ
の場合にはノード107はグラウンドレベルにあるた
め、結果はロウと判定する。その状態がテストモード出
力端子3に出力される。
【0029】ここで入力端子1から入力された信号が、
前記電源電圧にある一定の電圧を加えた電圧以上なら
ば、その電圧を受けたスイッチング回路103はノード
105とノード107同士を導通する機能をもつ。した
がってノード105とノード107の間が接続され、抵
抗素子104に電流が流れ、ノード107は入力端子1
に印加された電圧まで上昇する。この上昇した電圧を入
力レベル判定回路108が受ける。入力レベル判定回路
104は電源電圧とグラウンド間に判定レベルをもち、
ノード107の電圧を判定する。この場合にはノード1
07は電源電圧以上の電圧をもつため、結果はハイと判
定され、その状態がテストモード出力端子3に出力され
る。
前記電源電圧にある一定の電圧を加えた電圧以上なら
ば、その電圧を受けたスイッチング回路103はノード
105とノード107同士を導通する機能をもつ。した
がってノード105とノード107の間が接続され、抵
抗素子104に電流が流れ、ノード107は入力端子1
に印加された電圧まで上昇する。この上昇した電圧を入
力レベル判定回路108が受ける。入力レベル判定回路
104は電源電圧とグラウンド間に判定レベルをもち、
ノード107の電圧を判定する。この場合にはノード1
07は電源電圧以上の電圧をもつため、結果はハイと判
定され、その状態がテストモード出力端子3に出力され
る。
【0030】図2は上記図1のブロック図を具体的な回
路に展開したものである。静電気保護回路はグラウンド
0とノード206の間に接続され、その間に静電気保護
ダイオード201を設置している。この保護ダイオード
201はグラウンド間にしかなく、電源9とノード20
6の間には無い。これは入力端子1が電源電圧以上にな
ることがあり、その場合に、電流パスが出来て、電流が
流れ込むのを防ぐためである。入力回路として図2では
インバータ202を用いている。またスイッチング回路
としてPチャンネルMOSトランジスタ203を使って
いる。このPチャンネルMOSトランジスタ203はゲ
ートを電源9に接続し、ソースおよび基板をノード20
6に、ドレインをノード207に接続している。ノード
207は抵抗204と、入力レベル判定回路としてイン
バータ205に接続されている。インバータ205の出
力はテストモード出力端子3に接続されている。
路に展開したものである。静電気保護回路はグラウンド
0とノード206の間に接続され、その間に静電気保護
ダイオード201を設置している。この保護ダイオード
201はグラウンド間にしかなく、電源9とノード20
6の間には無い。これは入力端子1が電源電圧以上にな
ることがあり、その場合に、電流パスが出来て、電流が
流れ込むのを防ぐためである。入力回路として図2では
インバータ202を用いている。またスイッチング回路
としてPチャンネルMOSトランジスタ203を使って
いる。このPチャンネルMOSトランジスタ203はゲ
ートを電源9に接続し、ソースおよび基板をノード20
6に、ドレインをノード207に接続している。ノード
207は抵抗204と、入力レベル判定回路としてイン
バータ205に接続されている。インバータ205の出
力はテストモード出力端子3に接続されている。
【0031】PチャンネルMOSトランジスタ203の
しきい値電圧をVtp、入力回路および入力レベル判定
回路の電源電圧をVddとすると、入力端子1に、 Vdd+Vtp 以上の電圧が加わると、PチャンネルMOSトランジス
タ203のゲートが電源電圧Vddになっているため、
PチャンネルMOSトランジスタ203が導通する。し
たがってノード207は、入力端子1に加わった電圧に
近くなり、このためノード207を入力とするインバー
タ205の出力はロウとなる。
しきい値電圧をVtp、入力回路および入力レベル判定
回路の電源電圧をVddとすると、入力端子1に、 Vdd+Vtp 以上の電圧が加わると、PチャンネルMOSトランジス
タ203のゲートが電源電圧Vddになっているため、
PチャンネルMOSトランジスタ203が導通する。し
たがってノード207は、入力端子1に加わった電圧に
近くなり、このためノード207を入力とするインバー
タ205の出力はロウとなる。
【0032】図17はその時のノード207の状態を示
すものである。横軸に入力端子1に印加される電圧、縦
軸にノード207の電圧を示す。破線1710は、 入力端子1に印加される電圧=ノード207の電圧 の関係を示す線である。入力端子1に印加される電圧が
低い間はPチャンネルMOSトランジスタ203が非導
通の状態であるため0Vを保つが、Vdd+Vtpを越
えたあたりから導通状態となり、抵抗204がPチャン
ネルMOSトランジスタ203の導通抵抗よりも十分小
さいときに、ノード207の電圧はほぼ入力端子1に印
加される電圧となる。 図18は、前述のノード207
の電圧を受けたインバータ205の出力電圧を示す。横
軸に入力端子1に印加される電圧、縦軸はインバータ2
05の出力電圧である。ちょうど入力端子1に印加され
る電圧がVdd+Vtpを越えたあたりでインバータ2
05の出力電圧が反転していることが分かる。したがっ
てグラウンドレベルである0Vから電源電圧であるVd
dまではインバータ205の出力は電源電圧レベルを保
つことになり、決して電源電圧になることがないことが
分かる。
すものである。横軸に入力端子1に印加される電圧、縦
軸にノード207の電圧を示す。破線1710は、 入力端子1に印加される電圧=ノード207の電圧 の関係を示す線である。入力端子1に印加される電圧が
低い間はPチャンネルMOSトランジスタ203が非導
通の状態であるため0Vを保つが、Vdd+Vtpを越
えたあたりから導通状態となり、抵抗204がPチャン
ネルMOSトランジスタ203の導通抵抗よりも十分小
さいときに、ノード207の電圧はほぼ入力端子1に印
加される電圧となる。 図18は、前述のノード207
の電圧を受けたインバータ205の出力電圧を示す。横
軸に入力端子1に印加される電圧、縦軸はインバータ2
05の出力電圧である。ちょうど入力端子1に印加され
る電圧がVdd+Vtpを越えたあたりでインバータ2
05の出力電圧が反転していることが分かる。したがっ
てグラウンドレベルである0Vから電源電圧であるVd
dまではインバータ205の出力は電源電圧レベルを保
つことになり、決して電源電圧になることがないことが
分かる。
【0033】本半導体の通常の使用上、入力端子1に印
加される電圧はグラウンドレベルから電源電圧までであ
り、この範囲ではインバータ205の出力は電源電圧に
なる。しかしテストモードにしたい場合には、通常使用
することがない電源電圧以上の電圧を入力端子1に印加
してあげることにより、テストモード出力端子3がグラ
ウンドになり、テストモードにすることが出来ることが
分かる。
加される電圧はグラウンドレベルから電源電圧までであ
り、この範囲ではインバータ205の出力は電源電圧に
なる。しかしテストモードにしたい場合には、通常使用
することがない電源電圧以上の電圧を入力端子1に印加
してあげることにより、テストモード出力端子3がグラ
ウンドになり、テストモードにすることが出来ることが
分かる。
【0034】図3は図1のスイッチング回路103を二
つのPチャンネルMOSトランジスタで実現したもので
ある。PチャンネルMOSトランジスタ303はソース
および基板をノード307、ゲートをノード308に接
続されている。PチャンネルMOSトランジスタ304
はソースおよび基板をノード308、ゲートを電源9に
接続されている。
つのPチャンネルMOSトランジスタで実現したもので
ある。PチャンネルMOSトランジスタ303はソース
および基板をノード307、ゲートをノード308に接
続されている。PチャンネルMOSトランジスタ304
はソースおよび基板をノード308、ゲートを電源9に
接続されている。
【0035】図4は同じく図1のスイッチング回路10
3を複数個のPチャンネルMOSトランジスタで実現し
たものである。PチャンネルMOSトランジスタ403
はソースおよび基板をノード408、ゲートをノード4
09に接続されている。これと同等の接続をしたものが
複数個直列に接続されPチャンネルMOSトランジスタ
に至る。PチャンネルMOSトランジスタ405はソー
スおよび基板をノード410、ゲートを電源9に接続さ
れている。 これら図3、図4をのそれぞれの電圧を説
明するするのが図19、図20である。図19は、図1
8と同じく、横軸に入力端子1に印加される電圧、縦軸
にノード411の電圧を示す。破線1910は、 入力端子1に印加される電圧=ノード411の電圧 の関係を示す。
3を複数個のPチャンネルMOSトランジスタで実現し
たものである。PチャンネルMOSトランジスタ403
はソースおよび基板をノード408、ゲートをノード4
09に接続されている。これと同等の接続をしたものが
複数個直列に接続されPチャンネルMOSトランジスタ
に至る。PチャンネルMOSトランジスタ405はソー
スおよび基板をノード410、ゲートを電源9に接続さ
れている。 これら図3、図4をのそれぞれの電圧を説
明するするのが図19、図20である。図19は、図1
8と同じく、横軸に入力端子1に印加される電圧、縦軸
にノード411の電圧を示す。破線1910は、 入力端子1に印加される電圧=ノード411の電圧 の関係を示す。
【0036】ノード409の電圧はPチャンネルMOS
トランジスタ403により、PチャンネルMOSトラン
ジスタ403のしきい値電圧分だけ電圧が低下する。そ
れを実線1901に示す。同様にして直列に接続された
PチャンネルMOSトランジスタの分だけ電圧が低下
し、ノード410の電圧を実線1902に示す。このノ
ード410の電圧をソース電圧にもつPチャンネルMO
Sトランジスタ405は、電源9の電圧としきい値電圧
以上の電圧差が生じた場合に導通状態になる。その状態
を実線1903に示す。この時PチャンネルMOSトラ
ンジスタ403から405の導通抵抗が抵抗407より
十分小さいことが前提となる。
トランジスタ403により、PチャンネルMOSトラン
ジスタ403のしきい値電圧分だけ電圧が低下する。そ
れを実線1901に示す。同様にして直列に接続された
PチャンネルMOSトランジスタの分だけ電圧が低下
し、ノード410の電圧を実線1902に示す。このノ
ード410の電圧をソース電圧にもつPチャンネルMO
Sトランジスタ405は、電源9の電圧としきい値電圧
以上の電圧差が生じた場合に導通状態になる。その状態
を実線1903に示す。この時PチャンネルMOSトラ
ンジスタ403から405の導通抵抗が抵抗407より
十分小さいことが前提となる。
【0037】このノード411の電圧を受けたインバー
タ406の出力が図20となる。図18と同様に、横軸
に入力端子1に印加される電圧、縦軸はインバータ40
6の出力電圧である。ちょうど入力端子1に印加される
電圧がVdd+Vtpを越えたあたりでインバータ40
6の出力電圧が反転していることが分かる。Pチャンネ
ルMOSトランジスタ403からPチャンネルMOSト
ランジスタ405までn個のPチャンネルMOSトラン
ジスタがつながっているとすると、インバータ406の
出力電圧が反転を始めるのは、 Vdd+n・Vtp となることが分かる。図17の電圧よりも、 (n−1)・Vtp だけ大きくなっていることが分かる。したがって電源電
圧以上の電圧の印加は、Vtpのステップで大きくする
ことが出来ることが分かる。この事は、入力端子1に入
力される信号が電源電圧としきい値電圧の和以上に振れ
て、テストモードに入ってしまう可能性のある信号にお
いても、PチャンネルMOSトランジスタを直列に多段
に接続してあげることにより、より高い電圧でテストモ
ードに設定することが可能な、通常状態での使用に十分
余裕がとれることが分かる。なお、ここでは直列に接続
したトランジスタの順序は問わない。
タ406の出力が図20となる。図18と同様に、横軸
に入力端子1に印加される電圧、縦軸はインバータ40
6の出力電圧である。ちょうど入力端子1に印加される
電圧がVdd+Vtpを越えたあたりでインバータ40
6の出力電圧が反転していることが分かる。Pチャンネ
ルMOSトランジスタ403からPチャンネルMOSト
ランジスタ405までn個のPチャンネルMOSトラン
ジスタがつながっているとすると、インバータ406の
出力電圧が反転を始めるのは、 Vdd+n・Vtp となることが分かる。図17の電圧よりも、 (n−1)・Vtp だけ大きくなっていることが分かる。したがって電源電
圧以上の電圧の印加は、Vtpのステップで大きくする
ことが出来ることが分かる。この事は、入力端子1に入
力される信号が電源電圧としきい値電圧の和以上に振れ
て、テストモードに入ってしまう可能性のある信号にお
いても、PチャンネルMOSトランジスタを直列に多段
に接続してあげることにより、より高い電圧でテストモ
ードに設定することが可能な、通常状態での使用に十分
余裕がとれることが分かる。なお、ここでは直列に接続
したトランジスタの順序は問わない。
【0038】図5は抵抗素子としてNチャンネルMOS
トランジスタを用いたものである。NチャンネルMOS
トランジスタ505のソースおよび基板をグラウンド0
に、ゲートおよびドレインをノード507に接続したも
のである。NチャンネルMOSトランジスタ505をN
チャンネルMOSトランジスタを用いることにより抵抗
として特殊なプロセスを追加することなく通常のNチャ
ンネルMOSトランジスタで抵抗が実現できることにな
る。
トランジスタを用いたものである。NチャンネルMOS
トランジスタ505のソースおよび基板をグラウンド0
に、ゲートおよびドレインをノード507に接続したも
のである。NチャンネルMOSトランジスタ505をN
チャンネルMOSトランジスタを用いることにより抵抗
として特殊なプロセスを追加することなく通常のNチャ
ンネルMOSトランジスタで抵抗が実現できることにな
る。
【0039】図6は本発明のもう一つの半導体入力装置
のブロック図である。入力端子1は静電気保護回路60
1に接続され、その出力であるノード606の一方は入
力回路602に入り、もう一端はスイッチング回路60
3に入力される。またスイッチング回路603のもう一
方は抵抗素子605及び入力判定回路604に入力され
る。抵抗素子605の他の一端は電源9に接続され、入
力レベル判定回路604はテストモード出力端子3に出
力される。 入力端子1から入力された信号は、静電気
保護回路601にて静電気破壊から保護され、入力回路
602にてハイレベルまたはロウレベルに判定され、出
力端子2にその結果が出力される。
のブロック図である。入力端子1は静電気保護回路60
1に接続され、その出力であるノード606の一方は入
力回路602に入り、もう一端はスイッチング回路60
3に入力される。またスイッチング回路603のもう一
方は抵抗素子605及び入力判定回路604に入力され
る。抵抗素子605の他の一端は電源9に接続され、入
力レベル判定回路604はテストモード出力端子3に出
力される。 入力端子1から入力された信号は、静電気
保護回路601にて静電気破壊から保護され、入力回路
602にてハイレベルまたはロウレベルに判定され、出
力端子2にその結果が出力される。
【0040】その一方で静電気保護回路601から出力
された信号はスイッチング回路603に入力される。こ
のスイッチング回路603は入力回路602のグラウン
ドにある一定の電圧を引いた電圧以上ならばこのスイッ
チング回路603はノード606とノード607同士が
導通することはない。すなわちノード606とノード6
07の間がつながらず、したがってノード607は抵抗
素子605にて電源電圧レベルまで電圧が上昇する。こ
の上昇した電圧を入力レベル判定回路604が受ける。
入力レベル判定回路604は電源電圧とグラウンド間に
判定レベルをもち、ノード607の電圧を判定する。こ
の場合にはノード607は電源電圧レベルにあるため、
結果はハイと判定する。その状態がテストモード出力端
子3に出力される。
された信号はスイッチング回路603に入力される。こ
のスイッチング回路603は入力回路602のグラウン
ドにある一定の電圧を引いた電圧以上ならばこのスイッ
チング回路603はノード606とノード607同士が
導通することはない。すなわちノード606とノード6
07の間がつながらず、したがってノード607は抵抗
素子605にて電源電圧レベルまで電圧が上昇する。こ
の上昇した電圧を入力レベル判定回路604が受ける。
入力レベル判定回路604は電源電圧とグラウンド間に
判定レベルをもち、ノード607の電圧を判定する。こ
の場合にはノード607は電源電圧レベルにあるため、
結果はハイと判定する。その状態がテストモード出力端
子3に出力される。
【0041】ここで入力端子1から入力された信号が、
前記グラウンドにある一定の電圧を引いた電圧未満なら
ば、その電圧を受けたスイッチング回路603はノード
606とノード607同士を導通する機能をもつ。した
がってノード605とノード607の間が接続され、抵
抗素子605に電流が流れ、ノード607は入力端子1
に印加された電圧まで上昇する。この上昇した電圧を入
力レベル判定回路604が受ける。入力レベル判定回路
604は電源電圧とグラウンド間に判定レベルをもち、
ノード607の電圧を判定する。この場合にはノード6
07はグラウンド電圧以下の電圧をもつため、結果はロ
ウと判定され、その状態がテストモード出力端子3に出
力される。
前記グラウンドにある一定の電圧を引いた電圧未満なら
ば、その電圧を受けたスイッチング回路603はノード
606とノード607同士を導通する機能をもつ。した
がってノード605とノード607の間が接続され、抵
抗素子605に電流が流れ、ノード607は入力端子1
に印加された電圧まで上昇する。この上昇した電圧を入
力レベル判定回路604が受ける。入力レベル判定回路
604は電源電圧とグラウンド間に判定レベルをもち、
ノード607の電圧を判定する。この場合にはノード6
07はグラウンド電圧以下の電圧をもつため、結果はロ
ウと判定され、その状態がテストモード出力端子3に出
力される。
【0042】図7は上記図6のブロック図を具体的な回
路に展開したものである。静電気保護回路は電源9とノ
ード706の間に接続され、その間に静電気保護ダイオ
ード701を設置している。この保護ダイオード701
はグラウンド間にしかなく、グラウンド0とノード70
6の間には無い。これは入力端子1がグラウンド電圧以
下になる場合があり、その場合に、電流パスを通して電
流が流れ込むのを防ぐためである。入力回路として図7
ではインバータ702を用いている。またスイッチング
回路としてNチャンネルMOSトランジスタ703を使
っている。このNチャンネルMOSトランジスタ703
はゲートをグラウンド0に接続し、ソースおよび基板を
ノード706に、ドレインをノード707に接続してい
る。ノード707は抵抗705と、入力レベル判定回路
としてインバータ704に接続されている。インバータ
704の出力はテストモード出力端子3に接続されてい
る。
路に展開したものである。静電気保護回路は電源9とノ
ード706の間に接続され、その間に静電気保護ダイオ
ード701を設置している。この保護ダイオード701
はグラウンド間にしかなく、グラウンド0とノード70
6の間には無い。これは入力端子1がグラウンド電圧以
下になる場合があり、その場合に、電流パスを通して電
流が流れ込むのを防ぐためである。入力回路として図7
ではインバータ702を用いている。またスイッチング
回路としてNチャンネルMOSトランジスタ703を使
っている。このNチャンネルMOSトランジスタ703
はゲートをグラウンド0に接続し、ソースおよび基板を
ノード706に、ドレインをノード707に接続してい
る。ノード707は抵抗705と、入力レベル判定回路
としてインバータ704に接続されている。インバータ
704の出力はテストモード出力端子3に接続されてい
る。
【0043】NチャンネルMOSトランジスタ703の
しきい値電圧をVtnとすると、入力端子1に、 −Vtn 以下の電圧が加わると、NチャンネルMOSトランジス
タ703のゲートがグラウンドになっているため、Nチ
ャンネルMOSトランジスタ703が導通する。したが
ってノード707は、入力端子1に加わった電圧に近く
なり、このためノード707を入力とするインバータ7
04の出力はハイとなる。
しきい値電圧をVtnとすると、入力端子1に、 −Vtn 以下の電圧が加わると、NチャンネルMOSトランジス
タ703のゲートがグラウンドになっているため、Nチ
ャンネルMOSトランジスタ703が導通する。したが
ってノード707は、入力端子1に加わった電圧に近く
なり、このためノード707を入力とするインバータ7
04の出力はハイとなる。
【0044】図21はその時のノード707の状態を示
すものである。横軸に入力端子1に印加される電圧、縦
軸にノード707の電圧を示す。破線2110は、 入力端子1に印加される電圧=ノード707の電圧 の関係を示す。入力端子1に印加される電圧が高い間は
NチャンネルMOSトランジスタ703が非導通の状態
であるためVddを保つが、−Vtnを下回るあたりか
ら導通状態となり、抵抗705がNチャンネルMOSト
ランジスタ703の導通抵抗よりも十分小さいときに
は、ノード707の電圧はほぼ入力端子1に印加される
電圧となる。
すものである。横軸に入力端子1に印加される電圧、縦
軸にノード707の電圧を示す。破線2110は、 入力端子1に印加される電圧=ノード707の電圧 の関係を示す。入力端子1に印加される電圧が高い間は
NチャンネルMOSトランジスタ703が非導通の状態
であるためVddを保つが、−Vtnを下回るあたりか
ら導通状態となり、抵抗705がNチャンネルMOSト
ランジスタ703の導通抵抗よりも十分小さいときに
は、ノード707の電圧はほぼ入力端子1に印加される
電圧となる。
【0045】図22は、前述のノード707の電圧を受
けたインバータ704の出力電圧を示す。横軸に入力端
子1に印加される電圧、縦軸はインバータ704の出力
電圧である。ちょうど入力端子1に印加される電圧が−
Vtnを下回るあたりでインバータ704の出力電圧が
反転していることが分かる。したがってグラウンドレベ
ルである0Vから電源電圧であるVddまではインバー
タ704の出力はグラウンドレベルを保つことになり、
決して電源電圧になることがないことが分かる。本半導
体の通常の使用上、入力端子1に印加される電圧はグラ
ウンドレベルから電源電圧までであり、この範囲ではイ
ンバータ704の出力は電源電圧になる。しかしテスト
モードにしたい場合には、通常使用することがないグラ
ウンド以下の電圧を入力端子1に印加してあげることに
より、テストモード出力端子3が電源電圧になり、テス
トモードにすることが出来ることが分かる。
けたインバータ704の出力電圧を示す。横軸に入力端
子1に印加される電圧、縦軸はインバータ704の出力
電圧である。ちょうど入力端子1に印加される電圧が−
Vtnを下回るあたりでインバータ704の出力電圧が
反転していることが分かる。したがってグラウンドレベ
ルである0Vから電源電圧であるVddまではインバー
タ704の出力はグラウンドレベルを保つことになり、
決して電源電圧になることがないことが分かる。本半導
体の通常の使用上、入力端子1に印加される電圧はグラ
ウンドレベルから電源電圧までであり、この範囲ではイ
ンバータ704の出力は電源電圧になる。しかしテスト
モードにしたい場合には、通常使用することがないグラ
ウンド以下の電圧を入力端子1に印加してあげることに
より、テストモード出力端子3が電源電圧になり、テス
トモードにすることが出来ることが分かる。
【0046】図8は図6のスイッチング回路603を二
つのNチャンネルMOSトランジスタで実現したもので
ある。NチャンネルMOSトランジスタ805はソース
および基板をノード807、ゲートをノード808に接
続されている。NチャンネルMOSトランジスタ804
はソースおよび基板をノード808、ゲートをグラウン
ド0に接続されている。
つのNチャンネルMOSトランジスタで実現したもので
ある。NチャンネルMOSトランジスタ805はソース
および基板をノード807、ゲートをノード808に接
続されている。NチャンネルMOSトランジスタ804
はソースおよび基板をノード808、ゲートをグラウン
ド0に接続されている。
【0047】図9は同じく図6のスイッチング回路60
3を複数個のNチャンネルMOSトランジスタで実現し
たものである。NチャンネルMOSトランジスタ905
はソースおよび基板をノード908、ゲートをノード9
09に接続されている。これと同等の接続をしたものが
複数個直列に接続されNチャンネルMOSトランジスタ
904に至る。NチャンネルMOSトランジスタ905
はソースおよび基板をノード911、ゲートをグラウン
ド0に接続されている。
3を複数個のNチャンネルMOSトランジスタで実現し
たものである。NチャンネルMOSトランジスタ905
はソースおよび基板をノード908、ゲートをノード9
09に接続されている。これと同等の接続をしたものが
複数個直列に接続されNチャンネルMOSトランジスタ
904に至る。NチャンネルMOSトランジスタ905
はソースおよび基板をノード911、ゲートをグラウン
ド0に接続されている。
【0048】これら図8、図9を説明するするのが図2
3、図24である。図23は、図21と同じく、横軸に
入力端子1に印加される電圧、縦軸にノード911の電
圧を示す。破線は、 入力端子1に印加される電圧=ノード911の電圧 の関係を示す。
3、図24である。図23は、図21と同じく、横軸に
入力端子1に印加される電圧、縦軸にノード911の電
圧を示す。破線は、 入力端子1に印加される電圧=ノード911の電圧 の関係を示す。
【0049】ノード909の電圧はNチャンネルMOS
トランジスタ903により、NチャンネルMOSトラン
ジスタ903のしきい値電圧分だけ電圧が上昇する。そ
れを実線2301に示す。同様にして直列に接続された
NチャンネルMOSトランジスタの分だけ電圧が上昇
し、ノード910の電圧を実線2302に示す。このノ
ード910の電圧をソース電圧にもつNチャンネルMO
Sトランジスタ905は、グラウンド0の電圧としきい
値電圧以上の電圧差が生じた場合に導通状態になる。そ
の状態を実線2303に示す。この時NチャンネルMO
Sトランジスタ903から905の導通抵抗が抵抗90
7より十分小さいことが前提となる。
トランジスタ903により、NチャンネルMOSトラン
ジスタ903のしきい値電圧分だけ電圧が上昇する。そ
れを実線2301に示す。同様にして直列に接続された
NチャンネルMOSトランジスタの分だけ電圧が上昇
し、ノード910の電圧を実線2302に示す。このノ
ード910の電圧をソース電圧にもつNチャンネルMO
Sトランジスタ905は、グラウンド0の電圧としきい
値電圧以上の電圧差が生じた場合に導通状態になる。そ
の状態を実線2303に示す。この時NチャンネルMO
Sトランジスタ903から905の導通抵抗が抵抗90
7より十分小さいことが前提となる。
【0050】このノード911の電圧を受けたインバー
タ906の出力が図24となる。図23と同様に、横軸
に入力端子1に印加される電圧、縦軸はインバータ90
6の出力電圧である。ちょうど入力端子1に印加される
電圧が−Vtnを下回るあたりでインバータ905の出
力電圧が反転していることが分かる。NチャンネルMO
Sトランジスタ903からNチャンネルMOSトランジ
スタ905までn個のNチャンネルMOSトランジスタ
がつながっているとすると、インバータ906の出力電
圧が反転を始めるのは、 −n・Vtn となることが分かる。図2の電圧よりも、 (n−1)・Vtn だけ低くなっていることが分かる。したがってグラウン
ド電圧以下の電圧の印加は、Vtnのステップで大きく
することが出来ることが分かる。この事は、入力端子1
に入力される信号がしきい値電圧の和以上に振れて、テ
ストモードに入ってしまう可能性のある信号において
も、NチャンネルMOSトランジスタを直列に多段に接
続してあげることにより、より低い電圧でテストモード
に設定することが可能となる。なお、ここでは直列に接
続したトランジスタの順序は問わない。
タ906の出力が図24となる。図23と同様に、横軸
に入力端子1に印加される電圧、縦軸はインバータ90
6の出力電圧である。ちょうど入力端子1に印加される
電圧が−Vtnを下回るあたりでインバータ905の出
力電圧が反転していることが分かる。NチャンネルMO
Sトランジスタ903からNチャンネルMOSトランジ
スタ905までn個のNチャンネルMOSトランジスタ
がつながっているとすると、インバータ906の出力電
圧が反転を始めるのは、 −n・Vtn となることが分かる。図2の電圧よりも、 (n−1)・Vtn だけ低くなっていることが分かる。したがってグラウン
ド電圧以下の電圧の印加は、Vtnのステップで大きく
することが出来ることが分かる。この事は、入力端子1
に入力される信号がしきい値電圧の和以上に振れて、テ
ストモードに入ってしまう可能性のある信号において
も、NチャンネルMOSトランジスタを直列に多段に接
続してあげることにより、より低い電圧でテストモード
に設定することが可能となる。なお、ここでは直列に接
続したトランジスタの順序は問わない。
【0051】図10は抵抗素子としてPチャンネルMO
Sトランジスタを用いたものである。PチャンネルMO
Sトランジスタ1007のソースおよび基板を電源9
に、ゲートおよびドレインをノード1009に接続した
ものである。PチャンネルMOSトランジスタ1007
をPチャンネルMOSトランジスタ用いることにより抵
抗として特殊なプロセスを追加することなく通常のPチ
ャンネルMOSトランジスタで抵抗が実現できることに
なる。
Sトランジスタを用いたものである。PチャンネルMO
Sトランジスタ1007のソースおよび基板を電源9
に、ゲートおよびドレインをノード1009に接続した
ものである。PチャンネルMOSトランジスタ1007
をPチャンネルMOSトランジスタ用いることにより抵
抗として特殊なプロセスを追加することなく通常のPチ
ャンネルMOSトランジスタで抵抗が実現できることに
なる。
【0052】図11は本発明のもう一つの半導体入力装
置のブロック図である。入力端子1は静電気保護回路1
101に接続され、その出力であるノード1106の一
方は入力回路1101に入り、もう一端はスイッチング
回路(1)1102、およびスイッチング回路(3)1
104の制御端子に入力される。またスイッチング回路
(1)1102の出力は、スイッチング回路(2)11
03、スイッチング回路(3)1104及び入力判定回
路1105に入力される。スイッチング回路(3)11
04の他の一端はグラウンド0に接続され、またスイッ
チング回路(3)の制御端子はノード1106と接続さ
れる。入力レベル判定回路1105はテストモード出力
端子3に出力される。またスイッチング回路(2)11
03は一端をノード1107に、もう一端をグラウンド
0に、制御端子を入力レベル判定回路1105から出力
されるノード1108に接続される。
置のブロック図である。入力端子1は静電気保護回路1
101に接続され、その出力であるノード1106の一
方は入力回路1101に入り、もう一端はスイッチング
回路(1)1102、およびスイッチング回路(3)1
104の制御端子に入力される。またスイッチング回路
(1)1102の出力は、スイッチング回路(2)11
03、スイッチング回路(3)1104及び入力判定回
路1105に入力される。スイッチング回路(3)11
04の他の一端はグラウンド0に接続され、またスイッ
チング回路(3)の制御端子はノード1106と接続さ
れる。入力レベル判定回路1105はテストモード出力
端子3に出力される。またスイッチング回路(2)11
03は一端をノード1107に、もう一端をグラウンド
0に、制御端子を入力レベル判定回路1105から出力
されるノード1108に接続される。
【0053】入力端子1から入力された信号は、静電気
保護回路1101にて静電気破壊から保護され、入力回
路1101にてハイレベルまたはロウレベルに判定さ
れ、出力端子2にその結果が出力される。
保護回路1101にて静電気破壊から保護され、入力回
路1101にてハイレベルまたはロウレベルに判定さ
れ、出力端子2にその結果が出力される。
【0054】その一方で静電気保護回路1101から出
力された信号はスイッチング回路(1)1102に入力
される。このスイッチング回路(1)1102は入力回
路1101の電源電圧にある一定の電圧を加えた電圧以
下ならばこのスイッチング回路(1)1102はノード
1106とノード1107同士が導通することはない。
すなわちノード1106とノード1107の間がつなが
らない。このときノード1107がグラウンドレベルに
あるならば入力レベル判定回路1105はノード110
7をロウと判定し、ノード1108へロウを伝える電圧
を出力する。このノード1107がロウならばスイッチ
ング回路(2)1103はノード1107とグラウンド
0とを導通状態になる。スイッチング回路(3)はグラ
ウンドから電源電圧の間に判定レベルをもち、ノード1
106がハイレベルならばノード1107とグラウンド
0とを非導通状態にする。逆にノード1106がロウレ
ベルならばノード1107とグラウンド0とを導通状態
にする。これよりノード1107はスイッチング回路
(3)1104によってグラウンドレベルまで電圧が低
下する。この低下した電圧を入力レベル判定回路110
5が受ける。入力レベル判定回路1105は電源電圧と
グラウンド間に判定レベルをもち、ノード1107の電
圧を判定する。この場合にはノード1107はグラウン
ドレベルにあるため、結果はロウと判定する。その状態
がテストモード出力端子3に出力される。
力された信号はスイッチング回路(1)1102に入力
される。このスイッチング回路(1)1102は入力回
路1101の電源電圧にある一定の電圧を加えた電圧以
下ならばこのスイッチング回路(1)1102はノード
1106とノード1107同士が導通することはない。
すなわちノード1106とノード1107の間がつなが
らない。このときノード1107がグラウンドレベルに
あるならば入力レベル判定回路1105はノード110
7をロウと判定し、ノード1108へロウを伝える電圧
を出力する。このノード1107がロウならばスイッチ
ング回路(2)1103はノード1107とグラウンド
0とを導通状態になる。スイッチング回路(3)はグラ
ウンドから電源電圧の間に判定レベルをもち、ノード1
106がハイレベルならばノード1107とグラウンド
0とを非導通状態にする。逆にノード1106がロウレ
ベルならばノード1107とグラウンド0とを導通状態
にする。これよりノード1107はスイッチング回路
(3)1104によってグラウンドレベルまで電圧が低
下する。この低下した電圧を入力レベル判定回路110
5が受ける。入力レベル判定回路1105は電源電圧と
グラウンド間に判定レベルをもち、ノード1107の電
圧を判定する。この場合にはノード1107はグラウン
ドレベルにあるため、結果はロウと判定する。その状態
がテストモード出力端子3に出力される。
【0055】ここで入力端子1から入力された信号が、
前記電源電圧にある一定の電圧を加えた電圧以上なら
ば、その電圧を受けたスイッチング回路(1)1102
はノード1106とノード1107同士を導通する機能
をもつ。したがってノード1106とノード1107の
間が接続される。この時スイッチング回路(2)は導通
状態にあるが、スイッチング回路(1)1102の導通
抵抗が低いため、ノード1107は入力端子1に印加さ
れた電圧近くまで上昇する。この上昇した電圧を入力レ
ベル判定回路1105が受ける。入力レベル判定回路1
105は電源電圧とグラウンド間に判定レベルをもち、
ノード1107の電圧を判定する。この場合にはノード
1107は電源電圧以上の電圧をもつため、結果はハイ
と判定され、その状態がテストモード出力端子3に出力
される。それと同時にノード1107がハイレベルにあ
ることをノード1108を通してスイッチング回路
(2)1103へ伝える。スイッチング回路(2)11
03はノード1107がハイレベルにあるならばノード
1107とグラウンド0との間が非導通になる。このた
め、入力端子1とグラウンド0との間に電流が流れるパ
スがなくなり、不要な電流が流れない。
前記電源電圧にある一定の電圧を加えた電圧以上なら
ば、その電圧を受けたスイッチング回路(1)1102
はノード1106とノード1107同士を導通する機能
をもつ。したがってノード1106とノード1107の
間が接続される。この時スイッチング回路(2)は導通
状態にあるが、スイッチング回路(1)1102の導通
抵抗が低いため、ノード1107は入力端子1に印加さ
れた電圧近くまで上昇する。この上昇した電圧を入力レ
ベル判定回路1105が受ける。入力レベル判定回路1
105は電源電圧とグラウンド間に判定レベルをもち、
ノード1107の電圧を判定する。この場合にはノード
1107は電源電圧以上の電圧をもつため、結果はハイ
と判定され、その状態がテストモード出力端子3に出力
される。それと同時にノード1107がハイレベルにあ
ることをノード1108を通してスイッチング回路
(2)1103へ伝える。スイッチング回路(2)11
03はノード1107がハイレベルにあるならばノード
1107とグラウンド0との間が非導通になる。このた
め、入力端子1とグラウンド0との間に電流が流れるパ
スがなくなり、不要な電流が流れない。
【0056】また入力端子1から入力された信号がグラ
ウンドレベルに近い場合にはノード1106の電位も下
がり、スイッチング回路(3)1104が導通状態にな
り、ノード1107をグラウンドレベルまで低下させる
ことが出来る。
ウンドレベルに近い場合にはノード1106の電位も下
がり、スイッチング回路(3)1104が導通状態にな
り、ノード1107をグラウンドレベルまで低下させる
ことが出来る。
【0057】図12は上記図11のブロック図を具体的
な回路に展開したものである。静電気保護回路はグラウ
ンド0とノード1208の間に接続され、その間に静電
気保護ダイオード1201を設置している。入力回路と
してインバータ1202を用いている。またスイッチン
グ回路(1)としてPチャンネルMOSトランジスタ1
203を使っている。このPチャンネルMOSトランジ
スタ1203はゲートを電源電圧9に接続し、ソースお
よび基板をノード1208に、ドレインをノード120
9に接続している。ノード1209はスイッチング回路
(2)、(3)として二つのNチャンネルMOSトラン
ジスタ1205、1206および入力レベル判定回路と
してインバータ1204に接続されている。インバータ
1204の出力はテストモード出力端子3に接続されて
いる。
な回路に展開したものである。静電気保護回路はグラウ
ンド0とノード1208の間に接続され、その間に静電
気保護ダイオード1201を設置している。入力回路と
してインバータ1202を用いている。またスイッチン
グ回路(1)としてPチャンネルMOSトランジスタ1
203を使っている。このPチャンネルMOSトランジ
スタ1203はゲートを電源電圧9に接続し、ソースお
よび基板をノード1208に、ドレインをノード120
9に接続している。ノード1209はスイッチング回路
(2)、(3)として二つのNチャンネルMOSトラン
ジスタ1205、1206および入力レベル判定回路と
してインバータ1204に接続されている。インバータ
1204の出力はテストモード出力端子3に接続されて
いる。
【0058】PチャンネルMOSトランジスタ1203
のしきい値電圧をVtp、入力回路および入力レベル判
定回路の電源電圧をVddとすると、入力端子1に、V
dd+Vtp以上の電圧が加わると、PチャンネルMO
Sトランジスタ1203のゲートが電源電圧Vddにな
っているため、PチャンネルMOSトランジスタ120
3が導通する。仮にNチャンネルMOSトランジスタ1
205が導通常態にあったとしても、導通抵抗がPチャ
ンネルMOSトランジスタ1203の方が小さかった場
合、ノード1209は、入力端子1に加わった電圧に近
くなり、このためノード1209を入力とするインバー
タ1204の出力はロウとなる。この状態を受けたノー
ド1211はNチャンネルMOSトランジスタ1205
を非導通状態になる。一方、ノード1208はこの状態
の場合、ハイレベルにあるため、インバータ1207は
ノード1210をロウレベルに下げるためNチャンネル
MOSトランジスタ1206を非導通状態にする。この
ため入力端子1からグラウンド0までに電流が流れる経
路が存在しなくなり、このため入力端子1が高い電圧で
あったとしても電流が流れ込むことがない。
のしきい値電圧をVtp、入力回路および入力レベル判
定回路の電源電圧をVddとすると、入力端子1に、V
dd+Vtp以上の電圧が加わると、PチャンネルMO
Sトランジスタ1203のゲートが電源電圧Vddにな
っているため、PチャンネルMOSトランジスタ120
3が導通する。仮にNチャンネルMOSトランジスタ1
205が導通常態にあったとしても、導通抵抗がPチャ
ンネルMOSトランジスタ1203の方が小さかった場
合、ノード1209は、入力端子1に加わった電圧に近
くなり、このためノード1209を入力とするインバー
タ1204の出力はロウとなる。この状態を受けたノー
ド1211はNチャンネルMOSトランジスタ1205
を非導通状態になる。一方、ノード1208はこの状態
の場合、ハイレベルにあるため、インバータ1207は
ノード1210をロウレベルに下げるためNチャンネル
MOSトランジスタ1206を非導通状態にする。この
ため入力端子1からグラウンド0までに電流が流れる経
路が存在しなくなり、このため入力端子1が高い電圧で
あったとしても電流が流れ込むことがない。
【0059】また入力端子1にVdd+Vtp以下の電
圧が加わると、PチャンネルMOSトランジスタ120
3のゲートが電源電圧Vddになっているため、Pチャ
ンネルMOSトランジスタ1203は非導通になる。こ
のときNチャンネルMOSトランジスタ1206が非導
通状態になっているまでノード1209はどこへもつな
がっていない状態になる。しかし入力端子1がインバー
タ1207の判定電圧以下になるとインバータ1210
はハイを出力し、NチャンネルMOSトランジスタ12
06を導通状態にし、これによりノード1209がグラ
ウンドレベルになり、したがってNチャンネルMOSト
ランジスタ1205が導通状態になり、以降ノード12
09はグラウンドレベルにラッチされる。
圧が加わると、PチャンネルMOSトランジスタ120
3のゲートが電源電圧Vddになっているため、Pチャ
ンネルMOSトランジスタ1203は非導通になる。こ
のときNチャンネルMOSトランジスタ1206が非導
通状態になっているまでノード1209はどこへもつな
がっていない状態になる。しかし入力端子1がインバー
タ1207の判定電圧以下になるとインバータ1210
はハイを出力し、NチャンネルMOSトランジスタ12
06を導通状態にし、これによりノード1209がグラ
ウンドレベルになり、したがってNチャンネルMOSト
ランジスタ1205が導通状態になり、以降ノード12
09はグラウンドレベルにラッチされる。
【0060】図13はスイッチング回路をNチャンネル
MOSトランジスタを図4の様に多段で直列接続したも
のである。これにより入力端子1の電圧は、Pチャンネ
ルトランジスタのしきい値電圧をVtpとし、Pチャン
ネルトランジスタ1321から1303にいたるまでn
個のPチャンネルトランジスタがあるとすると、Vdd
+n・Vtpまで電圧が上がらないと、テストモード出
力端子3にロウの出力をしないことが分かる。なお、こ
こでは直列に接続したトランジスタの順序は問わない。
MOSトランジスタを図4の様に多段で直列接続したも
のである。これにより入力端子1の電圧は、Pチャンネ
ルトランジスタのしきい値電圧をVtpとし、Pチャン
ネルトランジスタ1321から1303にいたるまでn
個のPチャンネルトランジスタがあるとすると、Vdd
+n・Vtpまで電圧が上がらないと、テストモード出
力端子3にロウの出力をしないことが分かる。なお、こ
こでは直列に接続したトランジスタの順序は問わない。
【0061】図14は本発明のもう一つの半導体入力装
置のブロック図である。入力端子1は静電気保護回路1
401に接続され、その出力であるノード1407の一
方は入力回路1402に入り、もう一端はスイッチング
回路(1)1403、およびスイッチング回路(3)1
406の制御端子に入力される。またスイッチング回路
(1)1403の出力は、スイッチング回路(2)14
05、スイッチング回路(3)1406及び入力レベル
判定回路1404に入力される。スイッチング回路
(3)1406の他の一端は電源9に接続され、またス
イッチング回路(3)1406の制御端子はノード14
07と接続される。入力レベル判定回路1404はテス
トモード出力端子3に出力される。またスイッチング回
路(2)1405は一端をノード1408に、もう一端
に、制御端子を入力レベル判定回路1404から出力さ
れるノード1409に接続される。
置のブロック図である。入力端子1は静電気保護回路1
401に接続され、その出力であるノード1407の一
方は入力回路1402に入り、もう一端はスイッチング
回路(1)1403、およびスイッチング回路(3)1
406の制御端子に入力される。またスイッチング回路
(1)1403の出力は、スイッチング回路(2)14
05、スイッチング回路(3)1406及び入力レベル
判定回路1404に入力される。スイッチング回路
(3)1406の他の一端は電源9に接続され、またス
イッチング回路(3)1406の制御端子はノード14
07と接続される。入力レベル判定回路1404はテス
トモード出力端子3に出力される。またスイッチング回
路(2)1405は一端をノード1408に、もう一端
に、制御端子を入力レベル判定回路1404から出力さ
れるノード1409に接続される。
【0062】入力端子1から入力された信号は、静電気
保護回路1401にて静電気破壊から保護され、入力回
路1402にてハイレベルまたはロウレベルに判定さ
れ、出力端子2にその結果が出力される。
保護回路1401にて静電気破壊から保護され、入力回
路1402にてハイレベルまたはロウレベルに判定さ
れ、出力端子2にその結果が出力される。
【0063】その一方で静電気保護回路1401から出
力された信号はスイッチング回路(1)1403に入力
される。このスイッチング回路(1)1403はグラウ
ンドレベルを下回るある一定の電圧以上ならばこのスイ
ッチング回路(1)1403はノード1407とノード
1408同士が導通することはない。すなわちノード1
407とノード1408の間がつながらない。このとき
ノード1408が電源電圧レベルにあるならば入力レベ
ル判定回路1404はノード1408をハイと判定し、
ノード1409へロウを伝える電圧を出力する。このノ
ード1408がハイならばスイッチング回路(2)14
05はノード1408と電源9とを導通状態になる。ス
イッチング回路(3)1406はグラウンドから電源電
圧の間に判定レベルをもち、ノード1407がロウレベ
ルならばノード1408と電源9とを非導通状態にす
る。逆にノード1407がハイレベルならばノード14
08と電源9とを導通状態にする。これよりノード14
08はスイッチング回路(3)1406によって電源電
圧レベルまで電圧が上昇する。この上昇した電圧を入力
レベル判定回路1404が受ける。入力レベル判定回路
1404は電源電圧とグラウンド間に判定レベルをも
ち、ノード1408の電圧を判定する。この場合にはノ
ード1408は電源電圧レベルにあるため、結果はハイ
と判定する。その状態がテストモード出力端子3に出力
される。
力された信号はスイッチング回路(1)1403に入力
される。このスイッチング回路(1)1403はグラウ
ンドレベルを下回るある一定の電圧以上ならばこのスイ
ッチング回路(1)1403はノード1407とノード
1408同士が導通することはない。すなわちノード1
407とノード1408の間がつながらない。このとき
ノード1408が電源電圧レベルにあるならば入力レベ
ル判定回路1404はノード1408をハイと判定し、
ノード1409へロウを伝える電圧を出力する。このノ
ード1408がハイならばスイッチング回路(2)14
05はノード1408と電源9とを導通状態になる。ス
イッチング回路(3)1406はグラウンドから電源電
圧の間に判定レベルをもち、ノード1407がロウレベ
ルならばノード1408と電源9とを非導通状態にす
る。逆にノード1407がハイレベルならばノード14
08と電源9とを導通状態にする。これよりノード14
08はスイッチング回路(3)1406によって電源電
圧レベルまで電圧が上昇する。この上昇した電圧を入力
レベル判定回路1404が受ける。入力レベル判定回路
1404は電源電圧とグラウンド間に判定レベルをも
ち、ノード1408の電圧を判定する。この場合にはノ
ード1408は電源電圧レベルにあるため、結果はハイ
と判定する。その状態がテストモード出力端子3に出力
される。
【0064】ここで入力端子1から入力された信号が、
グラウンドを下回るある一定の電圧以下ならば、その電
圧を受けたスイッチング回路(1)1403はノード1
407とノード1408同士を導通する機能をもつ。し
たがってノード1407とノード1408の間が接続さ
れる。この時スイッチング回路(2)1405は導通状
態にあるが、スイッチング回路(1)1403の導通抵
抗を低くしているならば、ノード1408は入力端子1
に印加された電圧近くまで低下する。この低下した電圧
を入力レベル判定回路1404が受ける。入力レベル判
定回路1404は電源電圧とグラウンド間に判定レベル
をもち、ノード1408の電圧を判定する。この場合に
はノード1408はグラウンド以下の電圧であるため、
結果はロウと判定され、その状態がテストモード出力端
子3に出力される。それと同時にノード1408がロウ
レベルにあることをノード1409を通してスイッチン
グ回路(2)1405へ伝える。スイッチング回路
(2)1405はノード1408がロウレベルにあるな
らばノード1408と電源9との間が非導通になる。こ
のため、入力端子1と電源9との間に電流が流れるパス
がなくなり、不要な電流が流れない。
グラウンドを下回るある一定の電圧以下ならば、その電
圧を受けたスイッチング回路(1)1403はノード1
407とノード1408同士を導通する機能をもつ。し
たがってノード1407とノード1408の間が接続さ
れる。この時スイッチング回路(2)1405は導通状
態にあるが、スイッチング回路(1)1403の導通抵
抗を低くしているならば、ノード1408は入力端子1
に印加された電圧近くまで低下する。この低下した電圧
を入力レベル判定回路1404が受ける。入力レベル判
定回路1404は電源電圧とグラウンド間に判定レベル
をもち、ノード1408の電圧を判定する。この場合に
はノード1408はグラウンド以下の電圧であるため、
結果はロウと判定され、その状態がテストモード出力端
子3に出力される。それと同時にノード1408がロウ
レベルにあることをノード1409を通してスイッチン
グ回路(2)1405へ伝える。スイッチング回路
(2)1405はノード1408がロウレベルにあるな
らばノード1408と電源9との間が非導通になる。こ
のため、入力端子1と電源9との間に電流が流れるパス
がなくなり、不要な電流が流れない。
【0065】また入力端子1から入力された信号が電源
電圧レベルに近い場合にはノード1407の電位が上
り、スイッチング回路(3)1406が導通状態にな
り、ノード1408を電源電圧レベルまで上昇させるこ
とが出来る。
電圧レベルに近い場合にはノード1407の電位が上
り、スイッチング回路(3)1406が導通状態にな
り、ノード1408を電源電圧レベルまで上昇させるこ
とが出来る。
【0066】図15は上記図14のブロック図を具体的
な回路に展開したものである。静電気保護回路は電源9
とノード1507の間に接続され、その間に静電気保護
ダイオード1520を設置している。入力回路としてイ
ンバータ1501を用いている。またスイッチング回路
(1)としてNチャンネルMOSトランジスタ1502
を使っている。このNチャンネルMOSトランジスタ1
502はゲートを電源9に接続し、ソースおよび基板を
ノード1507に、ドレインをノード1508に接続し
ている。ノード1508はスイッチング回路(2)、
(3)として二つのPチャンネルMOSトランジスタ1
504、1505および入力レベル判定回路としてイン
バータ1503に接続されている。インバータ1503
の出力はテストモード出力端子3に接続されている。
な回路に展開したものである。静電気保護回路は電源9
とノード1507の間に接続され、その間に静電気保護
ダイオード1520を設置している。入力回路としてイ
ンバータ1501を用いている。またスイッチング回路
(1)としてNチャンネルMOSトランジスタ1502
を使っている。このNチャンネルMOSトランジスタ1
502はゲートを電源9に接続し、ソースおよび基板を
ノード1507に、ドレインをノード1508に接続し
ている。ノード1508はスイッチング回路(2)、
(3)として二つのPチャンネルMOSトランジスタ1
504、1505および入力レベル判定回路としてイン
バータ1503に接続されている。インバータ1503
の出力はテストモード出力端子3に接続されている。
【0067】NチャンネルMOSトランジスタ1502
のしきい値電圧をVtnとすると、入力端子1に、 −Vtn 以下の電圧が加わると、NチャンネルMOSトランジス
タ1502のゲートがグラウンド0になっているため、
NチャンネルMOSトランジスタ1502が導通する。
仮にPチャンネルMOSトランジスタ1504が導通常
態にあったとしても、導通抵抗がNチャンネルMOSト
ランジスタ1502の方が小さかった場合、ノード15
08は、入力端子1に加わった電圧に近くなり、このた
めノード1508を入力とするインバータ1503の出
力はハイとなる。この状態を受けたノード1510はP
チャンネルMOSトランジスタ1504を非導通状態に
なる。一方、ノード1507はこの状態の場合、ロウレ
ベルにあるため、インバータ1506はノード1505
をハイレベルに上げるためPチャンネルMOSトランジ
スタ1505を非導通状態にする。このため入力端子1
から電源9までに電流が流れる経路が存在しなくなり、
このため入力端子1が低い電圧であったとしても電流が
流れ込むことがない。
のしきい値電圧をVtnとすると、入力端子1に、 −Vtn 以下の電圧が加わると、NチャンネルMOSトランジス
タ1502のゲートがグラウンド0になっているため、
NチャンネルMOSトランジスタ1502が導通する。
仮にPチャンネルMOSトランジスタ1504が導通常
態にあったとしても、導通抵抗がNチャンネルMOSト
ランジスタ1502の方が小さかった場合、ノード15
08は、入力端子1に加わった電圧に近くなり、このた
めノード1508を入力とするインバータ1503の出
力はハイとなる。この状態を受けたノード1510はP
チャンネルMOSトランジスタ1504を非導通状態に
なる。一方、ノード1507はこの状態の場合、ロウレ
ベルにあるため、インバータ1506はノード1505
をハイレベルに上げるためPチャンネルMOSトランジ
スタ1505を非導通状態にする。このため入力端子1
から電源9までに電流が流れる経路が存在しなくなり、
このため入力端子1が低い電圧であったとしても電流が
流れ込むことがない。
【0068】また入力端子1に−Vtn以上の電圧が加
わると、NチャンネルMOSトランジスタ1502のゲ
ートがグラウンドになっているため、NチャンネルMO
Sトランジスタ1502は非導通になる。このときNチ
ャンネルMOSトランジスタ1505が非導通状態にな
っているまでノード1508はどこへもつながっていな
い状態になる。しかし入力端子1がインバータ1506
の判定電圧以上になるとインバータ1506はロウを出
力し、NチャンネルMOSトランジスタ1505を導通
状態にし、これによりノード1508が電源電圧レベル
になり、したがってPチャンネルMOSトランジスタ1
504が導通状態になり、以降ノード1508は電源電
圧レベルにラッチされる。
わると、NチャンネルMOSトランジスタ1502のゲ
ートがグラウンドになっているため、NチャンネルMO
Sトランジスタ1502は非導通になる。このときNチ
ャンネルMOSトランジスタ1505が非導通状態にな
っているまでノード1508はどこへもつながっていな
い状態になる。しかし入力端子1がインバータ1506
の判定電圧以上になるとインバータ1506はロウを出
力し、NチャンネルMOSトランジスタ1505を導通
状態にし、これによりノード1508が電源電圧レベル
になり、したがってPチャンネルMOSトランジスタ1
504が導通状態になり、以降ノード1508は電源電
圧レベルにラッチされる。
【0069】図16はスイッチング回路をNチャンネル
MOSトランジスタを図9の様に多段で直列接続したも
のである。これにより入力端子1の電圧は、Nチャンネ
ルトランジスタのしきい値電圧をVtnとし、Nチャン
ネルトランジスタ1604から1602にいたるまでn
個のNチャンネルトランジスタがあるとすると、 −n・Vtn まで電圧が下がらないと、テストモード出力端子3にハ
イの出力をしないことが分かる。なお、ここでは直列に
接続したトランジスタの順序は問わない。
MOSトランジスタを図9の様に多段で直列接続したも
のである。これにより入力端子1の電圧は、Nチャンネ
ルトランジスタのしきい値電圧をVtnとし、Nチャン
ネルトランジスタ1604から1602にいたるまでn
個のNチャンネルトランジスタがあるとすると、 −n・Vtn まで電圧が下がらないと、テストモード出力端子3にハ
イの出力をしないことが分かる。なお、ここでは直列に
接続したトランジスタの順序は問わない。
【0070】以上、本発明の一実施例を示すしたが、こ
れ以外にも展開は考えられる。
れ以外にも展開は考えられる。
【0071】
【発明の効果】以上のように本発明の半導体入力装置を
用いれば、チップ上でテスト端子の増設が厳しい場合で
あっても通常の端子をテスト端子として用いることが出
来る。
用いれば、チップ上でテスト端子の増設が厳しい場合で
あっても通常の端子をテスト端子として用いることが出
来る。
【0072】また、テストモード設定だけでなく、通常
二値しか入力が出来ない入力回路であっても、容易に多
値入力回路へと応用できるものである。
二値しか入力が出来ない入力回路であっても、容易に多
値入力回路へと応用できるものである。
【0073】更に本発明の入力端子は、入力に限らず、
双方向の入出力の場合であっても応用が可能である。
双方向の入出力の場合であっても応用が可能である。
【図1】本発明の1実施例のブロック図。
【図2】本発明の1実施例の図。
【図3】本発明の1実施例の図。
【図4】本発明の1実施例の図。
【図5】本発明の1実施例の図。
【図6】本発明の1実施例のブロック図。
【図7】本発明の1実施例の図。
【図8】本発明の1実施例の図。
【図9】本発明の1実施例の図。
【図10】本発明の1実施例の図。
【図11】本発明の1実施例のブロック図。
【図12】本発明の1実施例の図。
【図13】本発明の1実施例の図。
【図14】本発明の1実施例のブロック図。
【図15】本発明の1実施例の図。
【図16】本発明の1実施例の図。
【図17】本発明の1実施例を説明する図。
【図18】本発明の1実施例を説明する図。
【図19】本発明の1実施例を説明する図。
【図20】本発明の1実施例を説明する図。
【図21】本発明の1実施例を説明する図。
【図22】本発明の1実施例を説明する図。
【図23】本発明の1実施例を説明する図。
【図24】本発明の1実施例を説明する図。
0 グラウンド 1 入力端子 2 出力端子 3 テストモード出力端子 9 電源 101、601、1101、1401 静電気保護回路 102、602、1101、1402 入力回路 103、603、1102、1104、1103、14
03、1406、1409 スイッチング回路 108、604、1105、1409 入力レベル判定
回路 104、605、705 抵抗素子 1106 第1のノード 1107 第2のノード 1121 第1の端子 1122 第2の端子 1123 第3の端子 1124 第4の端子 1125 第5の端子 1126 第6の端子 1127 第7の端子 1128 第8の端子 1407 第1のノード 1408 第2のノード 1421 第1の端子 1422 第2の端子 1423 第3の端子 1424 第4の端子 1425 第5の端子 1426 第6の端子 1427 第7の端子 1428 第8の端子
03、1406、1409 スイッチング回路 108、604、1105、1409 入力レベル判定
回路 104、605、705 抵抗素子 1106 第1のノード 1107 第2のノード 1121 第1の端子 1122 第2の端子 1123 第3の端子 1124 第4の端子 1125 第5の端子 1126 第6の端子 1127 第7の端子 1128 第8の端子 1407 第1のノード 1408 第2のノード 1421 第1の端子 1422 第2の端子 1423 第3の端子 1424 第4の端子 1425 第5の端子 1426 第6の端子 1427 第7の端子 1428 第8の端子
Claims (18)
- 【請求項1】入力端子をもち、前記入力端子から静電気
保護回路を通して前記入力端子に印加された電圧を入力
とし、前記電圧レベルを判定し、半導体内部回路に判定
した結果を出力する入力回路であって、前記入力端子か
ら前記静電気保護回路を通した第一のノードに第一の端
子が接続され、第二の端子が第二のノードに接続された
スイッチング回路と、前記スイッチング回路は、前記第
一のノードの電圧が、前記入力回路の電源電圧より高い
ある一定の電圧の、以上または未満を判別し、ある一定
電圧以上ならば前記第一の端子と前記第二の端子は導通
となり、逆にある一定電圧未満ならば前記第一の端子と
前記第二の端子は非導通となり、前記第二のノード、及
びグラウンドに両端を接続された抵抗素子と、前記第二
のノードを入力とし、テストモード出力端子に出力する
入力レベル判定回路と、前記入力レベル判定回路は、電
源電圧とグラウンド間に判定レベルをもち、前記第二の
ノードの電圧を判定した結果を出力することを特徴とす
る半導体入力回路。 - 【請求項2】請求項1記載の半導体入力回路において、
前記スイッチング回路は、ソース、及び基板を前記第一
のノードに接続され、ゲートを電源、ドレインを第二の
ノードに接続された第一のPチャンネル型MOSトラン
ジスタで構成されたことを特徴とする半導体入力回路。 - 【請求項3】請求項1記載の半導体入力回路において、
前記スイッチング回路は、ソース、及び基板を接続した
ものを一端とし、ゲートをドレインに接続したものを他
の一端とした第二のPチャンネル型MOSトランジスタ
と、ソース、及び基板を接続したものを一端とし、ゲー
トを電源電圧、ドレインを他の一端とした第三のPチャ
ンネル型MOSトランジスタと、前記第二のPチャンネ
ル型MOSトランジスタ、および前記第三のPチャンネ
ル型MOSトランジスタをそれぞれ一つまたは複数個を
直列接続して構成した事をことを特徴とする半導体入力
回路。 - 【請求項4】入力端子をもち、前記入力端子から静電気
保護回路を通して前記入力端子に印加された電圧を入力
とし、前記電圧レベルを判定し、半導体内部回路に判定
した結果を出力する入力回路であって、前記入力端子か
ら前記静電気保護回路を通した第一のノードに第一の端
子が接続され、第二の端子が第二のノードに接続された
スイッチング回路と、前記スイッチング回路は、前記第
一のノードの電圧が、前記入力回路の電源電圧より低い
ある一定の電圧の、以上または未満を判別し、ある一定
電圧未満ならば前記第一の端子と前記第二の端子は導通
となり、逆にある一定電圧以上ならば前記第一の端子と
前記第二の端子は非導通となり、前記第二のノード、及
びグラウンドに両端を接続された抵抗素子と、前記第二
のノードを入力とし、テストモード出力端子に出力する
入力レベル判定回路と、前記入力レベル判定回路は、電
源電圧とグラウンド間に判定レベルをもち、前記第二の
ノードの電圧を判定した結果を出力することを特徴とす
る半導体入力回路。 - 【請求項5】請求項4記載の半導体入力回路において、
前記スイッチング回路は、ソース、及び基板を前記第一
のノードに接続され、ゲートをグラウンド、ドレインを
第二のノードに接続された第一のNチャンネル型MOS
トランジスタで構成されたことを特徴とする半導体入力
回路。 - 【請求項6】請求項4記載の半導体入力回路において、
前記スイッチング回路は、ソース、及び基板を接続した
ものを一端とし、ゲートをドレインに接続したものを他
の一端とした第二のNチャンネル型MOSトランジスタ
と、ソース、及び基板を接続したものを一端とし、ゲー
トをグラウンド、ドレインを他の一端とした第三のNチ
ャンネル型MOSトランジスタと、前記第二のNチャン
ネル型MOSトランジスタ、および前記第三のNチャン
ネル型MOSトランジスタをそれぞれ一つまたは複数個
を直列接続して構成した事をことを特徴とする半導体入
力回路。 - 【請求項7】入力端子をもち、前記入力端子から静電気
保護回路を通して前記入力端子に印加された電圧を入力
とし、前記電圧レベルを判定し、半導体内部回路に判定
した結果を出力する入力回路であって、前記入力端子か
ら前記静電気保護回路を通した第一のノードに第一の端
子が接続され、第二の端子が第二のノードで接続された
第一のスイッチング回路と、前記第一のスイッチング回
路は、前記第一のノードの電圧が、前記入力回路の電源
電圧より高いある一定の電圧の、以上または未満を判別
し、ある一定電圧以上ならば前記第一の端子と前記第二
の端子は導通となり、逆にある一定電圧未満ならば前記
第一の端子と前記第二の端子は非導通となり、前記第二
のノードと第三の端子、グラウンドと第四の端子と接続
され、第七の制御端子をもつ第二のスイッチング回路
と、前記第二のノードと第五の端子、グラウンドと第六
の端子と接続され、前記第一のノードと第八の制御端子
とが接続された第三のスイッチング回路と、前記第二の
ノードを入力とし、テストモード出力端子に出力し、ま
た前記第二のスイッチング回路の前記第七の制御端子に
出力する入力レベル判定回路と、前記入力レベル判定回
路は、電源電圧とグラウンド間に判定レベルをもち、前
記第二のノードの電圧を判定した結果を前記テストモー
ド出力端子および前記第二のスイッチング回路の前記第
七の制御端子に出力し、前記第二のスイッチング回路
は、前記入力判定回路からの出力を前記第七の制御端子
に受け、前記第二のノードがロウレベルならば前記第三
の端子と前記第四の端子は導通となり、逆にハイレベル
ならば前記第三の端子と前記第四の端子は非導通とな
り、前記第三のスイッチング回路は、制御端子に電源電
圧とグラウンド間に判定レベルをもち、前記第一のノー
ドがロウレベルならば前記第五の端子と前記第六の端子
は導通となり、逆にハイレベルならば前記第五の端子と
前記第六の端子は非導通となることを特徴とする半導体
入力回路。 - 【請求項8】請求項7記載の半導体入力回路において、
前記第一のスイッチング回路は、ソース、及び基板を前
記第一のノードに接続され、ゲートを電源、ドレインを
第二のノードに接続された第一のPチャンネル型MOS
トランジスタで構成されたことを特徴とする半導体入力
回路。 - 【請求項9】請求項7記載の半導体入力回路において、
前記第一のスイッチング回路は、ソース、及び基板を接
続したものを一端とし、ゲートをドレインに接続したも
のを他の一端とした第二のPチャンネル型MOSトラン
ジスタと、ソース、及び基板を接続したものを一端と
し、ゲートを電源電圧、ドレインを他の一端とした第三
のPチャンネル型MOSトランジスタと、前記第二のP
チャンネル型MOSトランジスタ、および前記第三のP
チャンネル型MOSトランジスタをそれぞれ一つまたは
複数個を直列接続して構成した事をことを特徴とする半
導体入力回路。 - 【請求項10】請求項7記載の半導体入力回路におい
て、前記第二のスイッチング回路は、ソース、及び基板
を前記グラウンドに接続され、ゲートを第七の制御端
子、ドレインを第三の端子に接続された第四のNチャン
ネル型MOSトランジスタで構成されたことを特徴とす
る半導体入力回路。 - 【請求項11】請求項7記載の半導体入力回路におい
て、前記第五のスイッチング回路は、第八の制御端子が
入力に接続されたインバータをもち、前記インバータの
出力がゲートに接続され、ソース、及び基板を前記グラ
ウンドに、ドレインを第三の端子に接続された第五のN
チャンネル型MOSトランジスタで構成されたことを特
徴とする半導体入力回路。 - 【請求項12】入力端子をもち、前記入力端子から静電
気保護回路を通して前記入力端子に印加された電圧を入
力とし、前記電圧レベルを判定し、半導体内部回路に判
定した結果を出力する入力回路であって、前記入力端子
から前記静電気保護回路を通した第一のノードに第一の
端子が接続され、第二の端子が第二のノードに接続され
た第一のスイッチング回路と、前記第一のスイッチング
回路は、前記第一のノードの電圧が、前記入力回路のグ
ラウンドより低いある一定の電圧の、以上または未満を
判別し、ある一定電圧未満ならば前記第一の端子と前記
第二の端子は導通となり、逆にある一定電圧以上ならば
前記第一の端子と前記第二の端子は非導通となり、前記
第二のノードと第三の端子、電源と第四の端子と接続さ
れ、第七の制御端子をもつ第二のスイッチング回路と、
前記第二のノードと第五の端子、電源と第六の端子と接
続され、前記第一のノードと第八の制御端子とが接続さ
れた第三のスイッチング回路と、前記第二のノードを入
力とし、テストモード出力端子に出力し、また前記第二
のスイッチング回路の前記第七の制御端子に出力する入
力レベル判定回路と、前記入力レベル判定回路は、電源
電圧とグラウンド間に判定レベルをもち、前記第二のノ
ードの電圧を判定した結果を前記テストモード出力端子
および前記第二のスイッチング回路の前記第七の制御端
子に出力し、前記第二のスイッチング回路は、前記入力
レベル判定回路からの出力を前記第七の制御端子に受
け、前記第二のノードがハイレベルならば前記第三の端
子と前記第四の端子は導通となり、逆にロウレベルなら
ば前記第三の端子と前記第四の端子は非導通となり、前
記第三のスイッチング回路は、制御端子に電源電圧とグ
ラウンド間に判定レベルをもち、前記第一のノードがハ
イレベルならば前記第五の端子と前記第六の端子は導通
となり、逆にロウレベルならば前記第五の端子と前記第
六の端子は非導通となることを特徴とする半導体入力回
路。 - 【請求項13】請求項12記載の半導体入力回路におい
て、前記第一のスイッチング回路は、ソース、及び基板
を前記第一のノードに接続され、ゲートをグラウンド、
ドレインを第二のノードに接続された第一のPチャンネ
ル型MOSトランジスタで構成されたことを特徴とする
半導体入力回路。 - 【請求項14】請求項12記載の半導体入力回路におい
て、前記第一のスイッチング回路は、ソース、及び基板
を接続したものを一端とし、ゲートをドレインに接続し
たものを他の一端とした第二のNチャンネル型MOSト
ランジスタと、ソース、及び基板を接続したものを一端
とし、ゲートをグラウンド、ドレインを他の一端とした
第三のNチャンネル型MOSトランジスタと、前記第二
のNチャンネル型MOSトランジスタ、および前記第三
のNチャンネル型MOSトランジスタをそれぞれ一つま
たは複数個を直列接続されて構成された事をことを特徴
とする半導体入力回路。 - 【請求項15】請求項12記載の半導体入力回路におい
て、前記第二のスイッチング回路は、ソース、及び基板
を前記グラウンドに接続され、ゲートを第七の制御端
子、ドレインを第三の端子に接続された第四のPチャン
ネル型MOSトランジスタで構成されたことを特徴とす
る半導体入力回路。 - 【請求項16】請求項12記載の半導体入力回路におい
て、前記第三のスイッチング回路は、第八の制御端子が
入力に接続されたインバータをもち、前記インバータの
出力がゲートに接続され、ソース、及び基板を前記グラ
ウンドに、ドレインを第三の端子に接続された第五のP
チャンネル型MOSトランジスタで構成されたことを特
徴とする半導体入力回路。 - 【請求項17】請求項1または請求項7記載の半導体入
力回路において、前記静電気保護回路は、電源と前記入
力端子との間に高い電圧を加えても電流が流れない静電
気保護回路であることを特徴とする半導体入力回路。 - 【請求項18】請求項4または請求項12記載の半導体
入力回路において、前記静電気保護回路は、グラウンド
と前記入力端子との間に低い電圧を加えても電流が流れ
ない静電気保護回路であることを特徴とする半導体入力
回路。
Priority Applications (1)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
JP9057852A JPH10256486A (ja) | 1997-03-12 | 1997-03-12 | 半導体入力回路 |
Applications Claiming Priority (1)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
JP9057852A JPH10256486A (ja) | 1997-03-12 | 1997-03-12 | 半導体入力回路 |
Publications (1)
Publication Number | Publication Date |
---|---|
JPH10256486A true JPH10256486A (ja) | 1998-09-25 |
Family
ID=13067530
Family Applications (1)
Application Number | Title | Priority Date | Filing Date |
---|---|---|---|
JP9057852A Withdrawn JPH10256486A (ja) | 1997-03-12 | 1997-03-12 | 半導体入力回路 |
Country Status (1)
Country | Link |
---|---|
JP (1) | JPH10256486A (ja) |
Cited By (6)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
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- 1997-03-12 JP JP9057852A patent/JPH10256486A/ja not_active Withdrawn
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