JPH10256486A

JPH10256486A - 半導体入力回路

Info

Publication number: JPH10256486A
Application number: JP9057852A
Authority: JP
Inventors: Tsutae Hiuga; 伝日向
Original assignee: Seiko Epson Corp
Current assignee: Seiko Epson Corp
Priority date: 1997-03-12
Filing date: 1997-03-12
Publication date: 1998-09-25

Abstract

(57)【要約】【課題】半導体回路において、テストモードの設定を行
なうために専用のテスト端子を設ける場合がある。この
時、専用のテスト回路を設けることにより、チップサイ
ズが大きくなり、これにより、コストアップにつながっ
ていた。【解決手段】テスト状態においては、入力端子に電源電
圧より高い電圧を入力し、それを検出して、テストモー
ドに入る。回路上では、Ｐチャンネルトランジスタのド
レインに入力端子を接続し、ゲートは電源電圧、ドレイ
ンは抵抗と接続し、抵抗のもう一端はグラウンドに接続
する。これにより、電源電圧よりも高い電圧を入力する
とＰチャンネルトランジスタがオンし、テスト状態を検
出できる。【効果】チップ上でテスト端子の増設が厳しい場合であ
っても通常の端子をテスト端子として用いることが出来
る。またテストモード設定だけでなく、通常二値しか入
力が出来ない入力回路であっても、容易に多値入力回路
へと応用できる。

Description

【発明の詳細な説明】

【０００１】

【発明の属する技術分野】本発明は半導体チップの使え
る端子が限られている場合において、テスト時だけ電源
電圧よりも大きい電圧、またはグラウンドよりも小さい
電圧を印加することにより、テストモードに設定が可能
な回路に関するものである。

【０００２】

【従来の技術】近年、半導体の回路は微細化が進み、ま
た設計手法としてもゲートレベルの設計から言語を用い
た設計に移行し、飛躍的に大規模な回路の設計が可能に
なってきた。それに伴って回路のテスト方法についても
その重要さが増してきた。

【０００３】従来のテスト方法としては、特開平０７−
０５５８９７号公報で行なっているように、通常の２端
子間に異なる電圧を印加してテストモードを作り出した
り、または特開平０６−０６６８９９号公報で行われて
いる、電源の投入のタイミングを変えてあげることによ
りテストモード端子を省いている。

【０００４】

【発明が解決しようとする課題】しかし、特開平０７−
０５５８９７号公報で行った場合、テストする状態を作
り出すのに、特定の２端子を用意し、かつ回路内部にダ
イオードを新たに用意する必要があり、端子の制約、プ
ロセス上の工夫が必要となっている。

【０００５】また特開平０６−０６６８９９号公報で行
われた方法では、電源電圧の投入を変えた場合にはテス
ト状態を作るためには通常のＬＳＩテスターを用いる場
合に特殊なシーケンスが必要であり、量産性に欠ける点
がある。さらに回路内部にコンパレータを設ける必要が
ある。このためチップサイズの増大を招く、歩留まりの
低下が考えられ、これらがチップのコストアップにつな
がっていた。

【０００６】本発明はこのような問題点を解決するため
のものであり、本発明の目的は、通常のプロセスを用い
てこれらの課題を解決し、テスト用に特殊な端子を用意
することなく、テストモードを用意し、確実にテストを
行なえる環境を用意することを提供することである。

【０００７】

【課題を解決するための手段】

（１）上記目的は、入力端子をもち、前記入力端子から
静電気保護回路を通して前記入力端子に印加された電圧
を入力とし、前記電圧レベルを判定し、半導体内部回路
に判定した結果を出力する入力回路であって、前記入力
端子から前記静電気保護回路を通した第一のノードに第
一の端子が接続され、第二の端子が第二のノードに接続
されたスイッチング回路と、前記スイッチング回路は、
前記第一のノードの電圧が、前記入力回路の電源電圧よ
り高いある一定の電圧の、以上または未満を判別し、あ
る一定電圧以上ならば前記第一の端子と前記第二の端子
は導通となり、逆にある一定電圧未満ならば前記第一の
端子と前記第二の端子は非導通となり、前記第二のノー
ド、及びグラウンドに両端を接続された抵抗素子と、前
記第二のノードを入力とし、テストモード出力端子に出
力する入力レベル判定回路と、前記入力レベル判定回路
は、電源電圧とグラウンド間に判定レベルをもち、前記
第二のノードの電圧を判定した結果を出力することによ
り達成される。

【０００８】また、前記スイッチング回路は、ソース、
及び基板を前記第一のノードに接続され、ゲートを電
源、ドレインを第二のノードに接続された第一のＰチャ
ンネル型ＭＯＳトランジスタで構成されたことにより達
成される。

【０００９】また、前記スイッチング回路は、ソース、
及び基板を接続したものを一端とし、ゲートをドレイン
に接続したものを他の一端とした第二のＰチャンネル型
ＭＯＳトランジスタと、ソース、及び基板を接続したも
のを一端とし、ゲートを電源電圧、ドレインを他の一端
とした第三のＰチャンネル型ＭＯＳトランジスタと、前
記第二のＰチャンネル型ＭＯＳトランジスタ、および前
記第三のＰチャンネル型ＭＯＳトランジスタをそれぞれ
一つまたは複数個を直列接続して構成したことにより達
成される。

【００１０】（２）上記目的を実現する他の手段とし
て、入力端子をもち、前記入力端子から静電気保護回路
を通して前記入力端子に印加された電圧を入力とし、前
記電圧レベルを判定し、半導体内部回路に判定した結果
を出力する入力回路であって、前記入力端子から前記静
電気保護回路を通した第一のノードに第一の端子が接続
され、第二の端子が第二のノードに接続されたスイッチ
ング回路と、前記スイッチング回路は、前記第一のノー
ドの電圧が、前記入力回路の電源電圧より低いある一定
の電圧の、以上または未満を判別し、ある一定電圧未満
ならば前記第一の端子と前記第二の端子は導通となり、
逆にある一定電圧以上ならば前記第一の端子と前記第二
の端子は非導通となり、前記第二のノード、及びグラウ
ンドに両端を接続された抵抗素子と、前記第二のノード
を入力とし、テストモード出力端子に出力する入力レベ
ル判定回路と、前記入力レベル判定回路は、電源電圧と
グラウンド間に判定レベルをもち、前記第二のノードの
電圧を判定した結果を出力することにより達成される。

【００１１】また、前記スイッチング回路は、ソース、
及び基板を前記第一のノードに接続され、ゲートをグラ
ウンド、ドレインを第二のノードに接続された第一のＮ
チャンネル型ＭＯＳトランジスタで構成されたことによ
り達成される。

【００１２】また、前記スイッチング回路は、ソース、
及び基板を接続したものを一端とし、ゲートをドレイン
に接続したものを他の一端とした第二のＮチャンネル型
ＭＯＳトランジスタと、ソース、及び基板を接続したも
のを一端とし、ゲートをグラウンド、ドレインを他の一
端とした第三のＮチャンネル型ＭＯＳトランジスタと、
前記第二のＮチャンネル型ＭＯＳトランジスタ、および
前記第三のＮチャンネル型ＭＯＳトランジスタをそれぞ
れ一つまたは複数個を直列接続されて構成された事をこ
とにより達成される。

【００１３】（３）上記目的を実現する他の手段とし
て、入力端子をもち、前記入力端子から静電気保護回路
を通して前記入力端子に印加された電圧を入力とし、前
記電圧レベルを判定し、半導体内部回路に判定した結果
を出力する入力回路であって、前記入力端子から前記静
電気保護回路を通した第一のノードに第一の端子が接続
され、第二の端子が第二のノードに接続された第一のス
イッチング回路と、前記第一のスイッチング回路は、前
記第一のノードの電圧が、前記入力回路の電源電圧より
高いある一定の電圧の、以上または未満を判別し、ある
一定電圧以上ならば前記第一の端子と前記第二の端子は
導通となり、逆にある一定電圧未満ならば前記第一の端
子と前記第二の端子は非導通となり、前記第二のノード
と第三の端子、グラウンドと第四の端子と接続され、第
七の制御端子をもつ第二のスイッチング回路と、前記第
二のノードと第五の端子、グラウンドと第六の端子と接
続され、前記第一のノードと第八の制御端子とが接続さ
れた第三のスイッチング回路と、前記第二のノードを入
力とし、テストモード出力端子に出力し、また前記第二
のスイッチング回路の前記第七の制御端子に出力する入
力レベル判定回路と、前記入力レベル判定回路は、電源
電圧とグラウンド間に判定レベルをもち、前記第二のノ
ードの電圧を判定した結果を前記テストモード出力端子
および前記第二のスイッチング回路の前記第七の制御端
子に出力し、前記第二のスイッチング回路は、前記入力
判定回路からの出力を前記第七の制御端子に受け、前記
第二のノードがロウレベルならば前記第三の端子と前記
第四の端子は導通となり、逆にハイレベルならば前記第
三の端子と前記第四の端子は非導通となり、前記第三の
スイッチング回路は、制御端子に電源電圧とグラウンド
間に判定レベルをもち、前記第一のノードがロウレベル
ならば前記第五の端子と前記第六の端子は導通となり、
逆にハイレベルならば前記第五の端子と前記第六の端子
は非導通となることにより達成される。

【００１４】また、前記第一のスイッチング回路は、ソ
ース、及び基板を前記第一のノードに接続され、ゲート
を電源、ドレインを第二のノードに接続された第一のＰ
チャンネル型ＭＯＳトランジスタで構成されたことによ
り達成される。

【００１５】また、前記第一のスイッチング回路は、ソ
ース、及び基板を接続したものを一端とし、ゲートをド
レインに接続したものを他の一端とした第二のＰチャン
ネル型ＭＯＳトランジスタと、ソース、及び基板を接続
したものを一端とし、ゲートを電源電圧、ドレインを他
の一端とした第三のＰチャンネル型ＭＯＳトランジスタ
と、前記第二のＰチャンネル型ＭＯＳトランジスタ、お
よび前記第三のＰチャンネル型ＭＯＳトランジスタをそ
れぞれ一つまたは複数個を直列接続して構成した事をこ
とにより達成される。

【００１６】また、前記第二のスイッチング回路は、ソ
ース、及び基板を前記グラウンドに接続され、ゲートを
第七の制御端子、ドレインを第三の端子に接続された第
四のＮチャンネル型ＭＯＳトランジスタで構成されたこ
とにより達成される。

【００１７】また、前記第三のスイッチング回路は、第
八の制御端子が入力に接続されたインバータをもち、前
記インバータの出力がゲートに接続され、ソース、及び
基板を前記グラウンドに、ドレインを第五の端子に接続
された第五のＮチャンネル型ＭＯＳトランジスタで構成
されたことをにより達成される。

【００１８】（４）上記目的を実現する他の手段とし
て、入力端子をもち、前記入力端子から静電気保護回路
を通して前記入力端子に印加された電圧を入力とし、前
記電圧レベルを判定し、半導体内部回路に判定した結果
を出力する入力回路であって、前記入力端子から前記静
電気保護回路を通した第一のノードに第一の端子が接続
され、第二の端子が第二のノードに接続された第一のス
イッチング回路と、前記第一のスイッチング回路は、前
記第一のノードの電圧が、前記入力回路のグラウンドよ
り低いある一定の電圧の、以上または未満を判別し、あ
る一定電圧未満ならば前記第一の端子と前記第二の端子
は導通となり、逆にある一定電圧以上ならば前記第一の
端子と前記第二の端子は非導通となり、前記第二のノー
ドと第三の端子、電源と第四の端子と接続され、第七の
制御端子をもつ第二のスイッチング回路と、前記第二の
ノードと第五の端子、電源と第六の端子と接続され、前
記第一のノードと第八の制御端子とが接続された第三の
スイッチング回路と、前記第二のノードを入力とし、テ
ストモード出力端子に出力し、また前記第二のスイッチ
ング回路の前記第七の制御端子に出力する入力レベル判
定回路と、前記入力レベル判定回路は、電源電圧とグラ
ウンド間に判定レベルをもち、前記第二のノードの電圧
を判定した結果を前記テストモード出力端子および前記
第二のスイッチング回路の前記第七の制御端子に出力
し、前記第二のスイッチング回路は、前記入力レベル判
定回路からの出力を前記第七の制御端子に受け、前記第
二のノードがハイレベルならば前記第三の端子と前記第
四の端子は導通となり、逆にロウレベルならば前記第三
の端子と前記第四の端子は非導通となり、前記第三のス
イッチング回路は、制御端子に電源電圧とグラウンド間
に判定レベルをもち、前記第一のノードがハイレベルな
らば前記第五の端子と前記第六の端子は導通となり、逆
にロウレベルならば前記第五の端子と前記第六の端子は
非導通となることで達成される。

【００１９】また、前記第一のスイッチング回路は、ソ
ース、及び基板を前記第一のノードに接続され、ゲート
をグラウンド、ドレインを第二のノードに接続された第
一のＰチャンネル型ＭＯＳトランジスタで構成されたこ
とにより達成される。

【００２０】また、前記第一のスイッチング回路は、ソ
ース、及び基板を接続したものを一端とし、ゲートをド
レインに接続したものを他の一端とした第二のＮチャン
ネル型ＭＯＳトランジスタと、ソース、及び基板を接続
したものを一端とし、ゲートをグラウンド、ドレインを
他の一端とした第三のＮチャンネル型ＭＯＳトランジス
タと、前記第二のＮチャンネル型ＭＯＳトランジスタ、
および前記第三のＮチャンネル型ＭＯＳトランジスタを
それぞれ一つまたは複数個を直列接続されて構成された
ことにより達成される。

【００２１】また、前記第二のスイッチング回路は、ソ
ース、及び基板を前記グラウンドに接続され、ゲートを
第七の制御端子、ドレインを第三の端子に接続された第
四のＰチャンネル型ＭＯＳトランジスタで構成されたこ
とで達成される。

【００２２】また、前記第三のスイッチング回路は、第
八の制御端子が入力に接続されたインバータをもち、前
記インバータの出力がゲートに接続され、ソース、及び
基板を前記グラウンドに、ドレインを第三の端子に接続
された第五のＰチャンネル型ＭＯＳトランジスタで構成
されたことで達成される。

【００２３】また、（１）または（３）において、前記
静電気保護回路は、電源と前記入力端子との間に高い電
圧を加えても電流が流れない静電気保護回路であること
で達成される。

【００２４】また、（２）または（４）において、前記
静電気保護回路は、グラウンドと前記入力端子との間に
低い電圧を加えても電流が流れない静電気保護回路であ
ることで達成される。

【００２５】

【発明の実施の形態】以下、本発明の実施の形態を図面
に基づき説明する。

【００２６】図１は本発明の半導体入力装置のブロック
図である。入力端子１は静電気保護回路１０１に接続さ
れ、その出力であるノード１０５の一方は入力回路１０
２に入り、もう一端はスイッチング回路１０３に入力さ
れる。またスイッチング回路１０３のもう一方は抵抗素
子１０４及び入力レベル判定回路１０５に入力される。
抵抗素子１０４の他の一端はグラウンド０に接続され、
入力レベル判定回路１０８はテストモード出力端子３に
出力される。

【００２７】入力端子１から入力された信号は、静電気
保護回路１０１にて静電気破壊から保護され、入力回路
１０２にてハイレベルまたはロウレベルに判定され、出
力端子２にその結果が出力される。

【００２８】その一方で静電気保護回路１０１から出力
された信号はスイッチング回路１０３に入力される。こ
のスイッチング回路１０３は入力回路１０２の電源電圧
にある一定の電圧を加えた電圧以下ならばこのスイッチ
ング回路１０３はノード１０５とノード１０７同士が導
通することはない。すなわちノード１０５とノード１０
７の間がつながらず、したがってノード１０７は抵抗素
子１０４にてグラウンドレベルまで電圧が低下する。こ
の低下した電圧を入力レベル判定回路１０８が受ける。
入力レベル判定回路１０８は電源電圧とグラウンド間に
判定レベルをもち、ノード１０７の電圧を判定する。こ
の場合にはノード１０７はグラウンドレベルにあるた
め、結果はロウと判定する。その状態がテストモード出
力端子３に出力される。

【００２９】ここで入力端子１から入力された信号が、
前記電源電圧にある一定の電圧を加えた電圧以上なら
ば、その電圧を受けたスイッチング回路１０３はノード
１０５とノード１０７同士を導通する機能をもつ。した
がってノード１０５とノード１０７の間が接続され、抵
抗素子１０４に電流が流れ、ノード１０７は入力端子１
に印加された電圧まで上昇する。この上昇した電圧を入
力レベル判定回路１０８が受ける。入力レベル判定回路
１０４は電源電圧とグラウンド間に判定レベルをもち、
ノード１０７の電圧を判定する。この場合にはノード１
０７は電源電圧以上の電圧をもつため、結果はハイと判
定され、その状態がテストモード出力端子３に出力され
る。

【００３０】図２は上記図１のブロック図を具体的な回
路に展開したものである。静電気保護回路はグラウンド
０とノード２０６の間に接続され、その間に静電気保護
ダイオード２０１を設置している。この保護ダイオード
２０１はグラウンド間にしかなく、電源９とノード２０
６の間には無い。これは入力端子１が電源電圧以上にな
ることがあり、その場合に、電流パスが出来て、電流が
流れ込むのを防ぐためである。入力回路として図２では
インバータ２０２を用いている。またスイッチング回路
としてＰチャンネルＭＯＳトランジスタ２０３を使って
いる。このＰチャンネルＭＯＳトランジスタ２０３はゲ
ートを電源９に接続し、ソースおよび基板をノード２０
６に、ドレインをノード２０７に接続している。ノード
２０７は抵抗２０４と、入力レベル判定回路としてイン
バータ２０５に接続されている。インバータ２０５の出
力はテストモード出力端子３に接続されている。

【００３１】ＰチャンネルＭＯＳトランジスタ２０３の
しきい値電圧をＶｔｐ、入力回路および入力レベル判定
回路の電源電圧をＶｄｄとすると、入力端子１に、Ｖｄｄ＋Ｖｔｐ以上の電圧が加わると、ＰチャンネルＭＯＳトランジス
タ２０３のゲートが電源電圧Ｖｄｄになっているため、
ＰチャンネルＭＯＳトランジスタ２０３が導通する。し
たがってノード２０７は、入力端子１に加わった電圧に
近くなり、このためノード２０７を入力とするインバー
タ２０５の出力はロウとなる。

【００３２】図１７はその時のノード２０７の状態を示
すものである。横軸に入力端子１に印加される電圧、縦
軸にノード２０７の電圧を示す。破線１７１０は、入力端子１に印加される電圧＝ノード２０７の電圧の関係を示す線である。入力端子１に印加される電圧が
低い間はＰチャンネルＭＯＳトランジスタ２０３が非導
通の状態であるため０Ｖを保つが、Ｖｄｄ＋Ｖｔｐを越
えたあたりから導通状態となり、抵抗２０４がＰチャン
ネルＭＯＳトランジスタ２０３の導通抵抗よりも十分小
さいときに、ノード２０７の電圧はほぼ入力端子１に印
加される電圧となる。図１８は、前述のノード２０７
の電圧を受けたインバータ２０５の出力電圧を示す。横
軸に入力端子１に印加される電圧、縦軸はインバータ２
０５の出力電圧である。ちょうど入力端子１に印加され
る電圧がＶｄｄ＋Ｖｔｐを越えたあたりでインバータ２
０５の出力電圧が反転していることが分かる。したがっ
てグラウンドレベルである０Ｖから電源電圧であるＶｄ
ｄまではインバータ２０５の出力は電源電圧レベルを保
つことになり、決して電源電圧になることがないことが
分かる。

【００３３】本半導体の通常の使用上、入力端子１に印
加される電圧はグラウンドレベルから電源電圧までであ
り、この範囲ではインバータ２０５の出力は電源電圧に
なる。しかしテストモードにしたい場合には、通常使用
することがない電源電圧以上の電圧を入力端子１に印加
してあげることにより、テストモード出力端子３がグラ
ウンドになり、テストモードにすることが出来ることが
分かる。

【００３４】図３は図１のスイッチング回路１０３を二
つのＰチャンネルＭＯＳトランジスタで実現したもので
ある。ＰチャンネルＭＯＳトランジスタ３０３はソース
および基板をノード３０７、ゲートをノード３０８に接
続されている。ＰチャンネルＭＯＳトランジスタ３０４
はソースおよび基板をノード３０８、ゲートを電源９に
接続されている。

【００３５】図４は同じく図１のスイッチング回路１０
３を複数個のＰチャンネルＭＯＳトランジスタで実現し
たものである。ＰチャンネルＭＯＳトランジスタ４０３
はソースおよび基板をノード４０８、ゲートをノード４
０９に接続されている。これと同等の接続をしたものが
複数個直列に接続されＰチャンネルＭＯＳトランジスタ
に至る。ＰチャンネルＭＯＳトランジスタ４０５はソー
スおよび基板をノード４１０、ゲートを電源９に接続さ
れている。これら図３、図４をのそれぞれの電圧を説
明するするのが図１９、図２０である。図１９は、図１
８と同じく、横軸に入力端子１に印加される電圧、縦軸
にノード４１１の電圧を示す。破線１９１０は、入力端子１に印加される電圧＝ノード４１１の電圧の関係を示す。

【００３６】ノード４０９の電圧はＰチャンネルＭＯＳ
トランジスタ４０３により、ＰチャンネルＭＯＳトラン
ジスタ４０３のしきい値電圧分だけ電圧が低下する。そ
れを実線１９０１に示す。同様にして直列に接続された
ＰチャンネルＭＯＳトランジスタの分だけ電圧が低下
し、ノード４１０の電圧を実線１９０２に示す。このノ
ード４１０の電圧をソース電圧にもつＰチャンネルＭＯ
Ｓトランジスタ４０５は、電源９の電圧としきい値電圧
以上の電圧差が生じた場合に導通状態になる。その状態
を実線１９０３に示す。この時ＰチャンネルＭＯＳトラ
ンジスタ４０３から４０５の導通抵抗が抵抗４０７より
十分小さいことが前提となる。

【００３７】このノード４１１の電圧を受けたインバー
タ４０６の出力が図２０となる。図１８と同様に、横軸
に入力端子１に印加される電圧、縦軸はインバータ４０
６の出力電圧である。ちょうど入力端子１に印加される
電圧がＶｄｄ＋Ｖｔｐを越えたあたりでインバータ４０
６の出力電圧が反転していることが分かる。Ｐチャンネ
ルＭＯＳトランジスタ４０３からＰチャンネルＭＯＳト
ランジスタ４０５までｎ個のＰチャンネルＭＯＳトラン
ジスタがつながっているとすると、インバータ４０６の
出力電圧が反転を始めるのは、Ｖｄｄ＋ｎ・Ｖｔｐとなることが分かる。図１７の電圧よりも、（ｎ−１）・Ｖｔｐだけ大きくなっていることが分かる。したがって電源電
圧以上の電圧の印加は、Ｖｔｐのステップで大きくする
ことが出来ることが分かる。この事は、入力端子１に入
力される信号が電源電圧としきい値電圧の和以上に振れ
て、テストモードに入ってしまう可能性のある信号にお
いても、ＰチャンネルＭＯＳトランジスタを直列に多段
に接続してあげることにより、より高い電圧でテストモ
ードに設定することが可能な、通常状態での使用に十分
余裕がとれることが分かる。なお、ここでは直列に接続
したトランジスタの順序は問わない。

【００３８】図５は抵抗素子としてＮチャンネルＭＯＳ
トランジスタを用いたものである。ＮチャンネルＭＯＳ
トランジスタ５０５のソースおよび基板をグラウンド０
に、ゲートおよびドレインをノード５０７に接続したも
のである。ＮチャンネルＭＯＳトランジスタ５０５をＮ
チャンネルＭＯＳトランジスタを用いることにより抵抗
として特殊なプロセスを追加することなく通常のＮチャ
ンネルＭＯＳトランジスタで抵抗が実現できることにな
る。

【００３９】図６は本発明のもう一つの半導体入力装置
のブロック図である。入力端子１は静電気保護回路６０
１に接続され、その出力であるノード６０６の一方は入
力回路６０２に入り、もう一端はスイッチング回路６０
３に入力される。またスイッチング回路６０３のもう一
方は抵抗素子６０５及び入力判定回路６０４に入力され
る。抵抗素子６０５の他の一端は電源９に接続され、入
力レベル判定回路６０４はテストモード出力端子３に出
力される。入力端子１から入力された信号は、静電気
保護回路６０１にて静電気破壊から保護され、入力回路
６０２にてハイレベルまたはロウレベルに判定され、出
力端子２にその結果が出力される。

【００４０】その一方で静電気保護回路６０１から出力
された信号はスイッチング回路６０３に入力される。こ
のスイッチング回路６０３は入力回路６０２のグラウン
ドにある一定の電圧を引いた電圧以上ならばこのスイッ
チング回路６０３はノード６０６とノード６０７同士が
導通することはない。すなわちノード６０６とノード６
０７の間がつながらず、したがってノード６０７は抵抗
素子６０５にて電源電圧レベルまで電圧が上昇する。こ
の上昇した電圧を入力レベル判定回路６０４が受ける。
入力レベル判定回路６０４は電源電圧とグラウンド間に
判定レベルをもち、ノード６０７の電圧を判定する。こ
の場合にはノード６０７は電源電圧レベルにあるため、
結果はハイと判定する。その状態がテストモード出力端
子３に出力される。

【００４１】ここで入力端子１から入力された信号が、
前記グラウンドにある一定の電圧を引いた電圧未満なら
ば、その電圧を受けたスイッチング回路６０３はノード
６０６とノード６０７同士を導通する機能をもつ。した
がってノード６０５とノード６０７の間が接続され、抵
抗素子６０５に電流が流れ、ノード６０７は入力端子１
に印加された電圧まで上昇する。この上昇した電圧を入
力レベル判定回路６０４が受ける。入力レベル判定回路
６０４は電源電圧とグラウンド間に判定レベルをもち、
ノード６０７の電圧を判定する。この場合にはノード６
０７はグラウンド電圧以下の電圧をもつため、結果はロ
ウと判定され、その状態がテストモード出力端子３に出
力される。

【００４２】図７は上記図６のブロック図を具体的な回
路に展開したものである。静電気保護回路は電源９とノ
ード７０６の間に接続され、その間に静電気保護ダイオ
ード７０１を設置している。この保護ダイオード７０１
はグラウンド間にしかなく、グラウンド０とノード７０
６の間には無い。これは入力端子１がグラウンド電圧以
下になる場合があり、その場合に、電流パスを通して電
流が流れ込むのを防ぐためである。入力回路として図７
ではインバータ７０２を用いている。またスイッチング
回路としてＮチャンネルＭＯＳトランジスタ７０３を使
っている。このＮチャンネルＭＯＳトランジスタ７０３
はゲートをグラウンド０に接続し、ソースおよび基板を
ノード７０６に、ドレインをノード７０７に接続してい
る。ノード７０７は抵抗７０５と、入力レベル判定回路
としてインバータ７０４に接続されている。インバータ
７０４の出力はテストモード出力端子３に接続されてい
る。

【００４３】ＮチャンネルＭＯＳトランジスタ７０３の
しきい値電圧をＶｔｎとすると、入力端子１に、 −Ｖｔｎ以下の電圧が加わると、ＮチャンネルＭＯＳトランジス
タ７０３のゲートがグラウンドになっているため、Ｎチ
ャンネルＭＯＳトランジスタ７０３が導通する。したが
ってノード７０７は、入力端子１に加わった電圧に近く
なり、このためノード７０７を入力とするインバータ７
０４の出力はハイとなる。

【００４４】図２１はその時のノード７０７の状態を示
すものである。横軸に入力端子１に印加される電圧、縦
軸にノード７０７の電圧を示す。破線２１１０は、入力端子１に印加される電圧＝ノード７０７の電圧の関係を示す。入力端子１に印加される電圧が高い間は
ＮチャンネルＭＯＳトランジスタ７０３が非導通の状態
であるためＶｄｄを保つが、−Ｖｔｎを下回るあたりか
ら導通状態となり、抵抗７０５がＮチャンネルＭＯＳト
ランジスタ７０３の導通抵抗よりも十分小さいときに
は、ノード７０７の電圧はほぼ入力端子１に印加される
電圧となる。

【００４５】図２２は、前述のノード７０７の電圧を受
けたインバータ７０４の出力電圧を示す。横軸に入力端
子１に印加される電圧、縦軸はインバータ７０４の出力
電圧である。ちょうど入力端子１に印加される電圧が−
Ｖｔｎを下回るあたりでインバータ７０４の出力電圧が
反転していることが分かる。したがってグラウンドレベ
ルである０Ｖから電源電圧であるＶｄｄまではインバー
タ７０４の出力はグラウンドレベルを保つことになり、
決して電源電圧になることがないことが分かる。本半導
体の通常の使用上、入力端子１に印加される電圧はグラ
ウンドレベルから電源電圧までであり、この範囲ではイ
ンバータ７０４の出力は電源電圧になる。しかしテスト
モードにしたい場合には、通常使用することがないグラ
ウンド以下の電圧を入力端子１に印加してあげることに
より、テストモード出力端子３が電源電圧になり、テス
トモードにすることが出来ることが分かる。

【００４６】図８は図６のスイッチング回路６０３を二
つのＮチャンネルＭＯＳトランジスタで実現したもので
ある。ＮチャンネルＭＯＳトランジスタ８０５はソース
および基板をノード８０７、ゲートをノード８０８に接
続されている。ＮチャンネルＭＯＳトランジスタ８０４
はソースおよび基板をノード８０８、ゲートをグラウン
ド０に接続されている。

【００４７】図９は同じく図６のスイッチング回路６０
３を複数個のＮチャンネルＭＯＳトランジスタで実現し
たものである。ＮチャンネルＭＯＳトランジスタ９０５
はソースおよび基板をノード９０８、ゲートをノード９
０９に接続されている。これと同等の接続をしたものが
複数個直列に接続されＮチャンネルＭＯＳトランジスタ
９０４に至る。ＮチャンネルＭＯＳトランジスタ９０５
はソースおよび基板をノード９１１、ゲートをグラウン
ド０に接続されている。

【００４８】これら図８、図９を説明するするのが図２
３、図２４である。図２３は、図２１と同じく、横軸に
入力端子１に印加される電圧、縦軸にノード９１１の電
圧を示す。破線は、入力端子１に印加される電圧＝ノード９１１の電圧の関係を示す。

【００４９】ノード９０９の電圧はＮチャンネルＭＯＳ
トランジスタ９０３により、ＮチャンネルＭＯＳトラン
ジスタ９０３のしきい値電圧分だけ電圧が上昇する。そ
れを実線２３０１に示す。同様にして直列に接続された
ＮチャンネルＭＯＳトランジスタの分だけ電圧が上昇
し、ノード９１０の電圧を実線２３０２に示す。このノ
ード９１０の電圧をソース電圧にもつＮチャンネルＭＯ
Ｓトランジスタ９０５は、グラウンド０の電圧としきい
値電圧以上の電圧差が生じた場合に導通状態になる。そ
の状態を実線２３０３に示す。この時ＮチャンネルＭＯ
Ｓトランジスタ９０３から９０５の導通抵抗が抵抗９０
７より十分小さいことが前提となる。

【００５０】このノード９１１の電圧を受けたインバー
タ９０６の出力が図２４となる。図２３と同様に、横軸
に入力端子１に印加される電圧、縦軸はインバータ９０
６の出力電圧である。ちょうど入力端子１に印加される
電圧が−Ｖｔｎを下回るあたりでインバータ９０５の出
力電圧が反転していることが分かる。ＮチャンネルＭＯ
Ｓトランジスタ９０３からＮチャンネルＭＯＳトランジ
スタ９０５までｎ個のＮチャンネルＭＯＳトランジスタ
がつながっているとすると、インバータ９０６の出力電
圧が反転を始めるのは、 −ｎ・Ｖｔｎとなることが分かる。図２の電圧よりも、（ｎ−１）・Ｖｔｎだけ低くなっていることが分かる。したがってグラウン
ド電圧以下の電圧の印加は、Ｖｔｎのステップで大きく
することが出来ることが分かる。この事は、入力端子１
に入力される信号がしきい値電圧の和以上に振れて、テ
ストモードに入ってしまう可能性のある信号において
も、ＮチャンネルＭＯＳトランジスタを直列に多段に接
続してあげることにより、より低い電圧でテストモード
に設定することが可能となる。なお、ここでは直列に接
続したトランジスタの順序は問わない。

【００５１】図１０は抵抗素子としてＰチャンネルＭＯ
Ｓトランジスタを用いたものである。ＰチャンネルＭＯ
Ｓトランジスタ１００７のソースおよび基板を電源９
に、ゲートおよびドレインをノード１００９に接続した
ものである。ＰチャンネルＭＯＳトランジスタ１００７
をＰチャンネルＭＯＳトランジスタ用いることにより抵
抗として特殊なプロセスを追加することなく通常のＰチ
ャンネルＭＯＳトランジスタで抵抗が実現できることに
なる。

【００５２】図１１は本発明のもう一つの半導体入力装
置のブロック図である。入力端子１は静電気保護回路１
１０１に接続され、その出力であるノード１１０６の一
方は入力回路１１０１に入り、もう一端はスイッチング
回路（１）１１０２、およびスイッチング回路（３）１
１０４の制御端子に入力される。またスイッチング回路
（１）１１０２の出力は、スイッチング回路（２）１１
０３、スイッチング回路（３）１１０４及び入力判定回
路１１０５に入力される。スイッチング回路（３）１１
０４の他の一端はグラウンド０に接続され、またスイッ
チング回路（３）の制御端子はノード１１０６と接続さ
れる。入力レベル判定回路１１０５はテストモード出力
端子３に出力される。またスイッチング回路（２）１１
０３は一端をノード１１０７に、もう一端をグラウンド
０に、制御端子を入力レベル判定回路１１０５から出力
されるノード１１０８に接続される。

【００５３】入力端子１から入力された信号は、静電気
保護回路１１０１にて静電気破壊から保護され、入力回
路１１０１にてハイレベルまたはロウレベルに判定さ
れ、出力端子２にその結果が出力される。

【００５４】その一方で静電気保護回路１１０１から出
力された信号はスイッチング回路（１）１１０２に入力
される。このスイッチング回路（１）１１０２は入力回
路１１０１の電源電圧にある一定の電圧を加えた電圧以
下ならばこのスイッチング回路（１）１１０２はノード
１１０６とノード１１０７同士が導通することはない。
すなわちノード１１０６とノード１１０７の間がつなが
らない。このときノード１１０７がグラウンドレベルに
あるならば入力レベル判定回路１１０５はノード１１０
７をロウと判定し、ノード１１０８へロウを伝える電圧
を出力する。このノード１１０７がロウならばスイッチ
ング回路（２）１１０３はノード１１０７とグラウンド
０とを導通状態になる。スイッチング回路（３）はグラ
ウンドから電源電圧の間に判定レベルをもち、ノード１
１０６がハイレベルならばノード１１０７とグラウンド
０とを非導通状態にする。逆にノード１１０６がロウレ
ベルならばノード１１０７とグラウンド０とを導通状態
にする。これよりノード１１０７はスイッチング回路
（３）１１０４によってグラウンドレベルまで電圧が低
下する。この低下した電圧を入力レベル判定回路１１０
５が受ける。入力レベル判定回路１１０５は電源電圧と
グラウンド間に判定レベルをもち、ノード１１０７の電
圧を判定する。この場合にはノード１１０７はグラウン
ドレベルにあるため、結果はロウと判定する。その状態
がテストモード出力端子３に出力される。

【００５５】ここで入力端子１から入力された信号が、
前記電源電圧にある一定の電圧を加えた電圧以上なら
ば、その電圧を受けたスイッチング回路（１）１１０２
はノード１１０６とノード１１０７同士を導通する機能
をもつ。したがってノード１１０６とノード１１０７の
間が接続される。この時スイッチング回路（２）は導通
状態にあるが、スイッチング回路（１）１１０２の導通
抵抗が低いため、ノード１１０７は入力端子１に印加さ
れた電圧近くまで上昇する。この上昇した電圧を入力レ
ベル判定回路１１０５が受ける。入力レベル判定回路１
１０５は電源電圧とグラウンド間に判定レベルをもち、
ノード１１０７の電圧を判定する。この場合にはノード
１１０７は電源電圧以上の電圧をもつため、結果はハイ
と判定され、その状態がテストモード出力端子３に出力
される。それと同時にノード１１０７がハイレベルにあ
ることをノード１１０８を通してスイッチング回路
（２）１１０３へ伝える。スイッチング回路（２）１１
０３はノード１１０７がハイレベルにあるならばノード
１１０７とグラウンド０との間が非導通になる。このた
め、入力端子１とグラウンド０との間に電流が流れるパ
スがなくなり、不要な電流が流れない。

【００５６】また入力端子１から入力された信号がグラ
ウンドレベルに近い場合にはノード１１０６の電位も下
がり、スイッチング回路（３）１１０４が導通状態にな
り、ノード１１０７をグラウンドレベルまで低下させる
ことが出来る。

【００５７】図１２は上記図1１のブロック図を具体的
な回路に展開したものである。静電気保護回路はグラウ
ンド０とノード１２０８の間に接続され、その間に静電
気保護ダイオード１２０１を設置している。入力回路と
してインバータ１２０２を用いている。またスイッチン
グ回路（１）としてＰチャンネルＭＯＳトランジスタ１
２０３を使っている。このＰチャンネルＭＯＳトランジ
スタ１２０３はゲートを電源電圧９に接続し、ソースお
よび基板をノード１２０８に、ドレインをノード１２０
９に接続している。ノード１２０９はスイッチング回路
（２）、（３）として二つのＮチャンネルＭＯＳトラン
ジスタ１２０５、１２０６および入力レベル判定回路と
してインバータ１２０４に接続されている。インバータ
１２０４の出力はテストモード出力端子３に接続されて
いる。

【００５８】ＰチャンネルＭＯＳトランジスタ１２０３
のしきい値電圧をＶｔｐ、入力回路および入力レベル判
定回路の電源電圧をＶｄｄとすると、入力端子１に、Ｖ
ｄｄ＋Ｖｔｐ以上の電圧が加わると、ＰチャンネルＭＯ
Ｓトランジスタ１２０３のゲートが電源電圧Ｖｄｄにな
っているため、ＰチャンネルＭＯＳトランジスタ１２０
３が導通する。仮にＮチャンネルＭＯＳトランジスタ１
２０５が導通常態にあったとしても、導通抵抗がＰチャ
ンネルＭＯＳトランジスタ１２０３の方が小さかった場
合、ノード１２０９は、入力端子１に加わった電圧に近
くなり、このためノード１２０９を入力とするインバー
タ１２０４の出力はロウとなる。この状態を受けたノー
ド１２１１はＮチャンネルＭＯＳトランジスタ１２０５
を非導通状態になる。一方、ノード１２０８はこの状態
の場合、ハイレベルにあるため、インバータ１２０７は
ノード１２１０をロウレベルに下げるためＮチャンネル
ＭＯＳトランジスタ１２０６を非導通状態にする。この
ため入力端子１からグラウンド０までに電流が流れる経
路が存在しなくなり、このため入力端子１が高い電圧で
あったとしても電流が流れ込むことがない。

【００５９】また入力端子１にＶｄｄ＋Ｖｔｐ以下の電
圧が加わると、ＰチャンネルＭＯＳトランジスタ１２０
３のゲートが電源電圧Ｖｄｄになっているため、Ｐチャ
ンネルＭＯＳトランジスタ１２０３は非導通になる。こ
のときＮチャンネルＭＯＳトランジスタ１２０６が非導
通状態になっているまでノード１２０９はどこへもつな
がっていない状態になる。しかし入力端子１がインバー
タ１２０７の判定電圧以下になるとインバータ１２１０
はハイを出力し、ＮチャンネルＭＯＳトランジスタ１２
０６を導通状態にし、これによりノード１２０９がグラ
ウンドレベルになり、したがってＮチャンネルＭＯＳト
ランジスタ１２０５が導通状態になり、以降ノード１２
０９はグラウンドレベルにラッチされる。

【００６０】図１３はスイッチング回路をＮチャンネル
ＭＯＳトランジスタを図４の様に多段で直列接続したも
のである。これにより入力端子１の電圧は、Ｐチャンネ
ルトランジスタのしきい値電圧をＶｔｐとし、Ｐチャン
ネルトランジスタ１３２１から１３０３にいたるまでｎ
個のＰチャンネルトランジスタがあるとすると、Ｖｄｄ
＋ｎ・Ｖｔｐまで電圧が上がらないと、テストモード出
力端子３にロウの出力をしないことが分かる。なお、こ
こでは直列に接続したトランジスタの順序は問わない。

【００６１】図１４は本発明のもう一つの半導体入力装
置のブロック図である。入力端子１は静電気保護回路１
４０１に接続され、その出力であるノード１４０７の一
方は入力回路１４０２に入り、もう一端はスイッチング
回路（１）１４０３、およびスイッチング回路（３）１
４０６の制御端子に入力される。またスイッチング回路
（１）１４０３の出力は、スイッチング回路（２）１４
０５、スイッチング回路（３）１４０６及び入力レベル
判定回路１４０４に入力される。スイッチング回路
（３）１４０６の他の一端は電源９に接続され、またス
イッチング回路（３）１４０６の制御端子はノード１４
０７と接続される。入力レベル判定回路１４０４はテス
トモード出力端子３に出力される。またスイッチング回
路（２）１４０５は一端をノード１４０８に、もう一端
に、制御端子を入力レベル判定回路１４０４から出力さ
れるノード１４０９に接続される。

【００６２】入力端子１から入力された信号は、静電気
保護回路１４０１にて静電気破壊から保護され、入力回
路１４０２にてハイレベルまたはロウレベルに判定さ
れ、出力端子２にその結果が出力される。

【００６３】その一方で静電気保護回路１４０１から出
力された信号はスイッチング回路（１）１４０３に入力
される。このスイッチング回路（１）１４０３はグラウ
ンドレベルを下回るある一定の電圧以上ならばこのスイ
ッチング回路（１）１４０３はノード１４０７とノード
１４０８同士が導通することはない。すなわちノード１
４０７とノード１４０８の間がつながらない。このとき
ノード１４０８が電源電圧レベルにあるならば入力レベ
ル判定回路１４０４はノード１４０８をハイと判定し、
ノード１４０９へロウを伝える電圧を出力する。このノ
ード１４０８がハイならばスイッチング回路（２）１４
０５はノード１４０８と電源９とを導通状態になる。ス
イッチング回路（３）１４０６はグラウンドから電源電
圧の間に判定レベルをもち、ノード１４０７がロウレベ
ルならばノード１４０８と電源９とを非導通状態にす
る。逆にノード１４０７がハイレベルならばノード１４
０８と電源９とを導通状態にする。これよりノード１４
０８はスイッチング回路（３）１４０６によって電源電
圧レベルまで電圧が上昇する。この上昇した電圧を入力
レベル判定回路１４０４が受ける。入力レベル判定回路
１４０４は電源電圧とグラウンド間に判定レベルをも
ち、ノード１４０８の電圧を判定する。この場合にはノ
ード１４０８は電源電圧レベルにあるため、結果はハイ
と判定する。その状態がテストモード出力端子３に出力
される。

【００６４】ここで入力端子１から入力された信号が、
グラウンドを下回るある一定の電圧以下ならば、その電
圧を受けたスイッチング回路（１）１４０３はノード１
４０７とノード１４０８同士を導通する機能をもつ。し
たがってノード１４０７とノード１４０８の間が接続さ
れる。この時スイッチング回路（２）１４０５は導通状
態にあるが、スイッチング回路（１）１４０３の導通抵
抗を低くしているならば、ノード１４０８は入力端子１
に印加された電圧近くまで低下する。この低下した電圧
を入力レベル判定回路１４０４が受ける。入力レベル判
定回路１４０４は電源電圧とグラウンド間に判定レベル
をもち、ノード１４０８の電圧を判定する。この場合に
はノード１４０８はグラウンド以下の電圧であるため、
結果はロウと判定され、その状態がテストモード出力端
子３に出力される。それと同時にノード１４０８がロウ
レベルにあることをノード１４０９を通してスイッチン
グ回路（２）１４０５へ伝える。スイッチング回路
（２）１４０５はノード１４０８がロウレベルにあるな
らばノード１４０８と電源９との間が非導通になる。こ
のため、入力端子１と電源９との間に電流が流れるパス
がなくなり、不要な電流が流れない。

【００６５】また入力端子１から入力された信号が電源
電圧レベルに近い場合にはノード１４０７の電位が上
り、スイッチング回路（３）１４０６が導通状態にな
り、ノード１４０８を電源電圧レベルまで上昇させるこ
とが出来る。

【００６６】図１５は上記図1４のブロック図を具体的
な回路に展開したものである。静電気保護回路は電源９
とノード１５０７の間に接続され、その間に静電気保護
ダイオード１５２０を設置している。入力回路としてイ
ンバータ１５０１を用いている。またスイッチング回路
（１）としてＮチャンネルＭＯＳトランジスタ１５０２
を使っている。このＮチャンネルＭＯＳトランジスタ１
５０２はゲートを電源９に接続し、ソースおよび基板を
ノード１５０７に、ドレインをノード１５０８に接続し
ている。ノード１５０８はスイッチング回路（２）、
（３）として二つのＰチャンネルＭＯＳトランジスタ１
５０４、１５０５および入力レベル判定回路としてイン
バータ１５０３に接続されている。インバータ１５０３
の出力はテストモード出力端子３に接続されている。

【００６７】ＮチャンネルＭＯＳトランジスタ１５０２
のしきい値電圧をＶｔｎとすると、入力端子１に、 −Ｖｔｎ以下の電圧が加わると、ＮチャンネルＭＯＳトランジス
タ１５０２のゲートがグラウンド０になっているため、
ＮチャンネルＭＯＳトランジスタ１５０２が導通する。
仮にＰチャンネルＭＯＳトランジスタ１５０４が導通常
態にあったとしても、導通抵抗がＮチャンネルＭＯＳト
ランジスタ１５０２の方が小さかった場合、ノード１５
０８は、入力端子１に加わった電圧に近くなり、このた
めノード１５０８を入力とするインバータ１５０３の出
力はハイとなる。この状態を受けたノード１５１０はＰ
チャンネルＭＯＳトランジスタ１５０４を非導通状態に
なる。一方、ノード１５０７はこの状態の場合、ロウレ
ベルにあるため、インバータ１５０６はノード１５０５
をハイレベルに上げるためＰチャンネルＭＯＳトランジ
スタ１５０５を非導通状態にする。このため入力端子１
から電源９までに電流が流れる経路が存在しなくなり、
このため入力端子１が低い電圧であったとしても電流が
流れ込むことがない。

【００６８】また入力端子１に−Ｖｔｎ以上の電圧が加
わると、ＮチャンネルＭＯＳトランジスタ１５０２のゲ
ートがグラウンドになっているため、ＮチャンネルＭＯ
Ｓトランジスタ１５０２は非導通になる。このときＮチ
ャンネルＭＯＳトランジスタ１５０５が非導通状態にな
っているまでノード１５０８はどこへもつながっていな
い状態になる。しかし入力端子１がインバータ１５０６
の判定電圧以上になるとインバータ１５０６はロウを出
力し、ＮチャンネルＭＯＳトランジスタ１５０５を導通
状態にし、これによりノード１５０８が電源電圧レベル
になり、したがってＰチャンネルＭＯＳトランジスタ１
５０４が導通状態になり、以降ノード１５０８は電源電
圧レベルにラッチされる。

【００６９】図１６はスイッチング回路をＮチャンネル
ＭＯＳトランジスタを図９の様に多段で直列接続したも
のである。これにより入力端子１の電圧は、Ｎチャンネ
ルトランジスタのしきい値電圧をＶｔｎとし、Ｎチャン
ネルトランジスタ１６０４から１６０２にいたるまでｎ
個のＮチャンネルトランジスタがあるとすると、 −ｎ・Ｖｔｎまで電圧が下がらないと、テストモード出力端子３にハ
イの出力をしないことが分かる。なお、ここでは直列に
接続したトランジスタの順序は問わない。

【００７０】以上、本発明の一実施例を示すしたが、こ
れ以外にも展開は考えられる。

【００７１】

【発明の効果】以上のように本発明の半導体入力装置を
用いれば、チップ上でテスト端子の増設が厳しい場合で
あっても通常の端子をテスト端子として用いることが出
来る。

【００７２】また、テストモード設定だけでなく、通常
二値しか入力が出来ない入力回路であっても、容易に多
値入力回路へと応用できるものである。

【００７３】更に本発明の入力端子は、入力に限らず、
双方向の入出力の場合であっても応用が可能である。

【図面の簡単な説明】

【図１】本発明の１実施例のブロック図。

【図２】本発明の１実施例の図。

【図３】本発明の１実施例の図。

【図４】本発明の１実施例の図。

【図５】本発明の１実施例の図。

【図６】本発明の１実施例のブロック図。

【図７】本発明の１実施例の図。

【図８】本発明の１実施例の図。

【図９】本発明の１実施例の図。

【図１０】本発明の１実施例の図。

【図１１】本発明の１実施例のブロック図。

【図１２】本発明の１実施例の図。

【図１３】本発明の１実施例の図。

【図１４】本発明の１実施例のブロック図。

【図１５】本発明の１実施例の図。

【図１６】本発明の１実施例の図。

【図１７】本発明の１実施例を説明する図。

【図１８】本発明の１実施例を説明する図。

【図１９】本発明の１実施例を説明する図。

【図２０】本発明の１実施例を説明する図。

【図２１】本発明の１実施例を説明する図。

【図２２】本発明の１実施例を説明する図。

【図２３】本発明の１実施例を説明する図。

【図２４】本発明の１実施例を説明する図。

【符号の説明】

０グラウンド１入力端子２出力端子３テストモード出力端子９電源１０１、６０１、１１０１、１４０１静電気保護回路１０２、６０２、１１０１、１４０２入力回路１０３、６０３、１１０２、１１０４、１１０３、１４
０３、１４０６、１４０９スイッチング回路１０８、６０４、１１０５、１４０９入力レベル判定
回路１０４、６０５、７０５抵抗素子１１０６第１のノード１１０７第２のノード１１２１第１の端子１１２２第２の端子１１２３第３の端子１１２４第４の端子１１２５第５の端子１１２６第６の端子１１２７第７の端子１１２８第８の端子１４０７第１のノード１４０８第２のノード１４２１第１の端子１４２２第２の端子１４２３第３の端子１４２４第４の端子１４２５第５の端子１４２６第６の端子１４２７第７の端子１４２８第８の端子

Claims

【特許請求の範囲】

【請求項１】入力端子をもち、前記入力端子から静電気
保護回路を通して前記入力端子に印加された電圧を入力
とし、前記電圧レベルを判定し、半導体内部回路に判定
した結果を出力する入力回路であって、前記入力端子か
ら前記静電気保護回路を通した第一のノードに第一の端
子が接続され、第二の端子が第二のノードに接続された
スイッチング回路と、前記スイッチング回路は、前記第
一のノードの電圧が、前記入力回路の電源電圧より高い
ある一定の電圧の、以上または未満を判別し、ある一定
電圧以上ならば前記第一の端子と前記第二の端子は導通
となり、逆にある一定電圧未満ならば前記第一の端子と
前記第二の端子は非導通となり、前記第二のノード、及
びグラウンドに両端を接続された抵抗素子と、前記第二
のノードを入力とし、テストモード出力端子に出力する
入力レベル判定回路と、前記入力レベル判定回路は、電
源電圧とグラウンド間に判定レベルをもち、前記第二の
ノードの電圧を判定した結果を出力することを特徴とす
る半導体入力回路。
【請求項２】請求項１記載の半導体入力回路において、
前記スイッチング回路は、ソース、及び基板を前記第一
のノードに接続され、ゲートを電源、ドレインを第二の
ノードに接続された第一のＰチャンネル型ＭＯＳトラン
ジスタで構成されたことを特徴とする半導体入力回路。
【請求項３】請求項１記載の半導体入力回路において、
前記スイッチング回路は、ソース、及び基板を接続した
ものを一端とし、ゲートをドレインに接続したものを他
の一端とした第二のＰチャンネル型ＭＯＳトランジスタ
と、ソース、及び基板を接続したものを一端とし、ゲー
トを電源電圧、ドレインを他の一端とした第三のＰチャ
ンネル型ＭＯＳトランジスタと、前記第二のＰチャンネ
ル型ＭＯＳトランジスタ、および前記第三のＰチャンネ
ル型ＭＯＳトランジスタをそれぞれ一つまたは複数個を
直列接続して構成した事をことを特徴とする半導体入力
回路。
【請求項４】入力端子をもち、前記入力端子から静電気
保護回路を通して前記入力端子に印加された電圧を入力
とし、前記電圧レベルを判定し、半導体内部回路に判定
した結果を出力する入力回路であって、前記入力端子か
ら前記静電気保護回路を通した第一のノードに第一の端
子が接続され、第二の端子が第二のノードに接続された
スイッチング回路と、前記スイッチング回路は、前記第
一のノードの電圧が、前記入力回路の電源電圧より低い
ある一定の電圧の、以上または未満を判別し、ある一定
電圧未満ならば前記第一の端子と前記第二の端子は導通
となり、逆にある一定電圧以上ならば前記第一の端子と
前記第二の端子は非導通となり、前記第二のノード、及
びグラウンドに両端を接続された抵抗素子と、前記第二
のノードを入力とし、テストモード出力端子に出力する
入力レベル判定回路と、前記入力レベル判定回路は、電
源電圧とグラウンド間に判定レベルをもち、前記第二の
ノードの電圧を判定した結果を出力することを特徴とす
る半導体入力回路。
【請求項５】請求項４記載の半導体入力回路において、
前記スイッチング回路は、ソース、及び基板を前記第一
のノードに接続され、ゲートをグラウンド、ドレインを
第二のノードに接続された第一のＮチャンネル型ＭＯＳ
トランジスタで構成されたことを特徴とする半導体入力
回路。
【請求項６】請求項４記載の半導体入力回路において、
前記スイッチング回路は、ソース、及び基板を接続した
ものを一端とし、ゲートをドレインに接続したものを他
の一端とした第二のＮチャンネル型ＭＯＳトランジスタ
と、ソース、及び基板を接続したものを一端とし、ゲー
トをグラウンド、ドレインを他の一端とした第三のＮチ
ャンネル型ＭＯＳトランジスタと、前記第二のＮチャン
ネル型ＭＯＳトランジスタ、および前記第三のＮチャン
ネル型ＭＯＳトランジスタをそれぞれ一つまたは複数個
を直列接続して構成した事をことを特徴とする半導体入
力回路。
【請求項７】入力端子をもち、前記入力端子から静電気
保護回路を通して前記入力端子に印加された電圧を入力
とし、前記電圧レベルを判定し、半導体内部回路に判定
した結果を出力する入力回路であって、前記入力端子か
ら前記静電気保護回路を通した第一のノードに第一の端
子が接続され、第二の端子が第二のノードで接続された
第一のスイッチング回路と、前記第一のスイッチング回
路は、前記第一のノードの電圧が、前記入力回路の電源
電圧より高いある一定の電圧の、以上または未満を判別
し、ある一定電圧以上ならば前記第一の端子と前記第二
の端子は導通となり、逆にある一定電圧未満ならば前記
第一の端子と前記第二の端子は非導通となり、前記第二
のノードと第三の端子、グラウンドと第四の端子と接続
され、第七の制御端子をもつ第二のスイッチング回路
と、前記第二のノードと第五の端子、グラウンドと第六
の端子と接続され、前記第一のノードと第八の制御端子
とが接続された第三のスイッチング回路と、前記第二の
ノードを入力とし、テストモード出力端子に出力し、ま
た前記第二のスイッチング回路の前記第七の制御端子に
出力する入力レベル判定回路と、前記入力レベル判定回
路は、電源電圧とグラウンド間に判定レベルをもち、前
記第二のノードの電圧を判定した結果を前記テストモー
ド出力端子および前記第二のスイッチング回路の前記第
七の制御端子に出力し、前記第二のスイッチング回路
は、前記入力判定回路からの出力を前記第七の制御端子
に受け、前記第二のノードがロウレベルならば前記第三
の端子と前記第四の端子は導通となり、逆にハイレベル
ならば前記第三の端子と前記第四の端子は非導通とな
り、前記第三のスイッチング回路は、制御端子に電源電
圧とグラウンド間に判定レベルをもち、前記第一のノー
ドがロウレベルならば前記第五の端子と前記第六の端子
は導通となり、逆にハイレベルならば前記第五の端子と
前記第六の端子は非導通となることを特徴とする半導体
入力回路。
【請求項８】請求項７記載の半導体入力回路において、
前記第一のスイッチング回路は、ソース、及び基板を前
記第一のノードに接続され、ゲートを電源、ドレインを
第二のノードに接続された第一のＰチャンネル型ＭＯＳ
トランジスタで構成されたことを特徴とする半導体入力
回路。
【請求項９】請求項７記載の半導体入力回路において、
前記第一のスイッチング回路は、ソース、及び基板を接
続したものを一端とし、ゲートをドレインに接続したも
のを他の一端とした第二のＰチャンネル型ＭＯＳトラン
ジスタと、ソース、及び基板を接続したものを一端と
し、ゲートを電源電圧、ドレインを他の一端とした第三
のＰチャンネル型ＭＯＳトランジスタと、前記第二のＰ
チャンネル型ＭＯＳトランジスタ、および前記第三のＰ
チャンネル型ＭＯＳトランジスタをそれぞれ一つまたは
複数個を直列接続して構成した事をことを特徴とする半
導体入力回路。
【請求項１０】請求項７記載の半導体入力回路におい
て、前記第二のスイッチング回路は、ソース、及び基板
を前記グラウンドに接続され、ゲートを第七の制御端
子、ドレインを第三の端子に接続された第四のＮチャン
ネル型ＭＯＳトランジスタで構成されたことを特徴とす
る半導体入力回路。
【請求項１１】請求項７記載の半導体入力回路におい
て、前記第五のスイッチング回路は、第八の制御端子が
入力に接続されたインバータをもち、前記インバータの
出力がゲートに接続され、ソース、及び基板を前記グラ
ウンドに、ドレインを第三の端子に接続された第五のＮ
チャンネル型ＭＯＳトランジスタで構成されたことを特
徴とする半導体入力回路。
【請求項１２】入力端子をもち、前記入力端子から静電
気保護回路を通して前記入力端子に印加された電圧を入
力とし、前記電圧レベルを判定し、半導体内部回路に判
定した結果を出力する入力回路であって、前記入力端子
から前記静電気保護回路を通した第一のノードに第一の
端子が接続され、第二の端子が第二のノードに接続され
た第一のスイッチング回路と、前記第一のスイッチング
回路は、前記第一のノードの電圧が、前記入力回路のグ
ラウンドより低いある一定の電圧の、以上または未満を
判別し、ある一定電圧未満ならば前記第一の端子と前記
第二の端子は導通となり、逆にある一定電圧以上ならば
前記第一の端子と前記第二の端子は非導通となり、前記
第二のノードと第三の端子、電源と第四の端子と接続さ
れ、第七の制御端子をもつ第二のスイッチング回路と、
前記第二のノードと第五の端子、電源と第六の端子と接
続され、前記第一のノードと第八の制御端子とが接続さ
れた第三のスイッチング回路と、前記第二のノードを入
力とし、テストモード出力端子に出力し、また前記第二
のスイッチング回路の前記第七の制御端子に出力する入
力レベル判定回路と、前記入力レベル判定回路は、電源
電圧とグラウンド間に判定レベルをもち、前記第二のノ
ードの電圧を判定した結果を前記テストモード出力端子
および前記第二のスイッチング回路の前記第七の制御端
子に出力し、前記第二のスイッチング回路は、前記入力
レベル判定回路からの出力を前記第七の制御端子に受
け、前記第二のノードがハイレベルならば前記第三の端
子と前記第四の端子は導通となり、逆にロウレベルなら
ば前記第三の端子と前記第四の端子は非導通となり、前
記第三のスイッチング回路は、制御端子に電源電圧とグ
ラウンド間に判定レベルをもち、前記第一のノードがハ
イレベルならば前記第五の端子と前記第六の端子は導通
となり、逆にロウレベルならば前記第五の端子と前記第
六の端子は非導通となることを特徴とする半導体入力回
路。
【請求項１３】請求項１２記載の半導体入力回路におい
て、前記第一のスイッチング回路は、ソース、及び基板
を前記第一のノードに接続され、ゲートをグラウンド、
ドレインを第二のノードに接続された第一のＰチャンネ
ル型ＭＯＳトランジスタで構成されたことを特徴とする
半導体入力回路。
【請求項１４】請求項１２記載の半導体入力回路におい
て、前記第一のスイッチング回路は、ソース、及び基板
を接続したものを一端とし、ゲートをドレインに接続し
たものを他の一端とした第二のＮチャンネル型ＭＯＳト
ランジスタと、ソース、及び基板を接続したものを一端
とし、ゲートをグラウンド、ドレインを他の一端とした
第三のＮチャンネル型ＭＯＳトランジスタと、前記第二
のＮチャンネル型ＭＯＳトランジスタ、および前記第三
のＮチャンネル型ＭＯＳトランジスタをそれぞれ一つま
たは複数個を直列接続されて構成された事をことを特徴
とする半導体入力回路。
【請求項１５】請求項１２記載の半導体入力回路におい
て、前記第二のスイッチング回路は、ソース、及び基板
を前記グラウンドに接続され、ゲートを第七の制御端
子、ドレインを第三の端子に接続された第四のＰチャン
ネル型ＭＯＳトランジスタで構成されたことを特徴とす
る半導体入力回路。
【請求項１６】請求項１２記載の半導体入力回路におい
て、前記第三のスイッチング回路は、第八の制御端子が
入力に接続されたインバータをもち、前記インバータの
出力がゲートに接続され、ソース、及び基板を前記グラ
ウンドに、ドレインを第三の端子に接続された第五のＰ
チャンネル型ＭＯＳトランジスタで構成されたことを特
徴とする半導体入力回路。
【請求項１７】請求項１または請求項７記載の半導体入
力回路において、前記静電気保護回路は、電源と前記入
力端子との間に高い電圧を加えても電流が流れない静電
気保護回路であることを特徴とする半導体入力回路。
【請求項１８】請求項４または請求項１２記載の半導体
入力回路において、前記静電気保護回路は、グラウンド
と前記入力端子との間に低い電圧を加えても電流が流れ
ない静電気保護回路であることを特徴とする半導体入力
回路。