JPH08125129A - 半導体装置 - Google Patents

Abstract

(57)【要約】 【目的】 ＬＳＩのＨＣ劣化を利用した寿命予測機能を
有する半導体装置を提供する。 【構成】 信号遅延パス１，２と、比較手段３と、警報
信号生成手段４とからなる。遅延の経時変化率の異なる
信号遅延パス１，２は寿命予測したいＬＳＩの使用頻度
を代表するような信号によって実使用状態でＨＣ劣化さ
れ、比較手段３は信号遅延パス１，２の劣化による出力
の遅延または位相変化を監視し、その変化量または位相
関係があらかじめ設定したしきい値を越えるとき信号を
出力する。警報信号生成手段はその出力に応じて警報信
号を出力する。その結果、ＬＳＩの故障発生前に故障が
近いことがわかり事前に対処可能となる。

Description

【発明の詳細な説明】

【０００１】

【産業上の利用分野】本発明は、半導体回路特性のＨＣ
現象による経時劣化を利用した寿命予測機能を有する半
導体装置に関するものである。

【０００２】

【従来の技術】集積回路(以下ＬＳＩと略す)には寿命が
あり、ある期間動作した後に故障を起こす。故障の主な
原因としてはホットキャリア(以下ＨＣと略す)現象によ
る回路特性劣化やエレクトロマイグレーション、ストレ
スマイグレーションによる配線断線などが考えられる。
近年のＬＳＩにおいてはデバイスの微細化が急速に進ん
でおり、ますますＨＣ現象などに対する信頼性確保が難
しくなってきている。この課題を解決すべく従来から用
いられてきた技術としては、一定期間の動作を保証すべ
くＬＳＩ設計時に適当なマージンを含めて余裕をみた設
計を行う方法が取られてきた。ＨＣによる回路特性劣化
をワーストケースで予測し、設計時に満足しなければな
らない回路の信号伝搬遅延の余裕として考慮するという
ものである。

【０００３】

【発明が解決しようとする課題】しかし上記の方法で
は、マージンを含めたＬＳＩ設計を行っていても、ＬＳ
Ｉが実際に使用される状態すなわち電圧、温度、使用頻
度などが想定時と必ずしも同じではないため、同一設計
されたＬＳＩでも個々の寿命が異なってくる。すなわち
ＬＳＩの寿命を精度よく予測することは困難であった。
またこのことから逆に設計時に不要にマージンを大きく
設定しなければならなかった。

【０００４】本発明は上記のような従来技術の実情を鑑
み、ＨＣによる回路特性劣化現象を利用した寿命予測機
能を有する半導体装置を提供することを目的とする。

【０００５】

【課題を解決するための手段】上記目的を達成するため
に第１の発明は、異なる遅延の経時変化率を有する複数
の信号遅延パスと、比較手段と、警報信号生成手段とを
有している。信号が前記信号遅延パスにそれぞれ入力さ
れ、前記信号遅延パスの出力は比較手段にそれぞれ入力
され、前記比較手段は前記信号遅延パスの出力の位相関
係に応じた比較結果を出力し、前記比較手段の出力は前
記警報信号生成手段に入力され、前記警報信号生成手段
が前記比較手段の出力に応じた警報信号を出力するもの
である。

【０００６】第２の発明は、ＮチャネルＭＯＳ（Metal-
Oxide-Semiconductorの略）トランジスタと、劣化時負
荷手段と、劣化量検出時負荷手段とを有している。Ｎチ
ャネルＭＯＳトランジスタのソース端子は接地され、劣
化時に前記ＮチャネルＭＯＳトランジスタのドレイン端
子と前記劣化時負荷手段が接続され、劣化時に前記Ｎチ
ャネルＭＯＳトランジスタのゲート端子と劣化時入力信
号が接続され、劣化量検出時に前記ＮチャネルＭＯＳト
ランジスタのドレイン端子と前記劣化量検出時負荷手段
が接続され、劣化量検出時に前記ＮチャネルＭＯＳトラ
ンジスタのゲート端子と劣化量検出時入力信号が接続さ
れ、劣化量は前記ＮチャネルＭＯＳトランジスタのドレ
イン端子電圧の変化として出力されるものである。

【０００７】第３の発明は、少なくともＡ／Ｄコンバー
タと、第２の発明の半導体装置とを有している。これら
のＡ／Ｄコンバータと前記第２の発明の半導体装置とは
一つの半導体基板上に形成される。第２の発明の半導体
装置の出力は前記Ａ／Ｄコンバータのアナログ入力に入
力され、前記Ａ／Ｄコンバータからデジタル出力が得ら
れるものである。

【０００８】第４の発明は、第１の発明の半導体装置と
少なくとも一つの半導体集積回路とが共通バスに接続さ
れているシステムになっている。第１の発明の半導体装
置には前記半導体集積回路の動作信号が共通バスを介し
て入力され、前記動作信号は前記第１の発明の半導体装
置の信号遅延パスの入力となるものである。

【０００９】

【作用】本発明によれば、ＬＳＩが実際に使用される状
態すなわち電圧、温度、使用頻度などを反映して信号遅
延パスが動作しＨＣ劣化を起こす。ＨＣ劣化を起こすと
累積動作時間の増加とともに信号遅延パスの遅延値が変
化していく（例えば増加する）。そこでその遅延値の変
化または波形の位相の変化をとらえ、その変化量が一定
量を越えたところで警報信号を出力することによって実
際に故障が生じる前にＬＳＩの寿命を知ることが可能と
なる。また、ＮチャネルＭＯＳトランジスタを用いた場
合でも同様に、ＨＣ劣化によるトランジスタの電流駆動
能力の変化を電圧変化に変換して前者と同様にＬＳＩ寿
命をとらえるものである。

【００１０】本発明により、個々のＬＳＩの使用状態に
よる寿命の差を設計時にマージンとして考慮する必要を
なくすことが可能になる。

【００１１】

【実施例】

（実施例１）以下、本発明の第１の実施例を図面を参照
しながら説明する。

【００１２】図１は本実施例を示すブロック図である。
図１に示すように本実施例は、２つの信号遅延パス１，
２と比較手段３と警報信号生成手段４とからなる。ここ
で、２つの信号遅延パスは遅延の経時変化率がそれぞれ
異なるように設定されている。

【００１３】まず各構成要素間の信号の流れを説明す
る。信号遅延パス１は信号Ａが入力され信号Ｃを出力す
る。信号遅延パス２は信号Ｂが入力され信号Ｄを出力す
る。比較手段３は信号Ｃと信号Ｄが入力され信号Ｅを出
力する。警報信号生成手段４は信号Ｅが入力され信号Ｆ
を出力する。

【００１４】次に動作を詳細に説明する。信号Ａ，Ｂに
は例えばＬＳＩのクロック信号などの寿命を予測したい
ＬＳＩの使用頻度を代表するような信号を用いる。信号
Ａ，Ｂが印加されている時間が経過するにつれて信号遅
延パス１，２にＨＣ現象による回路特性の劣化が生じて
くる。その結果、信号遅延パスの遅延値が変化してく
る。この様子を図２に示す。ここで、ｔ１０は信号遅延
パス１の初期遅延、ｔ２０は信号遅延パス２の初期遅延
であり、ｔ１０＞ｔ２０の関係になっている。図２によ
うに累積動作時間に対する信号遅延パスの遅延の経時変
化率すなわち直線の傾きは異なっており、ここでは経時
変化率は信号遅延パス２の方が信号遅延パス１より大き
くなるように設定している。回路遅延の経時変化率を求
める方法としては、例えばテスト回路を製造し、ＨＣ劣
化特性を評価してその結果を利用する方法や、信頼性シ
ミュレータを利用する方法などがある。

【００１５】信頼性シミュレータとしては例えば、アイ
・イー・イー・イー・トランザクションズ・オン・コン
ピュータ・エイデッド・デザイン・オブ・インテグレー
テッド・サーキッツ・アンド・システムズ(1993年)第15
24頁から第1534頁(IEEE Transactions on Computer-Ａi
ded Ｄedign of Integrated Circuits and Systems(199
3) P.1524-1534)に記載されたものがある。

【００１６】回路遅延の経時変化率を調整して信号遅延
パスを設計する方法としては、信号遅延パスを構成する
ＭＯＳトランジスタのゲート長を変化させて調整する方
法などがある。累積動作時間が増加すると両信号遅延パ
スの遅延は増加し、ある時点Ｙで遅延が等しくなり、さ
らに時間が経つと遅延の大小関係が逆転する。比較手段
３は両信号遅延パスの遅延値の変化すなわち波形の位相
の変化をとらえて比較し、位相関係が逆転するときに出
力Eを変化させる。その結果、警報信号生成手段４が信
号Ｆを警報信号として出力する。

【００１７】このように本実施例の半導体装置では、位
相が逆転する時点ＹをあらかじめＬＳＩの寿命より若干
短い時間に設定しておけば、個々のＬＳＩをほぼ実使用
状態での寿命に近い時点まで使用でき、かつＬＳＩに故
障の起こる以前に警報信号によってＬＳＩの劣化状況を
把握することができる。

【００１８】なお、本実施例では図２に示すように信号
遅延パスの初期遅延が異なる方法をとったが、図３に示
すように両信号遅延パスで初期遅延を同じにする方法で
もよい。ここで、ｔ３０は両信号遅延パスの初期遅延で
ある。累積動作時間が増加すると両信号遅延パスの遅延
は増加する。そこで比較手段３で両信号遅延パスの遅延
差が一定値を越える時点を検出するようにしておけば、
例えばある時点Ｚで比較手段３の出力Ｅを変化させるこ
とが可能になる。

【００１９】ここで、図１においては信号Ａと信号Ｂは
別の信号を用いているが、同一信号を用いてもよい。ま
た、信号遅延パスには単純なゲートチェーンやクリティ
カルパスなどを用いてもよい。さらに、図２，図３では
累積動作時間と信号遅延パスの遅延とが直線関係の場合
を示したが、これが曲線関係の場合でもよい。

【００２０】（実施例２）以下、本発明の第２の実施例
を図面を参照しながら説明する。

【００２１】図４は本実施例を示す回路例である。図４
に示すように本実施例は、ＮチャネルＭＯＳトランジス
タ５と劣化時負荷手段１０と劣化量検出時負荷手段１１
とスイッチ６，７，８，９とからなる。ＮチャネルＭＯ
Ｓトランジスタ５のソース端子Lは接地され、ゲート端
子Ｊはスイッチ６，７を介して信号Ｇ，Ｈと接続され、
ドレイン端子Ｋはスイッチ８を介して劣化時負荷手段１
０に接続されるとともに、スイッチ９を介して劣化量検
出時負荷手段１１に接続される。また、劣化時負荷手段
１０のスイッチ８と接続されていない側の端子は電源
に、劣化量検出時負荷手段１１のスイッチ９と接続され
ていない側の端子は電源に接続される。

【００２２】次に動作を詳細に説明する。動作には２つ
のモードがある。一方はＮチャネルＭＯＳトランジスタ
を劣化させるモード、もう一方はその劣化量を検出する
モードである。

【００２３】劣化時モードの動作を説明する。信号Ｇに
は例えばＬＳＩのクロック信号などの寿命を予測したい
ＬＳＩの使用頻度を代表するような信号を用いる。スイ
ッチ６，８をＯＮさせ、スイッチ７，９をＯＦＦさせ、
劣化時用信号ＧをＮチャネルＭＯＳトランジスタ５のゲ
ート端子Jに入力し、劣化時負荷手段１０をＮチャネル
ＭＯＳトランジスタ５のドレイン端子に接続する。信号
Ｇが印加されている時間が経過するにつれてＮチャネル
ＭＯＳトランジスタ５にＨＣ現象による回路特性の劣化
が現われてくる。その結果、ＮチャネルＭＯＳトランジ
スタ５の電流値が変化してくる。この様子を図５に示
す。ここで、ＶＤＳはＮチャネルＭＯＳトランジスタ５
に印加されるソース・ドレイン間電圧、ＩＤＳはＮチャ
ネルＭＯＳトランジスタ５にあるゲート電圧をゲート端
子Jに印加したときのドレイン電流を表す。図５の曲線
はＨＣ現象による劣化前と、ある時間が経過したあとの
劣化後の特性を表している。図５に示すように劣化後は
劣化前に比べて電流値が減少する。

【００２４】劣化量検出時モードの動作を説明する。ス
イッチ６，８をＯＦＦさせ、スイッチ７，９をＯＮさ
せ、劣化量検出時用信号ＨをＮチャネルＭＯＳトランジ
スタ５のゲート端子Ｊに入力し、劣化量検出時負荷手段
１１をＮチャネルＭＯＳトランジスタ５のドレイン端子
に接続する。図５で説明したように劣化後は劣化前に比
べてＮチャネルＭＯＳトランジスタ５の電流値は減少す
るため、この変化が劣化量検出時負荷手段１１を介して
ドレイン電圧の変化に変換されてドレイン端子Kに出力
される。

【００２５】図６に劣化時と劣化量検出時の一部の信号
の様子を示す。ＮチャネルＭＯＳトランジスタ５のゲー
ト端子Ｊに印加される信号Ｇ，Ｈが劣化時か劣化量検出
時かに応じてスイッチ６，７で切り替えられている。

【００２６】このように本実施例の半導体装置では、ド
レイン電圧の変化量をあらかじめＬＳＩの寿命より若干
短い時間の劣化による変化量に設定しておけば、個々の
ＬＳＩをほぼ実使用状態での寿命に近い時点まで使用で
き、かつＬＳＩに故障の起こる以前に警報信号によって
ＬＳＩの劣化状況を把握することができる。

【００２７】なお、本実施例では図４においては信号G
と信号Hは別の信号を用いているが、同一信号を用いた
方式でもよい。また、負荷手段には抵抗素子やＰチャネ
ルＭＯＳトランジスタなどを用いてもよい。さらに、本
実施例ではＮチャネルＭＯＳトランジスタ５のソース端
子は接地したが、そのときのソース端子の電位は任意に
選んでよい。負荷手段１０，１１は電源にプルアップ接
続しているが、そのときの電源電位は任意に選んでよ
い。

【００２８】（実施例３）以下、本発明の第３の実施例
を図面を参照しながら説明する。

【００２９】図７は本実施例を示す回路例である。図７
に示すように本実施例は、アナログ信号をデジタル信号
に変換するＡ／Ｄコンバータ３２と本発明第２の実施例
で示した半導体装置３１とからなり、これらが同じ半導
体基板３０上に形成されている。

【００３０】半導体装置３１は信号Ｇ，Ｈを入力とし信
号Ｋを出力する。Ａ／Ｄコンバータ３２は信号Ｋを入力
し信号Ｍを出力する。半導体装置３１の動作は第２の実
施例で説明してあるため省略する。劣化量検出時に信号
Ｋの電圧変化として劣化量が出力され、それをアナログ
信号としてＡ／Ｄコンバータ３２に入力され、デジタル
信号に変換されて適当なビット数のデジタル信号Mが出
力される。

【００３１】このように本実施例の半導体装置では、半
導体装置３１の出力Ｋの劣化による電圧変化がデジタル
信号Ｍとして出力される。例えば信号Ｍが４ビットの場
合、”００００”を劣化前の初期状態すなわち信号Ｋの
劣化量検出時の初期値に対応させ、”１１１１”を最大
に劣化した状態すなわち信号Kの劣化量検出時の最大劣
化値に対応させ、信号Ｋが初期値と最大劣化値との間の
電圧をとる場合は二進数”００００”から”１１１１”
の間をリニアに割りあてればよい。しきい値をあらかじ
めＬＳＩの寿命より若干少ない時間の劣化による変化量
に対応したデジタル値に設定して監視しておけば、個々
のＬＳＩをほぼ実使用状態での寿命に近い時点まで使用
でき、かつＬＳＩに故障の起こる以前に警報信号によっ
てＬＳＩの劣化状況を把握することができる。

【００３２】（実施例４）以下、本発明の第４の実施例
を図面を参照しながら説明する。

【００３３】図８は本実施例を示す回路例である。図８
に示すように本実施例は、共通バス１６と、信号遅延パ
ス１，２，４１と比較手段３と警報信号生成手段４とか
らなる第１の実施例と同様の半導体装置４０を内蔵する
半導体装置１３と、半導体装置１３に内蔵される処理装
置１２と、共通信号１７と、動作信号２２，２３，２４
と、半導体装置１４，１５とからなるシステムである。

【００３４】本実施例のシステムは、複数のＬＳＩから
なるシステムの中の一のＬＳＩに第１の実施例の半導体
装置を内蔵させ、それに各ＬＳＩから各々のＬＳＩの使
用頻度を代表するような信号を入力する。これにより第
１の実施例の半導体装置を内蔵したＬＳＩでシステム内
全てのＬＳＩの実動作に応じたＨＣ劣化状況を把握し
て、システム内のＬＳＩの中で劣化が進み劣化量のしき
い値を越えるものが現われた場合警報信号を発して、そ
れを処理するというものである。

【００３５】まず各構成要素間の信号の流れを説明す
る。半導体装置１４の共通信号１７は共通バス１６に接
続され、動作信号２３が共通バス１６に出力される。半
導体装置１５の共通信号１７は共通バス１６に接続さ
れ、動作信号２４が共通バス１６に出力される。半導体
装置１３の共通信号１７は共通バス１６に接続され、動
作信号２３，２４が共通バス１６から入力される。さら
に半導体装置１３に入力された動作信号２３，２４は半
導体装置４０の信号遅延パス１，２にそれぞれ入力され
る。半導体装置１３に接続された共通信号１７は処理装
置１２に接続され、半導体装置４０の警報信号生成手段
４の出力は処理装置１２に入力される。信号遅延パス４
１には半導体装置１３の中から適当な動作信号２２を選
んで入力する。

【００３６】次に動作を説明する。半導体装置１３，１
４，１５は共通バス１６に接続されてシステムを構成し
動作する。動作信号２３，２４としては例えばクロック
信号と各ＬＳＩのチップセレクト信号との論理積の信号
などを用いる。信号遅延パス１には半導体装置１４の動
作に応じたＨＣ現象による回路特性の劣化が生じ、信号
遅延パス２には半導体装置１５の動作に応じたＨＣ現象
による回路特性の劣化が生じ、信号遅延パス４１には半
導体装置１３の動作に応じたＨＣ現象による回路特性の
劣化が生じる。比較手段３は各信号遅延パスの遅延値の
変化をとらえて比較しその結果を出力する。警報信号生
成手段４は比較手段３の出力を入力として受け、警報信
号を出力する。処理装置１２は警報信号を受け、処理す
る。

【００３７】このように本実施例の半導体装置では、シ
ステム内の一つのＬＳＩで全ＬＳＩの実動作状態に基づ
くＨＣ劣化状況を把握しておき、ＬＳＩの劣化が進んだ
場合には警報信号が発せられ、それを適切に処理するこ
とによってシステムに故障の起こる以前に対処すること
ができるようになる。

【００３８】なお、本実施例では図８に示すように動作
信号２３，２４を共通信号１７とは別に設ける方式であ
ったが、共通信号の中の一部の信号を動作信号として用
いてもよい。その場合、信号数を削減できる。また、本
実施例では図８に示すように第１の実施例の半導体装置
を含むＬＳＩがシステム内に一つだけある場合の方式で
あったが、システム内に複数設けてもよい。その場合シ
ステムの複雑度に応じて第１の実施例の半導体装置を含
むＬＳＩを設計しなおさずに、追加で第１の実施例の半
導体装置を含むＬＳＩを増設するだけでよくなる。

【００３９】さらに、本実施例では半導体装置４０を半
導体装置１３に内蔵させる方式であったが、半導体装置
４０のみを単独のＬＳＩとする方式でもよい。

【００４０】

【発明の効果】第１の発明の半導体装置によれば、信号
遅延パスがそれを搭載した個々のＬＳＩが実際に使用さ
れる状態でＨＣ劣化をおこして回路特性の変化を累積し
ていき、その変化がしきい値を越えると警報を発するの
で、しきい値を適切に選ぶことによってＬＳＩが故障を
起こす前に故障発生が近いことを知ることが可能とな
り、システムダウンなどの重大な事態を回避できるよう
になる。また個々のＬＳＩの使用状態による寿命の差も
考慮でき、従来のように設計時に過度に信頼性マージン
を含めた設計をせずにすむようになるため、ＬＳＩの高
性能化も同時に実現可能となる。

【００４１】第２の発明の半導体装置によれば、Ｎチャ
ネルＭＯＳトランジスタがそれを搭載した個々のＬＳＩ
が実際に使用される状態でＨＣ劣化をおこして回路特性
の変化を出力する。この出力を監視しておくことによっ
てＬＳＩが故障を起こす前に故障発生が近いことを知る
ことが可能となり、システムダウンなどの重大な事態を
回避できるようになる。また個々のＬＳＩの使用状態に
よる寿命の差も考慮でき、従来のように設計時に過度に
信頼性マージンを含めた設計をせずにすむようになるた
め、ＬＳＩの高性能化も同時に実現可能となる。

【００４２】第３の発明の半導体装置によれば、Ａ／Ｄ
コンバータによってデジタル出力が得られるためデジタ
ル信号処理ＬＳＩへの搭載が容易に行えるようになる。

【００４３】第４の発明の半導体装置によれば、システ
ム内の特定のＬＳＩで全ＬＳＩの実動作状態に基づくＨ
Ｃ劣化状況を把握しておき、ＬＳＩの劣化が進んだ場合
には警報信号が発せられ、それを適切に処理することに
よってシステムに故障の起こる以前に対処することがで
きるため、システムダウンなどの重大な事態を回避でき
るようになる。またシステムを構成する個々のＬＳＩの
使用状態による寿命の差も考慮でき、従来のように設計
時に過度に信頼性マージンを含めた設計をせずにすむよ
うになるため、各ＬＳＩの高性能化も同時に実現可能と
なる。

【図面の簡単な説明】

【図１】本発明の第１の実施例における回路構成を示す
ブロック図

【図２】同実施例における累積動作時間と信号遅延パス
の遅延との間の関係図

【図３】同実施例における累積動作時間と信号遅延パス
の遅延との間の関係図

【図４】本発明の第２の実施例における回路図

【図５】同実施例におけるＭＯＳトランジスタ特性説明
図

【図６】同実施例における各部の信号図

【図７】本発明の第３の実施例における回路構成を示す
ブロック図

【図８】本発明の第４の実施例における回路構成を示す
ブロック図

【符号の説明】

１，２，４１ 信号遅延パス ３ 比較手段 ４ 警報信号生成手段 ５ ＮチャネルＭＯＳトランジスタ ６，７，８，９ スイッチ １０ 劣化時負荷手段 １１ 劣化量検出時負荷手段 １２ 処理装置 １３，１４，１５，３１，４０ 半導体装置 １６ 共通バス １７ 共通信号 ２２，２３，２４ 動作信号 ３０ 半導体基板 ３２ Ａ／Ｄコンバータ

───────────────────────────────────────────────────── フロントページの続き (51)Int.Cl.⁶ 識別記号 庁内整理番号 ＦＩ 技術表示箇所 Ｇ０１Ｒ 31/28 Ｈ０１Ｌ 21/66 Ｆ 7735−4Ｍ

Claims (4)

【特許請求の範囲】
1. 【請求項１】異なる遅延の経時変化率を有する複数の信
   号遅延パスと、比較手段と、警報信号生成手段とを有
   し、 信号が前記信号遅延パスにそれぞれ入力され、前記信号
   遅延パスの出力は比較手段にそれぞれ入力され、前記比
   較手段は前記信号遅延パスの出力の位相関係に応じた比
   較結果を出力し、前記比較手段の出力は前記警報信号生
   成手段に入力され、前記警報信号生成手段が前記比較手
   段の出力に応じた警報信号を出力することを特徴とする
   半導体装置。
2. 【請求項２】ＮチャネルＭＯＳトランジスタと、劣化時
   負荷手段と、劣化量検出時負荷手段とを有し、 前記ＮチャネルＭＯＳトランジスタのソース端子は接地
   され、劣化時に前記ＮチャネルＭＯＳトランジスタのド
   レイン端子と前記劣化時負荷手段が接続され、劣化時に
   前記ＮチャネルＭＯＳトランジスタのゲート端子と劣化
   時入力信号が接続され、劣化量検出時に前記Ｎチャネル
   ＭＯＳトランジスタのドレイン端子と前記劣化量検出時
   負荷手段が接続され、劣化量検出時に前記ＮチャネルＭ
   ＯＳトランジスタのゲート端子と劣化量検出時入力信号
   が接続され、劣化量は前記ＮチャネルＭＯＳトランジス
   タのドレイン端子電圧の変化として出力されることを特
   徴とする半導体装置。
3. 【請求項３】少なくともＡ／Ｄコンバータと、請求項２
   記載の半導体装置とを有し、前記Ａ／Ｄコンバータと、
   前記半導体装置とが一つの半導体基板上に形成され、前
   記半導体装置の出力は前記Ａ／Ｄコンバータのアナログ
   入力に入力され、前記Ａ／Ｄコンバータからデジタル出
   力が得られることを特徴とする半導体装置。
4. 【請求項４】請求項１記載の半導体装置と少なくとも一
   つの半導体集積回路とが共通バスに接続されているシス
   テムにおいて、前記半導体装置には前記半導体集積回路
   の動作信号が共通バスを介して入力され、前記動作信号
   は前記半導体装置の信号遅延パスの入力となることを特
   徴とするシステム。