JPH0749366A - 半導体集積回路 - Google Patents
半導体集積回路Info
- Publication number
- JPH0749366A JPH0749366A JP5193559A JP19355993A JPH0749366A JP H0749366 A JPH0749366 A JP H0749366A JP 5193559 A JP5193559 A JP 5193559A JP 19355993 A JP19355993 A JP 19355993A JP H0749366 A JPH0749366 A JP H0749366A
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- JP
- Japan
- Prior art keywords
- transistor
- semiconductor integrated
- integrated circuit
- input
- buffer
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Pending
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- Tests Of Electronic Circuits (AREA)
- Testing Or Measuring Of Semiconductors Or The Like (AREA)
- Design And Manufacture Of Integrated Circuits (AREA)
Abstract
(57)【要約】
【目的】本発明は、半導体集積回路のテストの容易化が
図られた半導体集積回路に関し、テストパターンに関
し、従来の制約事項を外す。 【構成】複数のトランジスタの導通及び遮断を切り換え
るモード切り換え信号を入力するモード切り換え信号入
力端子を備えた。
図られた半導体集積回路に関し、テストパターンに関
し、従来の制約事項を外す。 【構成】複数のトランジスタの導通及び遮断を切り換え
るモード切り換え信号を入力するモード切り換え信号入
力端子を備えた。
Description
【０００１】
【産業上の利用分野】本発明は、半導体集積回路に関
し、詳細には、半導体集積回路のテストの容易化が図ら
れた半導体集積回路に関する。
し、詳細には、半導体集積回路のテストの容易化が図ら
れた半導体集積回路に関する。
【０００２】
【従来の技術】従来より半導体集積回路のテストの一環
として、半導体集積回路に流れる電源電流の値を測定し
良否の判断をする方法が採られている。特にＣＭＯＳプ
ロセスの半導体集積回路の場合においては、回路に異常
が無い場合は微少な電流しか流れないため、規定以上の
電流が流れる場合は回路中に異常があることがわかるた
め、このテスト方法が有効である。
として、半導体集積回路に流れる電源電流の値を測定し
良否の判断をする方法が採られている。特にＣＭＯＳプ
ロセスの半導体集積回路の場合においては、回路に異常
が無い場合は微少な電流しか流れないため、規定以上の
電流が流れる場合は回路中に異常があることがわかるた
め、このテスト方法が有効である。
【０００３】ここでＣＭＯＳとは、相補形（ｃｏｍｐｌ
ｅｍｅｎｔａｒｙ）ＭＯＳ論理回路をいい、基本回路は
ＰチャンネルＭＯＳトランジスタとＮチャンネルＭＯＳ
トランジスタ一対で構成され、高集積度のチップが実現
可能であり、システムの低コスト化が可能であるので最
近の多くの半導体集積回路に使用されている。ところ
で、半導体集積回路の入力バッファの入力側には、電源
もしくはグランドとの間に配置されたトランジスタが形
成されることがあるが、この目的の１つは、未使用の入
力バッファの入力側の端子に電源もしくはグランドとの
間に配置されたトランジスタである負荷を接続し、電位
を定義し又外乱ノイズ等に対処させ、誤った情報を入力
バッファの出力側に出力させないために、半導体集積回
路内に設けられたものであり、この半導体集積回路を使
用する顧客側のシステムのボード上で未使用の入力バッ
ファの入力側の処理を施さなくてもよいという利点があ
る。
ｅｍｅｎｔａｒｙ）ＭＯＳ論理回路をいい、基本回路は
ＰチャンネルＭＯＳトランジスタとＮチャンネルＭＯＳ
トランジスタ一対で構成され、高集積度のチップが実現
可能であり、システムの低コスト化が可能であるので最
近の多くの半導体集積回路に使用されている。ところ
で、半導体集積回路の入力バッファの入力側には、電源
もしくはグランドとの間に配置されたトランジスタが形
成されることがあるが、この目的の１つは、未使用の入
力バッファの入力側の端子に電源もしくはグランドとの
間に配置されたトランジスタである負荷を接続し、電位
を定義し又外乱ノイズ等に対処させ、誤った情報を入力
バッファの出力側に出力させないために、半導体集積回
路内に設けられたものであり、この半導体集積回路を使
用する顧客側のシステムのボード上で未使用の入力バッ
ファの入力側の処理を施さなくてもよいという利点があ
る。
【０００４】しかし、半導体集積回路の良否判断に必要
な電源電流の測定のテストに関しては、電源との間に配
置されたトランジスタに対しては入力バッファの入力側
を”Ｈｉｇｈ”レベル、グランドとの間に配置されたト
ランジスタに対しては入力バッファの入力側を”Ｌｏ
ｗ”レベルに保ち、これらのトランジスタに流れる貫通
電流を遮断して微少電流を測定しなければ、半導体集積
回路の良否判断は困難となる。そこでこれらのトランジ
スタに流れる貫通電流を遮断するように配慮したテスト
パターンを必要とする。
な電源電流の測定のテストに関しては、電源との間に配
置されたトランジスタに対しては入力バッファの入力側
を”Ｈｉｇｈ”レベル、グランドとの間に配置されたト
ランジスタに対しては入力バッファの入力側を”Ｌｏ
ｗ”レベルに保ち、これらのトランジスタに流れる貫通
電流を遮断して微少電流を測定しなければ、半導体集積
回路の良否判断は困難となる。そこでこれらのトランジ
スタに流れる貫通電流を遮断するように配慮したテスト
パターンを必要とする。
【０００５】
【発明が解決しようとする課題】前述したように、半導
体集積回路の良否判断に必要な電源電流の測定のテスト
に関しては、電源との間に配置されたトランジスタに対
しては入力バッファの入力側を”Ｈｉｇｈ”レベルに保
持し、電源側より該トランジスタへの電流の流入を遮断
し、又グランドとの間に配置されたトランジスタに対し
ては入力バッファの入力側を”Ｌｏｗ”レベルに保持し
該トランジスタを経由してグランド側に流れる電流を遮
断するように制約されたパターンを作成するか、既存の
テストパターンの中からこれらの条件に合致するテスト
パターンを探し出す必要があり、煩雑で手間がかかる。
体集積回路の良否判断に必要な電源電流の測定のテスト
に関しては、電源との間に配置されたトランジスタに対
しては入力バッファの入力側を”Ｈｉｇｈ”レベルに保
持し、電源側より該トランジスタへの電流の流入を遮断
し、又グランドとの間に配置されたトランジスタに対し
ては入力バッファの入力側を”Ｌｏｗ”レベルに保持し
該トランジスタを経由してグランド側に流れる電流を遮
断するように制約されたパターンを作成するか、既存の
テストパターンの中からこれらの条件に合致するテスト
パターンを探し出す必要があり、煩雑で手間がかかる。
【０００６】本発明は、上記事情に鑑み、従来の電源も
しくはグランドとの間に配置されたトランジスタの電流
を遮断することを条件とする制約事項を有するテストパ
ターンの作成を必要とせず、任意に、自由に、各種の組
み合わせパターン作成を可能とし、半導体集積回路の良
否判断に必要な電源電流の測定のテストの容易化が図れ
る半導体集積回路を提供することを目的とする。
しくはグランドとの間に配置されたトランジスタの電流
を遮断することを条件とする制約事項を有するテストパ
ターンの作成を必要とせず、任意に、自由に、各種の組
み合わせパターン作成を可能とし、半導体集積回路の良
否判断に必要な電源電流の測定のテストの容易化が図れ
る半導体集積回路を提供することを目的とする。
【０００７】
【課題を解決するための手段】上記目的を達成する本発
明の半導体集積回路は、複数の入力バッファと、これら
複数の入力バッファの入力側と電源もしくはグランドと
の間に配置された複数のトランジスタと、上記複数のト
ランジスタの導通及び遮断を切り換えるモード切換信号
を入力するモード切換信号入力端子とを備えたことを特
徴とするものである。
明の半導体集積回路は、複数の入力バッファと、これら
複数の入力バッファの入力側と電源もしくはグランドと
の間に配置された複数のトランジスタと、上記複数のト
ランジスタの導通及び遮断を切り換えるモード切換信号
を入力するモード切換信号入力端子とを備えたことを特
徴とするものである。
【０００８】
【作用】本発明の半導体集積回路は、電源もしくはグラ
ンドとの間に配置された複数のトランジスタと、前記複
数のトランジスタの導通及び遮断を切り換えるモード切
換信号を入力するモード切換信号入力端子を備えている
ものであるため、モード切換信号入力端子に、遮断する
信号を入力することにより、電源もしくはグランドとの
間に配置された複数のトランジスタに流れる電流を簡単
かつ容易に遮断することができる。
ンドとの間に配置された複数のトランジスタと、前記複
数のトランジスタの導通及び遮断を切り換えるモード切
換信号を入力するモード切換信号入力端子を備えている
ものであるため、モード切換信号入力端子に、遮断する
信号を入力することにより、電源もしくはグランドとの
間に配置された複数のトランジスタに流れる電流を簡単
かつ容易に遮断することができる。
【０００９】さらにモード切換信号入力端子に、導通す
る信号を入力することにより、電源もしくはグランドと
の間に配置された複数のトランジスタに電流を流すこと
ができるので、従来と同様な入力バッファのための負荷
を備えた半導体集積回路として働く。
る信号を入力することにより、電源もしくはグランドと
の間に配置された複数のトランジスタに電流を流すこと
ができるので、従来と同様な入力バッファのための負荷
を備えた半導体集積回路として働く。
【００１０】
【実施例】以下、本発明の実施例について説明する。図
１は、本発明の一実施例の半導体集積回路を示した回路
図である。入力バッファ１４の入力側は、電源ＶDDとの
間に配置されたトランジスタ１２の片側と接続されパッ
ド１７の端子に引き出されており、半導体集積回路の１
つの入力信号端子として使用される。トランジスタ１２
の入力側は、トランジスタ１２専用のバッファ１０の出
力側と接続され、この出力側の出力が”Ｈｉｇｈ”レベ
ル状態におかれるとトランジスタ１２は遮断され半導体
集積回路の良否判断に必要な電源電流の測定テストを可
能とする。一方バッファ１０の出力が”Ｌｏｗ”レベル
状態におかれるとトランジスタ１２は導通し従来の半導
体集積回路内の負荷の一素子として使用できる。
１は、本発明の一実施例の半導体集積回路を示した回路
図である。入力バッファ１４の入力側は、電源ＶDDとの
間に配置されたトランジスタ１２の片側と接続されパッ
ド１７の端子に引き出されており、半導体集積回路の１
つの入力信号端子として使用される。トランジスタ１２
の入力側は、トランジスタ１２専用のバッファ１０の出
力側と接続され、この出力側の出力が”Ｈｉｇｈ”レベ
ル状態におかれるとトランジスタ１２は遮断され半導体
集積回路の良否判断に必要な電源電流の測定テストを可
能とする。一方バッファ１０の出力が”Ｌｏｗ”レベル
状態におかれるとトランジスタ１２は導通し従来の半導
体集積回路内の負荷の一素子として使用できる。
【００１１】同様に入力バッファ１４ａの入力側は、グ
ランドＶｓｓとの間に配置されたトランジスタ１３の片
側と接続されパッド１７ａの端子に引き出されており、
半導体集積回路の１つの入力信号端子として使用され
る。トランジスタ１３の入力側は、トランジスタ１３の
専用のインバータ１１の出力側と接続され、この出力
が”Ｌｏｗ”レベル状態に置かれるとトランジスタ１３
は遮断され半導体集積回路の良否判断に必要な電源電流
の測定テストを可能とする。他方インバータ１１の出力
が”Ｈｉｇｈ”レベル状態に置かれるトランジスタ１３
は導通しやはり従来と同様な半導体集積回路内の負荷の
一素子として使用できる。
ランドＶｓｓとの間に配置されたトランジスタ１３の片
側と接続されパッド１７ａの端子に引き出されており、
半導体集積回路の１つの入力信号端子として使用され
る。トランジスタ１３の入力側は、トランジスタ１３の
専用のインバータ１１の出力側と接続され、この出力
が”Ｌｏｗ”レベル状態に置かれるとトランジスタ１３
は遮断され半導体集積回路の良否判断に必要な電源電流
の測定テストを可能とする。他方インバータ１１の出力
が”Ｈｉｇｈ”レベル状態に置かれるトランジスタ１３
は導通しやはり従来と同様な半導体集積回路内の負荷の
一素子として使用できる。
【００１２】さらに１つの信号で同時にバッファ１０及
びインバータ１１を駆動するために、バッファ１０及び
インバータ１１の入力側はバッファ１６の出力側と接続
されている。バッファ１６の入力側はモード切り換え信
号入力端子であるパッド１５に引き出されている。
びインバータ１１を駆動するために、バッファ１０及び
インバータ１１の入力側はバッファ１６の出力側と接続
されている。バッファ１６の入力側はモード切り換え信
号入力端子であるパッド１５に引き出されている。
【００１３】ここでパッド１５に”Ｈｉｇｈ”レベルの
信号を入力すると、トランジスタ１２及びトランジスタ
１３は遮断されこの時点でパッド１７もしくはおよびパ
ッド１７ａに任意の自由な組み合わせのパターンを入力
信号として入力することができ、半導体集積回路の電源
電流の測定テストの容易化が図れる。逆にこのパッド１
５に”Ｌｏｗ”レベルの信号を印加するとトランジスタ
１２及びトランジスタ１３は導通し、いわゆるプルアッ
プ及びプルダウンの素子としての役割を果たすことがで
きる。
信号を入力すると、トランジスタ１２及びトランジスタ
１３は遮断されこの時点でパッド１７もしくはおよびパ
ッド１７ａに任意の自由な組み合わせのパターンを入力
信号として入力することができ、半導体集積回路の電源
電流の測定テストの容易化が図れる。逆にこのパッド１
５に”Ｌｏｗ”レベルの信号を印加するとトランジスタ
１２及びトランジスタ１３は導通し、いわゆるプルアッ
プ及びプルダウンの素子としての役割を果たすことがで
きる。
【００１４】
【発明の効果】以上説明したように、本発明の半導体集
積回路は、複数のトランジスタの導通及び遮断を切り換
えるモード切換信号を入力するモード切換信号入力端子
に遮断入力信号を入力することにより、従来行われてい
るトランジスタを流れる電流を遮断する組み合わせの制
約事項を満たすパターンを注意深く作成するという困難
さがなくなり、又既存のパターンの中から上記制約条件
に合致するテストパターンを探す煩雑で面倒な作業の必
要もなくなり、時間の削減も図れ、テストの容易化につ
ながる。
積回路は、複数のトランジスタの導通及び遮断を切り換
えるモード切換信号を入力するモード切換信号入力端子
に遮断入力信号を入力することにより、従来行われてい
るトランジスタを流れる電流を遮断する組み合わせの制
約事項を満たすパターンを注意深く作成するという困難
さがなくなり、又既存のパターンの中から上記制約条件
に合致するテストパターンを探す煩雑で面倒な作業の必
要もなくなり、時間の削減も図れ、テストの容易化につ
ながる。
【００１５】又、自由に任意な組み合わせのパターン作
成が可能であるので、パターン作成の柔軟性が増加す
る。更にテスト効率の良い組み合わせのパターンの作成
が可能となるので、テスト時間の短縮が図れ、コスト削
減へとつながる。又いかなる組み合わせのパターンに対
してもテストが可能となるので、種々のパターンの組み
合わせでテストすることにより、半導体集積回路の信頼
性が高まる。
成が可能であるので、パターン作成の柔軟性が増加す
る。更にテスト効率の良い組み合わせのパターンの作成
が可能となるので、テスト時間の短縮が図れ、コスト削
減へとつながる。又いかなる組み合わせのパターンに対
してもテストが可能となるので、種々のパターンの組み
合わせでテストすることにより、半導体集積回路の信頼
性が高まる。
【００１６】なお、モード切換信号入力端子を有してい
るので、この端子に複数のトランジスタを導通するよう
な信号を与えることにより簡単に従来の半導体集積回路
として使用できる。トランジスタを導通もしくは遮断す
る付加回路は比較的スペースのある入力バッファに近い
ので、この近傍に効率よく配置でき、内部回路領域を圧
迫することもない。
るので、この端子に複数のトランジスタを導通するよう
な信号を与えることにより簡単に従来の半導体集積回路
として使用できる。トランジスタを導通もしくは遮断す
る付加回路は比較的スペースのある入力バッファに近い
ので、この近傍に効率よく配置でき、内部回路領域を圧
迫することもない。
【図１】本発明の実施例の半導体集積回路を示した回路
図である。
図である。
１０、１６ バッファ １１ インバータ １２、１３ トランジスタ １４、１４ａ 入力バッファ １５、１７、１７ａ パッド
フロントページの続き (51)Int.Cl.6 識別記号 庁内整理番号 ＦＩ 技術表示箇所 8122−4Ｍ Ｈ０１Ｌ 21/82 Ｓ
Claims (1)
- 【請求項１】 複数の入力バッファと、これら複数の入
力バッファの入力側と電源もしくはグランドとの間に配
置された複数のトランジスタと、前記複数のトランジス
タの導通および遮断を切り換えるモード切換信号を入力
するモード切換信号入力端子とを備えたことを特徴とす
る半導体集積回路。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP5193559A JPH0749366A (ja) | 1993-08-04 | 1993-08-04 | 半導体集積回路 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP5193559A JPH0749366A (ja) | 1993-08-04 | 1993-08-04 | 半導体集積回路 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH0749366A true JPH0749366A (ja) | 1995-02-21 |
Family
ID=16310055
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP5193559A Pending JPH0749366A (ja) | 1993-08-04 | 1993-08-04 | 半導体集積回路 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH0749366A (ja) |
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| CN1298038C (zh) * | 2003-04-18 | 2007-01-31 | 索尼株式会社 | 半导体装置 |
-
1993
- 1993-08-04 JP JP5193559A patent/JPH0749366A/ja active Pending
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| CN1298038C (zh) * | 2003-04-18 | 2007-01-31 | 索尼株式会社 | 半导体装置 |
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Legal Events
| Date | Code | Title | Description |
|---|---|---|---|
| A02 | Decision of refusal |
Free format text: JAPANESE INTERMEDIATE CODE: A02 Effective date: 20010619 |