JPH1032257A - 半導体集積回路装置およびその製造方法 - Google Patents
半導体集積回路装置およびその製造方法Info
- Publication number
- JPH1032257A JPH1032257A JP8184790A JP18479096A JPH1032257A JP H1032257 A JPH1032257 A JP H1032257A JP 8184790 A JP8184790 A JP 8184790A JP 18479096 A JP18479096 A JP 18479096A JP H1032257 A JPH1032257 A JP H1032257A
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- JP
- Japan
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- mos transistor
- channel mos
- gate
- mis transistor
- gate length
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- Metal-Oxide And Bipolar Metal-Oxide Semiconductor Integrated Circuits (AREA)
- Testing Or Measuring Of Semiconductors Or The Like (AREA)
Abstract
(57)【要約】
【課題】 ホットキャリア寿命を評価するリングオシュ
レータにおいて、NチャネルMOSトランジスタのホッ
トキャリア寿命の評価を高精度に行う。 【解決手段】 TEGに形成されたMOSトランジスタ
のホットキャリア寿命の評価を行うリングオシュレータ
は、CMOSからなる101個のインバータ2が接続さ
れ、その出力がフィードバックする構成となっている。
NチャネルMOSトランジスタ4のゲート電極11bの
ゲート長L1が0.5μm程度に対し、PチャネルMOS
トランジスタ3のゲート電極11aのゲート長L2は0.
8μm〜1μm程度に形成され、ゲート幅W1もゲート
長L2と同じ拡大の比率で形成され、PチャネルMOS
トランジスタ3の劣化を少なくし、NチャネルMOSト
ランジスタ4の劣化による特性変動を確実に検出する。
レータにおいて、NチャネルMOSトランジスタのホッ
トキャリア寿命の評価を高精度に行う。 【解決手段】 TEGに形成されたMOSトランジスタ
のホットキャリア寿命の評価を行うリングオシュレータ
は、CMOSからなる101個のインバータ2が接続さ
れ、その出力がフィードバックする構成となっている。
NチャネルMOSトランジスタ4のゲート電極11bの
ゲート長L1が0.5μm程度に対し、PチャネルMOS
トランジスタ3のゲート電極11aのゲート長L2は0.
8μm〜1μm程度に形成され、ゲート幅W1もゲート
長L2と同じ拡大の比率で形成され、PチャネルMOS
トランジスタ3の劣化を少なくし、NチャネルMOSト
ランジスタ4の劣化による特性変動を確実に検出する。
Description
【0001】
【発明の属する技術分野】本発明は、半導体集積回路装
置およびその製造方法に関し、特に、MISトランジス
タのホットキャリア寿命を評価するリングオシュレータ
に適用して有効な技術に関するものである。
置およびその製造方法に関し、特に、MISトランジス
タのホットキャリア寿命を評価するリングオシュレータ
に適用して有効な技術に関するものである。
【0002】
【従来の技術】本発明者が検討したところによれば、回
路評価やプロセス特性評価のために半導体チップなどに
搭載するテスト素子群から形成されるテスト領域である
TEG(Test Element Group)によ
るNチャネルMOS(Metal Oxide Sem
iconductor)トランジスタなどの特性の経年
変化を生じさせるホットキャリア寿命の評価は、インバ
ータを奇数段接続し、出力をフィードバックするリング
オシュレータの発振周波数の変化を測定し、この変化か
らホットキャリア劣化を見積もっている。
路評価やプロセス特性評価のために半導体チップなどに
搭載するテスト素子群から形成されるテスト領域である
TEG(Test Element Group)によ
るNチャネルMOS(Metal Oxide Sem
iconductor)トランジスタなどの特性の経年
変化を生じさせるホットキャリア寿命の評価は、インバ
ータを奇数段接続し、出力をフィードバックするリング
オシュレータの発振周波数の変化を測定し、この変化か
らホットキャリア劣化を見積もっている。
【0003】なお、TEGについて詳しく述べてある例
としては、1995年5月1日、日経PB社発行、19
95年5月号「日経マイクロデバイス」P66,P67
があり、この文献には、CMOS性能評価TEGにおけ
る測定および評価が記載されている。
としては、1995年5月1日、日経PB社発行、19
95年5月号「日経マイクロデバイス」P66,P67
があり、この文献には、CMOS性能評価TEGにおけ
る測定および評価が記載されている。
【0004】
【発明が解決しようとする課題】ところが、上記のよう
なTEGに設けられたリングオシュレータによるホット
キャリア寿命の評価では、次のような問題点があること
が本発明者により見い出された。
なTEGに設けられたリングオシュレータによるホット
キャリア寿命の評価では、次のような問題点があること
が本発明者により見い出された。
【0005】すなわち、電圧ストレスの印加によって、
NチャネルMOSトランジスタではソース−ドレイン電
流Idsが減少するのに対して、PチャネルMOSトラ
ンジスタはしきい値電圧|Vth|が低下し、ソース−
ドレイン電流|Ids|が増えるため、リングオシュレ
ータでは、PMOSトランジスタの影響を受けてしまい
周波数劣化がほとんど生じないという問題がある。
NチャネルMOSトランジスタではソース−ドレイン電
流Idsが減少するのに対して、PチャネルMOSトラ
ンジスタはしきい値電圧|Vth|が低下し、ソース−
ドレイン電流|Ids|が増えるため、リングオシュレ
ータでは、PMOSトランジスタの影響を受けてしまい
周波数劣化がほとんど生じないという問題がある。
【0006】本発明の目的は、MISトランジスタのホ
ットキャリア寿命を評価するリングオシュレータに用い
られるPチャネルMOSトランジスタのホットキャリア
による特性劣化を防止することにより、NチャネルMO
Sトランジスタのホットキャリア寿命の評価を高精度に
行うことのできる半導体集積回路装置およびその製造方
法を提供することにある。
ットキャリア寿命を評価するリングオシュレータに用い
られるPチャネルMOSトランジスタのホットキャリア
による特性劣化を防止することにより、NチャネルMO
Sトランジスタのホットキャリア寿命の評価を高精度に
行うことのできる半導体集積回路装置およびその製造方
法を提供することにある。
【0007】本発明の前記ならびにその他の目的と新規
な特徴は、本明細書の記述および添付図面から明らかに
なるであろう。
な特徴は、本明細書の記述および添付図面から明らかに
なるであろう。
【0008】
【課題を解決するための手段】本願において開示される
発明のうち、代表的なものの概要を簡単に説明すれば、
以下のとおりである。
発明のうち、代表的なものの概要を簡単に説明すれば、
以下のとおりである。
【0009】すなわち、本発明の半導体集積回路装置
は、検査領域に形成されたMISトランジスタのホット
キャリア寿命を評価するリングオシュレータをCMIS
により構成すると伴に前記CMISの内、PチャネルM
ISトランジスタにおけるゲート幅ならびにゲート長の
寸法を意図的に大きくしたものである。
は、検査領域に形成されたMISトランジスタのホット
キャリア寿命を評価するリングオシュレータをCMIS
により構成すると伴に前記CMISの内、PチャネルM
ISトランジスタにおけるゲート幅ならびにゲート長の
寸法を意図的に大きくしたものである。
【0010】それにより、ホットキャリアによりるPチ
ャネルMISトランジスタの特性変動を防止し、ストレ
ス電圧印加による周波数変動を確実に検出することがで
きる。
ャネルMISトランジスタの特性変動を防止し、ストレ
ス電圧印加による周波数変動を確実に検出することがで
きる。
【0011】また、本発明の半導体集積回路装置は、前
記PチャネルMISトランジスタにおける前記ゲート長
が、NチャネルMISトランジスタのゲート長より0.3
μm以上大きく形成され、前記ゲート幅が、前記ゲート
長を拡大した比率と同じ比率で大きく形成された寸法よ
りなるものである。
記PチャネルMISトランジスタにおける前記ゲート長
が、NチャネルMISトランジスタのゲート長より0.3
μm以上大きく形成され、前記ゲート幅が、前記ゲート
長を拡大した比率と同じ比率で大きく形成された寸法よ
りなるものである。
【0012】それにより、ホットキャリアによるPチャ
ネルMISトランジスタの特性変動を確実に防止し、ス
トレス電圧印加による周波数変動をより確実に検出する
ことができる。
ネルMISトランジスタの特性変動を確実に防止し、ス
トレス電圧印加による周波数変動をより確実に検出する
ことができる。
【0013】さらに、本発明の半導体集積回路装置の製
造方法は、インバータ回路をCMISにより構成すると
伴にCMISの内、PチャネルMISトランジスタにお
けるゲート幅ならびにゲート長の寸法を意図的に大きく
したリングオシュレータによりNチャネルMISトラン
ジスタの劣化を検出する工程を有したものである。
造方法は、インバータ回路をCMISにより構成すると
伴にCMISの内、PチャネルMISトランジスタにお
けるゲート幅ならびにゲート長の寸法を意図的に大きく
したリングオシュレータによりNチャネルMISトラン
ジスタの劣化を検出する工程を有したものである。
【0014】また、本発明の半導体集積回路装置の製造
方法は、前記PチャネルMISトランジスタにおける前
記ゲート長が、NチャネルMISトランジスタのゲート
長より0.3μm以上大きく形成され、前記ゲート幅が、
前記ゲート長を拡大した比率と同じ比率で大きく形成さ
れた寸法よりなるものである。
方法は、前記PチャネルMISトランジスタにおける前
記ゲート長が、NチャネルMISトランジスタのゲート
長より0.3μm以上大きく形成され、前記ゲート幅が、
前記ゲート長を拡大した比率と同じ比率で大きく形成さ
れた寸法よりなるものである。
【0015】さらに、本発明の半導体集積回路装置の製
造方法は、前記検査領域が、半導体ウエハにおけるスク
ライブ領域または半導体チップ内に形成されたものであ
る。
造方法は、前記検査領域が、半導体ウエハにおけるスク
ライブ領域または半導体チップ内に形成されたものであ
る。
【0016】以上のことにより、ストレス電圧印加によ
り周波数低下を起こすNチャネルMISトランジスタの
劣化の検出精度を大幅に向上させることができ、ホット
キャリア寿命試験に評価を高精度に行うことができる。
り周波数低下を起こすNチャネルMISトランジスタの
劣化の検出精度を大幅に向上させることができ、ホット
キャリア寿命試験に評価を高精度に行うことができる。
【0017】
【発明の実施の形態】以下、本発明の実施の形態を図面
に基づいて詳細に説明する。
に基づいて詳細に説明する。
【0018】図1は、本発明の一実施の形態によるTE
Gに設けられたホットキャリア寿命の評価を行うリング
オシュレータの構成説明図、図2は、本発明の一実施の
形態によるリングオシュレータに用いられるインバータ
の回路図、図3は、本発明の一実施の形態によるインバ
ータにおける素子レイアウトの説明図である。
Gに設けられたホットキャリア寿命の評価を行うリング
オシュレータの構成説明図、図2は、本発明の一実施の
形態によるリングオシュレータに用いられるインバータ
の回路図、図3は、本発明の一実施の形態によるインバ
ータにおける素子レイアウトの説明図である。
【0019】本実施の形態1において、回路評価やプロ
セス特性評価のために半導体チップなどに搭載するテス
ト素子群であるTEG(検査領域)において、Nチャネ
ルMOSトランジスタ(MISトランジスタ)のホット
キャリア寿命の評価を行うリングオシュレータ1は、た
とえば、101個のインバータ2が接続され、その出力
がフィードバックする構成となっている。
セス特性評価のために半導体チップなどに搭載するテス
ト素子群であるTEG(検査領域)において、Nチャネ
ルMOSトランジスタ(MISトランジスタ)のホット
キャリア寿命の評価を行うリングオシュレータ1は、た
とえば、101個のインバータ2が接続され、その出力
がフィードバックする構成となっている。
【0020】また、101個のインバータ2の内、最後
段のインバータ2の出力がインバータなどのバッファ2
aと接続されており、このバッファ2aの出力される周
波数を周波数モニタCMによってモニタし、ホットキャ
リア寿命の評価を行う。
段のインバータ2の出力がインバータなどのバッファ2
aと接続されており、このバッファ2aの出力される周
波数を周波数モニタCMによってモニタし、ホットキャ
リア寿命の評価を行う。
【0021】そして、前述したTEGは、半導体ウエハ
におけるスクライブ領域または半導体チップ内に形成さ
れている。
におけるスクライブ領域または半導体チップ内に形成さ
れている。
【0022】また、各々のインバータ2は、図2に示す
ように、PチャネルMOSトランジスタ(PチャネルM
ISトランジスタ)3とNチャネルMOSトランジスタ
4とが組み合わせれた回路であるCMOS(CMIS)
MTからなっている。
ように、PチャネルMOSトランジスタ(PチャネルM
ISトランジスタ)3とNチャネルMOSトランジスタ
4とが組み合わせれた回路であるCMOS(CMIS)
MTからなっている。
【0023】次に、インバータ2におけるPチャネルM
OSトランジスタ3とNチャネルMOSトランジスタ4
とのレイアウト構成を図3を用いて説明する。
OSトランジスタ3とNチャネルMOSトランジスタ4
とのレイアウト構成を図3を用いて説明する。
【0024】まず、PチャネルMOSトランジスタ3
は、たとえば、P形半導体基板上にN−WELL5を形
成し、このN−WELL5内にPチャネルMOSトラン
ジスタ3が形成されている。
は、たとえば、P形半導体基板上にN−WELL5を形
成し、このN−WELL5内にPチャネルMOSトラン
ジスタ3が形成されている。
【0025】これらPチャネルMOSトランジスタ3に
おいて、チャネルを挟んだ両側の所定の位置には、半導
体領域である拡散層6が形成されている。
おいて、チャネルを挟んだ両側の所定の位置には、半導
体領域である拡散層6が形成されている。
【0026】次に、NチャネルMOSトランジスタ4
は、P形半導体基板上に形成されたチャネルを挟んだ両
側の所定の位置に半導体領域である拡散層7が形成され
ている。
は、P形半導体基板上に形成されたチャネルを挟んだ両
側の所定の位置に半導体領域である拡散層7が形成され
ている。
【0027】また、PチャネルMOSトランジスタ3に
形成された一方の拡散層6には、電源電圧VDDの配線8
が接続され、PチャネルMOSトランジスタ3の他方の
拡散層6は、NチャネルMOSトランジスタ4の一方の
拡散層7と配線9によって電気的に接続されている。
形成された一方の拡散層6には、電源電圧VDDの配線8
が接続され、PチャネルMOSトランジスタ3の他方の
拡散層6は、NチャネルMOSトランジスタ4の一方の
拡散層7と配線9によって電気的に接続されている。
【0028】また、NチャネルMOSトランジスタ4の
他方の拡散層6は、グランド電位VSSの配線10が接続
されている。
他方の拡散層6は、グランド電位VSSの配線10が接続
されている。
【0029】次に、PチャネルMOSトランジスタ3と
NチャネルMOSトランジスタ4には、絶縁膜を介して
ゲート11が形成されており、このゲート11は、Pチ
ャネルMOSトランジスタ3のチャネル上方に形成され
たゲート電極11a、NチャネルMOSトランジスタ4
のチャネル上方に形成されたゲート電極11bならびに
ゲート電極11a,11bとを接続するゲート配線11
cよって構成されている。
NチャネルMOSトランジスタ4には、絶縁膜を介して
ゲート11が形成されており、このゲート11は、Pチ
ャネルMOSトランジスタ3のチャネル上方に形成され
たゲート電極11a、NチャネルMOSトランジスタ4
のチャネル上方に形成されたゲート電極11bならびに
ゲート電極11a,11bとを接続するゲート配線11
cよって構成されている。
【0030】また、NチャネルMOSトランジスタ4の
ゲート電極11bにおけるゲート長L1は、たとえば、
0.5μm程度の一定のゲート長により形成されており、
PチャネルMOSトランジスタ3におけるゲート電極1
1aのゲート長L2は、前述した通常のゲート長L1よ
りも大きい、0.8μm〜1μm程度のゲート長により形
成されている。
ゲート電極11bにおけるゲート長L1は、たとえば、
0.5μm程度の一定のゲート長により形成されており、
PチャネルMOSトランジスタ3におけるゲート電極1
1aのゲート長L2は、前述した通常のゲート長L1よ
りも大きい、0.8μm〜1μm程度のゲート長により形
成されている。
【0031】さらに、PチャネルMOSトランジスタ3
におけるゲート電極11aのゲート幅W1も、拡散層6
を広げることによりゲート長L2と同じ比率で大きく形
成されており、ゲート電極11aのゲート長L2を大き
くしたことよってPチャネルMOSトランジスタ3に流
れる電流値が減少することを防止している。
におけるゲート電極11aのゲート幅W1も、拡散層6
を広げることによりゲート長L2と同じ比率で大きく形
成されており、ゲート電極11aのゲート長L2を大き
くしたことよってPチャネルMOSトランジスタ3に流
れる電流値が減少することを防止している。
【0032】よって、インバータ2にゲート電極11a
のゲート長L2を大きくすることによって、Pチャネル
MOSトランジスタ3におけるゲート電極11aの両端
にかかる電界を小さくすることができ、PチャネルMO
Sトランジスタ3の劣化を少なくすることができる。
のゲート長L2を大きくすることによって、Pチャネル
MOSトランジスタ3におけるゲート電極11aの両端
にかかる電界を小さくすることができ、PチャネルMO
Sトランジスタ3の劣化を少なくすることができる。
【0033】そして、PチャネルMOSトランジスタ3
およびNチャネルMOSトランジスタ4によって構成さ
れたインバータ2からなるリングオシュレータ1のスト
レス印加による発振周波数を前述した周波数モニタCM
によって測定し、NチャネルMOSトランジスタ4にお
ける劣化の評価を行う。
およびNチャネルMOSトランジスタ4によって構成さ
れたインバータ2からなるリングオシュレータ1のスト
レス印加による発振周波数を前述した周波数モニタCM
によって測定し、NチャネルMOSトランジスタ4にお
ける劣化の評価を行う。
【0034】それにより、本実施の形態では、Pチャネ
ルMOSトランジスタ3のゲート長L2を大きくするこ
とにより、PチャネルMOSトランジスタ3の特性変動
を防止でき、NチャネルMOSトランジスタ4の劣化に
よる特性変動を確実に検出することができ、ホットキャ
リア寿命の評価精度を向上させることができる。
ルMOSトランジスタ3のゲート長L2を大きくするこ
とにより、PチャネルMOSトランジスタ3の特性変動
を防止でき、NチャネルMOSトランジスタ4の劣化に
よる特性変動を確実に検出することができ、ホットキャ
リア寿命の評価精度を向上させることができる。
【0035】以上、本発明者によってなされた発明を発
明の実施の形態に基づき具体的に説明したが、本発明は
前記実施の形態に限定されるものではなく、その要旨を
逸脱しない範囲で種々変更可能であることはいうまでも
ない。
明の実施の形態に基づき具体的に説明したが、本発明は
前記実施の形態に限定されるものではなく、その要旨を
逸脱しない範囲で種々変更可能であることはいうまでも
ない。
【0036】
【発明の効果】本願によって開示される発明のうち、代
表的なものによって得られる効果を簡単に説明すれば、
以下のとおりである。
表的なものによって得られる効果を簡単に説明すれば、
以下のとおりである。
【0037】(1)本発明によれば、ホットキャリアに
よりるPチャネルMISトランジスタの特性変動を防止
し、ストレス電圧印加による周波数変動を確実に検出す
ることができる。
よりるPチャネルMISトランジスタの特性変動を防止
し、ストレス電圧印加による周波数変動を確実に検出す
ることができる。
【0038】(2)また、本発明では、上記(1)によ
り、ストレス電圧印加により周波数低下を起こすNチャ
ネルMISトランジスタの劣化の検出精度を大幅に向上
させることができ、ホットキャリア寿命試験に評価を高
精度に行うことができる。
り、ストレス電圧印加により周波数低下を起こすNチャ
ネルMISトランジスタの劣化の検出精度を大幅に向上
させることができ、ホットキャリア寿命試験に評価を高
精度に行うことができる。
【図面の簡単な説明】
【図1】本発明の一実施の形態によるTEGに設けられ
たホットキャリア寿命の評価を行うリングオシュレータ
の構成説明図である。
たホットキャリア寿命の評価を行うリングオシュレータ
の構成説明図である。
【図2】本発明の一実施の形態によるリングオシュレー
タに用いられるインバータの回路図である。
タに用いられるインバータの回路図である。
【図3】本発明の一実施の形態によるインバータにおけ
る素子レイアウトの説明図である。
る素子レイアウトの説明図である。
1 リングオシュレータ 2 インバータ 2a バッファ 3 PチャネルMOSトランジスタ(PチャネルMIS
トランジスタ) 4 NチャネルMOSトランジスタ 5 N−WELL 6 拡散層 7 拡散層 8 配線 9 配線 10 配線 11 ゲート 11a ゲート電極 11b ゲート電極 11c ゲート配線 CM 周波数モニタ MT CMOS(CMIS) VDD 電源電圧 VSS グランド電位 L1 ゲート長 L2 ゲート長 W1 ゲート幅
トランジスタ) 4 NチャネルMOSトランジスタ 5 N−WELL 6 拡散層 7 拡散層 8 配線 9 配線 10 配線 11 ゲート 11a ゲート電極 11b ゲート電極 11c ゲート配線 CM 周波数モニタ MT CMOS(CMIS) VDD 電源電圧 VSS グランド電位 L1 ゲート長 L2 ゲート長 W1 ゲート幅
Claims (5)
- 【請求項1】 MISトランジスタのホットキャリア寿
命を評価するリングオシュレータが形成された検査領域
を有する半導体集積回路装置であって、前記リングオシ
ュレータに用いられるインバータ回路をCMISにより
構成すると伴に前記CMISの内、PチャネルMISト
ランジスタにおけるゲート幅ならびにゲート長の寸法を
意図的に大きくしたことを特徴とする半導体集積回路装
置。 - 【請求項2】 請求項1記載の半導体集積回路装置にお
いて、前記PチャネルMISトランジスタにおける前記
ゲート長が、NチャネルMISトランジスタのゲート長
より0.3μm以上大きく形成され、前記ゲート幅が、前
記ゲート長を拡大した比率と同じ比率で大きく形成され
た寸法よりなることを特徴とする半導体集積回路装置。 - 【請求項3】 MISトランジスタのホットキャリア寿
命を評価するリングオシュレータが形成された検査領域
を有する半導体集積回路装置の製造方法であって、イン
バータ回路をCMISにより構成すると伴に前記CMI
Sの内、PチャネルMISトランジスタにおけるゲート
幅ならびにゲート長の寸法を意図的に大きくした前記リ
ングオシュレータによりNチャネルMISトランジスタ
の劣化を検出する工程を有したことを特徴とする半導体
集積回路装置の製造方法。 - 【請求項4】 請求項3記載の半導体集積回路装置の製
造方法において、前記PチャネルMISトランジスタに
おける前記ゲート長が、NチャネルMISトランジスタ
のゲート長より0.3μm以上大きく形成され、前記ゲー
ト幅が、前記ゲート長を拡大した比率と同じ比率で大き
く形成された寸法よりなることを特徴とする半導体集積
回路装置の製造方法。 - 【請求項5】 請求項3または4記載の半導体集積回路
装置の製造方法において、前記検査領域が、半導体ウエ
ハにおけるスクライブ領域または半導体チップ内に形成
されたことを特徴とする半導体集積回路装置の製造方
法。
Priority Applications (1)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
JP8184790A JPH1032257A (ja) | 1996-07-15 | 1996-07-15 | 半導体集積回路装置およびその製造方法 |
Applications Claiming Priority (1)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
JP8184790A JPH1032257A (ja) | 1996-07-15 | 1996-07-15 | 半導体集積回路装置およびその製造方法 |
Publications (1)
Publication Number | Publication Date |
---|---|
JPH1032257A true JPH1032257A (ja) | 1998-02-03 |
Family
ID=16159346
Family Applications (1)
Application Number | Title | Priority Date | Filing Date |
---|---|---|---|
JP8184790A Pending JPH1032257A (ja) | 1996-07-15 | 1996-07-15 | 半導体集積回路装置およびその製造方法 |
Country Status (1)
Country | Link |
---|---|
JP (1) | JPH1032257A (ja) |
Cited By (4)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
KR100365536B1 (ko) * | 2000-05-04 | 2002-12-18 | 주식회사 아토웨이브 | 듀얼 안테나를 이용한 휴대용 단말기의 중계기 |
US7292955B2 (en) | 2002-04-24 | 2007-11-06 | Semiconductor Energy Laboratory Co., Ltd. | Method and apparatus for examining semiconductor apparatus and method for designing semiconductor apparatus |
KR100991954B1 (ko) | 2003-04-30 | 2010-11-04 | 크로스텍 캐피탈, 엘엘씨 | 씨모스 이미지 센서의 픽셀 특성 평가용 테스트 패턴 및 그 모듈 |
WO2022142294A1 (zh) * | 2021-01-04 | 2022-07-07 | 长鑫存储技术有限公司 | 热载流子效应退化性能的评估方法 |
-
1996
- 1996-07-15 JP JP8184790A patent/JPH1032257A/ja active Pending
Cited By (4)
Publication number | Priority date | Publication date | Assignee | Title |
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KR100365536B1 (ko) * | 2000-05-04 | 2002-12-18 | 주식회사 아토웨이브 | 듀얼 안테나를 이용한 휴대용 단말기의 중계기 |
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WO2022142294A1 (zh) * | 2021-01-04 | 2022-07-07 | 长鑫存储技术有限公司 | 热载流子效应退化性能的评估方法 |
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