JPH03229314A - 電力用半導体装置 - Google Patents
電力用半導体装置Info
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- JPH03229314A JPH03229314A JP2534890A JP2534890A JPH03229314A JP H03229314 A JPH03229314 A JP H03229314A JP 2534890 A JP2534890 A JP 2534890A JP 2534890 A JP2534890 A JP 2534890A JP H03229314 A JPH03229314 A JP H03229314A
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- 239000004065 semiconductor Substances 0.000 title claims description 10
- 238000001514 detection method Methods 0.000 claims abstract description 41
- 230000002159 abnormal effect Effects 0.000 description 2
- 238000010586 diagram Methods 0.000 description 2
- 230000000694 effects Effects 0.000 description 2
- 230000007423 decrease Effects 0.000 description 1
- 238000005516 engineering process Methods 0.000 description 1
- 238000000034 method Methods 0.000 description 1
- 238000012544 monitoring process Methods 0.000 description 1
Landscapes
- Control Of Voltage And Current In General (AREA)
- Control Of Electrical Variables (AREA)
- Continuous-Control Power Sources That Use Transistors (AREA)
Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
ｒ ｆ ”＆し／ｒ′Ｖ工＋１ｌｆｌハＴＨＥＮ本発明
は、負荷電流の検出精度を改良した電力用半導体装置に
関する。
は、負荷電流の検出精度を改良した電力用半導体装置に
関する。
電力用の半導体素子に流れる負荷電流を検出する回路と
して、例えば、米国特許Ｎｏ、４５５３０８’４号に開
示された回路が知られている。 上記回路は、第２図に示すように、負荷電流駆動用のパ
ワーＭＯ３）ランジスタ５１に、電流検出用のパワーＭ
ＯＳトランジスタ５２をカレントミラー接続して、負荷
電流■、の１／ｎ＜ｎは、例えば“２０００”程度）を
、検圧電流Ｉｏとして取り出し、これを、抵抗値が既知
の電流検出用抵抗Ｒ８に流し、その両端の電位差を検出
する等して、負荷電流■、を検出する回路である。
して、例えば、米国特許Ｎｏ、４５５３０８’４号に開
示された回路が知られている。 上記回路は、第２図に示すように、負荷電流駆動用のパ
ワーＭＯ３）ランジスタ５１に、電流検出用のパワーＭ
ＯＳトランジスタ５２をカレントミラー接続して、負荷
電流■、の１／ｎ＜ｎは、例えば“２０００”程度）を
、検圧電流Ｉｏとして取り出し、これを、抵抗値が既知
の電流検出用抵抗Ｒ８に流し、その両端の電位差を検出
する等して、負荷電流■、を検出する回路である。
前述の米国特許Ｎｏ、４５５３０８４号の回路は、パワ
ーＭＯ３）ランジスタ５１と、パワーＭＯＳトランジス
タ５２の０３間（ゲート・ソース間）電圧に、検出電圧
分の差が生じて、前言己カレントミ丹−のトドｎ＋ごズ
レがを生ずるため、検出精度が悪いという問題点を有す
る。 また、電流検出用抵抗Ｒ１を同一チップ上に構成しよう
とすると、設計抵抗値からの偏差が、個々のチップにつ
いてハラつきがちであるため、チップの外部に接続した
いという要請がある。しかし、その場合には、そのまま
では、チップの外部接続用端子数が増加してしまうとい
う問題が発生する。 本発明は、上述の問題点に鑑みて成されたものであり、
精度の良い検出を可能とすると共に、電流検出用抵抗を
外部接続する場合にも、チップの端子数の増加がない装
置を提供することを目的としている。
ーＭＯ３）ランジスタ５１と、パワーＭＯＳトランジス
タ５２の０３間（ゲート・ソース間）電圧に、検出電圧
分の差が生じて、前言己カレントミ丹−のトドｎ＋ごズ
レがを生ずるため、検出精度が悪いという問題点を有す
る。 また、電流検出用抵抗Ｒ１を同一チップ上に構成しよう
とすると、設計抵抗値からの偏差が、個々のチップにつ
いてハラつきがちであるため、チップの外部に接続した
いという要請がある。しかし、その場合には、そのまま
では、チップの外部接続用端子数が増加してしまうとい
う問題が発生する。 本発明は、上述の問題点に鑑みて成されたものであり、
精度の良い検出を可能とすると共に、電流検出用抵抗を
外部接続する場合にも、チップの端子数の増加がない装
置を提供することを目的としている。
【問題点を解決するための手段及び作用】本発明は、電
流出力側が負荷に直列に接続される負荷駆動用パワーデ
バイスと、該デバイスにカレントミラー接続された負荷
電流検出用パワーデバイスと、２つのパワーデバイスの
電流出力側の電位の大小に応じた信号を出力する比較手
段とを有し、さらに、負荷電流検出用パワーデバイスの
電流出力側に直列に、かつ、前記負荷に並列に接続され
た電流検出用抵抗と、電流検出用抵抗に直列に、かつ、
前記負荷に並列に接続されたパワーデバイスオン・オフ
用のスイッチング手段とを有する電力用半導体装置であ
る。 本発明の装置では、上述のように負荷と電流検出用抵抗
とが並列に接続されるため、負荷電流は検出電流に影響
を与えず互いに独立している。 また、パワートランジスタオン・オフ用のスイッチング
手段が、電流検出用抵抗に直列に接続されているため、
電流検出用抵抗を外部接続する場合にも、チップの端子
、数の増加はない。
流出力側が負荷に直列に接続される負荷駆動用パワーデ
バイスと、該デバイスにカレントミラー接続された負荷
電流検出用パワーデバイスと、２つのパワーデバイスの
電流出力側の電位の大小に応じた信号を出力する比較手
段とを有し、さらに、負荷電流検出用パワーデバイスの
電流出力側に直列に、かつ、前記負荷に並列に接続され
た電流検出用抵抗と、電流検出用抵抗に直列に、かつ、
前記負荷に並列に接続されたパワーデバイスオン・オフ
用のスイッチング手段とを有する電力用半導体装置であ
る。 本発明の装置では、上述のように負荷と電流検出用抵抗
とが並列に接続されるため、負荷電流は検出電流に影響
を与えず互いに独立している。 また、パワートランジスタオン・オフ用のスイッチング
手段が、電流検出用抵抗に直列に接続されているため、
電流検出用抵抗を外部接続する場合にも、チップの端子
、数の増加はない。
以下、本発明の実施例を、第１図に即して説明する。
図示の回路は、同一チップ上に構成された負荷電流駆動
用のパワーＭＯ３）ランジスタ１１、電流検出用のパワ
ーＭＯ５）ランジスタ１２、コンパレータ１４、コンパ
レータ１５、プルアップ抵抗１８、及び、駆動回路１６
と、上記チップに外部接続された負荷Ｒｚ電流検出用抵
抗Ｒ９、及び、スイッチング用のＮＰＮ ｌ−ランシス
タ１７とから構成される。 パワーＭＯ３）ランシスタ１２は、パワーＭＯＳトラン
ジスタ１１にカレントミラー接続されており、該２つの
トランジスタ１１．１２のゲートには、駆動回路１６か
らの駆動信号が印加されるように構成されている。 マタ、パワーＭＯＳトランジスタ１１のソースは、前記
チップの０［ＪＴ端子を介して負荷ＲＬの一端に接続さ
れており、該負荷Ｒ５の他端は接地されている。一方、
パワーＭＯ３）ランジスタ１２のソースは、前記チップ
の５ＥＮＳＥ／ＩＮ端子を介して電流検出用抵抗Ｒ１の
一端に接続されており、該検出用抵抗Ｒ９の他端は、Ｎ
ＰＮ−）ランジスタ１７を介して接地されている。 さらに、パワーＭＯＳトランジスタ１１のソース側は、
コンパレータ１４の反転入力端子にも接続され、一方、
パワーＭＯ３）ランジスタ１２のソース側は、コンパレ
ータ１４の非反転入力端子にも接続されている。 前述のように、ＭＯ３Ｉ−ランシスタ１１．１２はカレ
ントミラー接続されており、その比ｎの大きさは、本実
施例では、 ｎ ＝ ２０００ ＝ Ｉ 、 ／ Ｉ 。 に設定されている。即ち、上記２つのＭＯＳ）ランジス
タ１１．１２がＯＮした場合には、電流検出用抵抗Ｒ９
に、負荷電流■、の１／２０００の値の検出電流■。が
流れる。 また、このとき、実施例装置のように、Ｒ，／ＲＬ＝２
０００ に設定すると、負荷電流ＩＬが正常（−負荷が正常）で
ある場合には、上記２つのＭＯＳ）ランジスタ１１．１
２のソース電位が、略平衡状態となる筈である。 したがって、ＤＩＡＧ端子からチップ外部へ出力される
コンパレータ１４の出力をモニタすることにより、負荷
電流ＩＬの正常／異常を、換言すれば、負荷ＲＬの正常
／異常を判定することができる。なお、コンパレータ１
４とともに、該コンパレータ１４と同様にして、検出レ
ベルの異なる複数個のコンパレータを接続した場合には
、複数パターンの電流検出が可能となる。 また、本実施例装置の回路に於いて、パワーＭＯＳトラ
ンジスタ１２のソース側は、コンパレタ１５の反転入力
端子にも接続されている。さらに、該反転入力端子には
プルアップ抵抗１８の一端が接続されるとともに、該プ
ルアップ抵抗１８の他端は電源Ｖ ＤＤに接続されてい
る。 次に、ＮＰＮトランジスタ１７の作用について説明する
。 まず、パワーＭＯ３Ｉ−ランジスタ１２のＯＦＦ時に於
いて、コンパレータ１５の反転入力端子には、電源電圧
Ｖ、。が入力している。なお、フンパレータ１５の非反
転入力端子には、所定値の基準電圧Ｖ ＱＥＦが入力さ
れている。 いま、スイッチング用のＮＰＮ ）ランジスタ１７のベ
ースにオン信号（信号Ｓ、のハイレベル状態）が入力さ
れて、該トランジスタ１７がターンオンすると、コンパ
レータ１５の反転入力端子の入力電圧値が低下して、基
準電圧ＶＲ）：Ｆとの大小関係が反転する。このため、
コンパレータ１５の出力信号は、ロウレベルからハイレ
ベルとなり、駆動回路１６に入力する。 これにより、駆動回路１６は、前記２つのパワＭＯ３）
ランジスタ１１．１２に対して駆動信号を出力し、パワ
ーＭＯ３）ランジスタ１１．１２を駆動する。即ち、Ｎ
ＰＮ ）ランジスタ１７へのＯＮ信号により、パワーＭ
Ｏ３Ｉ−ランジスタ１１．１２をＯＮさせることができ
る。 なお、パワーＭＯＳトランジスタ１１．１２がＯＮする
と、検出抵抗Ｒ，には検出電流■。が流れるため、再び
コンパレータ１５の反転入力端子への入力電圧値が上昇
する。 また、駆動回路１６への入力信号は、ＮＰＮ ）ランシ
スタ１７への入力信号Ｓ、の立ち上がりに同期して、ロ
ー ハイ、ローと変化する。 なお、上述の実施例では、スイ・ソチング手段としてＮ
ＰＮ ）ランジスタ１７を用いているが、これは他の手
段、例えば、ＭＯＳＦＥＴ、ＩＪシレーで構成してもよ
い。また、上述の実施例では、負荷電流検出抵抗Ｒｏ
、ＮＰＮトランジスタ１７をチップ外部に接続している
が、これは、チップ内部に構成してもよい。 又、パワーＭＯＳトランジスタ１１．１２は、ＩＧＢＴ
、（絶縁ゲート型バイポーラトランジスタ）でも構成可
能である。
用のパワーＭＯ３）ランジスタ１１、電流検出用のパワ
ーＭＯ５）ランジスタ１２、コンパレータ１４、コンパ
レータ１５、プルアップ抵抗１８、及び、駆動回路１６
と、上記チップに外部接続された負荷Ｒｚ電流検出用抵
抗Ｒ９、及び、スイッチング用のＮＰＮ ｌ−ランシス
タ１７とから構成される。 パワーＭＯ３）ランシスタ１２は、パワーＭＯＳトラン
ジスタ１１にカレントミラー接続されており、該２つの
トランジスタ１１．１２のゲートには、駆動回路１６か
らの駆動信号が印加されるように構成されている。 マタ、パワーＭＯＳトランジスタ１１のソースは、前記
チップの０［ＪＴ端子を介して負荷ＲＬの一端に接続さ
れており、該負荷Ｒ５の他端は接地されている。一方、
パワーＭＯ３）ランジスタ１２のソースは、前記チップ
の５ＥＮＳＥ／ＩＮ端子を介して電流検出用抵抗Ｒ１の
一端に接続されており、該検出用抵抗Ｒ９の他端は、Ｎ
ＰＮ−）ランジスタ１７を介して接地されている。 さらに、パワーＭＯＳトランジスタ１１のソース側は、
コンパレータ１４の反転入力端子にも接続され、一方、
パワーＭＯ３）ランジスタ１２のソース側は、コンパレ
ータ１４の非反転入力端子にも接続されている。 前述のように、ＭＯ３Ｉ−ランシスタ１１．１２はカレ
ントミラー接続されており、その比ｎの大きさは、本実
施例では、 ｎ ＝ ２０００ ＝ Ｉ 、 ／ Ｉ 。 に設定されている。即ち、上記２つのＭＯＳ）ランジス
タ１１．１２がＯＮした場合には、電流検出用抵抗Ｒ９
に、負荷電流■、の１／２０００の値の検出電流■。が
流れる。 また、このとき、実施例装置のように、Ｒ，／ＲＬ＝２
０００ に設定すると、負荷電流ＩＬが正常（−負荷が正常）で
ある場合には、上記２つのＭＯＳ）ランジスタ１１．１
２のソース電位が、略平衡状態となる筈である。 したがって、ＤＩＡＧ端子からチップ外部へ出力される
コンパレータ１４の出力をモニタすることにより、負荷
電流ＩＬの正常／異常を、換言すれば、負荷ＲＬの正常
／異常を判定することができる。なお、コンパレータ１
４とともに、該コンパレータ１４と同様にして、検出レ
ベルの異なる複数個のコンパレータを接続した場合には
、複数パターンの電流検出が可能となる。 また、本実施例装置の回路に於いて、パワーＭＯＳトラ
ンジスタ１２のソース側は、コンパレタ１５の反転入力
端子にも接続されている。さらに、該反転入力端子には
プルアップ抵抗１８の一端が接続されるとともに、該プ
ルアップ抵抗１８の他端は電源Ｖ ＤＤに接続されてい
る。 次に、ＮＰＮトランジスタ１７の作用について説明する
。 まず、パワーＭＯ３Ｉ−ランジスタ１２のＯＦＦ時に於
いて、コンパレータ１５の反転入力端子には、電源電圧
Ｖ、。が入力している。なお、フンパレータ１５の非反
転入力端子には、所定値の基準電圧Ｖ ＱＥＦが入力さ
れている。 いま、スイッチング用のＮＰＮ ）ランジスタ１７のベ
ースにオン信号（信号Ｓ、のハイレベル状態）が入力さ
れて、該トランジスタ１７がターンオンすると、コンパ
レータ１５の反転入力端子の入力電圧値が低下して、基
準電圧ＶＲ）：Ｆとの大小関係が反転する。このため、
コンパレータ１５の出力信号は、ロウレベルからハイレ
ベルとなり、駆動回路１６に入力する。 これにより、駆動回路１６は、前記２つのパワＭＯ３）
ランジスタ１１．１２に対して駆動信号を出力し、パワ
ーＭＯ３）ランジスタ１１．１２を駆動する。即ち、Ｎ
ＰＮ ）ランジスタ１７へのＯＮ信号により、パワーＭ
Ｏ３Ｉ−ランジスタ１１．１２をＯＮさせることができ
る。 なお、パワーＭＯＳトランジスタ１１．１２がＯＮする
と、検出抵抗Ｒ，には検出電流■。が流れるため、再び
コンパレータ１５の反転入力端子への入力電圧値が上昇
する。 また、駆動回路１６への入力信号は、ＮＰＮ ）ランシ
スタ１７への入力信号Ｓ、の立ち上がりに同期して、ロ
ー ハイ、ローと変化する。 なお、上述の実施例では、スイ・ソチング手段としてＮ
ＰＮ ）ランジスタ１７を用いているが、これは他の手
段、例えば、ＭＯＳＦＥＴ、ＩＪシレーで構成してもよ
い。また、上述の実施例では、負荷電流検出抵抗Ｒｏ
、ＮＰＮトランジスタ１７をチップ外部に接続している
が、これは、チップ内部に構成してもよい。 又、パワーＭＯＳトランジスタ１１．１２は、ＩＧＢＴ
、（絶縁ゲート型バイポーラトランジスタ）でも構成可
能である。
以上、本発明は、負荷駆動用パワーデバイスと負荷電流
検出用パワーデバイスとがカレントミラー接続されてお
り、さらに、負荷電流検出用パワーデバイスに直列に、
かつ、負荷に並列に電流検出用抵抗が接続され、また、
電流検出用抵抗に直列にスイッチング手段が接続された
電力用半導体装置である。 本発明の装置では、前述のように負荷と電流検出用抵抗
とが並列に接続されるため、２つのパワデバイスのＧ３
間に、検出電圧による差は発生せず、精度の良い検出が
できる。 また、パワーデバイスオン・オフ用のスイッチング手段
が電流検出用の抵抗に直列に接続され、両者の端子を共
用できるため、電流検出用抵抗をチップの外部に構成す
る場合にも、チップの端子数の増加はない。
検出用パワーデバイスとがカレントミラー接続されてお
り、さらに、負荷電流検出用パワーデバイスに直列に、
かつ、負荷に並列に電流検出用抵抗が接続され、また、
電流検出用抵抗に直列にスイッチング手段が接続された
電力用半導体装置である。 本発明の装置では、前述のように負荷と電流検出用抵抗
とが並列に接続されるため、２つのパワデバイスのＧ３
間に、検出電圧による差は発生せず、精度の良い検出が
できる。 また、パワーデバイスオン・オフ用のスイッチング手段
が電流検出用の抵抗に直列に接続され、両者の端子を共
用できるため、電流検出用抵抗をチップの外部に構成す
る場合にも、チップの端子数の増加はない。
第１図は本発明の実施例にかかる電力用半導体装置の回
路構成図、第２図は従来の電力用半導体装置の回路構成
図である。
路構成図、第２図は従来の電力用半導体装置の回路構成
図である。
Claims (1)
- 【特許請求の範囲】 電流出力側が負荷に直列に接続される負荷駆動用パワー
デバイスと、該負荷駆動用パワーデバイスにカレントミ
ラー接続された負荷電流検出用パワーデバイスと、前記
２つのパワーデバイスの電流出力側の電位をそれぞれ入
力して比較し、その大小に応じた信号を出力する比較手
段とを有する電力用半導体装置であって、 前記負荷電流検出用パワーデバイスの電流出力側に直列
に、かつ、前記負荷に並列に接続された電流検出用抵抗
と、 前記電流検出用抵抗に直列に、かつ、前記負荷に並列に
接続され、前記２つのパワーデバイスをオン・オフさせ
るスイッチング手段と、 を有する電力用半導体装置。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP2534890A JP2833100B2 (ja) | 1990-02-05 | 1990-02-05 | 電力用半導体装置 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP2534890A JP2833100B2 (ja) | 1990-02-05 | 1990-02-05 | 電力用半導体装置 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPH03229314A true JPH03229314A (ja) | 1991-10-11 |
| JP2833100B2 JP2833100B2 (ja) | 1998-12-09 |
Family
ID=12163373
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP2534890A Expired - Fee Related JP2833100B2 (ja) | 1990-02-05 | 1990-02-05 | 電力用半導体装置 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JP2833100B2 (ja) |
Cited By (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPH0915271A (ja) * | 1995-04-24 | 1997-01-17 | Advantest Corp | 過電流検出回路 |
| JP2021043487A (ja) * | 2019-09-06 | 2021-03-18 | 株式会社東芝 | 電源回路及び無線通信装置 |
Families Citing this family (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP3587300B2 (ja) | 2001-01-16 | 2004-11-10 | 株式会社デンソー | 集積回路装置 |
-
1990
- 1990-02-05 JP JP2534890A patent/JP2833100B2/ja not_active Expired - Fee Related
Cited By (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPH0915271A (ja) * | 1995-04-24 | 1997-01-17 | Advantest Corp | 過電流検出回路 |
| JP2021043487A (ja) * | 2019-09-06 | 2021-03-18 | 株式会社東芝 | 電源回路及び無線通信装置 |
Also Published As
| Publication number | Publication date |
|---|---|
| JP2833100B2 (ja) | 1998-12-09 |
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Legal Events
| Date | Code | Title | Description |
|---|---|---|---|
| LAPS | Cancellation because of no payment of annual fees |