JP2848441B2 - Ｃｍｏｓ半導体装置 - Google Patents
Ｃｍｏｓ半導体装置Info
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Description
【０００１】
【発明の属する技術分野】本発明は、テスト回路を有す
るＣＭＯＳ半導体装置に関する。
るＣＭＯＳ半導体装置に関する。
【０００２】
【従来の技術】従来、ＣＭＯＳ回路を有するＣＭＯＳ半
導体装置では、高い故障検出率を得るため、様々なテス
ト回路及びテストの手法が考えられてきた。故障検出率
とは、テストの際に、ＣＭＯＳ半導体装置の素子及び配
線など考えられる全ての故障の中で、検出できる故障の
割合のことである。したがって、故障検出率の高いテス
トは、高い確率で不良品を選別することができる。
導体装置では、高い故障検出率を得るため、様々なテス
ト回路及びテストの手法が考えられてきた。故障検出率
とは、テストの際に、ＣＭＯＳ半導体装置の素子及び配
線など考えられる全ての故障の中で、検出できる故障の
割合のことである。したがって、故障検出率の高いテス
トは、高い確率で不良品を選別することができる。
【０００３】一般的なテスト手法としては、入力端子に
テストパターンを入力し、出力端子が、回路の論理通り
の正しい値を出力しているか判定しているものが挙げら
れる。したがって、このテストにおいて、回路に故障が
ある場合には、出力端子が期待される値とは違う値を出
力することになる。
テストパターンを入力し、出力端子が、回路の論理通り
の正しい値を出力しているか判定しているものが挙げら
れる。したがって、このテストにおいて、回路に故障が
ある場合には、出力端子が期待される値とは違う値を出
力することになる。
【０００４】しかし、近年、半導体プロセスの微細化が
進み、ＣＭＯＳ半導体装置の回路規模が大きくなるにつ
れて、前述のテストにおいて、高い故障検出率を得るた
めに、テストパターン長が増加する傾向がある。そのテ
ストパターン長の増加に伴い、テストパターンの作成に
膨大な時間が費やされるという問題点が生じてきた。
進み、ＣＭＯＳ半導体装置の回路規模が大きくなるにつ
れて、前述のテストにおいて、高い故障検出率を得るた
めに、テストパターン長が増加する傾向がある。そのテ
ストパターン長の増加に伴い、テストパターンの作成に
膨大な時間が費やされるという問題点が生じてきた。
【０００５】このような問題点を解決するためにＩｄｄ
ｑテストが考えられた。以下にＩｄｄｑテストについ
て、簡単に説明する。
ｑテストが考えられた。以下にＩｄｄｑテストについ
て、簡単に説明する。
【０００６】ＣＭＯＳ回路は、信号が変化する時には電
流が流れるが、通常、信号が変化しない時、即ち、定常
状態においては、電源からグラウンド（ＧＮＤ）へのパ
スがなく、このような定常状態では、数μＡから数十μ
Ａの電流しか流れない。Ｉｄｄｑテストとは、このよう
なＣＭＯＳ回路の特性を利用し、定常状態における電流
を測定することにより、故障を発見するという手法であ
る。
流が流れるが、通常、信号が変化しない時、即ち、定常
状態においては、電源からグラウンド（ＧＮＤ）へのパ
スがなく、このような定常状態では、数μＡから数十μ
Ａの電流しか流れない。Ｉｄｄｑテストとは、このよう
なＣＭＯＳ回路の特性を利用し、定常状態における電流
を測定することにより、故障を発見するという手法であ
る。
【０００７】最近では、複合論理ブロック等の使用によ
り、電流は流れても、電圧降下がスレッショルド電圧を
越えない程度で落ち着き、ファンクションテストでは動
作が正常になってしまうケースが増えてきている。この
場合、動作は正常だが、Ｉｄｄｑテストでは不良にな
る。この様なケースは、動作が正常なため問題がないと
されることもあるが、ＣＭＯＳ回路の低消費電力という
特徴は消えてしまう。
り、電流は流れても、電圧降下がスレッショルド電圧を
越えない程度で落ち着き、ファンクションテストでは動
作が正常になってしまうケースが増えてきている。この
場合、動作は正常だが、Ｉｄｄｑテストでは不良にな
る。この様なケースは、動作が正常なため問題がないと
されることもあるが、ＣＭＯＳ回路の低消費電力という
特徴は消えてしまう。
【０００８】このように、Ｉｄｄｑテストは、ファンク
ションテストで検出不可能な欠陥を検出できるという特
徴をもっている。
ションテストで検出不可能な欠陥を検出できるという特
徴をもっている。
【０００９】また、ファンクションテストで発見可能な
欠陥があったとしても、その欠陥を故障として検出する
ためには、欠陥のあるトランジスタの入力を活性化する
他に、その影響を出力端子まで伝播する必要がある。こ
れに対し、Ｉｄｄｑテストでは、入力を活性化すること
により、その検出結果は、電源線を介して観測すること
が可能であり、その値を出力に伝播する必要がなく、ト
ランジスタを動作させるだけで良いため、ファンクショ
ンテストの補完としても使用可能である。
欠陥があったとしても、その欠陥を故障として検出する
ためには、欠陥のあるトランジスタの入力を活性化する
他に、その影響を出力端子まで伝播する必要がある。こ
れに対し、Ｉｄｄｑテストでは、入力を活性化すること
により、その検出結果は、電源線を介して観測すること
が可能であり、その値を出力に伝播する必要がなく、ト
ランジスタを動作させるだけで良いため、ファンクショ
ンテストの補完としても使用可能である。
【００１０】また、Ｉｄｄｑテストは、テストパターン
のある１パターンでＣＭＯＳ回路の定常状態の電流を測
定すれば、そのＣＭＯＳ半導体装置の全ての故障定義の
中の半分以上を検出することができる。更に、ＣＭＯＳ
回路の内部が変化する複数のテストパターンで定常状態
の電流を測定すれば、小さいテストパターンで効果的に
高い故障検出率を得ることが出来る。
のある１パターンでＣＭＯＳ回路の定常状態の電流を測
定すれば、そのＣＭＯＳ半導体装置の全ての故障定義の
中の半分以上を検出することができる。更に、ＣＭＯＳ
回路の内部が変化する複数のテストパターンで定常状態
の電流を測定すれば、小さいテストパターンで効果的に
高い故障検出率を得ることが出来る。
【００１１】ここで、Ｉｄｄｑテストにおいて注意すべ
き点として、ＣＭＯＳ半導体装置が、ＣＭＯＳ回路と、
ＰＵＬＬ−ＵＰバッファ又はＰＵＬＬ−ＤＯＷＮバッフ
ァなどとの組み合わせからなる場合が挙げられる。ＰＵ
ＬＬ−ＵＰバッファ及びＰＵＬＬ−ＤＯＷＮバッファ
は、トランジスタのパス以外に、電源及びグラウンドと
つながる抵抗を持ったバッファであり、ＰＵＬＬ−ＵＰ
バッファにおいては出力値が０になる際に、ＰＵＬＬ−
ＤＯＷＮバッファにおいては出力値が１になる際に、電
源とグラウンドとの間に電流パスが出来る。従って、テ
ストパターンを選択する場合、上記の様に電流パスが生
じる様なテストパターンを避けて選択せねばならない。
き点として、ＣＭＯＳ半導体装置が、ＣＭＯＳ回路と、
ＰＵＬＬ−ＵＰバッファ又はＰＵＬＬ−ＤＯＷＮバッフ
ァなどとの組み合わせからなる場合が挙げられる。ＰＵ
ＬＬ−ＵＰバッファ及びＰＵＬＬ−ＤＯＷＮバッファ
は、トランジスタのパス以外に、電源及びグラウンドと
つながる抵抗を持ったバッファであり、ＰＵＬＬ−ＵＰ
バッファにおいては出力値が０になる際に、ＰＵＬＬ−
ＤＯＷＮバッファにおいては出力値が１になる際に、電
源とグラウンドとの間に電流パスが出来る。従って、テ
ストパターンを選択する場合、上記の様に電流パスが生
じる様なテストパターンを避けて選択せねばならない。
【００１２】しかしながら、これらのバッファが電流カ
ットモードを持っている場合には、電流パスをカットす
ることにより、定常状態における電源からグラウンド
（ＧＮＤ）へ流れる電源電流を０にすることが出来、Ｉ
ｄｄｑテストの信頼性を向上させることが出来る。従っ
て、Ｉｄｄｑテストを行なうＣＭＯＳ半導体装置の回路
は、定常状態における電源からＧＮＤへの電源電流を０
にする機能を持つと、高精度のテストが出来ることとな
る。
ットモードを持っている場合には、電流パスをカットす
ることにより、定常状態における電源からグラウンド
（ＧＮＤ）へ流れる電源電流を０にすることが出来、Ｉ
ｄｄｑテストの信頼性を向上させることが出来る。従っ
て、Ｉｄｄｑテストを行なうＣＭＯＳ半導体装置の回路
は、定常状態における電源からＧＮＤへの電源電流を０
にする機能を持つと、高精度のテストが出来ることとな
る。
【００１３】このようなＣＭＯＳ半導体装置の例とし
て、従来、図４に示されるようなＣＭＯＳ差動回路が挙
げられる。このＣＭＯＳ差動回路は、データ入力端子１
と、データ反転入力端子２と、テスト信号入力端子３
と、及び出力端子４とを有し、差動アンプ部５と、テス
ト回路部６ｂと第１のインバータ７とからなる。
て、従来、図４に示されるようなＣＭＯＳ差動回路が挙
げられる。このＣＭＯＳ差動回路は、データ入力端子１
と、データ反転入力端子２と、テスト信号入力端子３
と、及び出力端子４とを有し、差動アンプ部５と、テス
ト回路部６ｂと第１のインバータ７とからなる。
【００１４】ここで、テスト回路部６ｂは、テスト信号
入力端子３に接続されテスト信号により駆動させられる
ｎＭＯＳトランジスタ１５ｂからなっており、Ｉｄｄｑ
テスト時における第１のインバータ７への入力を制御し
ている。
入力端子３に接続されテスト信号により駆動させられる
ｎＭＯＳトランジスタ１５ｂからなっており、Ｉｄｄｑ
テスト時における第１のインバータ７への入力を制御し
ている。
【００１５】この様なテスト回路を有した差動回路を用
いて、Ｉｄｄｑテストを行なう時には、テスト信号入力
端子３に“Ｈ”を入力し、差動アンプ部５の電源電流を
０にする。この時、テスト回路部６ｂのｎＭＯＳトラン
ジスタ１５ｂはオンになるので、差動アンプ部出力１１
の電位を疑似的な出力“Ｌ”に固定する。また、第１の
インバータ７の電源電流も０となるため差動回路全体の
電源電流は０になり、これにより、Ｉｄｄｑテストを可
能としている。この時、出力端子４の電位は“Ｈ”に固
定される。
いて、Ｉｄｄｑテストを行なう時には、テスト信号入力
端子３に“Ｈ”を入力し、差動アンプ部５の電源電流を
０にする。この時、テスト回路部６ｂのｎＭＯＳトラン
ジスタ１５ｂはオンになるので、差動アンプ部出力１１
の電位を疑似的な出力“Ｌ”に固定する。また、第１の
インバータ７の電源電流も０となるため差動回路全体の
電源電流は０になり、これにより、Ｉｄｄｑテストを可
能としている。この時、出力端子４の電位は“Ｈ”に固
定される。
【００１６】また、テスト信号入力端子３に“Ｌ”を入
力した時は、テスト回路部６ｂのｎＭＯＳトランジスタ
１５ｂがオフとなり、ＣＭＯＳ差動回路は通常動作をす
る。
力した時は、テスト回路部６ｂのｎＭＯＳトランジスタ
１５ｂがオフとなり、ＣＭＯＳ差動回路は通常動作をす
る。
【００１７】
【発明が解決しようとする課題】しかしながら、前述し
た従来のＣＭＯＳ差動回路において、Ｉｄｄｑテストを
行なう時には、即ち、テスト信号入力端子３に“Ｈ”を
入力した時には、差動アンプ部５の疑似的な出力が
“Ｌ”に固定され、それにより、第１のインバータ７
は、常に“Ｈ”を出力することになる。このため、第１
のインバータ７の出力が“Ｌ”の時の故障が検出するこ
とが出来ず、故障検出率が上がりにくいという問題があ
った。
た従来のＣＭＯＳ差動回路において、Ｉｄｄｑテストを
行なう時には、即ち、テスト信号入力端子３に“Ｈ”を
入力した時には、差動アンプ部５の疑似的な出力が
“Ｌ”に固定され、それにより、第１のインバータ７
は、常に“Ｈ”を出力することになる。このため、第１
のインバータ７の出力が“Ｌ”の時の故障が検出するこ
とが出来ず、故障検出率が上がりにくいという問題があ
った。
【００１８】本発明の目的は、上記の問題を解決し、Ｉ
ｄｄｑテストを行なう時においても、通常動作時と同じ
論理値を出力する差動回路を提供することにある。
ｄｄｑテストを行なう時においても、通常動作時と同じ
論理値を出力する差動回路を提供することにある。
【００１９】
【課題を解決するための手段】本発明によれば、電源ラ
インと、データ入力端子と、該データ入力端子及び前記
電源ラインに接続されたバッファ回路と、該バッファ回
路及び前記電源ラインに接続されたＣＭＯＳ回路と、該
ＣＭＯＳ回路に接続されたデータ出力端子と、テスト回
路と、テストを行なうことを意味するテスト信号を入力
するためのテスト信号入力端子と、該テスト信号入力端
子に接続されテスト信号入力時に該バッファ回路と前記
電源ラインとの接続を遮断するスイッチ回路とを有し、
非テスト時に、前記データ入力端子からの入力データに
よって前記データ出力端子から所定の論理値のデータを
出力する一方、テスト時に、前記データ入力端子への入
力を固定している間に前記テスト信号入力端子へ前記テ
スト信号を入力して、テストを行う様にしたＣＭＯＳ半
導体装置において、前記テスト回路は、前記データ入力
端子と前記ＣＭＯＳ回路との間において、前記バッファ
回路と並列に接続されており、前記テスト回路は、さら
に、前記テスト信号入力端子及び前記電源ラインに接続
され、且つ、テスト時に前記入力端子より入力する前記
入力データに従ってハイレベル或いはロウレベルの信号
を出力する機能を有することを特徴とするＣＭＯＳ半導
体装置が得られる。
インと、データ入力端子と、該データ入力端子及び前記
電源ラインに接続されたバッファ回路と、該バッファ回
路及び前記電源ラインに接続されたＣＭＯＳ回路と、該
ＣＭＯＳ回路に接続されたデータ出力端子と、テスト回
路と、テストを行なうことを意味するテスト信号を入力
するためのテスト信号入力端子と、該テスト信号入力端
子に接続されテスト信号入力時に該バッファ回路と前記
電源ラインとの接続を遮断するスイッチ回路とを有し、
非テスト時に、前記データ入力端子からの入力データに
よって前記データ出力端子から所定の論理値のデータを
出力する一方、テスト時に、前記データ入力端子への入
力を固定している間に前記テスト信号入力端子へ前記テ
スト信号を入力して、テストを行う様にしたＣＭＯＳ半
導体装置において、前記テスト回路は、前記データ入力
端子と前記ＣＭＯＳ回路との間において、前記バッファ
回路と並列に接続されており、前記テスト回路は、さら
に、前記テスト信号入力端子及び前記電源ラインに接続
され、且つ、テスト時に前記入力端子より入力する前記
入力データに従ってハイレベル或いはロウレベルの信号
を出力する機能を有することを特徴とするＣＭＯＳ半導
体装置が得られる。
【００２０】また、本発明によれば、前記ＣＭＯＳ半導
体装置において、前記データ入力端子は、第１及び第２
のデータ入力端子からなり、前記第２のデータ入力端子
へ入力されるデータは、前記第１のデータ入力端子へ入
力されるデータを反転した値を持つデータであり、前記
バッファ回路は、前記第１及び第２のデータ入力端子に
接続された差動アンプであり、前記ＣＭＯＳ回路は、第
１のインバータであることを特徴とするＣＭＯＳ半導体
装置が得られる。
体装置において、前記データ入力端子は、第１及び第２
のデータ入力端子からなり、前記第２のデータ入力端子
へ入力されるデータは、前記第１のデータ入力端子へ入
力されるデータを反転した値を持つデータであり、前記
バッファ回路は、前記第１及び第２のデータ入力端子に
接続された差動アンプであり、前記ＣＭＯＳ回路は、第
１のインバータであることを特徴とするＣＭＯＳ半導体
装置が得られる。
【００２１】本発明によれば、特に、前記ＣＭＯＳ半導
体装置において、前記テスト回路は、前記第１のデータ
入力端子に接続され前記第１のデータ入力端子に入力さ
れたデータを反転する第２のインバータと、該第２のイ
ンバータの出力端子及び前記テスト信号入力端子に接続
された二入力ナンド回路と、該二入力ナンド回路の出力
端子に接続され該二入力ナンド回路の出力により駆動さ
せられるｐＭＯＳトランジスタと、前記第１のデータ入
力端子及び前記テスト信号入力端子に接続された二入力
アンド回路と、該二入力アンド回路の出力端子に接続さ
れ該二入力アンド回路の出力により駆動させられるｎＭ
ＯＳトランジスタとからなり、前記ｐＭＯＳトランジス
タ及び前記ｎＭＯＳトランジスタは、前記電源ラインと
グラウンドとの間に直列に接続され、更に、前記ｐＭＯ
Ｓトランジスタと前記ｎＭＯＳトランジスタとの共通接
続部分の電位が前記第１のインバータの入力となること
を特徴とするＣＭＯＳ半導体装置が得られる。
体装置において、前記テスト回路は、前記第１のデータ
入力端子に接続され前記第１のデータ入力端子に入力さ
れたデータを反転する第２のインバータと、該第２のイ
ンバータの出力端子及び前記テスト信号入力端子に接続
された二入力ナンド回路と、該二入力ナンド回路の出力
端子に接続され該二入力ナンド回路の出力により駆動さ
せられるｐＭＯＳトランジスタと、前記第１のデータ入
力端子及び前記テスト信号入力端子に接続された二入力
アンド回路と、該二入力アンド回路の出力端子に接続さ
れ該二入力アンド回路の出力により駆動させられるｎＭ
ＯＳトランジスタとからなり、前記ｐＭＯＳトランジス
タ及び前記ｎＭＯＳトランジスタは、前記電源ラインと
グラウンドとの間に直列に接続され、更に、前記ｐＭＯ
Ｓトランジスタと前記ｎＭＯＳトランジスタとの共通接
続部分の電位が前記第１のインバータの入力となること
を特徴とするＣＭＯＳ半導体装置が得られる。
【００２２】更に、本発明によれば、前記ＣＭＯＳ半導
体装置において、前記テスト回路は、前記第２のデータ
入力端子及び前記テスト信号入力端子に接続された二入
力ナンド回路と、該二入力ナンド回路の出力端子に接続
され該二入力ナンド回路の出力により駆動させられるｐ
ＭＯＳトランジスタと、前記第１のデータ入力端子及び
前記テスト信号入力端子に接続された二入力アンド回路
と、該二入力アンド回路の出力端子に接続され該二入力
アンド回路の出力により駆動させられるｎＭＯＳトラン
ジスタとからなり、前記ｐＭＯＳトランジスタ及び前記
ｎＭＯＳトランジスタは、前記電源ラインとグラウンド
との間に直列に接続され、更に、前記ｐＭＯＳトランジ
スタと前記ｎＭＯＳトランジスタとの共通接続部分の電
位が前記第１のインバータの入力となることを特徴とす
るＣＭＯＳ半導体装置が得られる。
体装置において、前記テスト回路は、前記第２のデータ
入力端子及び前記テスト信号入力端子に接続された二入
力ナンド回路と、該二入力ナンド回路の出力端子に接続
され該二入力ナンド回路の出力により駆動させられるｐ
ＭＯＳトランジスタと、前記第１のデータ入力端子及び
前記テスト信号入力端子に接続された二入力アンド回路
と、該二入力アンド回路の出力端子に接続され該二入力
アンド回路の出力により駆動させられるｎＭＯＳトラン
ジスタとからなり、前記ｐＭＯＳトランジスタ及び前記
ｎＭＯＳトランジスタは、前記電源ラインとグラウンド
との間に直列に接続され、更に、前記ｐＭＯＳトランジ
スタと前記ｎＭＯＳトランジスタとの共通接続部分の電
位が前記第１のインバータの入力となることを特徴とす
るＣＭＯＳ半導体装置が得られる。
【００２３】
【発明の実施の形態】次に、本発明の実施の形態のＣＭ
ＯＳ差動回路を図面を用いて説明する。
ＯＳ差動回路を図面を用いて説明する。
【００２４】（第１の実施の形態）本発明の第１の実施
の形態のＣＭＯＳ差動回路は、図１に示すような回路構
成をしている。即ち、本発明の第１の実施の形態のＣＭ
ＯＳ差動回路は、データ入力端子１、データ反転入力端
子２、及びテスト信号入力端子３を有しており、差動ア
ンプ部５、テスト回路部６ａ、第１のインバータ７とか
らなる。
の形態のＣＭＯＳ差動回路は、図１に示すような回路構
成をしている。即ち、本発明の第１の実施の形態のＣＭ
ＯＳ差動回路は、データ入力端子１、データ反転入力端
子２、及びテスト信号入力端子３を有しており、差動ア
ンプ部５、テスト回路部６ａ、第１のインバータ７とか
らなる。
【００２５】また、テスト回路部６ａは、データ入力端
子１に接続されデータ入力端子１に入力されたデータを
反転する第２のインバータ１６と、第２のインバータ１
６の出力端子及びテスト信号入力端子３に接続された二
入力ナンド回路１７と、二入力ナンド回路１７の出力端
子に接続され二入力ナンド回路１７の出力により駆動さ
せられるｐＭＯＳトランジスタ１４と、データ入力端子
１及びテスト信号入力端子３に接続された二入力アンド
回路１８と、二入力アンド回路１８の出力端子に接続さ
れ二入力アンド回路１８の出力により駆動させられるｎ
ＭＯＳトランジスタ１５ａとから構成されている。ここ
で、ｐＭＯＳトランジスタ１４及びｎＭＯＳトランジス
タ１５ａは、電源１２とグラウンド１３との間に直列に
接続されている。更に、ｐＭＯＳトランジスタ１４とｎ
ＭＯＳトランジスタ１５ａとの共通接続部分は第１のイ
ンバータ７に接続されており、Ｉｄｄｑテスト時には、
ｐＭＯＳトランジスタ１４とｎＭＯＳトランジスタ１５
ａとの共通接続部分の電位が第１のインバータ７への入
力信号、即ち、差動アンプ部出力１１の疑似的出力とな
る。
子１に接続されデータ入力端子１に入力されたデータを
反転する第２のインバータ１６と、第２のインバータ１
６の出力端子及びテスト信号入力端子３に接続された二
入力ナンド回路１７と、二入力ナンド回路１７の出力端
子に接続され二入力ナンド回路１７の出力により駆動さ
せられるｐＭＯＳトランジスタ１４と、データ入力端子
１及びテスト信号入力端子３に接続された二入力アンド
回路１８と、二入力アンド回路１８の出力端子に接続さ
れ二入力アンド回路１８の出力により駆動させられるｎ
ＭＯＳトランジスタ１５ａとから構成されている。ここ
で、ｐＭＯＳトランジスタ１４及びｎＭＯＳトランジス
タ１５ａは、電源１２とグラウンド１３との間に直列に
接続されている。更に、ｐＭＯＳトランジスタ１４とｎ
ＭＯＳトランジスタ１５ａとの共通接続部分は第１のイ
ンバータ７に接続されており、Ｉｄｄｑテスト時には、
ｐＭＯＳトランジスタ１４とｎＭＯＳトランジスタ１５
ａとの共通接続部分の電位が第１のインバータ７への入
力信号、即ち、差動アンプ部出力１１の疑似的出力とな
る。
【００２６】このような回路構成を持つ本発明の第１の
実施の形態のＣＭＯＳ差動回路の回路動作を、図２に示
す様な、タイミングチャートを用いて説明する。
実施の形態のＣＭＯＳ差動回路の回路動作を、図２に示
す様な、タイミングチャートを用いて説明する。
【００２７】図２における（ａ）〜（ｈ）は、図１に示
す第１の実施の形態のＣＭＯＳ差動回路における各節点
のタイミングチャートを示している。ここで、（ａ）は
データ入力端子１への入力信号のタイミングチャートで
あり、（ｂ）はデータ反転入力端子２への入力信号のタ
イミングチャートであり、（ｃ）はテスト信号入力端子
３への入力信号のタイミングチャートであり、（ｄ）は
出力端子４からの出力信号のタイミングチャートであ
る。また、（ｅ）は差動アンプ部出力１１のタイミング
チャートであり、（ｆ）はテスト回路部６ａのｐＭＯＳ
トランジスタゲート９のタイミングチャートであり、
（ｇ）はテスト回路部６ａのｎＭＯＳトランジスタゲー
ト１０のタイミングチャートである。更に（ｈ）は電源
１２の電流のタイミングチャートを示している。
す第１の実施の形態のＣＭＯＳ差動回路における各節点
のタイミングチャートを示している。ここで、（ａ）は
データ入力端子１への入力信号のタイミングチャートで
あり、（ｂ）はデータ反転入力端子２への入力信号のタ
イミングチャートであり、（ｃ）はテスト信号入力端子
３への入力信号のタイミングチャートであり、（ｄ）は
出力端子４からの出力信号のタイミングチャートであ
る。また、（ｅ）は差動アンプ部出力１１のタイミング
チャートであり、（ｆ）はテスト回路部６ａのｐＭＯＳ
トランジスタゲート９のタイミングチャートであり、
（ｇ）はテスト回路部６ａのｎＭＯＳトランジスタゲー
ト１０のタイミングチャートである。更に（ｈ）は電源
１２の電流のタイミングチャートを示している。
【００２８】最初、時刻ｔ0 において、データ入力端子
１に“Ｌ”（（ａ）参照）、データ反転入力端子２に
“Ｈ”（（ｂ）参照）、テスト信号入力端子３に“Ｌ”
（（ｃ）参照）を入力すると、差動アンプ部出力１１が
“Ｈ´”（Ｈ＞Ｈ´）となり（（ｅ）参照）、第１のイ
ンバータ７に“Ｈ´”の信号が入力され、出力端子４か
らの出力は“Ｌ”となる（（ｄ）参照）。この時、差動
アンプ部５及び第１のインバータ７に電源電流が生じる
（（ｈ）参照）。
１に“Ｌ”（（ａ）参照）、データ反転入力端子２に
“Ｈ”（（ｂ）参照）、テスト信号入力端子３に“Ｌ”
（（ｃ）参照）を入力すると、差動アンプ部出力１１が
“Ｈ´”（Ｈ＞Ｈ´）となり（（ｅ）参照）、第１のイ
ンバータ７に“Ｈ´”の信号が入力され、出力端子４か
らの出力は“Ｌ”となる（（ｄ）参照）。この時、差動
アンプ部５及び第１のインバータ７に電源電流が生じる
（（ｈ）参照）。
【００２９】次に、時刻ｔ1 において、データ入力端子
１への入力が“Ｌ”から“Ｈ”に（（ａ）参照）、デー
タ反転入力端子２への入力が“Ｈ”から“Ｌ”に
（（ｂ）参照）変化すると、差動アンプ部出力１１が
“Ｈ´”から“Ｌ´”に（（ｅ）参照）、出力端子４か
らの出力が“Ｌ”から“Ｈ”に（（ｄ）参照）変化す
る。この時、時刻ｔ0 の時と同様、差動アンプ部５及び
第１のインバータ７には、電源電流が生じている
（（ｈ）参照）。
１への入力が“Ｌ”から“Ｈ”に（（ａ）参照）、デー
タ反転入力端子２への入力が“Ｈ”から“Ｌ”に
（（ｂ）参照）変化すると、差動アンプ部出力１１が
“Ｈ´”から“Ｌ´”に（（ｅ）参照）、出力端子４か
らの出力が“Ｌ”から“Ｈ”に（（ｄ）参照）変化す
る。この時、時刻ｔ0 の時と同様、差動アンプ部５及び
第１のインバータ７には、電源電流が生じている
（（ｈ）参照）。
【００３０】次に、時刻ｔ2 において、テスト信号入力
端子３への入力が“Ｌ”から“Ｈ”に変化すると
（（ｃ）参照）、差動アンプ部５のｐＭＯＳトランジス
タ８がオフになり、テスト回路部６ａが動作し、テスト
回路部６ａのｎＭＯＳトランジスタゲート１０が“Ｌ”
から“Ｈ”に変化し（（ｇ）参照）、テスト回路部６ａ
のｎＭＯＳトランジスタ１５ａがオンし、差動アンプ部
出力１１は、“Ｌ´”から疑似的な出力“Ｌ”に変化す
る（（ｅ）参照）。しかし、出力端子４からの出力は、
“Ｈ”のままである（（ｄ）参照）。ここで、電源電流
は、差動アンプ部５のｐＭＯＳトランジスタ８がオフに
なり、差動アンプ部５は切り離されるため、“０”に変
化する（（ｈ）参照）。この時、ＣＭＯＳ差動回路の出
力端子４における出力論理値は通常動作時の出力論理値
のまま、電源電流は０になり、Ｉｄｄｑテストが可能と
なる。
端子３への入力が“Ｌ”から“Ｈ”に変化すると
（（ｃ）参照）、差動アンプ部５のｐＭＯＳトランジス
タ８がオフになり、テスト回路部６ａが動作し、テスト
回路部６ａのｎＭＯＳトランジスタゲート１０が“Ｌ”
から“Ｈ”に変化し（（ｇ）参照）、テスト回路部６ａ
のｎＭＯＳトランジスタ１５ａがオンし、差動アンプ部
出力１１は、“Ｌ´”から疑似的な出力“Ｌ”に変化す
る（（ｅ）参照）。しかし、出力端子４からの出力は、
“Ｈ”のままである（（ｄ）参照）。ここで、電源電流
は、差動アンプ部５のｐＭＯＳトランジスタ８がオフに
なり、差動アンプ部５は切り離されるため、“０”に変
化する（（ｈ）参照）。この時、ＣＭＯＳ差動回路の出
力端子４における出力論理値は通常動作時の出力論理値
のまま、電源電流は０になり、Ｉｄｄｑテストが可能と
なる。
【００３１】次に、時刻ｔ3 において、テスト信号入力
端子３への入力が“Ｈ”から“Ｌ”に変化すると
（（ｃ）参照）、テスト回路部６ａのｎＭＯＳトランジ
スタゲート１５ａは、“Ｈ”から“Ｌ”に変化し
（（ｇ）参照）、差動アンプ部出力１１は、疑似的な出
力“Ｌ”から実際の出力“Ｌ´”へと変化する（（ｅ）
参照）。しかし、出力端子４からの出力は、“Ｈ”のま
まである（（ｄ）参照）。また、差動アンプ部５のｐＭ
ＯＳトランジスタ８がオンになり、差動アンプ部５に電
源電流が生じ（（ｈ）参照）、ＣＭＯＳ差動回路は、通
常動作に戻る。
端子３への入力が“Ｈ”から“Ｌ”に変化すると
（（ｃ）参照）、テスト回路部６ａのｎＭＯＳトランジ
スタゲート１５ａは、“Ｈ”から“Ｌ”に変化し
（（ｇ）参照）、差動アンプ部出力１１は、疑似的な出
力“Ｌ”から実際の出力“Ｌ´”へと変化する（（ｅ）
参照）。しかし、出力端子４からの出力は、“Ｈ”のま
まである（（ｄ）参照）。また、差動アンプ部５のｐＭ
ＯＳトランジスタ８がオンになり、差動アンプ部５に電
源電流が生じ（（ｈ）参照）、ＣＭＯＳ差動回路は、通
常動作に戻る。
【００３２】次に、時刻ｔ4 において、データ入力端子
１への入力が“Ｈ”から“Ｌ”に（（ａ）参照）、デー
タ反転入力端子２への入力が“Ｌ”から“Ｈ”に
（（ｂ）参照）変化すると、差動アンプ部出力１１が
“Ｌ”から“Ｈ”に（（ｅ）参照）、出力端子４からの
出力が“Ｈ”から“Ｌ”に（（ｄ）参照）変化する。こ
の時、時刻ｔ1 と同様に、差動アンプ部５及び第１のイ
ンバータ７には電源電流が生じる（（ｈ）参照）。
１への入力が“Ｈ”から“Ｌ”に（（ａ）参照）、デー
タ反転入力端子２への入力が“Ｌ”から“Ｈ”に
（（ｂ）参照）変化すると、差動アンプ部出力１１が
“Ｌ”から“Ｈ”に（（ｅ）参照）、出力端子４からの
出力が“Ｈ”から“Ｌ”に（（ｄ）参照）変化する。こ
の時、時刻ｔ1 と同様に、差動アンプ部５及び第１のイ
ンバータ７には電源電流が生じる（（ｈ）参照）。
【００３３】次に、時刻ｔ5 において、テスト信号入力
端子３への入力が“Ｌ”から“Ｈ”へと変化すると
（（ｃ）参照）、差動アンプ部５のｐＭＯＳトランジス
タ８がオンからオフになり、テスト回路部６ａが動作
し、テスト回路部６ａのｐＭＯＳトランジスタゲート９
が“Ｈ”から“Ｌ”に変化し（（ｆ）参照）、テスト回
路部６ａのｐＭＯＳトランジスタ１４がオフからオンに
変化する。これにより、差動アンプ部出力１１は、“Ｈ
´”から疑似的な出力“Ｈ”になる（（ｅ）参照）。し
たがって、出力端子４からの出力は“Ｌ”のままとなる
（（ｄ）参照）。また、電源電流は、時刻ｔ2 と同様
に、“０”となる。この時、ＣＭＯＳ差動回路の出力端
子４における出力論理値は、通常動作時の出力論理値の
まま、電源電流は０になり、Ｉｄｄｑテストが可能とな
る。
端子３への入力が“Ｌ”から“Ｈ”へと変化すると
（（ｃ）参照）、差動アンプ部５のｐＭＯＳトランジス
タ８がオンからオフになり、テスト回路部６ａが動作
し、テスト回路部６ａのｐＭＯＳトランジスタゲート９
が“Ｈ”から“Ｌ”に変化し（（ｆ）参照）、テスト回
路部６ａのｐＭＯＳトランジスタ１４がオフからオンに
変化する。これにより、差動アンプ部出力１１は、“Ｈ
´”から疑似的な出力“Ｈ”になる（（ｅ）参照）。し
たがって、出力端子４からの出力は“Ｌ”のままとなる
（（ｄ）参照）。また、電源電流は、時刻ｔ2 と同様
に、“０”となる。この時、ＣＭＯＳ差動回路の出力端
子４における出力論理値は、通常動作時の出力論理値の
まま、電源電流は０になり、Ｉｄｄｑテストが可能とな
る。
【００３４】次に、時刻ｔ6 において、テスト信号入力
端子３への入力が“Ｈ”から“Ｌ”へと変化すると
（（ｃ）参照）、テスト回路部６ａのｐＭＯＳトランジ
スタゲート９は、“Ｌ”から“Ｈ”へと変化し（（ｆ）
参照）、差動アンプ部出力１１は、疑似的な出力“Ｈ”
から実際の出力“Ｈ´”へと変化する（（ｅ）参照）。
この時、出力端子４からの出力は、“Ｌ”のままである
（（ｄ）参照）。また、差動アンプ部５のｐＭＯＳトラ
ンジスタ８がオフからオンになり、差動アンプ部５に電
源電流が生じ（（ｈ）参照）、ＣＭＯＳ差動回路は、通
常動作に戻る。
端子３への入力が“Ｈ”から“Ｌ”へと変化すると
（（ｃ）参照）、テスト回路部６ａのｐＭＯＳトランジ
スタゲート９は、“Ｌ”から“Ｈ”へと変化し（（ｆ）
参照）、差動アンプ部出力１１は、疑似的な出力“Ｈ”
から実際の出力“Ｈ´”へと変化する（（ｅ）参照）。
この時、出力端子４からの出力は、“Ｌ”のままである
（（ｄ）参照）。また、差動アンプ部５のｐＭＯＳトラ
ンジスタ８がオフからオンになり、差動アンプ部５に電
源電流が生じ（（ｈ）参照）、ＣＭＯＳ差動回路は、通
常動作に戻る。
【００３５】このようにして、第１の実施の形態のＣＭ
ＯＳ差動回路は、差動アンプ部５と電源との間を遮断
し、電源電流を０にし、ＣＭＯＳ差動回路のＩｄｄｑテ
ストを行なうと共に、差動アンプ部出力を疑似的に作り
出し、通常動作と同じ論理値を出力することを可能とし
ている。
ＯＳ差動回路は、差動アンプ部５と電源との間を遮断
し、電源電流を０にし、ＣＭＯＳ差動回路のＩｄｄｑテ
ストを行なうと共に、差動アンプ部出力を疑似的に作り
出し、通常動作と同じ論理値を出力することを可能とし
ている。
【００３６】（第２の実施の形態）本発明の第２の実施
の形態のＣＭＯＳ差動回路を図面を用いて説明する。
の形態のＣＭＯＳ差動回路を図面を用いて説明する。
【００３７】第２の実施の形態のＣＭＯＳ差動回路は、
図３に示す様な回路構成をしている。図３を参照する
と、ほぼ第１の実施の形態のＣＭＯＳ差動回路とその回
路構成が同じであるが、テスト回路部６ａは、異なって
いることが分かる。
図３に示す様な回路構成をしている。図３を参照する
と、ほぼ第１の実施の形態のＣＭＯＳ差動回路とその回
路構成が同じであるが、テスト回路部６ａは、異なって
いることが分かる。
【００３８】第２の実施の形態のＣＭＯＳ差動回路にお
けるテスト回路部６ａは、データ反転入力端子２及びテ
スト信号入力端子３に接続された二入力ナンド回路１７
と、二入力ナンド回路１７の出力端子に接続され二入力
ナンド回路１７の出力により駆動させられるｐＭＯＳト
ランジスタ１４と、データ入力端子１及びテスト信号入
力端子３に接続された二入力アンド回路１８と、二入力
アンド回路１８の出力端子に接続され二入力アンド回路
１８の出力により駆動させられるｎＭＯＳトランジスタ
１５ａとから構成されている。ここで、ｐＭＯＳトラン
ジスタ１４及びｎＭＯＳトランジスタ１５ａは、電源１
２とグラウンド１３との間に直列に接続されている。更
に、ｐＭＯＳトランジスタ１４とｎＭＯＳトランジスタ
１５ａとの共通接続部分は第１のインバータ７に接続さ
れており、Ｉｄｄｑテスト時には、ｐＭＯＳトランジス
タ１４とｎＭＯＳトランジスタ１５ａとの共通接続部分
の電位が第１のインバータ７の入力信号、即ち、差動ア
ンプ部出力１１の疑似的出力となる。
けるテスト回路部６ａは、データ反転入力端子２及びテ
スト信号入力端子３に接続された二入力ナンド回路１７
と、二入力ナンド回路１７の出力端子に接続され二入力
ナンド回路１７の出力により駆動させられるｐＭＯＳト
ランジスタ１４と、データ入力端子１及びテスト信号入
力端子３に接続された二入力アンド回路１８と、二入力
アンド回路１８の出力端子に接続され二入力アンド回路
１８の出力により駆動させられるｎＭＯＳトランジスタ
１５ａとから構成されている。ここで、ｐＭＯＳトラン
ジスタ１４及びｎＭＯＳトランジスタ１５ａは、電源１
２とグラウンド１３との間に直列に接続されている。更
に、ｐＭＯＳトランジスタ１４とｎＭＯＳトランジスタ
１５ａとの共通接続部分は第１のインバータ７に接続さ
れており、Ｉｄｄｑテスト時には、ｐＭＯＳトランジス
タ１４とｎＭＯＳトランジスタ１５ａとの共通接続部分
の電位が第１のインバータ７の入力信号、即ち、差動ア
ンプ部出力１１の疑似的出力となる。
【００３９】この第２の実施の形態のＣＭＯＳ差動回路
は、ｐＭＯＳトランジスタのゲート９の信号となる二入
力ナンド回路１７の入力において、第１の実施の形態の
ＣＭＯＳ差動回路の様に、データ入力端子１からの入力
を第２のインバータ１６に通してから二入力ナンド回路
１７に入力するのではなく、データ反転入力端子２から
の入力を直接二入力ナンド回路１７に入力することとし
ている。これにより、第１の実施の形態のＣＭＯＳ差動
回路に比べ、第２のインバータ１６が１つ減るため、回
路面積が小さくなるという利点を有している。
は、ｐＭＯＳトランジスタのゲート９の信号となる二入
力ナンド回路１７の入力において、第１の実施の形態の
ＣＭＯＳ差動回路の様に、データ入力端子１からの入力
を第２のインバータ１６に通してから二入力ナンド回路
１７に入力するのではなく、データ反転入力端子２から
の入力を直接二入力ナンド回路１７に入力することとし
ている。これにより、第１の実施の形態のＣＭＯＳ差動
回路に比べ、第２のインバータ１６が１つ減るため、回
路面積が小さくなるという利点を有している。
【００４０】尚、回路の各節点におけるタイミングチャ
ートは、第１の実施の形態のＣＭＯＳ差動回路と同じで
ある。
ートは、第１の実施の形態のＣＭＯＳ差動回路と同じで
ある。
【００４１】
【発明の効果】以上説明してきた様に、本発明によれ
ば、Ｉｄｄｑテストを行なう際に、故障検出率を低下さ
せることなく、高精度のテストを行なうことを容易にす
るＣＭＯＳ半導体装置が得られた。
ば、Ｉｄｄｑテストを行なう際に、故障検出率を低下さ
せることなく、高精度のテストを行なうことを容易にす
るＣＭＯＳ半導体装置が得られた。
【図１】本発明の第１の実施の形態のＣＭＯＳ差動回路
を示す回路図である。
を示す回路図である。
【図２】本発明の第１の実施の形態のＣＭＯＳ差動回路
の各節点におけるタイミングチャートを示す図である。
の各節点におけるタイミングチャートを示す図である。
【図３】本発明の第２の実施の形態のＣＭＯＳ差動回路
を示す回路図である。
を示す回路図である。
【図４】従来のＣＭＯＳ差動回路を示す回路図である。
１ データ入力端子 ２ データ反転入力端子 ３ テスト信号入力端子 ４ 出力端子 ５ 差動アンプ部 ６ａ テスト回路部（本発明） ６ｂ テスト回路部（従来） ７ 第１のインバータ ８ 差動アンプ部のｐＭＯＳトランジスタ ９ テスト回路部のｐＭＯＳトランジスタゲート １０ テスト回路部のｎＭＯＳトランジスタゲート １１ 差動アンプ部出力 １２ 電源 １３ グラウンド（ＧＮＤ） １４ テスト回路部のｐＭＯＳトランジスタ １５ａ テスト回路部のｎＭＯＳトランジスタ １５ｂ テスト回路部のｎＭＯＳトランジスタ １６ 第２のインバータ １７ 二入力ナンド回路 １８ 二入力アンド回路
───────────────────────────────────────────────────── フロントページの続き (58)調査した分野(Int.Cl.6，ＤＢ名) G01R 31/28 - 31/3193 G01R 31/26 H01L 21/8238 H01L 27/04 H03K 19/00
Claims (4)
- 【請求項１】 電源ラインと、データ入力端子と、該デ
ータ入力端子及び前記電源ラインに接続されたバッファ
回路と、該バッファ回路及び前記電源ラインに接続され
たＣＭＯＳ回路と、該ＣＭＯＳ回路に接続されたデータ
出力端子と、テスト回路と、テストを行なうことを意味
するテスト信号を入力するためのテスト信号入力端子
と、該テスト信号入力端子に接続されテスト信号入力時
に該バッファ回路と前記電源ラインとの接続を遮断する
スイッチ回路とを有し、非テスト時に、前記データ入力
端子からの入力データによって前記データ出力端子から
所定の論理値のデータを出力する一方、テスト時に、前
記データ入力端子への入力を固定している間に前記テス
ト信号入力端子へ前記テスト信号を入力して、テストを
行う様にしたＣＭＯＳ半導体装置において、 前記テスト回路は、前記データ入力端子と前記ＣＭＯＳ
回路との間において、前記バッファ回路と並列に接続さ
れており、 前記テスト回路は、さらに、前記テスト信号入力端子及
び前記電源ラインに接続され、且つ、テスト時に前記入
力端子より入力する前記入力データに従ってハイレベル
或いはロウレベルの信号を出力する機能を有することを
特徴とするＣＭＯＳ半導体装置。 - 【請求項２】 請求項１のＣＭＯＳ半導体装置におい
て、 前記データ入力端子は、第１及び第２のデータ入力端子
からなり、 前記第２のデータ入力端子へ入力されるデータは、前記
第１のデータ入力端子へ入力されるデータを反転した値
を持つデータであり、 前記バッファ回路は、前記第１及び第２のデータ入力端
子に接続された差動アンプであり、 前記ＣＭＯＳ回路は、第１のインバータであることを特
徴とするＣＭＯＳ半導体装置。 - 【請求項３】 請求項２に記載のＣＭＯＳ半導体装置に
おいて、 前記テスト回路は、前記第１のデータ入力端子に接続さ
れ前記第１のデータ入力端子に入力されたデータを反転
する第２のインバータと、該第２のインバータの出力端
子及び前記テスト信号入力端子に接続された二入力ナン
ド回路と、該二入力ナンド回路の出力端子に接続され該
二入力ナンド回路の出力により駆動させられるｐＭＯＳ
トランジスタと、前記第１のデータ入力端子及び前記テ
スト信号入力端子に接続された二入力アンド回路と、該
二入力アンド回路の出力端子に接続され該二入力アンド
回路の出力により駆動させられるｎＭＯＳトランジスタ
とからなり、 前記ｐＭＯＳトランジスタ及び前記ｎＭＯＳトランジス
タは、前記電源ラインとグラウンドとの間に直列に接続
され、更に、前記ｐＭＯＳトランジスタと前記ｎＭＯＳ
トランジスタとの共通接続部分の電位が前記第１のイン
バータの入力となることを特徴とするＣＭＯＳ半導体装
置。 - 【請求項４】 請求項２に記載のＣＭＯＳ半導体装置に
おいて、 前記テスト回路は、前記第２のデータ入力端子及び前記
テスト信号入力端子に接続された二入力ナンド回路と、
該二入力ナンド回路の出力端子に接続され該二入力ナン
ド回路の出力により駆動させられるｐＭＯＳトランジス
タと、前記第１のデータ入力端子及び前記テスト信号入
力端子に接続された二入力アンド回路と、該二入力アン
ド回路の出力端子に接続され該二入力アンド回路の出力
により駆動させられるｎＭＯＳトランジスタとからな
り、 前記ｐＭＯＳトランジスタ及び前記ｎＭＯＳトランジス
タは、前記電源ラインとグラウンドとの間に直列に接続
され、更に、前記ｐＭＯＳトランジスタと前記ｎＭＯＳ
トランジスタとの共通接続部分の電位が前記第１のイン
バータの入力となることを特徴とするＣＭＯＳ半導体装
置。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP7317701A JP2848441B2 (ja) | 1995-12-06 | 1995-12-06 | Ｃｍｏｓ半導体装置 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP7317701A JP2848441B2 (ja) | 1995-12-06 | 1995-12-06 | Ｃｍｏｓ半導体装置 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPH09159727A JPH09159727A (ja) | 1997-06-20 |
| JP2848441B2 true JP2848441B2 (ja) | 1999-01-20 |
Family
ID=18091068
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP7317701A Expired - Fee Related JP2848441B2 (ja) | 1995-12-06 | 1995-12-06 | Ｃｍｏｓ半導体装置 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JP2848441B2 (ja) |
Families Citing this family (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP3206502B2 (ja) | 1997-07-30 | 2001-09-10 | 日本電気株式会社 | 半導体集積回路のテスト方法 |
| JP4992838B2 (ja) * | 2008-07-04 | 2012-08-08 | 株式会社デンソー | オペアンプ |
-
1995
- 1995-12-06 JP JP7317701A patent/JP2848441B2/ja not_active Expired - Fee Related
Also Published As
| Publication number | Publication date |
|---|---|
| JPH09159727A (ja) | 1997-06-20 |
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|---|---|---|---|
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