JPH0777080B2 - センス増幅回路 - Google Patents
センス増幅回路Info
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- JPH0777080B2 JPH0777080B2 JP9688185A JP9688185A JPH0777080B2 JP H0777080 B2 JPH0777080 B2 JP H0777080B2 JP 9688185 A JP9688185 A JP 9688185A JP 9688185 A JP9688185 A JP 9688185A JP H0777080 B2 JPH0777080 B2 JP H0777080B2
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- memory cell
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- mos transistor
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Description
【発明の詳細な説明】 〔産業上の利用分野〕 本発明は半導体記憶装置におけるセンス増幅回路に関す
る。
る。
本発明はセンス増幅回路において、メモリセルに流れる
電流とダミー用MOSトランジスタの電流を比較し、かつ
メモリセル及びダミー用MOSトランジスタの電流を比例
増幅して比較することにより、安定した動作と高速度を
実現したものである。
電流とダミー用MOSトランジスタの電流を比較し、かつ
メモリセル及びダミー用MOSトランジスタの電流を比例
増幅して比較することにより、安定した動作と高速度を
実現したものである。
一般にメモリセルが１コのMOSトランジスタで構成され
る半導体記憶装置では、半導体製造工程上、もしくは、
フローティングゲート構造のメモリセル等では、そのゲ
ートに電子を注入する等によって、メモリセルであるMO
Sトランジスタのシキイ値電圧を変化させることによっ
てメモリセルのデータを書き込んでいる。又、メモリセ
ルとその出力線を接続するか否かによってデータを書き
込む場合であっても、MOSトランジスタが接続されてい
るか否かで、前記シキイ値電圧の変化と同等の動作でデ
ータを読み出す構成となっている。
る半導体記憶装置では、半導体製造工程上、もしくは、
フローティングゲート構造のメモリセル等では、そのゲ
ートに電子を注入する等によって、メモリセルであるMO
Sトランジスタのシキイ値電圧を変化させることによっ
てメモリセルのデータを書き込んでいる。又、メモリセ
ルとその出力線を接続するか否かによってデータを書き
込む場合であっても、MOSトランジスタが接続されてい
るか否かで、前記シキイ値電圧の変化と同等の動作でデ
ータを読み出す構成となっている。
従来このような半導体記憶装置では、1982IEEEソリッド
−ステート サーキット コンファレンス ダイジェス
ト P182に示されているようにメモリセルの能力と負荷
MOSトランジスタの能力により電圧変換して検出する構
成となっている。前記従来例を説明するためその主要部
を第２図に示す。ここで、メモリセル２はＮチャネルMO
Sトランジスタで構成されている場合の例である。第２
図において、１は電源端子、３はメモリセル２を選択す
るワード線、４はビット線15を選択するＮチャネルMOS
トランジスタ、５はデコーダの出力線、6,10はＮチャネ
ルMOSトランジスタ、７はビット線15を充電するための
ＰチャネルMOSトランジスタ、８はビット線15をメモリ
セルのデータに対して安定化するための検出用Ｎチャネ
ルMOSトランジスタ、９は前記安定化検出回路の負荷用
ＰチャネルMOSトランジスタ、17はその帰還信号、11は
メモリセルのデータ検出用負荷ＰチャネルMOSトランジ
スタ、13はデータ検出用MOSインバータを構成するＰチ
ャネルMOSトランジスタ、14は同様にＮチャネルMOSトラ
ンジスタ、16はデータ検出端子、18は出力端子である。
今、メモリセル２が低シキイ値状態にあり、ワード線３
及びデコーダ出力線５が高レベルとなり、メモリセル２
が選択されると、ビット線15の電位が低い場合、ビット
線電位検出回路の出力17が高レベルとなりＮチャネルMO
Sトランジスタ６を介してＰチャネルMOSトランジスタ７
によってビット線が充電される。そして、ビット線電位
検出回路及びＮチャネルMOSトランジスタ6,10によって
決まる電位に安定化し、この時、メモリセルの電流はＮ
チャネルMOSトランジスタ６及び10のサイズ比によって
分割されて流れる。ＮチャネルMOSトランジスタ10の能
力はそのソース電位とゲート電位17及びサイズによって
決まり、負荷用ＰチャネルMOSトラジスタ11はこの時の
ＮチャネルMOSトランジスタ10の能力より低く設定され
ているため検出端子16は低レベル側に移動し、出力端子
18は高レベルとなる。次にメモリセル２のシキイ値電圧
が高くOFF状態にあると、前記ビット線の電位状態から
さらに充電され、ビット線電位安定化回路の出力17が下
り、ＮチャネルMOSトランジスタ６及び10が、基板効果
によってOFFとなる電位で安定する。この時ＮチャネルM
OSトランジスタ10はOFFであり、データ検出点16は負荷
用MOSトランジスタ11によって高レベル側に引き上げら
れ、出力端子18は低レベルとなる。このように、メモリ
セルに書き込まれたシキイ値電圧の状態に対して、デー
タを検出するものである。
−ステート サーキット コンファレンス ダイジェス
ト P182に示されているようにメモリセルの能力と負荷
MOSトランジスタの能力により電圧変換して検出する構
成となっている。前記従来例を説明するためその主要部
を第２図に示す。ここで、メモリセル２はＮチャネルMO
Sトランジスタで構成されている場合の例である。第２
図において、１は電源端子、３はメモリセル２を選択す
るワード線、４はビット線15を選択するＮチャネルMOS
トランジスタ、５はデコーダの出力線、6,10はＮチャネ
ルMOSトランジスタ、７はビット線15を充電するための
ＰチャネルMOSトランジスタ、８はビット線15をメモリ
セルのデータに対して安定化するための検出用Ｎチャネ
ルMOSトランジスタ、９は前記安定化検出回路の負荷用
ＰチャネルMOSトランジスタ、17はその帰還信号、11は
メモリセルのデータ検出用負荷ＰチャネルMOSトランジ
スタ、13はデータ検出用MOSインバータを構成するＰチ
ャネルMOSトランジスタ、14は同様にＮチャネルMOSトラ
ンジスタ、16はデータ検出端子、18は出力端子である。
今、メモリセル２が低シキイ値状態にあり、ワード線３
及びデコーダ出力線５が高レベルとなり、メモリセル２
が選択されると、ビット線15の電位が低い場合、ビット
線電位検出回路の出力17が高レベルとなりＮチャネルMO
Sトランジスタ６を介してＰチャネルMOSトランジスタ７
によってビット線が充電される。そして、ビット線電位
検出回路及びＮチャネルMOSトランジスタ6,10によって
決まる電位に安定化し、この時、メモリセルの電流はＮ
チャネルMOSトランジスタ６及び10のサイズ比によって
分割されて流れる。ＮチャネルMOSトランジスタ10の能
力はそのソース電位とゲート電位17及びサイズによって
決まり、負荷用ＰチャネルMOSトラジスタ11はこの時の
ＮチャネルMOSトランジスタ10の能力より低く設定され
ているため検出端子16は低レベル側に移動し、出力端子
18は高レベルとなる。次にメモリセル２のシキイ値電圧
が高くOFF状態にあると、前記ビット線の電位状態から
さらに充電され、ビット線電位安定化回路の出力17が下
り、ＮチャネルMOSトランジスタ６及び10が、基板効果
によってOFFとなる電位で安定する。この時ＮチャネルM
OSトランジスタ10はOFFであり、データ検出点16は負荷
用MOSトランジスタ11によって高レベル側に引き上げら
れ、出力端子18は低レベルとなる。このように、メモリ
セルに書き込まれたシキイ値電圧の状態に対して、デー
タを検出するものである。
しかし、前述のセンス増幅回路では、データ検出点16に
は、メモリセルに流れる電流をＮチャネルMOSトランジ
スタ６及び10で分割された値しか流れない。又、検出点
16の振幅は、メモリセル２がOFF時のＮチャネルMOSトラ
ンジスタ10のソース電位とほぼ等しい値から電源電位ま
でしか振れず、しかも、前記OFF時の電位をビット線電
位安定化回路の設定により下げていくと、メモリセルが
ON時のビット線電位も下り、メモリセルに流れる電流が
小さくなってしまう。その結果、検出点の振幅はどうし
ても電源電位よりに設定されてしまう。そしてこの検出
点の電位を検出するMOSインバータの反転電圧は、検出
点の振幅のほぼ中間に設定され、その結果ＰチャネルMO
Sトランジスタ13はＮチャネルMOSトランジスタ14より非
常に大きなサイズとなってしまう。そして、検出点16の
負荷容量の増大となり、前述の検出点16の電流と合わ
せ、動作速度が遅くなってしまう。又、ＮチャネルMOS
トランジスタ10の能力、すなわちメモリセル２の能力と
ＰチャネルMOSトランジスタ11の能力比較となるため、
製造上のバラツイに対して充分な余裕が必要となり、そ
の結果、ＰチャネルMOSトランジスタ11の能力は小さく
設定する必要があり、検出点16の高レベルへの動作がさ
らに遅くなってしまう。
は、メモリセルに流れる電流をＮチャネルMOSトランジ
スタ６及び10で分割された値しか流れない。又、検出点
16の振幅は、メモリセル２がOFF時のＮチャネルMOSトラ
ンジスタ10のソース電位とほぼ等しい値から電源電位ま
でしか振れず、しかも、前記OFF時の電位をビット線電
位安定化回路の設定により下げていくと、メモリセルが
ON時のビット線電位も下り、メモリセルに流れる電流が
小さくなってしまう。その結果、検出点の振幅はどうし
ても電源電位よりに設定されてしまう。そしてこの検出
点の電位を検出するMOSインバータの反転電圧は、検出
点の振幅のほぼ中間に設定され、その結果ＰチャネルMO
Sトランジスタ13はＮチャネルMOSトランジスタ14より非
常に大きなサイズとなってしまう。そして、検出点16の
負荷容量の増大となり、前述の検出点16の電流と合わ
せ、動作速度が遅くなってしまう。又、ＮチャネルMOS
トランジスタ10の能力、すなわちメモリセル２の能力と
ＰチャネルMOSトランジスタ11の能力比較となるため、
製造上のバラツイに対して充分な余裕が必要となり、そ
の結果、ＰチャネルMOSトランジスタ11の能力は小さく
設定する必要があり、検出点16の高レベルへの動作がさ
らに遅くなってしまう。
そこで本発明はこのような問題点を解決するもので、そ
の目的とするところは、メモリセルの電流に制限される
ことなく、検出点での電流を増大させ、又、検出点の負
荷容量を小さくし、高速化をはかることにあり、さらに
は、製造時のバラツキに対しても安定に動作するセンス
増幅回路を得ることにある。
の目的とするところは、メモリセルの電流に制限される
ことなく、検出点での電流を増大させ、又、検出点の負
荷容量を小さくし、高速化をはかることにあり、さらに
は、製造時のバラツキに対しても安定に動作するセンス
増幅回路を得ることにある。
本発明のセンス増幅回路は、メモリセルは、前記メモリ
セルに接続されるビット線と、前記ビット線の電位に応
じて導通状態が制御される第１のトランジスタと、電源
端子と前記ビット線との間に接続され、前記第１のトラ
ンジスタを介して前記ビット線の電流を検出する第２の
トランジスタと、前記第２のトランジスタと並列に接続
され、前記第１のトランジスタを介して前記ビット線を
充電する第３のトラジスタと、前記メモリセルと同等の
特性を有するダミーセルと、電源端子と前記ダミーセル
との間に接続され、前記ダミーセルに流れる電流を検出
する第４のトランジスタと、前記第２のトランジスタと
共に第１のカレントミラー回路を構成する第５のトラン
ジスタと、前記第４のトランジスタと共に第２のカレン
トミラー回路を構成する第６のトランジスタとを有し、
前記第５のトランジスタと前記第６のトランジスタに流
れる電流を比較するカレントミラー型の差動増幅回路と
を備えることを特徴とする。
セルに接続されるビット線と、前記ビット線の電位に応
じて導通状態が制御される第１のトランジスタと、電源
端子と前記ビット線との間に接続され、前記第１のトラ
ンジスタを介して前記ビット線の電流を検出する第２の
トランジスタと、前記第２のトランジスタと並列に接続
され、前記第１のトランジスタを介して前記ビット線を
充電する第３のトラジスタと、前記メモリセルと同等の
特性を有するダミーセルと、電源端子と前記ダミーセル
との間に接続され、前記ダミーセルに流れる電流を検出
する第４のトランジスタと、前記第２のトランジスタと
共に第１のカレントミラー回路を構成する第５のトラン
ジスタと、前記第４のトランジスタと共に第２のカレン
トミラー回路を構成する第６のトランジスタとを有し、
前記第５のトランジスタと前記第６のトランジスタに流
れる電流を比較するカレントミラー型の差動増幅回路と
を備えることを特徴とする。
第１図に本発明の実施例を示す。第１図において、19は
メモリセル２の電流検出用ＰチャネルMOSトランジス
タ、20は前記電流検出用ＰチャネルMOSトラジスタ19の
電圧レベルを変換するためのＰチャネルMOSトランジス
タ、21は同様にＮチャネルMOSトランジスタ、25はメモ
リセル２と同等の特性を有するダミーMOSトランジス
タ、24はダミーMOSトランジスタ25の電流検出用Ｐチャ
ネルMOSトランジスタ、23は電流比較回路を構成するＰ
チャネルMOSトランジスタ、22は同様にＮチャネルMOSト
ランジスタである。第１図において、従来例第２図と同
一の番号の素子及び接点は同一の働きをするものとす
る。
メモリセル２の電流検出用ＰチャネルMOSトランジス
タ、20は前記電流検出用ＰチャネルMOSトラジスタ19の
電圧レベルを変換するためのＰチャネルMOSトランジス
タ、21は同様にＮチャネルMOSトランジスタ、25はメモ
リセル２と同等の特性を有するダミーMOSトランジス
タ、24はダミーMOSトランジスタ25の電流検出用Ｐチャ
ネルMOSトランジスタ、23は電流比較回路を構成するＰ
チャネルMOSトランジスタ、22は同様にＮチャネルMOSト
ランジスタである。第１図において、従来例第２図と同
一の番号の素子及び接点は同一の働きをするものとす
る。
今、メモリセル２のシキイ値電圧が低い場合で、ビット
線15が低レベルにあった時、ワード線３及びデコーダ出
力線５が高レベルとなり、メモリセル２が選択される
と、ビット線安定化回路の帰還用端子17は高レベルとな
り、ＮチャネルMOSトランジスタ６を介してＰチャネルM
OSトランジスタ19によってビット線15を充電する。そし
てビット線安定化回路によって決まる電位にビット線電
位がなり、この時ＰチャネルMOSトランジスタ19にはメ
モリセル２と同じ電流が流れ、その電流に相当するゲー
トソース間電位が電源端子１との間に発生する。次にＰ
チャネルMOSトランジスタ20のゲート−ソース間電位も
ＰチャネルMOSトランジスタ19と同じになり、Ｐチャネ
ルMOSトランジスタ20には、MOSトランジスタのサイズ比
に相当する電流が流れる。ここで、ＰチャネルMOSトラ
ジスタ19,20はメモリセル２より電流能力として充分大
きく設定されているものとする。例えば、ＰチャネルMO
Sトランジスタ20が、19に対してチャネル長が等しく、
チャネル幅が２倍であって、同特性のMOSトランジスタ
である場合、ＰチャネルMOSトランジスタ20にはメモリ
セル２の２倍の電流が流れる。そして、ＮチャネルMOS
トランジスタ21によって、前記電流が置き換えられ、さ
らにＮチャネルMOSトランジスタ22に前記と同様にMOSト
ランジスタ21の電流に対して比例する電流が流れ、結果
として、ＮチャネルMOSトラジスタ22はメモリセル２の
比例倍の電流能力となる。同様に、ダミーMOSトランジ
スタ25の電流は、ＰチャネルMOSトランジスタ24,23のサ
イズ比によって、ＰチャネルMOSトランジスタ23の電流
能力として与えられ、ＰチャネルMOSトランジスタ23の
電流能力がＮチャネルMOSトランジスタ22の電流能力よ
り小さくなるように設定されているため、その出力端子
は低レベルとなり、出力端子26は高レベルとなる。メモ
リセル２のシキイ値電圧が高い場合、同様な動作によっ
て、出力端子26が低レベルになることは容易に理解でき
るであろう。第１図において、ＰチャネルMOSトランジ
スタ20は19と同程度の大きさでよく、ＮチャネルMOSト
ランジスタ21は、その移動度の高さから小さいMOSトラ
ンジスタサイズでよく、ＮチャネルMOSトランジスタ21
から22への比を大きくしても負荷容量を増やすことなく
電流能力の増大ができ、その結果、動作速度の高速化が
可能である。又、メモリセル２から電流比較回路のＮチ
ャネルMOSトランジスタ22までの電流比は、それぞれ同
特性のMOpトランジスタのサイズ比だけで決まり、同様
にダミーMOSトランジスタ25からＰチャネルMOSトランジ
スタ23までの電流比も、同特性のMOSトランジスタのサ
イズ比で決まることから、製造上のバラツキをほとんど
考慮することなく安定に作ることが可能である。
線15が低レベルにあった時、ワード線３及びデコーダ出
力線５が高レベルとなり、メモリセル２が選択される
と、ビット線安定化回路の帰還用端子17は高レベルとな
り、ＮチャネルMOSトランジスタ６を介してＰチャネルM
OSトランジスタ19によってビット線15を充電する。そし
てビット線安定化回路によって決まる電位にビット線電
位がなり、この時ＰチャネルMOSトランジスタ19にはメ
モリセル２と同じ電流が流れ、その電流に相当するゲー
トソース間電位が電源端子１との間に発生する。次にＰ
チャネルMOSトランジスタ20のゲート−ソース間電位も
ＰチャネルMOSトランジスタ19と同じになり、Ｐチャネ
ルMOSトランジスタ20には、MOSトランジスタのサイズ比
に相当する電流が流れる。ここで、ＰチャネルMOSトラ
ジスタ19,20はメモリセル２より電流能力として充分大
きく設定されているものとする。例えば、ＰチャネルMO
Sトランジスタ20が、19に対してチャネル長が等しく、
チャネル幅が２倍であって、同特性のMOSトランジスタ
である場合、ＰチャネルMOSトランジスタ20にはメモリ
セル２の２倍の電流が流れる。そして、ＮチャネルMOS
トランジスタ21によって、前記電流が置き換えられ、さ
らにＮチャネルMOSトランジスタ22に前記と同様にMOSト
ランジスタ21の電流に対して比例する電流が流れ、結果
として、ＮチャネルMOSトラジスタ22はメモリセル２の
比例倍の電流能力となる。同様に、ダミーMOSトランジ
スタ25の電流は、ＰチャネルMOSトランジスタ24,23のサ
イズ比によって、ＰチャネルMOSトランジスタ23の電流
能力として与えられ、ＰチャネルMOSトランジスタ23の
電流能力がＮチャネルMOSトランジスタ22の電流能力よ
り小さくなるように設定されているため、その出力端子
は低レベルとなり、出力端子26は高レベルとなる。メモ
リセル２のシキイ値電圧が高い場合、同様な動作によっ
て、出力端子26が低レベルになることは容易に理解でき
るであろう。第１図において、ＰチャネルMOSトランジ
スタ20は19と同程度の大きさでよく、ＮチャネルMOSト
ランジスタ21は、その移動度の高さから小さいMOSトラ
ンジスタサイズでよく、ＮチャネルMOSトランジスタ21
から22への比を大きくしても負荷容量を増やすことなく
電流能力の増大ができ、その結果、動作速度の高速化が
可能である。又、メモリセル２から電流比較回路のＮチ
ャネルMOSトランジスタ22までの電流比は、それぞれ同
特性のMOpトランジスタのサイズ比だけで決まり、同様
にダミーMOSトランジスタ25からＰチャネルMOSトランジ
スタ23までの電流比も、同特性のMOSトランジスタのサ
イズ比で決まることから、製造上のバラツキをほとんど
考慮することなく安定に作ることが可能である。
第３図に本発明の他の実施例を示す。27はビット線を充
電するためのＮチャネルMOSトランジスタであり、その
他は第１図の同一番号の素子と同一機能をする。第３図
においては、ＰチャネルMOSトランジスタの働きは、メ
モリセル２の電流検出機能だけとなり、第１図の実施例
に対して充分電流能力を小さくすることが可能であり、
その結果、ＰチャネルMOSトランジスタ20の電流能力を
小さくすることができる。ここで、ＰチャネルMOSトラ
ンジスタ19,20の電流能力は低下するが、このMOSトラン
ジスタに流れる電流はメモリセル２の電流で決まること
から、電流値は第１図のそれに対して変化せず、電流能
力すなわちサイズの低下によって負荷容量をさらに低減
することが可能であり、さらにＮチャネルMOSトランジ
スタ21,22についても同様なことが言えるため、電流値
を換えることなく負荷容量を低下することが可能であ
り、さらに高速化ができる。
電するためのＮチャネルMOSトランジスタであり、その
他は第１図の同一番号の素子と同一機能をする。第３図
においては、ＰチャネルMOSトランジスタの働きは、メ
モリセル２の電流検出機能だけとなり、第１図の実施例
に対して充分電流能力を小さくすることが可能であり、
その結果、ＰチャネルMOSトランジスタ20の電流能力を
小さくすることができる。ここで、ＰチャネルMOSトラ
ンジスタ19,20の電流能力は低下するが、このMOSトラン
ジスタに流れる電流はメモリセル２の電流で決まること
から、電流値は第１図のそれに対して変化せず、電流能
力すなわちサイズの低下によって負荷容量をさらに低減
することが可能であり、さらにＮチャネルMOSトランジ
スタ21,22についても同様なことが言えるため、電流値
を換えることなく負荷容量を低下することが可能であ
り、さらに高速化ができる。
実施例の電流比較回路は、メモリセルの電流検出後、電
圧レベル変換なしに差動増幅回路でも可能であり、又ダ
ミーMOSトランジスタから電流検出回路に至る回路をメ
モリセルのそれと一致させ、メモリセルが選択された時
の初期状態を一定化することで、ビット線電位が安定す
る前に比較出力を得ることも可能である。
圧レベル変換なしに差動増幅回路でも可能であり、又ダ
ミーMOSトランジスタから電流検出回路に至る回路をメ
モリセルのそれと一致させ、メモリセルが選択された時
の初期状態を一定化することで、ビット線電位が安定す
る前に比較出力を得ることも可能である。
以上のように本発明によれば、メモリセル及びダミーMO
Sトランジスタの電流検出を行ない、それを比例増幅し
て比較回路に入力することによって、比較回路部での電
流を大きくすることができ、高速化が可能である。又、
従来例はメモリセルの電流を取り出すためにＮチャネル
MOSトランジスタ10のソース及びゲートの２本の信号が
必要であるが、本発明のよれば、電流検出端子の１本の
信号でよく、センス増幅回路部に選択機能をもたせる場
合等ではパターン化が容易に行なえる。さらに、メモリ
セルとダミーMOSトランジスタを同等の特性とすること
で、比較回路での電流能力とメモリセル及びダミーMOS
トランジスタを同等の特性とすることで、比較回路での
電流能力とメモリセル及びダミーMOSトランジスタの電
流能力は同一の特性のMOSトランジスタのサイズ比だけ
で決まり、バラツキ等をほとんど考慮することなく安定
に作ることができる。
Sトランジスタの電流検出を行ない、それを比例増幅し
て比較回路に入力することによって、比較回路部での電
流を大きくすることができ、高速化が可能である。又、
従来例はメモリセルの電流を取り出すためにＮチャネル
MOSトランジスタ10のソース及びゲートの２本の信号が
必要であるが、本発明のよれば、電流検出端子の１本の
信号でよく、センス増幅回路部に選択機能をもたせる場
合等ではパターン化が容易に行なえる。さらに、メモリ
セルとダミーMOSトランジスタを同等の特性とすること
で、比較回路での電流能力とメモリセル及びダミーMOS
トランジスタを同等の特性とすることで、比較回路での
電流能力とメモリセル及びダミーMOSトランジスタの電
流能力は同一の特性のMOSトランジスタのサイズ比だけ
で決まり、バラツキ等をほとんど考慮することなく安定
に作ることができる。
また、充電用のトランジスタを設けることにより、各ト
ランジスタの負荷容量を低減できるために、高速化が可
能である。
ランジスタの負荷容量を低減できるために、高速化が可
能である。
第１図は本発明によるセンス増幅回路の一例図 第２図は従来のセンス増幅回路図 第３図は本発明によるセンス増幅回路の一例図 ２……メモリセル 25……ダミーMOSトランジスタ 8,9……ビット線電位安定化回路を構成するMOSトランジ
スタ 10,11……データ検出用MOSトランジスタ 20,21……電圧レベル変換用MOSトランジスタ 22,23……電流比較回路を構成するMOSトランジスタ 19,24……電流検出用MOSトランジスタ
スタ 10,11……データ検出用MOSトランジスタ 20,21……電圧レベル変換用MOSトランジスタ 22,23……電流比較回路を構成するMOSトランジスタ 19,24……電流検出用MOSトランジスタ
Claims (1)
- 【請求項１】メモリセルと、 前記メモリセルに接続されるビット線と、 前記ビット線の電位に応じて導通状態が制御される第１
のトランジスタと、 電源端子と前記ビット線との間に接続され、前記第１の
トランジスタを介して前記ビット線の電流を検出する第
２のトランジスタと、 前記第２のトランジスタと並列に接続され、前記第１の
トランジスタを介して前記ビット線を充電する第３のト
ランジスタと、 前記メモリセルと同等の特性を有するダミーセルと、 電源端子と前記ダミーセルとの間に接続され、前記ダミ
ーセルに流れる電流を検出する第４のトランジスタと、 前記第２のトランジスタと共に第１のカレントミラー回
路を構成する第５のトランジスタと、前記第４のトラン
ジスタと共に第２のカレントミラー回路を構成する第６
のトランジスタとを有し、前記第５のトランジスタと前
記第６のトランジスタに流れる電流を比較するカレント
ミラー型の差動増幅回路と、 を備えることを特徴とするセンス増幅回路。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP9688185A JPH0777080B2 (ja) | 1985-05-08 | 1985-05-08 | センス増幅回路 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP9688185A JPH0777080B2 (ja) | 1985-05-08 | 1985-05-08 | センス増幅回路 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPS61255583A JPS61255583A (ja) | 1986-11-13 |
| JPH0777080B2 true JPH0777080B2 (ja) | 1995-08-16 |
Family
ID=14176750
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP9688185A Expired - Lifetime JPH0777080B2 (ja) | 1985-05-08 | 1985-05-08 | センス増幅回路 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH0777080B2 (ja) |
Families Citing this family (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS628398A (ja) * | 1985-07-03 | 1987-01-16 | Toshiba Corp | 半導体メモリ |
Family Cites Families (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS59180891A (ja) * | 1983-03-31 | 1984-10-15 | Toshiba Corp | 半導体メモリ |
| JPS6070591A (ja) * | 1983-09-28 | 1985-04-22 | Nec Corp | センスアンプ |
-
1985
- 1985-05-08 JP JP9688185A patent/JPH0777080B2/ja not_active Expired - Lifetime
Also Published As
| Publication number | Publication date |
|---|---|
| JPS61255583A (ja) | 1986-11-13 |
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Legal Events
| Date | Code | Title | Description |
|---|---|---|---|
| EXPY | Cancellation because of completion of term |