JP3086043B2 - 半導体読み出し専用メモリのセンス増幅回路 - Google Patents
半導体読み出し専用メモリのセンス増幅回路Info
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- JP3086043B2 JP3086043B2 JP874092A JP874092A JP3086043B2 JP 3086043 B2 JP3086043 B2 JP 3086043B2 JP 874092 A JP874092 A JP 874092A JP 874092 A JP874092 A JP 874092A JP 3086043 B2 JP3086043 B2 JP 3086043B2
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- Japan
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- charging
- nmos transistor
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Description
【０００１】
【産業上の利用分野】本発明は、半導体読み出し専用メ
モリ（ＲＯＭ）に用いられるセンス増幅回路に関する。
モリ（ＲＯＭ）に用いられるセンス増幅回路に関する。
【０００２】
【従来の技術】一般に、各メモリセルが１個のＭＯＳト
ランジスタで構成される半導体メモリでは、メモリセル
であるＭＯＳトランジスタのしきい値電圧を変化させる
ことによって、メモリセルにデータを書き込むようにし
ている。そして、メモリセルに書き込んだデータをセン
ス増幅回路により、メモリセルの電流能力と負荷ＭＯＳ
トランジスタの電流能力により電圧変換して検出するよ
うになっている。
ランジスタで構成される半導体メモリでは、メモリセル
であるＭＯＳトランジスタのしきい値電圧を変化させる
ことによって、メモリセルにデータを書き込むようにし
ている。そして、メモリセルに書き込んだデータをセン
ス増幅回路により、メモリセルの電流能力と負荷ＭＯＳ
トランジスタの電流能力により電圧変換して検出するよ
うになっている。
【０００３】このようなセンス増幅回路としては、従
来、図３に示すようなものがある。このセンス増幅回路
はデータ線７にコラムセレクタ５を介してメモリセル６
の出力線であるビット線８を接続している。また、コラ
ムセレクタ５のゲートには、コラム選択線９が接続さ
れ、メモリセル６のゲートにはワード線１０が接続され
ている。
来、図３に示すようなものがある。このセンス増幅回路
はデータ線７にコラムセレクタ５を介してメモリセル６
の出力線であるビット線８を接続している。また、コラ
ムセレクタ５のゲートには、コラム選択線９が接続さ
れ、メモリセル６のゲートにはワード線１０が接続され
ている。
【０００４】このような構成において、コラム選択線９
およびワード線１０の電位がＶDDレベルになると、メモ
リセル６が選択される。そして、メモリセル６が低しき
い値電圧の時、データ線が“Ｈ”レベル（ハイレベル）
であれば、メモリセル６の放電電流によって放電され、
データ線７が“Ｌ”レベル（ローレベル）であれば、イ
ンバータ回路４によりＮＭＯＳトランジスタ３を介して
負荷トランジスタ１、２より充電される。
およびワード線１０の電位がＶDDレベルになると、メモ
リセル６が選択される。そして、メモリセル６が低しき
い値電圧の時、データ線が“Ｈ”レベル（ハイレベル）
であれば、メモリセル６の放電電流によって放電され、
データ線７が“Ｌ”レベル（ローレベル）であれば、イ
ンバータ回路４によりＮＭＯＳトランジスタ３を介して
負荷トランジスタ１、２より充電される。
【０００５】その結果、データ線７の電位ＶDATAは、図
４（ａ）に示すように、負荷トランジスタ１、２の充電
電流とメモリセル６の放電電流が平衡状態となるＶBで
安定し、このときセンス出力ＳＡOUTは“Ｌ”レベルと
なるように設定されている。
４（ａ）に示すように、負荷トランジスタ１、２の充電
電流とメモリセル６の放電電流が平衡状態となるＶBで
安定し、このときセンス出力ＳＡOUTは“Ｌ”レベルと
なるように設定されている。
【０００６】一方、メモリセル６が高しきい値電圧のと
き、メモリセル６はほとんど電流を流さないため、デー
タ線７（ビット線８）が“Ｌ”レベル状態においては、
インバータ回路４がデータ線７の電位を検出し、その出
力が“Ｈ”レベルとなり、ＮＭＯＳトランジスタ３を介
して負荷トランジスタ１、２より充電が行われる。
き、メモリセル６はほとんど電流を流さないため、デー
タ線７（ビット線８）が“Ｌ”レベル状態においては、
インバータ回路４がデータ線７の電位を検出し、その出
力が“Ｈ”レベルとなり、ＮＭＯＳトランジスタ３を介
して負荷トランジスタ１、２より充電が行われる。
【０００７】そして、図４（ｂ）に示すように、データ
線７の電位がＶAに達すると、ＮＭＯＳトランジスタ３
はオフし、センス出力ＳＡOUTは負荷トランジスタ１に
よりＶDDレベルに達する。
線７の電位がＶAに達すると、ＮＭＯＳトランジスタ３
はオフし、センス出力ＳＡOUTは負荷トランジスタ１に
よりＶDDレベルに達する。
【０００８】
【発明が解決しようとする課題】ところで、上記従来の
センス増幅回路において、負荷トランジスタ１、２の電
流能力はメモリセル６の電流能力により決められる。つ
まり、負荷トランジスタ１、２の電流能力が必要以上に
大きい場合、データ線７の充電速度が高速、即ちデータ
線７の電位が“Ｌ”レベル（最悪時、０Ｖ）から所定の
“Ｈ”レベルへの遷移時間は高速になるものの、データ
線７の電位が“Ｈ”レベルから“Ｌ”レベルへの遷移時
間が遅くなる。この結果、センス出力ＳＡOUTの“Ｌ”
レベルが悪化するため、振幅が小さくなりマージンが低
下する。
センス増幅回路において、負荷トランジスタ１、２の電
流能力はメモリセル６の電流能力により決められる。つ
まり、負荷トランジスタ１、２の電流能力が必要以上に
大きい場合、データ線７の充電速度が高速、即ちデータ
線７の電位が“Ｌ”レベル（最悪時、０Ｖ）から所定の
“Ｈ”レベルへの遷移時間は高速になるものの、データ
線７の電位が“Ｈ”レベルから“Ｌ”レベルへの遷移時
間が遅くなる。この結果、センス出力ＳＡOUTの“Ｌ”
レベルが悪化するため、振幅が小さくなりマージンが低
下する。
【０００９】このため、負荷トランジスタ１、２の電流
能力は、メモリセル６の電流能力に対応付けて最適設定
されるので、微細化などによりメモリセル６の電流が小
さくなると、高速化を図ることが非常に困難となる。特
に、データ線７の電位が“Ｌ”レベルから“Ｈ”レベル
への遷移に時間を費やす。
能力は、メモリセル６の電流能力に対応付けて最適設定
されるので、微細化などによりメモリセル６の電流が小
さくなると、高速化を図ることが非常に困難となる。特
に、データ線７の電位が“Ｌ”レベルから“Ｈ”レベル
への遷移に時間を費やす。
【００１０】本発明は、このような従来技術の問題点を
解決するものであり、センス出力の振幅を小さくするこ
となく、“Ｌ”レベルから“Ｈ”レベルへのデータ線の
遷移時間を高速にでき、結果的に半導体読み出し専用メ
モリの高速読み出し動作が可能になる半導体読み出し専
用メモリのセンス増幅回路を提供することを目的とす
る。
解決するものであり、センス出力の振幅を小さくするこ
となく、“Ｌ”レベルから“Ｈ”レベルへのデータ線の
遷移時間を高速にでき、結果的に半導体読み出し専用メ
モリの高速読み出し動作が可能になる半導体読み出し専
用メモリのセンス増幅回路を提供することを目的とす
る。
【００１１】
【課題を解決するための手段】本発明の半導体読み出し
専用メモリのセンス増幅回路は、メモリセルの出力線で
あるビット線に選択回路を介して接続されたデータ線を
入力とするインバータを有する電位検出回路と、該電位
検出回路の出力にゲート端が接続され、ドレイン端が充
電回路或いは電源ラインに接続され、該データ線を充電
する第１充電ＮＭＯＳトランジスタと、該第１充電ＮＭ
ＯＳトランジスタのソース端に、ゲート端およびドレイ
ン端が接続され、かつソース端が該データ線に接続さ
れ、該データ線を充電する第２充電ＮＭＯＳトランジス
タと、該電位検出回路の出力にゲート端が接続され、か
つソース端が該データ線に接続され、該データ線から電
流を検出する電流検出用ＮＭＯＳトランジスタおよび該
電流検出用ＮＭＯＳトランジスタに直列接続された電流
検出用負荷デバイスを有する電流検出回路とを備えてお
り、そのことにより上記目的が達成される。
専用メモリのセンス増幅回路は、メモリセルの出力線で
あるビット線に選択回路を介して接続されたデータ線を
入力とするインバータを有する電位検出回路と、該電位
検出回路の出力にゲート端が接続され、ドレイン端が充
電回路或いは電源ラインに接続され、該データ線を充電
する第１充電ＮＭＯＳトランジスタと、該第１充電ＮＭ
ＯＳトランジスタのソース端に、ゲート端およびドレイ
ン端が接続され、かつソース端が該データ線に接続さ
れ、該データ線を充電する第２充電ＮＭＯＳトランジス
タと、該電位検出回路の出力にゲート端が接続され、か
つソース端が該データ線に接続され、該データ線から電
流を検出する電流検出用ＮＭＯＳトランジスタおよび該
電流検出用ＮＭＯＳトランジスタに直列接続された電流
検出用負荷デバイスを有する電流検出回路とを備えてお
り、そのことにより上記目的が達成される。
【００１２】
【作用】上記構成によれば、第１充電ＮＭＯＳトランジ
スタおよびこれに直列接続された第２充電ＮＭＯＳトラ
ンジスタを設けたことにより、センス増幅回路に接続さ
れるセンスアンプの反転電圧近傍まで高速に充電するこ
とが可能になる。
スタおよびこれに直列接続された第２充電ＮＭＯＳトラ
ンジスタを設けたことにより、センス増幅回路に接続さ
れるセンスアンプの反転電圧近傍まで高速に充電するこ
とが可能になる。
【００１３】
【実施例】以下に本発明の実施例を説明する。
【００１４】図１は本発明半導体読み出し専用のメモリ
のセンス増幅回路の回路構成を示す。データ線７にコラ
ムセレクタ５を介してメモリセル６の出力線であるビッ
ト線８を接続している。また、コラムセレクタ５のゲー
トには、コラム選択線９が接続され、メモリセル６のゲ
ートにはワード線１０が接続されている。
のセンス増幅回路の回路構成を示す。データ線７にコラ
ムセレクタ５を介してメモリセル６の出力線であるビッ
ト線８を接続している。また、コラムセレクタ５のゲー
トには、コラム選択線９が接続され、メモリセル６のゲ
ートにはワード線１０が接続されている。
【００１５】加えて、データ線７にはインバータ回路
４、充電ＮＭＯＳトランジスタ１２、充電ＮＭＯＳトラ
ンジスタ１１およびＮＭＯＳトランジスタ３が接続さ
れ、該ＮＭＯＳトランジスタ３のドレイン側に負荷トラ
ンジスタ１、２が接続されている。充電ＮＭＯＳトラン
ジスタ１１、１２と他のデバイスとの具体的な接続形態
は以下の通り。
４、充電ＮＭＯＳトランジスタ１２、充電ＮＭＯＳトラ
ンジスタ１１およびＮＭＯＳトランジスタ３が接続さ
れ、該ＮＭＯＳトランジスタ３のドレイン側に負荷トラ
ンジスタ１、２が接続されている。充電ＮＭＯＳトラン
ジスタ１１、１２と他のデバイスとの具体的な接続形態
は以下の通り。
【００１６】すなわち、充電ＮＭＯＳトランジスタ１２
は、そのゲート端がインバータ４の出力に接続され、ソ
ース端に、充電ＮＭＯＳトランジスタ１１のゲート端お
よびドレイン端が接続されている。該充電ＮＭＯＳトラ
ンジスタ１１のソース端はデータ線７に接続されてい
る。
は、そのゲート端がインバータ４の出力に接続され、ソ
ース端に、充電ＮＭＯＳトランジスタ１１のゲート端お
よびドレイン端が接続されている。該充電ＮＭＯＳトラ
ンジスタ１１のソース端はデータ線７に接続されてい
る。
【００１７】上記の構成において、コラム選択線９及び
ワード線１０の電位がＶDDレベルになると、メモリセル
６の選択が行われる。データ線７（ビット線８）の電位
ＶDATAが“Ｌ”レベルの場合、ビット線８はインバータ
回路４がデータ線の電位を検出し、その出力が“Ｈ”レ
ベルとなり、ＮＭＯＳトランジスタ３を介して負荷トラ
ンジスタ１、２より充電が行われる。
ワード線１０の電位がＶDDレベルになると、メモリセル
６の選択が行われる。データ線７（ビット線８）の電位
ＶDATAが“Ｌ”レベルの場合、ビット線８はインバータ
回路４がデータ線の電位を検出し、その出力が“Ｈ”レ
ベルとなり、ＮＭＯＳトランジスタ３を介して負荷トラ
ンジスタ１、２より充電が行われる。
【００１８】続いて、更に大きな充電能力をもった充電
ＮＭＯＳトランジスタ１１、１２もオン状態になり、充
電が行われる。これにより、“Ｌ”レベルから“Ｈ”レ
ベルへのデータ線７の遷移時間を短縮できる。
ＮＭＯＳトランジスタ１１、１２もオン状態になり、充
電が行われる。これにより、“Ｌ”レベルから“Ｈ”レ
ベルへのデータ線７の遷移時間を短縮できる。
【００１９】そして、図２（ａ）に示すように、データ
線７の電位がセンスアンプの反転電圧の近傍ＶCに達す
ると、充電ＮＭＯＳトランジスタ１１、１２がオフし、
充電が終了する。更に、データ線７は高利得が得られる
センスアンプの反転電圧近傍（ＶD≒ＶA）では、負荷ト
ランジスタ１、２により充電される。
線７の電位がセンスアンプの反転電圧の近傍ＶCに達す
ると、充電ＮＭＯＳトランジスタ１１、１２がオフし、
充電が終了する。更に、データ線７は高利得が得られる
センスアンプの反転電圧近傍（ＶD≒ＶA）では、負荷ト
ランジスタ１、２により充電される。
【００２０】図２（ｂ）からわかるように、メモリセル
６が高しきい値電圧の時、データ線７の電位はＶAで安
定し、センス出力ＳＡOUTはＶDDとなる。
６が高しきい値電圧の時、データ線７の電位はＶAで安
定し、センス出力ＳＡOUTはＶDDとなる。
【００２１】一方、図２（ａ）からわかるように、メモ
リセル６が低しきい値電圧の時、負荷トランジスタ１、
２の充電電流（Ｉ1＋Ｉ2）とメモリセル６の放電電流Ｉ
3が平衡となるＶBで安定し、センス出力ＳＡOUTも
“Ｌ”レベルとなる。
リセル６が低しきい値電圧の時、負荷トランジスタ１、
２の充電電流（Ｉ1＋Ｉ2）とメモリセル６の放電電流Ｉ
3が平衡となるＶBで安定し、センス出力ＳＡOUTも
“Ｌ”レベルとなる。
【００２２】
【発明の効果】以上の本発明半導体読み出し専用メモリ
のセンス増幅回路によれば、充電能力の大きい第１充電
ＮＭＯＳトランジスタおよび第２充電ＮＭＯＳトランジ
スタを設ける回路構成をとるので、センスアンプの高速
性、高利得を損なうことなく、センスアンプの反転電圧
近傍まで高速充電を行うことが可能になる。従って、本
発明によれば、半導体読み出し専用メモリの高速読み出
し動作が可能になる。
のセンス増幅回路によれば、充電能力の大きい第１充電
ＮＭＯＳトランジスタおよび第２充電ＮＭＯＳトランジ
スタを設ける回路構成をとるので、センスアンプの高速
性、高利得を損なうことなく、センスアンプの反転電圧
近傍まで高速充電を行うことが可能になる。従って、本
発明によれば、半導体読み出し専用メモリの高速読み出
し動作が可能になる。
【図１】本発明半導体読み出し専用メモリのセンス増幅
回路を示す回路図。
回路を示す回路図。
【図２】本発明半導体読み出し専用メモリのセンス増幅
回路の特性を示すグラフ。
回路の特性を示すグラフ。
【図３】センス増幅回路の一従来例を示す回路図。
【図４】図３に示すセンス増幅回路の特性を示すグラ
フ。
フ。
１、２ 負荷トランジスタ ３ ＮＭＯＳトランジスタ ４ インバータ回路 ５ コラムセレクタ ６ メモリセル ７ データ線 ８ ビット線 ９ コラム選択線 １０ ワード線 １１、１２ 充電ＮＭＯＳトランジスタ
Claims (1)
- 【請求項１】 メモリセルの出力線であるビット線に選
択回路を介して接続されたデータ線を入力とするインバ
ータを有する電位検出回路と、 該電位検出回路の出力にゲート端が接続され、ドレイン
端が充電回路或いは電源ラインに接続され、該データ線
を充電する第１充電ＮＭＯＳトランジスタと、 該第１充電ＮＭＯＳトランジスタのソース端に、ゲート
端およびドレイン端が接続され、かつソース端が該デー
タ線に接続され、該データ線を充電する第２充電ＮＭＯ
Ｓトランジスタと、 該電位検出回路の出力にゲート端が接続され、かつソー
ス端が該データ線に接続され、該データ線から電流を検
出する電流検出用ＮＭＯＳトランジスタおよび該電流検
出用ＮＭＯＳトランジスタに直列接続された電流検出用
負荷デバイスを有する電流検出回路とを備えた半導体読
み出し専用メモリのセンス増幅回路。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP874092A JP3086043B2 (ja) | 1992-01-21 | 1992-01-21 | 半導体読み出し専用メモリのセンス増幅回路 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP874092A JP3086043B2 (ja) | 1992-01-21 | 1992-01-21 | 半導体読み出し専用メモリのセンス増幅回路 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPH05198191A JPH05198191A (ja) | 1993-08-06 |
| JP3086043B2 true JP3086043B2 (ja) | 2000-09-11 |
Family
ID=11701346
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP874092A Expired - Fee Related JP3086043B2 (ja) | 1992-01-21 | 1992-01-21 | 半導体読み出し専用メモリのセンス増幅回路 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JP3086043B2 (ja) |
Families Citing this family (4)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| KR100596763B1 (ko) * | 1999-02-03 | 2006-07-04 | 주식회사 하이닉스반도체 | 롬의 고속동작을 위한 센스앰프 |
| US6531371B2 (en) * | 2001-06-28 | 2003-03-11 | Sharp Laboratories Of America, Inc. | Electrically programmable resistance cross point memory |
| US6693821B2 (en) * | 2001-06-28 | 2004-02-17 | Sharp Laboratories Of America, Inc. | Low cross-talk electrically programmable resistance cross point memory |
| JP5085068B2 (ja) * | 2006-07-31 | 2012-11-28 | オンセミコンダクター・トレーディング・リミテッド | センス回路 |
-
1992
- 1992-01-21 JP JP874092A patent/JP3086043B2/ja not_active Expired - Fee Related
Also Published As
| Publication number | Publication date |
|---|---|
| JPH05198191A (ja) | 1993-08-06 |
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Legal Events
| Date | Code | Title | Description |
|---|---|---|---|
| A01 | Written decision to grant a patent or to grant a registration (utility model) |
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