JP2621140B2 - センスアンプ回路 - Google Patents
センスアンプ回路Info
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- JP2621140B2 JP2621140B2 JP61145798A JP14579886A JP2621140B2 JP 2621140 B2 JP2621140 B2 JP 2621140B2 JP 61145798 A JP61145798 A JP 61145798A JP 14579886 A JP14579886 A JP 14579886A JP 2621140 B2 JP2621140 B2 JP 2621140B2
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Description
【発明の詳細な説明】 ［産業上の利用分野］ この発明は、センスアンプ回路に関し、特に、高集積
メモリ素子においてデータ線の微小信号電圧を検知し増
幅するカレントミラー型のセンスアンプ回路に関する。
メモリ素子においてデータ線の微小信号電圧を検知し増
幅するカレントミラー型のセンスアンプ回路に関する。
［従来の技術］ 近年、ダイナミック型またはスタチック型のMOSRAM
（Metal Oxide Semiconductor Random Access Mem
ory）などの高集積メモリ素子において、メモリのデー
タ線上の微小信号電圧を高速かつ高感度に検知し増幅す
る増幅器、すなわちセンスアンプ回路の重要性が増大し
つつある。
（Metal Oxide Semiconductor Random Access Mem
ory）などの高集積メモリ素子において、メモリのデー
タ線上の微小信号電圧を高速かつ高感度に検知し増幅す
る増幅器、すなわちセンスアンプ回路の重要性が増大し
つつある。
第４図は、CMOS（Complementary MOS）回路系で構成
した、カレントミラー型の従来の高感度センスアンプ回
路の回路図である。
した、カレントミラー型の従来の高感度センスアンプ回
路の回路図である。
まず、第４図を参照して従来のカレントミラー型のセ
ンスアンプの構成について説明する。第４図において、
左側のＮチャネルMOSトランジスタQN1とＰチャネルMOS
トランジスタQP1とが第１のスタティックインバータ１
を形成し、右側のＮチャネルMOSトランジスタQN2とＰチ
ャネルMOSトランジスタQP2とが第２のスタティックイン
バータ２を形成する。なお、ＰチャネルのMOSトランジ
スタQP1,QP2はカレントミラー（負荷側）を構成してい
る。MOSトランジスタQN1のゲート電極とMOSトランジス
タQN2のゲート電極とには、それぞれ、互いに相補的関
係にある入力データDINと▲▼とが印加される。
さらに、第１のスタティックインバータ１を構成するMO
SトランジスタQP1およびMOSトランジスタQN1は、Ｎチャ
ネルのMOSトランジスタQN3を介して、アース電位とVCC
（＝5.0V）との間に接続され、第２のスタティックイン
バータ２を構成するMOSトランジスタQP2およびMOSトラ
ンジスタQN2もまた、MOSトランジスタQN3を介してアー
ス電位とVCC（＝5.0V）との間に接続されている。このM
OSトランジスタQN3は、外部から印加されるハイレベル
のセンス開始信号φＳに応答して導通し、第１のスタテ
ィックインバータ１および第２のスタティックインバー
タ２をアース電位に接続する。さらに、第１のスタティ
ックインバータ１の出力電圧V1が基準電位として第２の
スタティックインバータ２のMOSトランジスタQP2のゲー
ト電極に与えられる。そして、この基準電位V1と▲
▼との差の電圧がセンス出力DOUTとして第２のスタテ
ィックインバータ２から出力される。
ンスアンプの構成について説明する。第４図において、
左側のＮチャネルMOSトランジスタQN1とＰチャネルMOS
トランジスタQP1とが第１のスタティックインバータ１
を形成し、右側のＮチャネルMOSトランジスタQN2とＰチ
ャネルMOSトランジスタQP2とが第２のスタティックイン
バータ２を形成する。なお、ＰチャネルのMOSトランジ
スタQP1,QP2はカレントミラー（負荷側）を構成してい
る。MOSトランジスタQN1のゲート電極とMOSトランジス
タQN2のゲート電極とには、それぞれ、互いに相補的関
係にある入力データDINと▲▼とが印加される。
さらに、第１のスタティックインバータ１を構成するMO
SトランジスタQP1およびMOSトランジスタQN1は、Ｎチャ
ネルのMOSトランジスタQN3を介して、アース電位とVCC
（＝5.0V）との間に接続され、第２のスタティックイン
バータ２を構成するMOSトランジスタQP2およびMOSトラ
ンジスタQN2もまた、MOSトランジスタQN3を介してアー
ス電位とVCC（＝5.0V）との間に接続されている。このM
OSトランジスタQN3は、外部から印加されるハイレベル
のセンス開始信号φＳに応答して導通し、第１のスタテ
ィックインバータ１および第２のスタティックインバー
タ２をアース電位に接続する。さらに、第１のスタティ
ックインバータ１の出力電圧V1が基準電位として第２の
スタティックインバータ２のMOSトランジスタQP2のゲー
ト電極に与えられる。そして、この基準電位V1と▲
▼との差の電圧がセンス出力DOUTとして第２のスタテ
ィックインバータ２から出力される。
次に、第５図は、第４図に示した従来のセンスアンプ
回路を構成する各インバータ段の負荷特性およびドライ
バ特性を示す図である。さらに、第６図は、第４図に示
した従来のセンスアンプ回路の入出力特性を示す図であ
り、第７図は、このセンスアンプ回路の総消費電流を示
す図である。
回路を構成する各インバータ段の負荷特性およびドライ
バ特性を示す図である。さらに、第６図は、第４図に示
した従来のセンスアンプ回路の入出力特性を示す図であ
り、第７図は、このセンスアンプ回路の総消費電流を示
す図である。
次に、第５図，第６図および第７図を参照して、第４
図のセンスアンプ回路の動作について説明する。第４図
のセンスアンプ回路において、まず、入力データの検知
開始時には、センス開始信号φＳがハイレベルになって
MOSトランジスタQN3が導通し、第１のスタティックイン
バータ１はVCCとアース電位との間に直列に接続され、
第２のスタティックインバータ２はVCCとアース電位と
の間に直列に接続されることになる。そしてスタティッ
クインバータ１のMOSトランジスタQN1のゲート電極には
一方の入力データDINが入力され、スタティックインバ
ータ２のMOSトランジスタQN2のゲート電極には他方の入
力データ▲▼が入力される。ここで、MOSトラン
ジスタQP1は、飽和領域で動作するので、MOSトランジス
タQP1およびQN1からなる第１のスタティックインバータ
１の負荷曲線は、第５図中の曲線ａのようになる。ここ
で、第１のスタティックインバータ１のMOSトランジス
タQN1のドライバ特性は、第５図中の曲線ｂのようにな
り、これらの特性曲線ａとｂとはV1＝Ａにおいて交わ
る。さらに、第２のスタティックインバータ２のMOSト
ランジスタQP2のゲート電圧は、QP1のゲート電圧と同じ
Ａ＝V1なので、MOSトランジスタQP2およびQN2からなる
第２のスタティックインバータ２の負荷曲線は、第５図
中の曲線ｃとなる。そして、DIN＝▲▼の場合
は、MOSトランジスタQN2のドライバ特性は、QN1の場合
と同様に曲線ｂとなり、したがって、特性曲線ｂとｃと
はDOUT＝Ａにおいて交わる。しかしながら、曲線ｂとｃ
とは共に５極管領域で交わっているので▲▼がわ
ずかに増減しても、MOSトランジスタQN2のドライバ特性
曲線ｂは第５図中の曲線ｄまたはｅのように変化し、第
２のスタティックインバータ２の負荷曲線ｃとの交点
も、第５図中のDOUT＝Ｂ〜DOUT＝Ｃと大きく変動する。
したがって、第６図の入出力特性図に示したように、第
２のスタティックインバータ２の論理しきい値がDINに
なるように第１のスタティックインバータ１が基準電圧
V1を調整しているということができる。そして、第６図
に示すように、入力電圧DINが低い方が入出力特性曲線
の傾きが大きく、したがってセンスアンプ回路の感度が
良好であり、また第７図に示すように、回路の総消費電
流が小さい。一方、入力電圧DIN,▲▼が共に比較
的高い領域、すなわち2V〜3Vの領域になると、第６図に
示すように、入出力特性曲線の傾き、すなわちセンスア
ンプ回路の感度が急激に低下し、また第７図に示すよう
に回路の総消費電流が著しく増大する。このような現象
は、DIN,▲▼が2V〜3Vの領域では、MOSトランジ
スタQP1,QN1からなる第１のスタティックインバータ１
に流れる定常電流が増大し、かつMOSトランジスタQP2お
よびQN2からなる第２のスタティックインバータ２にお
いてMOSトランジスタQN2によるアース電位への引き下げ
が強くなり、MOSトランジスタQP1およびQP2からなるカ
レントミラーが飽和領域の動作から外れることによるも
のである。
図のセンスアンプ回路の動作について説明する。第４図
のセンスアンプ回路において、まず、入力データの検知
開始時には、センス開始信号φＳがハイレベルになって
MOSトランジスタQN3が導通し、第１のスタティックイン
バータ１はVCCとアース電位との間に直列に接続され、
第２のスタティックインバータ２はVCCとアース電位と
の間に直列に接続されることになる。そしてスタティッ
クインバータ１のMOSトランジスタQN1のゲート電極には
一方の入力データDINが入力され、スタティックインバ
ータ２のMOSトランジスタQN2のゲート電極には他方の入
力データ▲▼が入力される。ここで、MOSトラン
ジスタQP1は、飽和領域で動作するので、MOSトランジス
タQP1およびQN1からなる第１のスタティックインバータ
１の負荷曲線は、第５図中の曲線ａのようになる。ここ
で、第１のスタティックインバータ１のMOSトランジス
タQN1のドライバ特性は、第５図中の曲線ｂのようにな
り、これらの特性曲線ａとｂとはV1＝Ａにおいて交わ
る。さらに、第２のスタティックインバータ２のMOSト
ランジスタQP2のゲート電圧は、QP1のゲート電圧と同じ
Ａ＝V1なので、MOSトランジスタQP2およびQN2からなる
第２のスタティックインバータ２の負荷曲線は、第５図
中の曲線ｃとなる。そして、DIN＝▲▼の場合
は、MOSトランジスタQN2のドライバ特性は、QN1の場合
と同様に曲線ｂとなり、したがって、特性曲線ｂとｃと
はDOUT＝Ａにおいて交わる。しかしながら、曲線ｂとｃ
とは共に５極管領域で交わっているので▲▼がわ
ずかに増減しても、MOSトランジスタQN2のドライバ特性
曲線ｂは第５図中の曲線ｄまたはｅのように変化し、第
２のスタティックインバータ２の負荷曲線ｃとの交点
も、第５図中のDOUT＝Ｂ〜DOUT＝Ｃと大きく変動する。
したがって、第６図の入出力特性図に示したように、第
２のスタティックインバータ２の論理しきい値がDINに
なるように第１のスタティックインバータ１が基準電圧
V1を調整しているということができる。そして、第６図
に示すように、入力電圧DINが低い方が入出力特性曲線
の傾きが大きく、したがってセンスアンプ回路の感度が
良好であり、また第７図に示すように、回路の総消費電
流が小さい。一方、入力電圧DIN,▲▼が共に比較
的高い領域、すなわち2V〜3Vの領域になると、第６図に
示すように、入出力特性曲線の傾き、すなわちセンスア
ンプ回路の感度が急激に低下し、また第７図に示すよう
に回路の総消費電流が著しく増大する。このような現象
は、DIN,▲▼が2V〜3Vの領域では、MOSトランジ
スタQP1,QN1からなる第１のスタティックインバータ１
に流れる定常電流が増大し、かつMOSトランジスタQP2お
よびQN2からなる第２のスタティックインバータ２にお
いてMOSトランジスタQN2によるアース電位への引き下げ
が強くなり、MOSトランジスタQP1およびQP2からなるカ
レントミラーが飽和領域の動作から外れることによるも
のである。
［発明が解決しようとする問題点］ 従来のセンスアンプ回路は、以上のように構成されて
いるので、低いバイアス条件では、高感度の検知が可能
であるが、バイアス条件が高くなると、すなわち入力電
圧DIN,▲▼のレベルが高くなると、センスアンプ
の感度が著しく劣化するとともに消費電力も増大し、し
たがって良好に動作する入力電圧範囲が狭いという問題
点があった。
いるので、低いバイアス条件では、高感度の検知が可能
であるが、バイアス条件が高くなると、すなわち入力電
圧DIN,▲▼のレベルが高くなると、センスアンプ
の感度が著しく劣化するとともに消費電力も増大し、し
たがって良好に動作する入力電圧範囲が狭いという問題
点があった。
この発明は、上述のような問題点を解消するためにな
されたもので、広い入力電圧範囲にわたって良好な感度
を有しかつ消費電力が小さいセンスアンプ回路を提供す
ることを目的とする。
されたもので、広い入力電圧範囲にわたって良好な感度
を有しかつ消費電力が小さいセンスアンプ回路を提供す
ることを目的とする。
［問題点を解決するための手段］ この発明にかかるセンスアンプ回路は、第１の電位が
与えられる第１の電位ノードと第１のノードとの間に接
続される第１の負荷トランジスタ、第１の電位ノードと
第２のノードとの間に接続され、第１の負荷トランジス
タとでカレントミラー回路を構成する第２の負荷トラン
ジスタ、第１の電位とは異なる第２の電位が与えられる
第２の電位ノードと第３のノードとの間に接続され、制
御電極に第１の入力電位が入力される第１の入力トラン
ジスタ、第２の電位ノードと第４のノードとの間に接続
され、制御電極に第２の入力電位が入力される第２の入
力トランジスタ、第１のノードと第３のノードとの間に
接続され、ゲートに一定値の電位が印加されたMOSトラ
ンジスタからなり、第１の負荷トランジスタおよび第１
の入力トランジスタよりもコンダクタンスが小さくな
り、第１のノードと第３のノードとの間に流れる電流を
制限する第１の電流制限トランジスタ、および、第２の
ノードと第４のノードとの間に接続され、ゲートに一定
値の電位が印加されたMOSトランジスタからなり、第２
の負荷トランジスタおよび第２の入力トランジスタより
もコンダクタンスが小さくなり、第２のノードと第４の
ノードとの間に流れる電流を制限する第２の電流制限ト
ランジスタを備え、第２の負荷トランジスタと第２の入
力トランジスタとの間のノードから出力電位を出力する
ものである。
与えられる第１の電位ノードと第１のノードとの間に接
続される第１の負荷トランジスタ、第１の電位ノードと
第２のノードとの間に接続され、第１の負荷トランジス
タとでカレントミラー回路を構成する第２の負荷トラン
ジスタ、第１の電位とは異なる第２の電位が与えられる
第２の電位ノードと第３のノードとの間に接続され、制
御電極に第１の入力電位が入力される第１の入力トラン
ジスタ、第２の電位ノードと第４のノードとの間に接続
され、制御電極に第２の入力電位が入力される第２の入
力トランジスタ、第１のノードと第３のノードとの間に
接続され、ゲートに一定値の電位が印加されたMOSトラ
ンジスタからなり、第１の負荷トランジスタおよび第１
の入力トランジスタよりもコンダクタンスが小さくな
り、第１のノードと第３のノードとの間に流れる電流を
制限する第１の電流制限トランジスタ、および、第２の
ノードと第４のノードとの間に接続され、ゲートに一定
値の電位が印加されたMOSトランジスタからなり、第２
の負荷トランジスタおよび第２の入力トランジスタより
もコンダクタンスが小さくなり、第２のノードと第４の
ノードとの間に流れる電流を制限する第２の電流制限ト
ランジスタを備え、第２の負荷トランジスタと第２の入
力トランジスタとの間のノードから出力電位を出力する
ものである。
［作用］ この発明におけるセンスアンプ回路は、第１および第
２の電流制限トランジスタを設けて第１のノードと第３
のノードとの間の電流および第２のノードと第４のノー
ドとの間の電流に制限し、カレントミラー回路における
第１および第２の負荷トランジスタに流れる電流を制限
することにより、カレントミラーの動作点を飽和領域内
に保つとともに消費電力の増大を防ぐことができる。
２の電流制限トランジスタを設けて第１のノードと第３
のノードとの間の電流および第２のノードと第４のノー
ドとの間の電流に制限し、カレントミラー回路における
第１および第２の負荷トランジスタに流れる電流を制限
することにより、カレントミラーの動作点を飽和領域内
に保つとともに消費電力の増大を防ぐことができる。
［発明の実施例］ 第１図は、この発明の一実施例であるセンスアンプ回
路を示す回路図である。
路を示す回路図である。
まず、第１図を参照してこの発明の一実施例の構成に
ついて説明する。第１図において、ＮチャネルのMOSト
ランジスタQN3は、第１図のQN3と同様に外部から印加さ
れるハイレベルのセンス開始信号φＳに応答して導通
し、左側のスタティックインバータ３および右側のスタ
ティックインバータ４をVCCとアース電位との間に接続
する。左側のスタティックインバータ３は、第４図の従
来のセンスアンプ回路におけるスタティックインバータ
１と同様にVCC側に設けられたＰチャネルMOSトランジス
タQP1と、アース電位側に設けられたＮチャネルMOSトラ
ンジスタQN1とを含んでいるが、さらに、これら２つのM
OSトランジスタ間に新たにＰチャネルのMOSトランジス
タQP3が直列に挿入されている点で第４図の従来のセン
スアンプ回路と異なっている。一方、右側のスタティッ
クインバータ４は、第４図の従来のセンスアンプ回路に
おけるスタティックインバータ２と同様に、VCC側に設
けられたＰチャネルMOSトランジスタQP2と、アース電位
側に設けられたＮチャネルMOSトランジスタQN2とを含ん
でいるが、さらに、これら２つのMOSトランジスタ間に
新たにＰチャネルMOSトランジスタQP4が直列に挿入され
ている点で第４図の従来のセンスアンプ回路と異なって
いる。これらの新たに追加されたMOSトランジスタQP3お
よびQP4のゲート電極には、Vref（3.0〜4.0V）なる基準
電位が印加されている。なお、ＰチャネルのMOSトラン
ジスタQP1,QP2はカレントミラー（負荷側）を構成して
いる。また、MOSトランジスタQN1のゲート電極とMOSト
ランジスタQN2のゲート電極とには、それぞれ、第４図
のセンスアンプ回路と同様に互いに相補的関係にある入
力データDINと▲▼とが印加され、スタティック
インバータ３の出力電圧V1が基準電位としてスタティッ
クインバータ４のMOSトランジスタQP2のゲート電極に与
えられ、そしてこの基準電位V1と▲▼との差の電
圧がセンス出力DOUTとしてスタティックインバータ４か
ら出力される。
ついて説明する。第１図において、ＮチャネルのMOSト
ランジスタQN3は、第１図のQN3と同様に外部から印加さ
れるハイレベルのセンス開始信号φＳに応答して導通
し、左側のスタティックインバータ３および右側のスタ
ティックインバータ４をVCCとアース電位との間に接続
する。左側のスタティックインバータ３は、第４図の従
来のセンスアンプ回路におけるスタティックインバータ
１と同様にVCC側に設けられたＰチャネルMOSトランジス
タQP1と、アース電位側に設けられたＮチャネルMOSトラ
ンジスタQN1とを含んでいるが、さらに、これら２つのM
OSトランジスタ間に新たにＰチャネルのMOSトランジス
タQP3が直列に挿入されている点で第４図の従来のセン
スアンプ回路と異なっている。一方、右側のスタティッ
クインバータ４は、第４図の従来のセンスアンプ回路に
おけるスタティックインバータ２と同様に、VCC側に設
けられたＰチャネルMOSトランジスタQP2と、アース電位
側に設けられたＮチャネルMOSトランジスタQN2とを含ん
でいるが、さらに、これら２つのMOSトランジスタ間に
新たにＰチャネルMOSトランジスタQP4が直列に挿入され
ている点で第４図の従来のセンスアンプ回路と異なって
いる。これらの新たに追加されたMOSトランジスタQP3お
よびQP4のゲート電極には、Vref（3.0〜4.0V）なる基準
電位が印加されている。なお、ＰチャネルのMOSトラン
ジスタQP1,QP2はカレントミラー（負荷側）を構成して
いる。また、MOSトランジスタQN1のゲート電極とMOSト
ランジスタQN2のゲート電極とには、それぞれ、第４図
のセンスアンプ回路と同様に互いに相補的関係にある入
力データDINと▲▼とが印加され、スタティック
インバータ３の出力電圧V1が基準電位としてスタティッ
クインバータ４のMOSトランジスタQP2のゲート電極に与
えられ、そしてこの基準電位V1と▲▼との差の電
圧がセンス出力DOUTとしてスタティックインバータ４か
ら出力される。
次に、第２図は、第１図に示したこの発明の一実施例
であるセンスアンプ回路の入出力特性を示す図であり、
第３図はこのセンスアンプ回路の総消費電流を示す図で
ある。
であるセンスアンプ回路の入出力特性を示す図であり、
第３図はこのセンスアンプ回路の総消費電流を示す図で
ある。
次に、第２図および第３図を参照して、第１図に示し
たこの発明の一実施例の動作について説明する。まず、
入力データの検知開始時には、センス開始信号φＳがハ
イレベルになってMOSトランジスタQN3が導通し、左側の
スタティックインバータ３はVCCとアース電位との間に
接続され、右側のスタティックインバータ４はVCCとア
ース電位との間に接続されることになる。そして、スタ
ティックインバータ３のMOSトランジスタQN1のゲート電
極には一方の入力データDINが与えられ、スタティック
インバータ４のMOSトランジスタQN2のゲート電極には他
方の入力データ▲▼が与えられる。ここで、DIN,
▲▼が共に比較的低い電圧レベルにある場合に
は、第４図ないし第７図に示した従来のセンスアンプ回
路の場合と同様に、MOSトランジスタQP1とQP2とからな
るカレントミラーは、飽和領域内で動作する。したがっ
て、第２図および第３図から明らかなように、入力デー
タDIN,▲▼のレベルが低い場合には、入出力特性
の傾きが大きくしたがってセンスアンプ感度が良好であ
り、さらに各インバータを流れる定常電流も小さく、し
たがって回路の総消費電流も小さい。一方、DIN,▲
▼が共に比較的高い電圧レベル、すなわち2V〜3Vの領
域になると、第４図に示した従来のセンスアンプ回路で
は、第２図または第３図中において比較のために破線で
示したようにセンスアンプ感度が急激に低下し同時に総
消費電流が著しく増大していた。しかしながら、第１図
に示した実施例によれば、新たに追加されたMOSトラン
ジスタQP3およびQP4のゲート電極に、VCCとアース電位
との中間電位であるVref＝3.0〜4.0Vが印加されている
ので、従来大きな電源電流が流れた入力条件下において
も、すなわちDIN,▲▼が共に比較的高いレベルに
ある場合においても、MOSトランジスタQP3,QP4は飽和領
域で動作する。したがって、これらのMOSトランジスタQ
P3,QP4はそれら自身を介して流れる電流をほぼ一定値に
保つ電流制限要素として機能することになる。つまり、
MOSトランジスタQP3のコンダクタンスがMOSトランジス
タQP1のコンダクタンスおよびMOSトランジスタQN1のコ
ンダクタンスより小さく、MOSトランジスタQP4のコンダ
クタンスがトランジスタQP2のコンダクタンスおよびMOS
トランジスタQN2のコンダクタンスより小さいので、MOS
トランジスタQP1およびMOSトランジスタQN1がもっと電
流を流せたとしてもMOSトランジスタQP3により電流が制
限され、同様にMOSトランジスタQP2およびMOSトランジ
スタQN2がもっと電流を流せたとしてもMOSトランジスタ
QP4により電流が制限されるのである。これによって、
入力データレベルの高低にかかわらず、回路を流れる電
流は一定値以下に保たれ、総消費電流の増大を抑制する
ことが可能となる。
たこの発明の一実施例の動作について説明する。まず、
入力データの検知開始時には、センス開始信号φＳがハ
イレベルになってMOSトランジスタQN3が導通し、左側の
スタティックインバータ３はVCCとアース電位との間に
接続され、右側のスタティックインバータ４はVCCとア
ース電位との間に接続されることになる。そして、スタ
ティックインバータ３のMOSトランジスタQN1のゲート電
極には一方の入力データDINが与えられ、スタティック
インバータ４のMOSトランジスタQN2のゲート電極には他
方の入力データ▲▼が与えられる。ここで、DIN,
▲▼が共に比較的低い電圧レベルにある場合に
は、第４図ないし第７図に示した従来のセンスアンプ回
路の場合と同様に、MOSトランジスタQP1とQP2とからな
るカレントミラーは、飽和領域内で動作する。したがっ
て、第２図および第３図から明らかなように、入力デー
タDIN,▲▼のレベルが低い場合には、入出力特性
の傾きが大きくしたがってセンスアンプ感度が良好であ
り、さらに各インバータを流れる定常電流も小さく、し
たがって回路の総消費電流も小さい。一方、DIN,▲
▼が共に比較的高い電圧レベル、すなわち2V〜3Vの領
域になると、第４図に示した従来のセンスアンプ回路で
は、第２図または第３図中において比較のために破線で
示したようにセンスアンプ感度が急激に低下し同時に総
消費電流が著しく増大していた。しかしながら、第１図
に示した実施例によれば、新たに追加されたMOSトラン
ジスタQP3およびQP4のゲート電極に、VCCとアース電位
との中間電位であるVref＝3.0〜4.0Vが印加されている
ので、従来大きな電源電流が流れた入力条件下において
も、すなわちDIN,▲▼が共に比較的高いレベルに
ある場合においても、MOSトランジスタQP3,QP4は飽和領
域で動作する。したがって、これらのMOSトランジスタQ
P3,QP4はそれら自身を介して流れる電流をほぼ一定値に
保つ電流制限要素として機能することになる。つまり、
MOSトランジスタQP3のコンダクタンスがMOSトランジス
タQP1のコンダクタンスおよびMOSトランジスタQN1のコ
ンダクタンスより小さく、MOSトランジスタQP4のコンダ
クタンスがトランジスタQP2のコンダクタンスおよびMOS
トランジスタQN2のコンダクタンスより小さいので、MOS
トランジスタQP1およびMOSトランジスタQN1がもっと電
流を流せたとしてもMOSトランジスタQP3により電流が制
限され、同様にMOSトランジスタQP2およびMOSトランジ
スタQN2がもっと電流を流せたとしてもMOSトランジスタ
QP4により電流が制限されるのである。これによって、
入力データレベルの高低にかかわらず、回路を流れる電
流は一定値以下に保たれ、総消費電流の増大を抑制する
ことが可能となる。
また、第１図中において、MOSトランジスタQP3のしき
い値電圧をVTHとすると、基準電位V1は、入力データ
DIN,▲▼のレベルが高い場合でも、Vref＋VTH以
下には下がらない。このため、MOSトランジスタQP1,QP2
からなるカレントミラーは、入力条件が高くなってもほ
とんど飽和領域からずれて動作することがなくなり、し
たがって第２図に示すように、入出力特性が急激に劣化
し、センスアンプ感度が低下することはない。
い値電圧をVTHとすると、基準電位V1は、入力データ
DIN,▲▼のレベルが高い場合でも、Vref＋VTH以
下には下がらない。このため、MOSトランジスタQP1,QP2
からなるカレントミラーは、入力条件が高くなってもほ
とんど飽和領域からずれて動作することがなくなり、し
たがって第２図に示すように、入出力特性が急激に劣化
し、センスアンプ感度が低下することはない。
なお、上述の実施例では、カレントミラーの負荷側を
ＰチャネルのMOSトランジスタQP1およびQP2で構成した
場合について説明したが、これらをＮチャネルのMOSト
ランジスタで構成した場合にも同様の効果を得ることが
できる。なお、この場合には、電流制限要素はＮチャネ
ルのMOSトランジスタでなければならない。
ＰチャネルのMOSトランジスタQP1およびQP2で構成した
場合について説明したが、これらをＮチャネルのMOSト
ランジスタで構成した場合にも同様の効果を得ることが
できる。なお、この場合には、電流制限要素はＮチャネ
ルのMOSトランジスタでなければならない。
［発明の効果］ 以上のように、この発明によれば、カレントミラー回
路と第１および第２の入力トランジスタとの間に第１お
よび第２の電流制限トランジスタを設けたことにより、
第１および第２の入力電位のレベルの広い範囲にわたっ
て良好な入出力特性すなわちセンスアンプ感度を得るこ
とができ、さらに高レベルの第１および第２の入力電位
に対しても回路の総消費電力を抑制することができる。
路と第１および第２の入力トランジスタとの間に第１お
よび第２の電流制限トランジスタを設けたことにより、
第１および第２の入力電位のレベルの広い範囲にわたっ
て良好な入出力特性すなわちセンスアンプ感度を得るこ
とができ、さらに高レベルの第１および第２の入力電位
に対しても回路の総消費電力を抑制することができる。
第１図は、この発明の一実施例であるセンスアンプ回路
を示す回路図である。 第２図は、第１図に示したセンスアンプ回路の入出力特
性を示す図である。 第３図は、第１図に示したセンスアンプ回路の総消費電
流を示す図である。 第４図は、従来のセンスアンプ回路を示す回路図であ
る。 第５図は、第４図に示した従来のセンスアンプ回路の負
荷特性およびドライバ特性を示す図である。 第６図は、第４図に示した従来のセンスアンプ回路の入
出力特性を示す図である。 第７図は、第４図に示した従来のセンスアンプ回路の総
消費電流を示す図である。 図において、1,2,3,4はスタティックインバータ、QN1,Q
N2,QN3はＮチャネルMOSトランジスタ、QP1,QP2,QP3,QP4
はＰチャネルMOSトランジスタを示す。
を示す回路図である。 第２図は、第１図に示したセンスアンプ回路の入出力特
性を示す図である。 第３図は、第１図に示したセンスアンプ回路の総消費電
流を示す図である。 第４図は、従来のセンスアンプ回路を示す回路図であ
る。 第５図は、第４図に示した従来のセンスアンプ回路の負
荷特性およびドライバ特性を示す図である。 第６図は、第４図に示した従来のセンスアンプ回路の入
出力特性を示す図である。 第７図は、第４図に示した従来のセンスアンプ回路の総
消費電流を示す図である。 図において、1,2,3,4はスタティックインバータ、QN1,Q
N2,QN3はＮチャネルMOSトランジスタ、QP1,QP2,QP3,QP4
はＰチャネルMOSトランジスタを示す。
Claims (3)
- 【請求項１】第１の電位が与えられる第１の電位ノード
と第１のノードとの間に接続される第１の負荷トランジ
スタ、 前記第１の電位ノードと第２のノードとの間に接続さ
れ、前記第１の負荷トランジスタとでカレントミラー回
路を構成する第２の負荷トランジスタ、 前記第１の電位とは異なる第２の電位が与えられる第２
の電位ノードと第３のノードとの間に接続され、制御電
極に第１の入力電位が入力される第１の入力トランジス
タ、 前記第２の電位ノードと第４のノードとの間に接続さ
れ、制御電極に第２の入力電位が入力される第２の入力
トランジスタ、 前記第１のノードと前記第３のノードとの間に接続さ
れ、ゲートに一定値の電位が印加されたMOSトランジス
タからなり、前記第１の負荷トランジスタおよび前記第
１の入力トランジスタよりもコンダクタンスが小さくな
り、前記第１のノードと前記第３のノードとの間に流れ
る電流を制限する第１の電流制限トランジスタ、およ
び、 前記第２のノードと前記第４のノードとの間に接続さ
れ、ゲートに一定値の電位が印加されたMOSトランジス
タからなり、前記第２の負荷トランジスタおよび前記第
２の入力トランジスタよりもコンダクタンスが小さくな
り、前記第２のノードと前記第４のノードとの間に流れ
る電流を制限する第２の電流制限トランジスタを備え、 前記第２の負荷トランジスタと前記第２の入力トランジ
スタとの間のノードから出力電位を出力するセンスアン
プ回路。 - 【請求項２】第１および第２の電流制限トランジスタ
は、センスアンプ回路を不能化して消費電流をゼロにす
るための不能化トランジスタを介して第２の電位ノード
に接続される特許請求の範囲第１項記載のセンスアンプ
回路。 - 【請求項３】一定値の電位は、第１の電位と第２の電位
との間の電位である、特許請求の範囲第１項または第２
項記載のセンスアンプ回路。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP61145798A JP2621140B2 (ja) | 1986-06-20 | 1986-06-20 | センスアンプ回路 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP61145798A JP2621140B2 (ja) | 1986-06-20 | 1986-06-20 | センスアンプ回路 |
Related Child Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP7259968A Division JPH08195086A (ja) | 1995-10-06 | 1995-10-06 | 半導体集積回路 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPS632193A JPS632193A (ja) | 1988-01-07 |
| JP2621140B2 true JP2621140B2 (ja) | 1997-06-18 |
Family
ID=15393394
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP61145798A Expired - Lifetime JP2621140B2 (ja) | 1986-06-20 | 1986-06-20 | センスアンプ回路 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JP2621140B2 (ja) |
Families Citing this family (5)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US5188798A (en) * | 1988-11-16 | 1993-02-23 | Mitsubishi Nuclear Fuel Co. | Grid for nuclear fuel assembly |
| JPH0797152B2 (ja) * | 1988-11-16 | 1995-10-18 | 三菱原子燃料株式会社 | 核燃料集合体及びその組立方法 |
| US5202594A (en) * | 1992-02-04 | 1993-04-13 | Motorola, Inc. | Low power level converter |
| JP2836453B2 (ja) * | 1993-08-26 | 1998-12-14 | 日本電気株式会社 | 半導体メモリの初段回路方式 |
| JPH08195086A (ja) * | 1995-10-06 | 1996-07-30 | Mitsubishi Electric Corp | 半導体集積回路 |
Family Cites Families (7)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS5347754A (en) * | 1976-10-13 | 1978-04-28 | Matsushita Electric Ind Co Ltd | Amplifier |
| JPS5860486A (ja) * | 1981-10-05 | 1983-04-09 | Hitachi Ltd | 半導体センスアンプ |
| JPS58102390A (ja) * | 1981-12-12 | 1983-06-17 | Nippon Telegr & Teleph Corp <Ntt> | センス回路 |
| JPS59218696A (ja) * | 1983-05-26 | 1984-12-08 | Toshiba Corp | 半導体メモリ |
| JPS6126996A (ja) * | 1984-07-18 | 1986-02-06 | Toshiba Corp | センス回路 |
| JPS61131606A (ja) * | 1984-11-30 | 1986-06-19 | Hitachi Ltd | 差動増幅回路 |
| JPS61234110A (ja) * | 1985-04-09 | 1986-10-18 | Toshiba Corp | 差動回路 |
-
1986
- 1986-06-20 JP JP61145798A patent/JP2621140B2/ja not_active Expired - Lifetime
Also Published As
| Publication number | Publication date |
|---|---|
| JPS632193A (ja) | 1988-01-07 |
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Legal Events
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