JPH0462494B2 - - Google Patents
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- JPH0462494B2 JPH0462494B2 JP60042707A JP4270785A JPH0462494B2 JP H0462494 B2 JPH0462494 B2 JP H0462494B2 JP 60042707 A JP60042707 A JP 60042707A JP 4270785 A JP4270785 A JP 4270785A JP H0462494 B2 JPH0462494 B2 JP H0462494B2
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- 238000001514 detection method Methods 0.000 claims description 19
- 230000007423 decrease Effects 0.000 description 6
- 238000010586 diagram Methods 0.000 description 5
- 230000003247 decreasing effect Effects 0.000 description 1
- 230000001934 delay Effects 0.000 description 1
- 230000000694 effects Effects 0.000 description 1
- 230000000630 rising effect Effects 0.000 description 1
- 239000004065 semiconductor Substances 0.000 description 1
- 230000007704 transition Effects 0.000 description 1
Landscapes
- Manipulation Of Pulses (AREA)
Description
【発明の詳細な説明】
〔概 要〕
本発明のコンパレータ回路は、差動段と出力段
とを有する差動増巾器をそなえており、該出力段
の出力レベルが所定の値となつたときには、該差
動段の出力側に定電流源が接続されてバイパス回
路が形成され、それによつて２つの入力信号レベ
ルに差が生じても該差動段の出力動作範囲を限定
する事により入力信号レベルの変化に即応した高
速の動作を可能にしたものである。
とを有する差動増巾器をそなえており、該出力段
の出力レベルが所定の値となつたときには、該差
動段の出力側に定電流源が接続されてバイパス回
路が形成され、それによつて２つの入力信号レベ
ルに差が生じても該差動段の出力動作範囲を限定
する事により入力信号レベルの変化に即応した高
速の動作を可能にしたものである。
本発明はコンパレータ回路に関し、特に差動増
巾器を用いたコンパレータ回路に関するもので、
通常半導体集積回路によつて構成される。
巾器を用いたコンパレータ回路に関するもので、
通常半導体集積回路によつて構成される。
第４図は、所謂差動型のコンパレータ回路の１
例を示すもので、該コンパレータは差動段１と出
力段２とをそなえている。そして該差動段１には
ＰチヤネルトランジスタT11，T12およびそのソ
ースが共通接続されたＮチヤネルトランジスタ
T13，T14をそなえ、該Ｎチヤネルトランジスタ
T13，T14のソース側とアース間には定電流源１
５が接続される。そうし一方のＮチヤネルトラン
ジスタT14のゲートには例えば基準レベルの入力
信号（IN＋）が入力され、他方のＮチヤネルト
ランジスタT13のゲートには例えば該基準レベル
の入力信号と比較される入力信号（IN−）が入
力される。
例を示すもので、該コンパレータは差動段１と出
力段２とをそなえている。そして該差動段１には
ＰチヤネルトランジスタT11，T12およびそのソ
ースが共通接続されたＮチヤネルトランジスタ
T13，T14をそなえ、該Ｎチヤネルトランジスタ
T13，T14のソース側とアース間には定電流源１
５が接続される。そうし一方のＮチヤネルトラン
ジスタT14のゲートには例えば基準レベルの入力
信号（IN＋）が入力され、他方のＮチヤネルト
ランジスタT13のゲートには例えば該基準レベル
の入力信号と比較される入力信号（IN−）が入
力される。
そして該ＮチヤネルトランジスタT14のドレイ
ン側の電圧レベルV1が出力段２を構成するＰチ
ヤネルトランジスタT21のゲートに入力される。
そして該ＰチヤネルトランジスタT21のドレイン
側とアース間には定電流源２２が接続されるとと
もに、該トランジスタT21のドレイン側（出力端
子OUT）から、出力電圧V2がとり出される。
ン側の電圧レベルV1が出力段２を構成するＰチ
ヤネルトランジスタT21のゲートに入力される。
そして該ＰチヤネルトランジスタT21のドレイン
側とアース間には定電流源２２が接続されるとと
もに、該トランジスタT21のドレイン側（出力端
子OUT）から、出力電圧V2がとり出される。
かかる差動型のコンパレータ回路においては、
該差動段１を構成する１対のＮチヤネルトランジ
スタT13，T14にそれぞれ入力される２つの入力
信号（IN−）および（IN＋）の間に僅かなレベ
ル差があつても、そのレベル差に応じて該１対の
ＮチヤネルトランジスタT13およびT14にそれぞ
れ流れる電流の比率が変り、それに伴つて該差動
段１の出力側、すなわち該Ｎチヤネルトランジス
タT14のドレイン側からは、変動の大きい（すな
わち入力信号のレベル差が増巾された）電圧V1
がとり出される。
該差動段１を構成する１対のＮチヤネルトランジ
スタT13，T14にそれぞれ入力される２つの入力
信号（IN−）および（IN＋）の間に僅かなレベ
ル差があつても、そのレベル差に応じて該１対の
ＮチヤネルトランジスタT13およびT14にそれぞ
れ流れる電流の比率が変り、それに伴つて該差動
段１の出力側、すなわち該Ｎチヤネルトランジス
タT14のドレイン側からは、変動の大きい（すな
わち入力信号のレベル差が増巾された）電圧V1
がとり出される。
そしていま仮に基準入力信号レベル（IN＋）
に比して、比較される入力信号レベル（IN−）
が高くなるときは、該入力信号レベル（IN−）
が入力されるＮチヤネルトランジスタT13のソー
ス電位が入力に伴つて上昇する。するとT14のソ
ース電位も同様に上昇することになり電流がT13
に多く流れるようになる。結果的に該Ｐチヤネル
トランジスタT11，T12のゲート電位を下げる。
これによつて該ＰチヤネルトランジスタT12も電
流を流そうとするが、一方該基準入力信号レベル
（IN＋）が入力されているＮチヤネルトランジス
タT14は電流が流れるのを阻止しようとし、その
結果該２つの入力信号レベルのレベル差に応じて
該ＮチヤネルトランジスタT14のドレイン側の電
位V1が上昇することになる。
に比して、比較される入力信号レベル（IN−）
が高くなるときは、該入力信号レベル（IN−）
が入力されるＮチヤネルトランジスタT13のソー
ス電位が入力に伴つて上昇する。するとT14のソ
ース電位も同様に上昇することになり電流がT13
に多く流れるようになる。結果的に該Ｐチヤネル
トランジスタT11，T12のゲート電位を下げる。
これによつて該ＰチヤネルトランジスタT12も電
流を流そうとするが、一方該基準入力信号レベル
（IN＋）が入力されているＮチヤネルトランジス
タT14は電流が流れるのを阻止しようとし、その
結果該２つの入力信号レベルのレベル差に応じて
該ＮチヤネルトランジスタT14のドレイン側の電
位V1が上昇することになる。
一方、該トランジスタT14に入力される基準入
力信号レベル（IN＋）に比して、該トランジス
タT13に入力される入力信号レベル（IN−）が低
いときには、該入力信号レベル（IN−）が入力
されているＮチヤネルトランジスタT13のソース
電位が入力に伴つて下降する。するとT14のソー
ス電位も下降することになり電流がT14に多く流
れるようになる。結果的に該Ｐチヤネルトランジ
スタT11，T12のゲート電位を上昇させる。これ
によつて該ＰチヤネルトランジスタT12は電流を
阻止しようとするが、一方、該基準入力信号レベ
ル（IN＋）が入力されているＮチヤネルトラン
ジスタT14は電流を流そうとし、その結果、該２
つの入力信号レベルのレベル差に応じてT14のド
レイン側電位V1が低下することになる。
力信号レベル（IN＋）に比して、該トランジス
タT13に入力される入力信号レベル（IN−）が低
いときには、該入力信号レベル（IN−）が入力
されているＮチヤネルトランジスタT13のソース
電位が入力に伴つて下降する。するとT14のソー
ス電位も下降することになり電流がT14に多く流
れるようになる。結果的に該Ｐチヤネルトランジ
スタT11，T12のゲート電位を上昇させる。これ
によつて該ＰチヤネルトランジスタT12は電流を
阻止しようとするが、一方、該基準入力信号レベ
ル（IN＋）が入力されているＮチヤネルトラン
ジスタT14は電流を流そうとし、その結果、該２
つの入力信号レベルのレベル差に応じてT14のド
レイン側電位V1が低下することになる。
なお該２つの入力信号レベルのレベル差に応じ
て上記のように変動する該差動段１の出力電位
V1は次いで出力段２を構成するトランジスタT21
のゲートに供給され、該出力段２において該電位
V1が反転かつ増巾されて出力端子OUTから出力
電圧V2としてとり出される。
て上記のように変動する該差動段１の出力電位
V1は次いで出力段２を構成するトランジスタT21
のゲートに供給され、該出力段２において該電位
V1が反転かつ増巾されて出力端子OUTから出力
電圧V2としてとり出される。
かかる従来例の回路において、該入力信号レベ
ル（IN−）が次第に高くなつて該基準入力信号
レベル（IN＋）との間のレベル差が増加してく
ると、該ＮチヤネルトランジスタT13のソース電
位が上昇する。するとT14のソース電位も同様に
上昇することになり、遂には該Ｎチヤネルトラン
ジスタT14又は該ＰチヤネルトランジスタT21が
カツトオフ状態となつてくる。
ル（IN−）が次第に高くなつて該基準入力信号
レベル（IN＋）との間のレベル差が増加してく
ると、該ＮチヤネルトランジスタT13のソース電
位が上昇する。するとT14のソース電位も同様に
上昇することになり、遂には該Ｎチヤネルトラン
ジスタT14又は該ＰチヤネルトランジスタT21が
カツトオフ状態となつてくる。
このような状態になると、その後該入力信号レ
ベル（IN−）が該基準入力信号レベル（IN＋）
より低くなつて該トランジスタT21およびT14に
電流を流そうとした場合に、そこに存在する浮遊
容量のチヤージ等に時間を要し、その結果次の動
作が大巾に遅れてしまうという問題点を生ずる。
ベル（IN−）が該基準入力信号レベル（IN＋）
より低くなつて該トランジスタT21およびT14に
電流を流そうとした場合に、そこに存在する浮遊
容量のチヤージ等に時間を要し、その結果次の動
作が大巾に遅れてしまうという問題点を生ずる。
本発明はかかる問題点を解決するためになされ
たもので、該カツトオフの状況を、該差動段の出
力側に接続された出力段の固定レベルによつて検
出し、該カツトオフ又はそれに近い状況が検出さ
れた場合には該差動段の出力側に定電流源を含む
バイパス回路を形成するという着想にもとづい
て、該差動段の出力範囲を限定する事により該コ
ンパレータ回路の動作速度の遅れをなくすように
したものである。
たもので、該カツトオフの状況を、該差動段の出
力側に接続された出力段の固定レベルによつて検
出し、該カツトオフ又はそれに近い状況が検出さ
れた場合には該差動段の出力側に定電流源を含む
バイパス回路を形成するという着想にもとづい
て、該差動段の出力範囲を限定する事により該コ
ンパレータ回路の動作速度の遅れをなくすように
したものである。
上記問題点を解決するために、本発明によれ
ば、入力信号を受ける差動段１と、該差動段１の
出力信号で制御される出力トランジスタを含む出
力段２と、該出力段の出力端に接続され該出力端
の電圧が所定の検出レベル以下に低下したときに
検出出力を発生する検出回路３と、前記検出出力
に応答して導通し前記差動段１の出力端に定電流
源５を有するバイパス回路を形成するためのスイ
ツチング回路４とをそなえ、該スイツチング回路
４の導通時には前記差動段１の出力端から該バイ
パス回路へ定電流が流されることを特徴とするコ
ンパレータ回路が提供される。
ば、入力信号を受ける差動段１と、該差動段１の
出力信号で制御される出力トランジスタを含む出
力段２と、該出力段の出力端に接続され該出力端
の電圧が所定の検出レベル以下に低下したときに
検出出力を発生する検出回路３と、前記検出出力
に応答して導通し前記差動段１の出力端に定電流
源５を有するバイパス回路を形成するためのスイ
ツチング回路４とをそなえ、該スイツチング回路
４の導通時には前記差動段１の出力端から該バイ
パス回路へ定電流が流されることを特徴とするコ
ンパレータ回路が提供される。
〔作 用〕
上記構成によれば、差動段の出力側の電位（第
１図においてVAで示される）が上昇して該差動
段のトランジスタがカツトオフ又はそれに近い状
況となつた場合にはそのことを、該電位VAを反
転かつ増巾してえられる出力段の出力レベル（第
１図においてVBで示される）の変化によつて検
出し、それによつて該バイパス回路を形成して該
差動段のトランジスタに強制的に所定の電流を流
し、該電位VAの上昇を防いで該差動段の出力動
作範囲を限定することが可能となり出力段トラン
ジスタがカツトオフするのを阻止する。
１図においてVAで示される）が上昇して該差動
段のトランジスタがカツトオフ又はそれに近い状
況となつた場合にはそのことを、該電位VAを反
転かつ増巾してえられる出力段の出力レベル（第
１図においてVBで示される）の変化によつて検
出し、それによつて該バイパス回路を形成して該
差動段のトランジスタに強制的に所定の電流を流
し、該電位VAの上昇を防いで該差動段の出力動
作範囲を限定することが可能となり出力段トラン
ジスタがカツトオフするのを阻止する。
第１図は本発明の１実施例としてのコンパレー
タ回路の基本構成を示すもので、第４図の従来例
と共通する部分には共通の符号が付されている。
タ回路の基本構成を示すもので、第４図の従来例
と共通する部分には共通の符号が付されている。
この第１図に示されるように、本発明において
は、出力段２の出力レベルVB（差動段１の出力レ
ベルVAを反転増巾してえられる）をレベル検出
回路３によつて検出し、該出力レベルVAの上昇
によつて該検出回路３において検出される出力レ
ベルVBが所定のレベル以下に低下したときスイ
ツチング回路４が動作して、差動段１の出力側
（ＰチヤネルトランジスタT12のドレインとＮチ
ヤネルトランジスタT14のドレインとの接続点）
から定電流源５を通してアースに至るバイパス回
路Ｐ（ＮチヤネルトランジスタT14に対するバイ
パス回路）が形成される。
は、出力段２の出力レベルVB（差動段１の出力レ
ベルVAを反転増巾してえられる）をレベル検出
回路３によつて検出し、該出力レベルVAの上昇
によつて該検出回路３において検出される出力レ
ベルVBが所定のレベル以下に低下したときスイ
ツチング回路４が動作して、差動段１の出力側
（ＰチヤネルトランジスタT12のドレインとＮチ
ヤネルトランジスタT14のドレインとの接続点）
から定電流源５を通してアースに至るバイパス回
路Ｐ（ＮチヤネルトランジスタT14に対するバイ
パス回路）が形成される。
第２図は、第４図に示される従来例の回路と、
上記第１図に示される本発明の回路との動作を比
較して示すタイミング図であつて、第２図ａには
基準入力信号レベル（IN＋）に対して、他方の
入力信号レベル（IN−）の値が変動する状況が
示されている。
上記第１図に示される本発明の回路との動作を比
較して示すタイミング図であつて、第２図ａには
基準入力信号レベル（IN＋）に対して、他方の
入力信号レベル（IN−）の値が変動する状況が
示されている。
このような場合において、第４図に示される従
来例においては、先ず該入力信号レベル（IN−）
が基準入力信号レベル（IN＋）より高くなると、
上述したようにその差動段１の出力レベルV1が
上昇し、そのレベル差によつては該Ｐチヤネルト
ランジスタT21又はＮチヤネルトランジスタT14
がカツトオフ状態となる。そのためその後、第２
図ａに示されるように該入力信号レベル（IN−）
が基準入力信号レベル（IN＋）より低くなつた
とき該カツトオフされたトランジスタを再度導通
させるのに時間を要し、該入力信号レベル（IN
−）の反転に伴つて該出力レベルV1を反転させ
る（低下させる）のに遅れを生ずることになる
（第２図ｂ点線参照）。したがつて更に該レベル
V1を反転かつ増巾してえられる出力段２の出力
レベルV2にも同様の遅れを生ずることになる
（第２図ｃ点線参照）。
来例においては、先ず該入力信号レベル（IN−）
が基準入力信号レベル（IN＋）より高くなると、
上述したようにその差動段１の出力レベルV1が
上昇し、そのレベル差によつては該Ｐチヤネルト
ランジスタT21又はＮチヤネルトランジスタT14
がカツトオフ状態となる。そのためその後、第２
図ａに示されるように該入力信号レベル（IN−）
が基準入力信号レベル（IN＋）より低くなつた
とき該カツトオフされたトランジスタを再度導通
させるのに時間を要し、該入力信号レベル（IN
−）の反転に伴つて該出力レベルV1を反転させ
る（低下させる）のに遅れを生ずることになる
（第２図ｂ点線参照）。したがつて更に該レベル
V1を反転かつ増巾してえられる出力段２の出力
レベルV2にも同様の遅れを生ずることになる
（第２図ｃ点線参照）。
これに対し第１図に示される本発明にかかる回
路においては、第２図ｂおよびｃにおいてそれぞ
れ実線で示すように、該入力信号レベル（IN−）
が基準入力信号レベル（IN＋）より高くなつて
いるときは、その差動段１の出力レベルVAが上
昇し、それに伴つて出力段２の出力レベルVBが
低下するが、該２つの入力信号のレベル差によつ
て該出力レベルVBが所定の検出レベルＬ以下に
低下すると、該レベル検出回路３によつてそのレ
ベル低下を検出してスイツチング回路４を動作さ
せて上記バイパス回路Ｐを形成し、該バイパス回
路Ｐを通して該ＰチヤネルトランジスタT12に強
制的に所定の定電流を流すようにされる。
路においては、第２図ｂおよびｃにおいてそれぞ
れ実線で示すように、該入力信号レベル（IN−）
が基準入力信号レベル（IN＋）より高くなつて
いるときは、その差動段１の出力レベルVAが上
昇し、それに伴つて出力段２の出力レベルVBが
低下するが、該２つの入力信号のレベル差によつ
て該出力レベルVBが所定の検出レベルＬ以下に
低下すると、該レベル検出回路３によつてそのレ
ベル低下を検出してスイツチング回路４を動作さ
せて上記バイパス回路Ｐを形成し、該バイパス回
路Ｐを通して該ＰチヤネルトランジスタT12に強
制的に所定の定電流を流すようにされる。
そのため該出力レベルVBが該検出レベルＬ以
下に低下することはなく、換言すれば該差動段１
の出力レベルVAが所定の検出レベル以上に上昇
することがなくなつて該Ｐチヤネルトランジスタ
T21がカツトオフ状態となることが防止される。
すなわち第１図の回路においてはコンパレータを
常にアクテイブに使うことができ、該入力信号レ
ベル（IN−）が基準入力信号レベル（IN＋）に
対して反転（低下）したときは、速やかに該出力
レベルVA、更には該出力レベルVBを反転させる
ことができる。このようにして次の動作への移行
が容易となり高速動作が可能となる。
下に低下することはなく、換言すれば該差動段１
の出力レベルVAが所定の検出レベル以上に上昇
することがなくなつて該Ｐチヤネルトランジスタ
T21がカツトオフ状態となることが防止される。
すなわち第１図の回路においてはコンパレータを
常にアクテイブに使うことができ、該入力信号レ
ベル（IN−）が基準入力信号レベル（IN＋）に
対して反転（低下）したときは、速やかに該出力
レベルVA、更には該出力レベルVBを反転させる
ことができる。このようにして次の動作への移行
が容易となり高速動作が可能となる。
第３図は第１図に示される回路中、レベル検出
回路３およびスイツチング回路４の１具体例を示
すもので、該レベル検出回路３は、トランジスタ
T31およびT32からなる１段目のインバータと、
トランジスタT33およびT34からなる２段目のイ
ンバータによつて構成され、一方、スイツチング
回路４は１個のＰチヤネルトランジスタT41によ
つて構成される。
回路３およびスイツチング回路４の１具体例を示
すもので、該レベル検出回路３は、トランジスタ
T31およびT32からなる１段目のインバータと、
トランジスタT33およびT34からなる２段目のイ
ンバータによつて構成され、一方、スイツチング
回路４は１個のＰチヤネルトランジスタT41によ
つて構成される。
そして該レベル検出回路３における１段目のイ
ンバータを構成するトランジスタT31とT32のゲ
ートには出力段２の出力レベルVBが入力され、
該出力レベルVBが所定の検出レベルＬ（例えば電
源電圧をVccとして該検出レベルＬを1/5Vccと
する）まで低下したときに、トランジスタT31と
T32とからなる該１段目のインバータを反転動作
させ（その出力をハイレベルとし）、更に該出力
をトランジスタT33とT34とからなる２段目のイ
ンバータによつて再反転してローレベルとし、該
ローレベルの出力を該スイツチング回路４のＰチ
ヤネルトランジスタT41のゲートに供給して、該
トランジスタT41を導通させ、バイパス回路Ｐを
形成する。
ンバータを構成するトランジスタT31とT32のゲ
ートには出力段２の出力レベルVBが入力され、
該出力レベルVBが所定の検出レベルＬ（例えば電
源電圧をVccとして該検出レベルＬを1/5Vccと
する）まで低下したときに、トランジスタT31と
T32とからなる該１段目のインバータを反転動作
させ（その出力をハイレベルとし）、更に該出力
をトランジスタT33とT34とからなる２段目のイ
ンバータによつて再反転してローレベルとし、該
ローレベルの出力を該スイツチング回路４のＰチ
ヤネルトランジスタT41のゲートに供給して、該
トランジスタT41を導通させ、バイパス回路Ｐを
形成する。
なお第３図の回路においては、第１図に示され
る各定電流源１５，２２、および５はそれぞれそ
のゲートに所定のバイアス電圧VGS（例えば電源
電圧Vccを10Vとして１〜2V程度）が供給される
トランジスタT15，T22、およびT5によつて構成
されている。
る各定電流源１５，２２、および５はそれぞれそ
のゲートに所定のバイアス電圧VGS（例えば電源
電圧Vccを10Vとして１〜2V程度）が供給される
トランジスタT15，T22、およびT5によつて構成
されている。
なお第１図および第３図に示される回路におい
ては、出力レベルVBが所定値まで低下したこと
を検知して差動段１の出力側にバイパス回路Ｐを
形成し、それによつて該出力段２を構成するＰチ
ヤネルトランジスタT21のカツトオフを防止して
いるが、同様の考えを出力レベルVBが所定値ま
で上昇した場合にも適用して、該差動段を構成す
るＰチヤネルトランジスタT11およびＮチヤネル
トランジスタT13の接続点に、定電流源を含むバ
イパス回路を形成することもできる。
ては、出力レベルVBが所定値まで低下したこと
を検知して差動段１の出力側にバイパス回路Ｐを
形成し、それによつて該出力段２を構成するＰチ
ヤネルトランジスタT21のカツトオフを防止して
いるが、同様の考えを出力レベルVBが所定値ま
で上昇した場合にも適用して、該差動段を構成す
るＰチヤネルトランジスタT11およびＮチヤネル
トランジスタT13の接続点に、定電流源を含むバ
イパス回路を形成することもできる。
しかしこの場合、該出力段Ｐチヤネルトランジ
スタT21はカツトオフしておらず、したがつて該
トランジスタT11，T13側に上述のバイパス回路
を形成する必要性は、上記したトランジスタ
T12，T14側に比し、比較的少ないものである。
スタT21はカツトオフしておらず、したがつて該
トランジスタT11，T13側に上述のバイパス回路
を形成する必要性は、上記したトランジスタ
T12，T14側に比し、比較的少ないものである。
本発明によれば、差動段の出力動作範囲を限定
することにより出力段を構成するトランジスタが
カツトオフ状態となるのを阻止することができ、
したがつて入力信号レベルの変化に即応してコン
パレータ回路としての動作を高速度で行わせるこ
とができる。
することにより出力段を構成するトランジスタが
カツトオフ状態となるのを阻止することができ、
したがつて入力信号レベルの変化に即応してコン
パレータ回路としての動作を高速度で行わせるこ
とができる。
第１図は本発明の１実施例としてのコンパレー
タ回路の基本構成を示す回路図、第２図は、第１
図に示される回路の動作を従来例の回路と比較し
て説明するタイミング図、第３図は、第１図の回
路中、特にレベル検出回路およびスイツチング回
路の１具体例を詳細に示す回路図、第４図は、こ
の種の差動型コンパレータの従来例を示す回路図
である。 （符号の説明）、１…差動増巾器の差動段、２
…差動増巾器の出力段、３…レベル検出回路、４
…スイツチング回路、５…バイパス回路Ｐに設け
られた定電流源。
タ回路の基本構成を示す回路図、第２図は、第１
図に示される回路の動作を従来例の回路と比較し
て説明するタイミング図、第３図は、第１図の回
路中、特にレベル検出回路およびスイツチング回
路の１具体例を詳細に示す回路図、第４図は、こ
の種の差動型コンパレータの従来例を示す回路図
である。 （符号の説明）、１…差動増巾器の差動段、２
…差動増巾器の出力段、３…レベル検出回路、４
…スイツチング回路、５…バイパス回路Ｐに設け
られた定電流源。
Claims (1)
- １ 入力信号を受ける差動段１と、該差動段１の
出力信号で制御される出力トランジスタを含む出
力段２と、該出力段２の出力端に接続され該出力
端の電圧が所定の検出レベル以下に低下したとき
に検出出力を発生する検出回路３と、前記検出出
力に応答して導通し前記差動段１の出力端に定電
流源５を有するバイパス回路を形成するためのス
イツチング回路４とをそなえ、該スイツチング回
路４の導通時には前記差動段１の出力端から該バ
イパス回路へ定電流が流されることを特徴とする
コンパレータ回路。
Priority Applications (5)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP60042707A JPS61202519A (ja) | 1985-03-06 | 1985-03-06 | コンパレ−タ回路 |
| EP86102660A EP0193901B1 (en) | 1985-03-06 | 1986-02-28 | Comparator circuit having improved output characteristics |
| DE8686102660T DE3668739D1 (de) | 1985-03-06 | 1986-02-28 | Komparatorschaltung mit verbesserten ausgangseigenschaften. |
| KR1019860001598A KR900000993B1 (ko) | 1985-03-06 | 1986-03-06 | 개선된 출력특성을 갖는 비교기 회로 |
| US07/134,581 US4835417A (en) | 1985-03-06 | 1987-12-10 | Comparator circuit having improved output characteristics |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP60042707A JPS61202519A (ja) | 1985-03-06 | 1985-03-06 | コンパレ−タ回路 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPS61202519A JPS61202519A (ja) | 1986-09-08 |
| JPH0462494B2 true JPH0462494B2 (ja) | 1992-10-06 |
Family
ID=12643539
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP60042707A Granted JPS61202519A (ja) | 1985-03-06 | 1985-03-06 | コンパレ−タ回路 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPS61202519A (ja) |
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US11215703B2 (en) * | 2015-12-02 | 2022-01-04 | Bfly Operations, Inc. | Time gain compensation circuit and related apparatus and methods |
Families Citing this family (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP5470128B2 (ja) * | 2010-03-26 | 2014-04-16 | ローム株式会社 | 定電圧回路、コンパレータおよびそれらを用いた電圧監視回路 |
Citations (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS5689130A (en) * | 1979-12-22 | 1981-07-20 | Fujitsu Ltd | Electronic circuit |
Family Cites Families (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS5890749U (ja) * | 1981-12-14 | 1983-06-20 | 株式会社東芝 | 波形整形回路 |
-
1985
- 1985-03-06 JP JP60042707A patent/JPS61202519A/ja active Granted
Patent Citations (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS5689130A (en) * | 1979-12-22 | 1981-07-20 | Fujitsu Ltd | Electronic circuit |
Cited By (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US11215703B2 (en) * | 2015-12-02 | 2022-01-04 | Bfly Operations, Inc. | Time gain compensation circuit and related apparatus and methods |
| US11573309B2 (en) | 2015-12-02 | 2023-02-07 | Bfly Operations, Inc. | Time gain compensation circuit and related apparatus and methods |
Also Published As
| Publication number | Publication date |
|---|---|
| JPS61202519A (ja) | 1986-09-08 |
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