JPH0273598A - 電流検出装置 - Google Patents

Abstract

(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。

Description

【発明の詳細な説明】 産業上の利用分野 本発明は、半導体記憶装置で、特に、メモリーセルトラ
ンジスタが電流を流すことができるか否かを高速に感知
できる電流検出装置、詳しくは、ＣＭＯ３型の電流増幅
型センスアンプ回路に関する。

従来の技術 近年、読み出し専用メモリー（以下、ＲＯＭと略称）は
、大容量化に伴い、メモリーセル電流の減少と同時に読
み出し時間の短縮が必要とされている。

以下に、従来のＲＯＭの電流増幅型センスアンプ回路に
ついて説明する。

第２図は、従来の電流増幅型センスアンプ回路図である
。ＢＬはビット線で、トランジスタＱ１のゲート入力、
ＣＥは制御信号で、トランジスタＱ２のゲート入力であ
り、トランジスタＱ１とＱ２とで構成されたインバータ
１の出力がノードＮ１　である。このノードＮ１を帰還
用トランジスタＱ３　、　Ｑ４のゲート入力とし、トラ
ンジスタＱ３を介してビット＆’Ｘ　Ｂ　Ｌと負荷トラ
ンジスタＱ５を接続したノードがＮ２である。このノー
ドＮ？を増幅回路２により増幅、および反転させたノー
ドがセンスアンプ出力ＳＯである。なお、ＶＣＣは電源
電圧端子、ＶＳＳは接地端子である。

つぎに、電流検出型センスアンプ回路の動作を説明する
。

読み出し状態は、制御信号で百がロウレベルであり、ビ
ット線ＢＬに接続されるメモリーセルＩ・ランジスタの
データを検出できる。

この読み出し状態は、データ“Ｏ”と１”とのいずれか
の場合に別れる。

デーラダ゛○”読み出し動作は、ビット線ＢＬに接続さ
れるメモリーセルトランジスタが電流を流さない場合で
ある。このとき、ノードＮ１は、トランジスタＱ１　と
同Ｑ２とのトランジスタ能力比、すなわち、オン抵抗の
レシオで決まり、帰還用トランジスタＱ３　、Ｑ４をオ
フさせる。よって、ノードＮ２は、負荷トランジスタＱ
５により、電源電圧端子ＶＣＣレベルまで充電される。

そして、増幅回路２で反転させて、センスアンプ出力Ｓ
ｏをロウレベル、すなわち、接地端子ＶＳＳレヘレベす
る。

データ“１“読み出し動作は、ビット線ＢＬ七接続され
るメモリーセルトランジスタが電流を流せる場合である
。このとき、ビット線ＢＬの電位を引き下げ、ノードＮ
１の電位を引き上げ、帰還用トランジスタＱ３　、Ｑ４
をオンさせる。そして、ビット線ＢＬを一定電位に維持
するように、負荷トランジスタＱ５と帰還用トランジス
タＱ３　、帰還用トランジスタＱ４の２つの経路から、
メモリーセルトランジスタが接地端子ＶＳＳレヘレベ流
し込む電流に対応した電流を供給する。よって、ノード
Ｎ２は、電源電圧端子ＶＣＣレベルから、負荷トランジ
スタＱ５のオン抵抗を流れる電流の起電内分を引いた低
いレベル、つまり、ビット線ＢＬとほぼ同電位となり、
増幅回路２て反転、および増幅させて、センスアンプ出
力Ｓｏをハイレベル、すなわち、電源電圧端子ＶＣＣレ
ベルにする。

次に、データが°°Ｏ”から”１”、°゛１”から“Ｏ
”へと変化する場合について説明する。

データが“Ｏ”から”１゛°へと変化する場合、ビット
線ＢＬから電流が流れ始めた時に、負荷トランジスタＱ
５のオン抵抗により、ノードＮ２を電源電圧端子ＶＣＣ
ＣＣレベルビット線ＢＬの電位まで引き下げることがで
きる。すなわち、負荷トランジスタＱ５のオン抵抗によ
り、センスアンプ出力Ｓｏをロウレベルからハイレベル
へと変化する読み出し時間が決まる。

データが“１”から“Ｏ”へと変化する場合、ビット線
ＢＬから電流が流れなくなった時に、負荷トランジスタ
Ｑ５のオン抵抗により、ノードＮ２をビット線Ｂ　Ｌの
電位から電源電圧端子ＶＣＣレベルまで充電する。すな
わち、負荷トランジスタＱ５のオン抵抗により、センス
アンプ出力Ｓｏをハイレベルからロウレベルへと変化さ
せる時間、読み出し時間が決まる。

発明が解決しようとする課題 しかしながら、上記の従来の構成では、第２図負荷トラ
ンジスタＱ５は、読み出し状態の時、常に一定のオン抵
抗を持っている。このため、デーラダ゛１”とデータ“
Ｏ”の読み出し時間がそれぞれ制約されるという欠点を
有していた。

本発明は、上記従来の問題点を解決するもので、データ
゛１”、データ゛°Ｏ”をそれぞれ高速に読み出すこと
のできる電流検出装置を提供することを目的とする。

課題を解決するための手段 この発明は、上記目的を達成するために、読み出し状態
の時、負荷トランジスタがデーラダ“１″データ“０”
の場合で別々のオン抵抗を持つように、ソースをビット
線に結合された帰還用トランジスタのゲート電圧と同じ
ゲート電圧、すなわち、ソース・ゲート間電圧を印加す
る構成である。

作用 この発明は、上記の様に、データ“１゛を読み出す場合
、負荷トランジスタのソース・ゲート間電圧を小さくす
ることによりオン抵抗を大きく、逆に、データ“Ｏ”の
場合、ソース・ゲート間電圧を太き（することによりオ
ン抵抗を小さくすることにより、データ“１”、データ
“０”をそれぞれ高速に読み出すことができる。

実施例 以下本発明の実施例について説明する。

第１図は本発明の回路構成図を示すものであるる。

ここで、ＢＬはビット線で、トランジスタＱのゲート入
力、ＣＥは制御信号で、トランジスタＱ２のゲート入力
であり、トランジスタＱ＋　　とＱ２で構成されたイン
バータ１の出力がノードＮ＋　である。このノードＮ１
を帰還用トランジスタＱ３　、　Ｑ４のゲート入力とし
、乃）つ、ノードＮ１を負荷トランジスタＱ５のゲート
入力とし、帰還用トランジスタＱ３を介してビット線Ｂ
Ｌと負荷トランジスタＱ５を接続したノードがＮ２であ
る。このノードＮ２を増幅回路により増幅、および反転
させたノードがセンスアンプ出力Ｓｏ　である。なお、
ＶＣＣは電源電圧端子、ＶＳＳは接地端子である。

つぎに、本実施例回路の動作を説明する。

読み出し状態は、従来と同様に制御信号ＣＥがロウレベ
ルであり、ビット線ＢＬに接続されるメモリーセルトラ
ンジスタのデータを検出できる状態であり、以下、従来
の技術と異なる点に着目して説明する。

データが°゛０”から１′へと変化する場合、ビット線
ＢＬから電流が流れ始めた時に、ビット＆ｆｆ　Ｂ　Ｌ
の電位が下がり、ノードＮ１はトランジスタＱ１とＱ２
のオン抵抗のレシオで決まる貰いレベルとなり、帰還用
Ｉ・ランジスタＱｌ　、　Ｑ４をオンさせる。このとき
、負荷トランジスタＱ５のソース・ゲート間電圧は小さ
くなり、オン抵抗が大きくなる。従って、ノートＮ２は
、短時間で電源電圧端子ＶＣＣレベルからビット線Ｂ　
Ｌの電位まで引き下げられる３、よって、センスアンプ
出力Ｓ。

ら高速にロウレベルからハイレベルへと変化する。

逆に、データが１”から“Ｏ”へと変化する場合、ビッ
ト線ＢＬから電流が流れなくなった時に、ビット線ＢＬ
の電位が上がり、ノートＮ　はトランジスタＱ１と同Ｑ
２のオン抵抗で決まる低いレベルとなり、帰還用トラン
ジスタＱ３　、　Ｑ４をオフさせる。このとき、負荷ト
ランジスタＱ５のソース・ゲート間電圧は大きくなり、
オン抵抗が小さくなる。従って、ノードＮ２は短時間で
ビット線ＢＬの電位から電源電圧端子ＶＣＣレベルまで
充電できる。よって、センスアンプ出力Ｓｏ　も高速に
ハイレベルからロウレベルへと変化する。

なお、メモリーセルトランジスタのデータが°゛１°゛
から“Ｏ”、“Ｏ”から”°１”へ変化する場合、それ
ぞれを高速に読み出すための負荷トランジスタＱ５のオ
ン抵抗は、従来の電流増幅型センスアンプ回路図第２図
の負荷トランジスタＱ５のオン抵抗と比較すると、ソー
ス・ゲート間電圧、ソース・ドレイン間電圧が同一の場
合、オン抵抗は小さくなくてはならない。

発明の効果 以上のように本発明によれば、読み出し状態で、負荷ト
ランジスタのオン抵抗を可変にすることにより、高速読
み出しができる。

【図面の簡単な説明】

第１図は本発明の実施例電流検出装置の回路図、第２図
は従来の電流検出装置の回路図である。 １・・・・・・インバータ、２・・・・・・増幅回路、
Ｑｌ　〜Ｑ５・・・・・・トランジスタ。 代理人の氏名　弁理士　粟野重孝　はか１名第 図

Claims (1)

【特許請求の範囲】
1. 　ビット線をゲートに、ソースを接地端子に接続した第
   １のＮチャネルエンハンスメント型トランジスタのドレ
   インと、ゲートに制御信号、ソースを電源端子に接続し
   た第２のＰチャネルエンハンスメント型トランジスタの
   ドレインとを接続し、上記ドレイン接続点をゲートに、
   ソースをビット線に接続した第３のＮチャネルエンハン
   スメント型トランジスタのドレインと、ソースを電源端
   子に接続した第４のＰチャネルエンハンスメント型トラ
   ンジスタのドレインとを接続し、ゲート入力に前記第１
   のＮチャネルエンハンスメント型トランジスタのドレイ
   ン端子の入力信号を印加することを特徴とする電流検出
   装置。