JPH0347012B2 - - Google Patents
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- JPH0347012B2 JPH0347012B2 JP60042706A JP4270685A JPH0347012B2 JP H0347012 B2 JPH0347012 B2 JP H0347012B2 JP 60042706 A JP60042706 A JP 60042706A JP 4270685 A JP4270685 A JP 4270685A JP H0347012 B2 JPH0347012 B2 JP H0347012B2
- Authority
- JP
- Japan
- Prior art keywords
- input signal
- channel transistor
- circuit
- output
- level
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Expired - Lifetime
Links
- 238000010586 diagram Methods 0.000 description 5
- 230000007423 decrease Effects 0.000 description 4
- 230000000694 effects Effects 0.000 description 2
- 238000013459 approach Methods 0.000 description 1
- 239000004065 semiconductor Substances 0.000 description 1
- 230000007704 transition Effects 0.000 description 1
Landscapes
- Manipulation Of Pulses (AREA)
Description
【発明の詳細な説明】
〔概要〕
本発明のコンパレータ回路は、それぞれのソー
スが共通接続された１対のトランジスタをそなえ
た差動段を有する差動増巾器をそなえており、該
１対のトランジスタの各ドレインに常時定電流源
を接続してバイパス回路が形成し、それによつて
２つの入力信号レベルに差が生じても、該差動段
の出力動作範囲を限定する事により、入力信号レ
ベルの変化に即応した高速の動作を可能にしたも
のである。
スが共通接続された１対のトランジスタをそなえ
た差動段を有する差動増巾器をそなえており、該
１対のトランジスタの各ドレインに常時定電流源
を接続してバイパス回路が形成し、それによつて
２つの入力信号レベルに差が生じても、該差動段
の出力動作範囲を限定する事により、入力信号レ
ベルの変化に即応した高速の動作を可能にしたも
のである。
本発明はコンパレータ回路に関し、特に差動増
巾器を用いたコンパレータ回路に関するもので通
常半導体集積回路によつて構成される。
巾器を用いたコンパレータ回路に関するもので通
常半導体集積回路によつて構成される。
第４図は、従来の所謂差動型のコンパレータ回
路の１例を示すもので、該コンパレータ回路は差
動段１と出力段２とをそなえている。そして該差
動段１にＰチヤンネルトランジスタT11，T12、
およびそのソースが共通接続されたＮチヤネルト
ランジスタT13，T14をそなえ、該Ｎチヤネルト
ランジスタT13，T14のソース側とアース間には
定電流源１５が接続される。そして一方のＮチヤ
ネルトランジスタT14のゲートには例えば基準レ
ベルの入力信号（IN＋）が入力され、他方のＮ
チヤネルトランジスタT13のゲートには例えば該
基準レベルの入力信号と比較される入力信号
（IN−）が入力される。
路の１例を示すもので、該コンパレータ回路は差
動段１と出力段２とをそなえている。そして該差
動段１にＰチヤンネルトランジスタT11，T12、
およびそのソースが共通接続されたＮチヤネルト
ランジスタT13，T14をそなえ、該Ｎチヤネルト
ランジスタT13，T14のソース側とアース間には
定電流源１５が接続される。そして一方のＮチヤ
ネルトランジスタT14のゲートには例えば基準レ
ベルの入力信号（IN＋）が入力され、他方のＮ
チヤネルトランジスタT13のゲートには例えば該
基準レベルの入力信号と比較される入力信号
（IN−）が入力される。
そして該ＮチヤネルトランジスタT14のドレイ
ン側の電圧レベルV1が出力段２を構成するＰチ
ヤネルトランジスタT21のゲートに入力される。
そして該ＰチヤネルトランジスタT21のドレイン
側とアース間には定電流源２２が接続されるとと
もに、該トランジスタT21のドレイン側（出力端
子OUT）から、出力電力V2がとり出される。
ン側の電圧レベルV1が出力段２を構成するＰチ
ヤネルトランジスタT21のゲートに入力される。
そして該ＰチヤネルトランジスタT21のドレイン
側とアース間には定電流源２２が接続されるとと
もに、該トランジスタT21のドレイン側（出力端
子OUT）から、出力電力V2がとり出される。
かかる差動型のコンパレータ回路においては、
該差動段１を構成する１対のチヤネルトランジス
タT13，T4にそれぞれ入力される２つの入力信号
（IN−）および（IN＋）の間に僅かなレベル差
があつても、そのレベル差に応じて該１対のＮチ
ヤネルトランジスタT13およびT14にそれぞれ流
れる電流の比率が決り、それに伴つて該差動段１
の出力側、すなわち該Ｎチヤネルトランジスタ
T14のドレイン側からは、変動の大きい（すなわ
ち入力信号のレベル差が増巾された）電圧V1が
とり出される。
該差動段１を構成する１対のチヤネルトランジス
タT13，T4にそれぞれ入力される２つの入力信号
（IN−）および（IN＋）の間に僅かなレベル差
があつても、そのレベル差に応じて該１対のＮチ
ヤネルトランジスタT13およびT14にそれぞれ流
れる電流の比率が決り、それに伴つて該差動段１
の出力側、すなわち該Ｎチヤネルトランジスタ
T14のドレイン側からは、変動の大きい（すなわ
ち入力信号のレベル差が増巾された）電圧V1が
とり出される。
そしていま仮に基準入力信号レベル（IN＋）
に比して、比較される入力信号レベル（IN−）
が高くなるときは、該入力信号レベル（IN−）
が入力されるＮチヤネルトランジスタT13のソー
ス電位が入力に伴つて上昇する。するとT14のソ
ース電位も同様に上昇することになり電流がT13
に多く流れるようになる。結果的に該Ｐチヤネル
トランジスタT11，T12のゲート電位を下げる。
これによつて該ＰチヤネルトランジスタT12も電
流を流そうとするが、一方該基準入力信号レベル
（IN＋）が入力されているＮチヤネルトランジス
タT14は電流が流れるのを阻止しようとし、その
結果該２つの入力信号レベルのレベル差が応じて
該ＮチヤネルトランジスタT14のドレイン側の電
位V1が上昇することになる。
に比して、比較される入力信号レベル（IN−）
が高くなるときは、該入力信号レベル（IN−）
が入力されるＮチヤネルトランジスタT13のソー
ス電位が入力に伴つて上昇する。するとT14のソ
ース電位も同様に上昇することになり電流がT13
に多く流れるようになる。結果的に該Ｐチヤネル
トランジスタT11，T12のゲート電位を下げる。
これによつて該ＰチヤネルトランジスタT12も電
流を流そうとするが、一方該基準入力信号レベル
（IN＋）が入力されているＮチヤネルトランジス
タT14は電流が流れるのを阻止しようとし、その
結果該２つの入力信号レベルのレベル差が応じて
該ＮチヤネルトランジスタT14のドレイン側の電
位V1が上昇することになる。
一方、該トランジスタT14に入力される基準入
力信号レベル（IN＋）に比して、該トランジス
タT13に入力される入力信号レベル（IN−）が低
くなるときは、該入力信号レベル（IN−）が入
力されているＮチヤネルトランジスタT13のソー
ス電位が入力に伴つて下降する。するとT14のソ
ース電位も下降することになり電流が、T14に多
く流れるようになる。結果的に該Ｐチヤネルトラ
ンジスタT11，T12のゲート電位を上昇させる。
これによつて該ＰチヤネルトランジスタT12は電
流を阻止しようとするが、一方該基準入力信号レ
ベル（IN＋）が入力されているＮチヤネルトラ
ンジスタT14は電流を流そうとしその結果該２つ
の入力信号レベルのレベル差に応じてT14のドレ
イン側電位V1が低下することになる。
力信号レベル（IN＋）に比して、該トランジス
タT13に入力される入力信号レベル（IN−）が低
くなるときは、該入力信号レベル（IN−）が入
力されているＮチヤネルトランジスタT13のソー
ス電位が入力に伴つて下降する。するとT14のソ
ース電位も下降することになり電流が、T14に多
く流れるようになる。結果的に該Ｐチヤネルトラ
ンジスタT11，T12のゲート電位を上昇させる。
これによつて該ＰチヤネルトランジスタT12は電
流を阻止しようとするが、一方該基準入力信号レ
ベル（IN＋）が入力されているＮチヤネルトラ
ンジスタT14は電流を流そうとしその結果該２つ
の入力信号レベルのレベル差に応じてT14のドレ
イン側電位V1が低下することになる。
なお該２つの入力信号レベルのレベル差に応じ
て上記のように変動する該差動段１の出力電位
V1は次いで出力段２を構成するトランジスタT21
のゲートに供給され、該出力段２において該電位
V1が反転かつ増巾されて出力端子OUTから出力
電圧V2としてとり出される。
て上記のように変動する該差動段１の出力電位
V1は次いで出力段２を構成するトランジスタT21
のゲートに供給され、該出力段２において該電位
V1が反転かつ増巾されて出力端子OUTから出力
電圧V2としてとり出される。
かかる従来例の回路において、いま仮に該入力
信号レベル（IN−）が次第に高くなつて該基準
入力信号レベル（IN＋）との間のレベル差が増
加した場合を考えると、ソース側電位V3が、入
昇して該ＮチヤネルトランジスタT14が、カツト
オフ状態となる。その結果、該Ｐチヤネルトラン
ジスタT12の出力V1はVCCとなり、該Ｐチヤネル
トランジスタT21もカツトオフ状態となつてしま
う。
信号レベル（IN−）が次第に高くなつて該基準
入力信号レベル（IN＋）との間のレベル差が増
加した場合を考えると、ソース側電位V3が、入
昇して該ＮチヤネルトランジスタT14が、カツト
オフ状態となる。その結果、該Ｐチヤネルトラン
ジスタT12の出力V1はVCCとなり、該Ｐチヤネル
トランジスタT21もカツトオフ状態となつてしま
う。
このような状態になると、その後該入力信号レ
ベル（IN−）が該基準入力信号レベル（IN＋）
より低くなつて該トランジスタT21およびT14に
電流を流そうとした場合に、そこに存在する浮遊
容量のチヤージ等に時間を要し、その結果次の動
作が大巾に遅れてしまうという問題点を生ずる。
ベル（IN−）が該基準入力信号レベル（IN＋）
より低くなつて該トランジスタT21およびT14に
電流を流そうとした場合に、そこに存在する浮遊
容量のチヤージ等に時間を要し、その結果次の動
作が大巾に遅れてしまうという問題点を生ずる。
本発明はかかる問題点を解決するためになされ
たもので、該差動段に設けられた１対のトランジ
スタの各ドレイン側に、定電流源を含むバイパス
回路を常時形成するという着想にもとづいて、該
差動段の出力動作範囲を限定する事により該コン
パレータ回路の動作速度の遅れをなくすようにし
たものである。
たもので、該差動段に設けられた１対のトランジ
スタの各ドレイン側に、定電流源を含むバイパス
回路を常時形成するという着想にもとづいて、該
差動段の出力動作範囲を限定する事により該コン
パレータ回路の動作速度の遅れをなくすようにし
たものである。
上記問題点を解決するために、本発明によれ
ば、それぞれのソースが共通接続された１対のト
ランジスタをそなえた差動段を有する差動増巾器
をそなえ、該１対のトランジスタの各ドレイン側
にそれぞれ定電流源を有するバイパス回路が形成
されており、該各ドレインから該バイパス回路へ
常時定電流が流されることを特徴とするコンパレ
ータ回路が提供される。
ば、それぞれのソースが共通接続された１対のト
ランジスタをそなえた差動段を有する差動増巾器
をそなえ、該１対のトランジスタの各ドレイン側
にそれぞれ定電流源を有するバイパス回路が形成
されており、該各ドレインから該バイパス回路へ
常時定電流が流されることを特徴とするコンパレ
ータ回路が提供される。
上記構成よれば、該１対のトランジスタの各ド
レイン側にそれぞれバイパス回路を形成して常時
強制的に所定の定電流を流し、該１対のトランジ
スタのドレイン側の電位上昇を防いで、該差動段
の動作出力範囲を限定する事が可能となる。
レイン側にそれぞれバイパス回路を形成して常時
強制的に所定の定電流を流し、該１対のトランジ
スタのドレイン側の電位上昇を防いで、該差動段
の動作出力範囲を限定する事が可能となる。
第１図は本発明の１実施例としてのコンパレー
タ回路の基本構成を示すもので、第４図の従来例
と共通する部分には共通の符号が付されている。
タ回路の基本構成を示すもので、第４図の従来例
と共通する部分には共通の符号が付されている。
この第１図に示されるように、本発明において
は、差動段１の出力側（Ｐチヤネルトランジスタ
T12のドレインとＮチヤネルトランジスタT14の
ドレインとの接続点）から定電流源１６を通して
アースに至るバイパス回路P1（Ｎチヤネルトラン
ジスタT14に対するバイパス回路）が形成される
とともに、該差動段１を構成するＰチヤネルトラ
ンジスタT11のドレインとＮチヤネルトランジス
タT13のドレインとの接続点からも定電流源１７
を通してアースに至るバイパス回路P2（Ｎチヤネ
ルトランジスタT13に対するバイパス回路）が形
成され、該バイパス回路P1，P2により各トラン
ジスタに常時流れる電流値のバランスがとられて
いる。
は、差動段１の出力側（Ｐチヤネルトランジスタ
T12のドレインとＮチヤネルトランジスタT14の
ドレインとの接続点）から定電流源１６を通して
アースに至るバイパス回路P1（Ｎチヤネルトラン
ジスタT14に対するバイパス回路）が形成される
とともに、該差動段１を構成するＰチヤネルトラ
ンジスタT11のドレインとＮチヤネルトランジス
タT13のドレインとの接続点からも定電流源１７
を通してアースに至るバイパス回路P2（Ｎチヤネ
ルトランジスタT13に対するバイパス回路）が形
成され、該バイパス回路P1，P2により各トラン
ジスタに常時流れる電流値のバランスがとられて
いる。
第２図は、第４図に示される従来例の回路と、
上記第１図に示される本発明の回路との動作を比
較して示すタイミング図であつて、第２図ａには
基準入力信号レベル（IN＋）に対して、他方の
入力信号レベル（IN−）の値が変動する状況が
示されている。
上記第１図に示される本発明の回路との動作を比
較して示すタイミング図であつて、第２図ａには
基準入力信号レベル（IN＋）に対して、他方の
入力信号レベル（IN−）の値が変動する状況が
示されている。
このような場合において、第４図に示される従
来例においては、先ず該入力信号レベル（IN−）
が基準入力信号レベル（IN＋）より高くなると、
上述したようにその差動段１の出力レベルV1が
上昇し、そのレベル差によつては該出力段Ｐチヤ
ネルトランジスタT21又は該差動段Ｎチヤネルト
ランジスタT14がカツトオフ状態となる。そのた
めその後、第２図ａに示されるように該入力信号
レベル（IN−）が基準入力信号レベル（IN＋）
より低くなつたとき該カツトオフされたトランジ
スタT21又はT14を再度導通させるのに時間を要
し、該入力信号レベル（IN−）の反転（低下）
に伴つて該出力レベルV1を反転させる（低下さ
せる）のに遅れを生ずることになる。（第２図ｂ
点線参照）。
来例においては、先ず該入力信号レベル（IN−）
が基準入力信号レベル（IN＋）より高くなると、
上述したようにその差動段１の出力レベルV1が
上昇し、そのレベル差によつては該出力段Ｐチヤ
ネルトランジスタT21又は該差動段Ｎチヤネルト
ランジスタT14がカツトオフ状態となる。そのた
めその後、第２図ａに示されるように該入力信号
レベル（IN−）が基準入力信号レベル（IN＋）
より低くなつたとき該カツトオフされたトランジ
スタT21又はT14を再度導通させるのに時間を要
し、該入力信号レベル（IN−）の反転（低下）
に伴つて該出力レベルV1を反転させる（低下さ
せる）のに遅れを生ずることになる。（第２図ｂ
点線参照）。
これに対し第１図に示される本発明にかかる回
路においては、第２図ｂおよびｃにおいてそれぞ
れ実線で示すように、該入力信号レベル（IN−）
が基準入力信号レベル（IN＋）より高くなつて
いるときは、ＮチヤネルトランジスタT14のドレ
イン側からとり出される該差動段の出力レベル
VAが上昇し、それに伴つて出力段２の出力端子
OUTからとり出される出力レベルVBが低下す
る。
路においては、第２図ｂおよびｃにおいてそれぞ
れ実線で示すように、該入力信号レベル（IN−）
が基準入力信号レベル（IN＋）より高くなつて
いるときは、ＮチヤネルトランジスタT14のドレ
イン側からとり出される該差動段の出力レベル
VAが上昇し、それに伴つて出力段２の出力端子
OUTからとり出される出力レベルVBが低下す
る。
このようにして該２つの入力信号のレベル差に
よつて該チヤネルトランジスタT14は次第にカツ
トオフ状態に近づくが、上述したように該Ｎチヤ
ネルトランジスタT14のドレイン側には定電流源
１６が接続されていて常時該Ｎチヤネルトランジ
スタT14に対するバイパス回路P1が形成されてお
り、該バイパス回路P1を通して常時該Ｐチヤネ
ルトランジスタT12に強制的に所定の定電流を流
すようにされる。
よつて該チヤネルトランジスタT14は次第にカツ
トオフ状態に近づくが、上述したように該Ｎチヤ
ネルトランジスタT14のドレイン側には定電流源
１６が接続されていて常時該Ｎチヤネルトランジ
スタT14に対するバイパス回路P1が形成されてお
り、該バイパス回路P1を通して常時該Ｐチヤネ
ルトランジスタT12に強制的に所定の定電流を流
すようにされる。
そのため該ＮチヤネルトランジスタT14のドレ
イン側の電位VAが所定のレベル以上に上昇する
ことがなくなつてたとえ、該Ｎチヤネルトランジ
スタT14がカツトオフしても該Ｐチヤネルトラン
ジスタT21がカツトオフ状態となることが防止さ
れる。したがつてその後該入力信号レベル（IN
−）が基準入力信号レベル（IN＋）より低くな
つたとき、該入力信号レベル（IN−）の低下に
伴つて該出力レベルVA更には該出力レベルVBを
速やかに反転させることがでいる。
イン側の電位VAが所定のレベル以上に上昇する
ことがなくなつてたとえ、該Ｎチヤネルトランジ
スタT14がカツトオフしても該Ｐチヤネルトラン
ジスタT21がカツトオフ状態となることが防止さ
れる。したがつてその後該入力信号レベル（IN
−）が基準入力信号レベル（IN＋）より低くな
つたとき、該入力信号レベル（IN−）の低下に
伴つて該出力レベルVA更には該出力レベルVBを
速やかに反転させることがでいる。
更に本発明においてはバイパス回路P1，P2を
形成することによつて、該差動段１の各トランジ
スタに常時流れる電流のバランスをとることがで
き、P1単体の時よりT11，T13から成る側回路
とT12T14からなる側回路をバランス良く同一
回路で構成することが出来る。すなわち入力側か
ら見た回路が側側とも同じに構成できるとい
う利点を持つ。よつて入力信号のレベル差に応じ
て該差動段を確実に動作させることができる。
形成することによつて、該差動段１の各トランジ
スタに常時流れる電流のバランスをとることがで
き、P1単体の時よりT11，T13から成る側回路
とT12T14からなる側回路をバランス良く同一
回路で構成することが出来る。すなわち入力側か
ら見た回路が側側とも同じに構成できるとい
う利点を持つ。よつて入力信号のレベル差に応じ
て該差動段を確実に動作させることができる。
以上のようにして第１図に示される回路におい
てはコンパレータを常にアクテイブに使うことが
でき、該入力信号レベル（IN−）が基準入力信
号レベル（IN＋）に対して反転したときは、速
やかに該出力レベルVA、更には該出力レベルVB
を反転させることができ、このようにして次の動
作への移行が容易となり高速動作が可能となる。
てはコンパレータを常にアクテイブに使うことが
でき、該入力信号レベル（IN−）が基準入力信
号レベル（IN＋）に対して反転したときは、速
やかに該出力レベルVA、更には該出力レベルVB
を反転させることができ、このようにして次の動
作への移行が容易となり高速動作が可能となる。
第３図は第１図に示される回路中、定電流源１
５，１６，１７及び２２の具体的構成をも例示し
たもので、これら各定電流源１５，１６，１７及
び２２は、それぞれそのゲートに所定のバイパス
電圧VGS（例えば電源電圧VCCを10Vとして１〜2V
程度）が供給されるトランジスタT15，T16，T17
およびT22によつて構成されている。
５，１６，１７及び２２の具体的構成をも例示し
たもので、これら各定電流源１５，１６，１７及
び２２は、それぞれそのゲートに所定のバイパス
電圧VGS（例えば電源電圧VCCを10Vとして１〜2V
程度）が供給されるトランジスタT15，T16，T17
およびT22によつて構成されている。
〔発明の効果〕
本発明によれば、差動段出力動作範囲を限定す
ることにより入力信号レベルの変化に即応したコ
ンパレータ回路としての動作を高速度で行わせる
ことができる。
ることにより入力信号レベルの変化に即応したコ
ンパレータ回路としての動作を高速度で行わせる
ことができる。
第１図は、本発明の１実施例としてのコンパレ
ータ回路の基本構成を示す回路図、第２図は、第
１図に示される回路の動作を従来例の回路と比較
して説明するタイミング図、第３図は第１図の回
路中、各定電流源の具体的構成をも例示した回路
図、第４図は、この種の差動型コンパレータの従
来例を示す回路図である。 符号の説明、１……差動増巾器の差動段、１６
……バイパス回路P1に設けられた定電流源、１
７……バイパス回路P2に設けられた定電流源、
２……差動増巾器の出力段。
ータ回路の基本構成を示す回路図、第２図は、第
１図に示される回路の動作を従来例の回路と比較
して説明するタイミング図、第３図は第１図の回
路中、各定電流源の具体的構成をも例示した回路
図、第４図は、この種の差動型コンパレータの従
来例を示す回路図である。 符号の説明、１……差動増巾器の差動段、１６
……バイパス回路P1に設けられた定電流源、１
７……バイパス回路P2に設けられた定電流源、
２……差動増巾器の出力段。
Claims (1)
- １ それぞれのソースが共通接続された１対のト
ランジスタをそなえた差動段を有する差動増巾器
をそなえ、該１対のトランジスタの各ドレイン側
にそれぞれ定電流源を有するバイパス回路が形成
されており、該各ドレインから該バイパス回路へ
常時定電流が流されることを特徴とするコンパレ
ータ回路。
Priority Applications (5)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP60042706A JPS61202518A (ja) | 1985-03-06 | 1985-03-06 | コンパレ−タ回路 |
| EP86102660A EP0193901B1 (en) | 1985-03-06 | 1986-02-28 | Comparator circuit having improved output characteristics |
| DE8686102660T DE3668739D1 (de) | 1985-03-06 | 1986-02-28 | Komparatorschaltung mit verbesserten ausgangseigenschaften. |
| KR1019860001598A KR900000993B1 (ko) | 1985-03-06 | 1986-03-06 | 개선된 출력특성을 갖는 비교기 회로 |
| US07/134,581 US4835417A (en) | 1985-03-06 | 1987-12-10 | Comparator circuit having improved output characteristics |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP60042706A JPS61202518A (ja) | 1985-03-06 | 1985-03-06 | コンパレ−タ回路 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPS61202518A JPS61202518A (ja) | 1986-09-08 |
| JPH0347012B2 true JPH0347012B2 (ja) | 1991-07-18 |
Family
ID=12643509
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP60042706A Granted JPS61202518A (ja) | 1985-03-06 | 1985-03-06 | コンパレ−タ回路 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPS61202518A (ja) |
Families Citing this family (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPH0223119U (ja) * | 1988-07-25 | 1990-02-15 | ||
| JP2697299B2 (ja) * | 1990-11-24 | 1998-01-14 | 富士電機株式会社 | 差動増幅用ｍｏｓ半導体回路 |
Citations (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS57557A (en) * | 1980-05-26 | 1982-01-05 | Toshiba Corp | Voltage comparator |
-
1985
- 1985-03-06 JP JP60042706A patent/JPS61202518A/ja active Granted
Patent Citations (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS57557A (en) * | 1980-05-26 | 1982-01-05 | Toshiba Corp | Voltage comparator |
Also Published As
| Publication number | Publication date |
|---|---|
| JPS61202518A (ja) | 1986-09-08 |
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