JPH0344692B2 - - Google Patents
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- JPH0344692B2 JPH0344692B2 JP60214545A JP21454585A JPH0344692B2 JP H0344692 B2 JPH0344692 B2 JP H0344692B2 JP 60214545 A JP60214545 A JP 60214545A JP 21454585 A JP21454585 A JP 21454585A JP H0344692 B2 JPH0344692 B2 JP H0344692B2
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- JP
- Japan
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- transistor
- gate
- circuit
- type
- source
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- 230000005669 field effect Effects 0.000 claims description 4
- 239000004065 semiconductor Substances 0.000 claims description 4
- 238000010586 diagram Methods 0.000 description 4
- 230000007423 decrease Effects 0.000 description 3
- 150000001875 compounds Chemical class 0.000 description 1
- 230000003247 decreasing effect Effects 0.000 description 1
- 230000000694 effects Effects 0.000 description 1
- 230000004048 modification Effects 0.000 description 1
- 238000012986 modification Methods 0.000 description 1
Classifications
-
- H—ELECTRICITY
- H03—ELECTRONIC CIRCUITRY
- H03K—PULSE TECHNIQUE
- H03K19/00—Logic circuits, i.e. having at least two inputs acting on one output; Inverting circuits
- H03K19/02—Logic circuits, i.e. having at least two inputs acting on one output; Inverting circuits using specified components
- H03K19/17—Logic circuits, i.e. having at least two inputs acting on one output; Inverting circuits using specified components using twistors
-
- H—ELECTRICITY
- H03—ELECTRONIC CIRCUITRY
- H03K—PULSE TECHNIQUE
- H03K3/00—Circuits for generating electric pulses; Monostable, bistable or multistable circuits
- H03K3/02—Generators characterised by the type of circuit or by the means used for producing pulses
- H03K3/353—Generators characterised by the type of circuit or by the means used for producing pulses by the use, as active elements, of field-effect transistors with internal or external positive feedback
- H03K3/356—Bistable circuits
- H03K3/3565—Bistables with hysteresis, e.g. Schmitt trigger
Landscapes
- Physics & Mathematics (AREA)
- Engineering & Computer Science (AREA)
- Computer Hardware Design (AREA)
- Computing Systems (AREA)
- General Engineering & Computer Science (AREA)
- Mathematical Physics (AREA)
- Manipulation Of Pulses (AREA)
- Electronic Switches (AREA)
- Logic Circuits (AREA)
Description
【発明の詳細な説明】
〔発明の技術分野〕
本発明は、たとえばMIS（絶縁ゲート）型半導
体集積回路の入力回路として使用されるシユミツ
トトリが回路に係り、特にMIS型電界効果トラン
ジスタを用いたMIS型シユミツト回路に関する。
体集積回路の入力回路として使用されるシユミツ
トトリが回路に係り、特にMIS型電界効果トラン
ジスタを用いたMIS型シユミツト回路に関する。
この種のMIS型シユミツト回路の従来例を第４
図に示している。即ち、Q1，Q2，Q3，Q4はそれ
ぞれＮチヤネルMIS型（たとえばMOS型）の電
界効果トランジスタであり、このうちQ2，Q3，
Q4はエンハンスメント型（Ｅ型）、Q1はデイプレ
ーシヨン型（Ｄ型）である。上記Ｄ型トランジス
タQ1は、ドレインがVDD電源ノードに接続され、
ゲート・ソース相互が接続されており、この相互
接続点N2とVSS電位端（接地電位端）との間に前
記Ｅ型トランジスタQ2，Q3が直列に接続されて
いる。このトランジスタQ2，Q3のゲート相互が
接続されて信号入力ノードN1となつており、前
記相互接続点N2が信号出力ノードとなつている。
そして、前記VDD電源ノードと上記トランジスタ
Q2，Q3のソース・ドレイン相互接続点Ａとの間
に前記Ｅ型トランジスタQ4が接続されており、
このトランジスタQ4のゲートは前記出力ノード
N2に接続されている。
図に示している。即ち、Q1，Q2，Q3，Q4はそれ
ぞれＮチヤネルMIS型（たとえばMOS型）の電
界効果トランジスタであり、このうちQ2，Q3，
Q4はエンハンスメント型（Ｅ型）、Q1はデイプレ
ーシヨン型（Ｄ型）である。上記Ｄ型トランジス
タQ1は、ドレインがVDD電源ノードに接続され、
ゲート・ソース相互が接続されており、この相互
接続点N2とVSS電位端（接地電位端）との間に前
記Ｅ型トランジスタQ2，Q3が直列に接続されて
いる。このトランジスタQ2，Q3のゲート相互が
接続されて信号入力ノードN1となつており、前
記相互接続点N2が信号出力ノードとなつている。
そして、前記VDD電源ノードと上記トランジスタ
Q2，Q3のソース・ドレイン相互接続点Ａとの間
に前記Ｅ型トランジスタQ4が接続されており、
このトランジスタQ4のゲートは前記出力ノード
N2に接続されている。
上記MIS型シユミツト回路の動作はよく知られ
ているように、入力ノードN1の入力信号電圧の
上昇時と下降時とで回路閾値電圧が異なるインバ
ータ回路として働らく。ここで、入力信号をφIN、
出力ノードN2の出力信号をφOUT、入力電圧上昇
時の回路閾値電圧をVON、入力電圧下降時の回路
閾値電圧をVOFFで表わすと、入出力特性は第２図
に示すようにヒステリシス特性を有する。即ち、
入力電圧が高くなる方向に変化するときの入力電
圧が電圧上昇時の回路閾値電圧VONより小さい場
合は、トランジスタQ2がオフであり、出力ノー
ドN2にはVDD電源ノードからトランジスタQ1を通
じてハイ（Ｈ）レベルの出力電圧（＝VDD）が現
われている。このとき、トランジスタQ4はオン
になつており、前記接続点Ａの電位VAはほぼVDD
電位あるいはトランジスタQ4の導通抵抗とトラ
ンジスタQ3の導通抵抗との比によつて定まるレ
ベルになつている。入力電圧が高くなる方向に変
化して前記電圧VONを越えると、トランジスタ
Q2，Q3はそれぞれオンになり、出力信号φOUTは
トランジスタQ1の導通抵抗とトランジスタQ2，
Q3の導通抵抗との比によつて定まるロウ（Ｌ）
レベルになる。このとき、前記トランジスタQ4
はオフであり、前記接続点電位VAはほぼ接地電
位である。次に、入力電圧が低くなる方向に変化
すると、これに伴なつて化合物Q2，Q3の導通抵
抗が上昇して出力信号φOUTの電圧は上昇し、トラ
ンジスタQ4がオン状態になる。これによつて、
接続点電位VAが上昇してトランジスタQ2の導通
抵抗を増加させるようになり、出力信号φOUTの電
位と接続点電位VAとはさらに上昇する。この電
圧VAがある値まで上昇すると、トランジスタQ2
がオフ状態になり、出力信号φOUTの電位はVDD電
位のＨレベルになる。このときの入力信号φINの
電圧が入力電圧下降時の回路閾値電圧VOFFであ
る。
ているように、入力ノードN1の入力信号電圧の
上昇時と下降時とで回路閾値電圧が異なるインバ
ータ回路として働らく。ここで、入力信号をφIN、
出力ノードN2の出力信号をφOUT、入力電圧上昇
時の回路閾値電圧をVON、入力電圧下降時の回路
閾値電圧をVOFFで表わすと、入出力特性は第２図
に示すようにヒステリシス特性を有する。即ち、
入力電圧が高くなる方向に変化するときの入力電
圧が電圧上昇時の回路閾値電圧VONより小さい場
合は、トランジスタQ2がオフであり、出力ノー
ドN2にはVDD電源ノードからトランジスタQ1を通
じてハイ（Ｈ）レベルの出力電圧（＝VDD）が現
われている。このとき、トランジスタQ4はオン
になつており、前記接続点Ａの電位VAはほぼVDD
電位あるいはトランジスタQ4の導通抵抗とトラ
ンジスタQ3の導通抵抗との比によつて定まるレ
ベルになつている。入力電圧が高くなる方向に変
化して前記電圧VONを越えると、トランジスタ
Q2，Q3はそれぞれオンになり、出力信号φOUTは
トランジスタQ1の導通抵抗とトランジスタQ2，
Q3の導通抵抗との比によつて定まるロウ（Ｌ）
レベルになる。このとき、前記トランジスタQ4
はオフであり、前記接続点電位VAはほぼ接地電
位である。次に、入力電圧が低くなる方向に変化
すると、これに伴なつて化合物Q2，Q3の導通抵
抗が上昇して出力信号φOUTの電圧は上昇し、トラ
ンジスタQ4がオン状態になる。これによつて、
接続点電位VAが上昇してトランジスタQ2の導通
抵抗を増加させるようになり、出力信号φOUTの電
位と接続点電位VAとはさらに上昇する。この電
圧VAがある値まで上昇すると、トランジスタQ2
がオフ状態になり、出力信号φOUTの電位はVDD電
位のＨレベルになる。このときの入力信号φINの
電圧が入力電圧下降時の回路閾値電圧VOFFであ
る。
このように、入力電圧の上昇時、下降時に応じ
て接続点電位VAが異なつていることから、入力
電圧上昇時の回路閾値VONと入力電圧下降時の回
路閾値VOFFとが異なり、VON＞VOFFの関係が生じ
ている。
て接続点電位VAが異なつていることから、入力
電圧上昇時の回路閾値VONと入力電圧下降時の回
路閾値VOFFとが異なり、VON＞VOFFの関係が生じ
ている。
上述したように従来のMIS型シユミツト回路で
は入力電圧上昇時回路閾値VONはトランジスタQ3
の導通抵抗とトランジスタQ4の導通抵抗との比
によつて定まる接続点Ａの電位に依存しており、
入力電圧下降時回路閾値VOFFはトランジスタQ2，
Q3の導通抵抗とその負荷素子であるトランジス
タQ1の導通抵抗との比により定まる接続点Ａの
電位に依存している。上記電圧VON，VOFFのVDD
電源電圧依存性は第３図に示すようになり、電圧
VOFFの電源電圧依存性は比較的小さいが、電圧
VONの電源電圧依存性は大きい。
は入力電圧上昇時回路閾値VONはトランジスタQ3
の導通抵抗とトランジスタQ4の導通抵抗との比
によつて定まる接続点Ａの電位に依存しており、
入力電圧下降時回路閾値VOFFはトランジスタQ2，
Q3の導通抵抗とその負荷素子であるトランジス
タQ1の導通抵抗との比により定まる接続点Ａの
電位に依存している。上記電圧VON，VOFFのVDD
電源電圧依存性は第３図に示すようになり、電圧
VOFFの電源電圧依存性は比較的小さいが、電圧
VONの電源電圧依存性は大きい。
したがつて、たとえばMIS型半導体集積回路の
外部信号入力回路にMIS型シユミツト回路を用い
た場合、上記したようにその回路閾値VON，VOFF
に大きな電源電圧依存性があると、集積回路の内
部回路の動作速度が低下するという問題があり、
複数個の入力信号のタイミング関係によつて内部
回路の動作モードを規定するような場合にタイミ
ング関係を正確に捉えることが困難になるので大
きな障害となる。即ち、電源電圧の変動を考慮す
ると、複数個の入力信号相互のタイミング関係の
変動余裕が少なくなる。
外部信号入力回路にMIS型シユミツト回路を用い
た場合、上記したようにその回路閾値VON，VOFF
に大きな電源電圧依存性があると、集積回路の内
部回路の動作速度が低下するという問題があり、
複数個の入力信号のタイミング関係によつて内部
回路の動作モードを規定するような場合にタイミ
ング関係を正確に捉えることが困難になるので大
きな障害となる。即ち、電源電圧の変動を考慮す
ると、複数個の入力信号相互のタイミング関係の
変動余裕が少なくなる。
本発明は上記の事情に鑑みてなされたもので、
回路閾値電圧の電源電圧依存性を比較的小さくす
ることができ、複数個の回路を使用してそれぞれ
の入力信号相互のタイミング関係を捉える場合に
電源電圧変動に対しても入力信号相互のタイミン
グ関係を正確に検出することが可能になる絶縁ゲ
ート型シユミツト回路を提供するものである。
回路閾値電圧の電源電圧依存性を比較的小さくす
ることができ、複数個の回路を使用してそれぞれ
の入力信号相互のタイミング関係を捉える場合に
電源電圧変動に対しても入力信号相互のタイミン
グ関係を正確に検出することが可能になる絶縁ゲ
ート型シユミツト回路を提供するものである。
即ち、本発明の絶縁ゲート型シユミツト回路
は、ドレインがVDD電源ノードに接続され、ゲー
ト・ソース相互が接続されて出力ノードに接続さ
れるＤ型の第１のトランジスタと、この第１のト
ランジスタのゲート・ソース相互接続点とVSS電
位端との間に直列に接続され、各ゲートが共通接
続されて入力ノードに接続されるＥ型の第２，第
３のトランジスタと、ドレインが前記VDD電源ノ
ードに接続され、ゲートが前記出力ノードに接続
されたＥ型の第４のトランジスタと、この第４の
トランジスタのソースにドレインが接続され、ゲ
ート・ソースが相互に接続されて前記第２，第３
のトランジスタの直列接続点に接続されたＤ型の
第５のトランジスタとからなることを特徴とする
ものである。
は、ドレインがVDD電源ノードに接続され、ゲー
ト・ソース相互が接続されて出力ノードに接続さ
れるＤ型の第１のトランジスタと、この第１のト
ランジスタのゲート・ソース相互接続点とVSS電
位端との間に直列に接続され、各ゲートが共通接
続されて入力ノードに接続されるＥ型の第２，第
３のトランジスタと、ドレインが前記VDD電源ノ
ードに接続され、ゲートが前記出力ノードに接続
されたＥ型の第４のトランジスタと、この第４の
トランジスタのソースにドレインが接続され、ゲ
ート・ソースが相互に接続されて前記第２，第３
のトランジスタの直列接続点に接続されたＤ型の
第５のトランジスタとからなることを特徴とする
ものである。
これによつて、入力電圧上昇時には、第２，第
３のトランジスタの直列接続点の電位は第３のト
ランジスタの導通抵抗とその負荷素子である第５
のトランジスタの導通抵抗とによりほぼ定めるこ
とが可能になるので、入力電圧上昇時回路閾値電
圧VONの電源電圧依存性は比較的小さくなる。し
たがつて、複数個のシユミツト回路を使用してそ
れぞれの入力信号相互のタイミング関係を捉える
場合、電源変動があつても各回路でのタイミング
検出を正確に行なえるので、入力信号相互のタイ
ミング関係を正確に検出することが可能になる。
３のトランジスタの直列接続点の電位は第３のト
ランジスタの導通抵抗とその負荷素子である第５
のトランジスタの導通抵抗とによりほぼ定めるこ
とが可能になるので、入力電圧上昇時回路閾値電
圧VONの電源電圧依存性は比較的小さくなる。し
たがつて、複数個のシユミツト回路を使用してそ
れぞれの入力信号相互のタイミング関係を捉える
場合、電源変動があつても各回路でのタイミング
検出を正確に行なえるので、入力信号相互のタイ
ミング関係を正確に検出することが可能になる。
以下、図面を参照して本発明の一実施例を詳細
に説明する。
に説明する。
第１図に示すMIS型シユミツト回路は、第４図
を参照して前述した従来のMIS型シユミツト回路
に対して、トランジスタQ2，Q3の相互接続点Ａ
とトランジスタQ4のソースとの間にゲート・ソ
ース相互が接続されたＮチヤネルＤ型の電界効果
トランジスタQ5を挿入するように変更したもの
であり、第４図中と同一部分には同一符号を付し
てその説明を省略する。
を参照して前述した従来のMIS型シユミツト回路
に対して、トランジスタQ2，Q3の相互接続点Ａ
とトランジスタQ4のソースとの間にゲート・ソ
ース相互が接続されたＮチヤネルＤ型の電界効果
トランジスタQ5を挿入するように変更したもの
であり、第４図中と同一部分には同一符号を付し
てその説明を省略する。
上記シユミツト回路の動作は、前述した従来例
の動作とほぼ同様であるが、入力電圧上昇時にお
ける接続点Ａの電位がトランジスタQ3の導通抵
抗と負荷素子であるＤ型トランジスタQ5の導通
抵抗とトランジスタQ4の導通抵抗との比により
定まるようになつている点で異なる。
の動作とほぼ同様であるが、入力電圧上昇時にお
ける接続点Ａの電位がトランジスタQ3の導通抵
抗と負荷素子であるＤ型トランジスタQ5の導通
抵抗とトランジスタQ4の導通抵抗との比により
定まるようになつている点で異なる。
即ち、入力電圧が“Ｌ”レベルのとき、トラン
ジスタQ2はオフであり、出力電圧は“Ｈ”レベ
ルであり、トランジスタQ4はオンである。入力
電圧が高くなる方向に変化すると、先ずトランジ
スタQ3の導通抵抗が減少し、接続点電位VAはト
ランジスタQ4，Q5，Q3の導通抵抗の比で定まる
ので下降する。そして、トランジスタQ2がオン
状態となる程度に上記接続点電位VAが下がると、
出力信号φOUTのレベルも下降し、やがて出力信号
φOUTは“Ｌ”レベルとなつてトランジスタQ4は
オフ状態になる。このときの入力信号φINの電圧
が入力電圧上昇時回路閾値VONである。
ジスタQ2はオフであり、出力電圧は“Ｈ”レベ
ルであり、トランジスタQ4はオンである。入力
電圧が高くなる方向に変化すると、先ずトランジ
スタQ3の導通抵抗が減少し、接続点電位VAはト
ランジスタQ4，Q5，Q3の導通抵抗の比で定まる
ので下降する。そして、トランジスタQ2がオン
状態となる程度に上記接続点電位VAが下がると、
出力信号φOUTのレベルも下降し、やがて出力信号
φOUTは“Ｌ”レベルとなつてトランジスタQ4は
オフ状態になる。このときの入力信号φINの電圧
が入力電圧上昇時回路閾値VONである。
したがつて、上記トランジスタQ4の寸法を比
較的大きくとり、その抵抗を小さく設定しておく
と、入力電圧上昇時の接続点電位VAは主として
トランジスタQ3の導通抵抗と負荷素子であるＤ
型トランジスタQ5の導通抵抗との比により定ま
るので、入力電圧上昇時回路閾値VONの電源電圧
依存性は比較的小さくなる。
較的大きくとり、その抵抗を小さく設定しておく
と、入力電圧上昇時の接続点電位VAは主として
トランジスタQ3の導通抵抗と負荷素子であるＤ
型トランジスタQ5の導通抵抗との比により定ま
るので、入力電圧上昇時回路閾値VONの電源電圧
依存性は比較的小さくなる。
換言すれば本回路は、デイプレーシヨン型のト
ランジスタQ5を設け、該Q5のゲートとソースを
接続して該Q5を定電流素子とし、該素子の抵抗
が電源VDDに依存しない構成とし、電位VAは入力
ΦINのみに依存し、トランジスタQ3〜Q4の部分で
回路閾値は電源VDDに依存しない構成とした。
ランジスタQ5を設け、該Q5のゲートとソースを
接続して該Q5を定電流素子とし、該素子の抵抗
が電源VDDに依存しない構成とし、電位VAは入力
ΦINのみに依存し、トランジスタQ3〜Q4の部分で
回路閾値は電源VDDに依存しない構成とした。
なお、入力電圧が低くなる方向に変化すると、
これに伴つてトランジスタQ2，Q3の導通抵抗が
上昇して出力信号φOUTの電圧は上昇し、トランジ
スタQ4がオン状態になる。これによつて、接続
点ＡはVDD電源からトランジスタQ4，Q5を通じて
与えられる電位により上昇してトランジスタQ2
の導通抵抗を増加させるようになり、出力信号
φOUTの電位と接続点電位VAとはさらに上昇する。
この電位VAがある値まで上昇すると、トランジ
スタQ2がオフ状態となり、出力信号φOUTの電位
はVDD電位になる。このときの入力信号φINの電圧
が入力電圧降下時回路閾値電圧VOFFである。
これに伴つてトランジスタQ2，Q3の導通抵抗が
上昇して出力信号φOUTの電圧は上昇し、トランジ
スタQ4がオン状態になる。これによつて、接続
点ＡはVDD電源からトランジスタQ4，Q5を通じて
与えられる電位により上昇してトランジスタQ2
の導通抵抗を増加させるようになり、出力信号
φOUTの電位と接続点電位VAとはさらに上昇する。
この電位VAがある値まで上昇すると、トランジ
スタQ2がオフ状態となり、出力信号φOUTの電位
はVDD電位になる。このときの入力信号φINの電圧
が入力電圧降下時回路閾値電圧VOFFである。
上述したような動作によつて、上記シユミツト
回路は従来例と同様に第２図に示すようなヒステ
リシス特性を持つ入出力特性が得られる。また、
上記シユミツト回路における入力電圧上昇時回路
閾値電圧VON、入力電圧下降時回路閾値電圧VOFF
の電源電圧依存性は第３図に示すようになり、特
に電圧VONの特性は点線で示す従来例に比べて著
しく改善されていることが分る。
回路は従来例と同様に第２図に示すようなヒステ
リシス特性を持つ入出力特性が得られる。また、
上記シユミツト回路における入力電圧上昇時回路
閾値電圧VON、入力電圧下降時回路閾値電圧VOFF
の電源電圧依存性は第３図に示すようになり、特
に電圧VONの特性は点線で示す従来例に比べて著
しく改善されていることが分る。
上述したように本発明の絶縁ゲート型シユミツ
ト回路によれば、回路閾値電圧の電源電圧依存性
を比較的小さくすることができるので、複数個の
シユミツト回路を使用してそれぞれの入力信号相
互のタイミング関係を捉える場合に電源電圧変動
に対しても入力信号相互のタイミング関係を正確
に検出することが可能になり、絶縁ゲート型半導
体集積回路の外部信号入力回路などに使用して好
適である。
ト回路によれば、回路閾値電圧の電源電圧依存性
を比較的小さくすることができるので、複数個の
シユミツト回路を使用してそれぞれの入力信号相
互のタイミング関係を捉える場合に電源電圧変動
に対しても入力信号相互のタイミング関係を正確
に検出することが可能になり、絶縁ゲート型半導
体集積回路の外部信号入力回路などに使用して好
適である。
第１図は本発明の絶縁ゲート型シユミツト回路
の一実施例を示す回路図、第２図は第１図の回路
の入出力特性を示す図、第３図は第１図の回路に
おける入力電圧上昇時回路閾値電圧VONと入力電
圧下降時回路閾値電圧VOFFとの電源電圧依存性を
示す特性図、第４図は従来の絶縁ゲート型シユミ
ツト回路を示す回路図である。 Q1，Q5……デイプレーシヨン型トランジスタ、
Q2，Q3，Q4……エンハンスメント型トランジス
タ、N1……入力ノード、N2……出力ノード。
の一実施例を示す回路図、第２図は第１図の回路
の入出力特性を示す図、第３図は第１図の回路に
おける入力電圧上昇時回路閾値電圧VONと入力電
圧下降時回路閾値電圧VOFFとの電源電圧依存性を
示す特性図、第４図は従来の絶縁ゲート型シユミ
ツト回路を示す回路図である。 Q1，Q5……デイプレーシヨン型トランジスタ、
Q2，Q3，Q4……エンハンスメント型トランジス
タ、N1……入力ノード、N2……出力ノード。
Claims (1)
- 【特許請求の範囲】 １ 複数個の絶縁ゲート型電界効果トランジスタ
を用いてなる絶縁ゲート型シユミツト回路におい
て、ドレインが第１電源に接続され、ゲート・ソ
ースが相互に接続されたデイプレーシヨン型の第
１のトランジスタと、この第１のトランジスタの
ゲート・ソース相互接続点と第２電源との間に直
列に接続され、各ゲートが共通接続されたエンハ
ンスメント型の第２のトランジスタおよび第３の
トランジスタと、ドレインが前記第１電源に接続
され、ゲートが前記第１のトランジスタのゲー
ト・ソース相互接続点に接続されたエンハンスメ
ント型の第４のトランジスタと、この第４のトラ
ンジスタのソースにドレインが接続され、ゲー
ト・ソースが相互に接続されて前記第２のトラン
ジスタのソースと第３のトランジスタのドレイン
との相互接続点に接続されたデイプレーシヨン型
の第５のトランジスタとを具備してなり、前記第
２のトランジスタおよび第３のトランジスタの各
ゲート共通接続点に入力信号が印加され、前記第
１のトランジスタのゲート・ソース相互接続点か
ら出力信号が取り出されることを特徴とする絶縁
ゲート型シユミツト回路。 ２ 絶縁ゲート型半導体集積回路における外部信
号入力回路に使用されることを特徴とする前記特
許請求の範囲第１項記載の絶縁ゲート型シユミツ
ト回路。 ３ 前記各トランジスタはＮチヤネル型であり、
前記第１電源は第２電源より高電位であり、第２
電源は接地電位であることを特徴とする前記特許
請求の範囲第１項記載の絶縁ゲート型シユミツト
回路。
Priority Applications (4)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP60214545A JPS6276813A (ja) | 1985-09-30 | 1985-09-30 | 絶縁ゲ−ト型シユミツト回路 |
| KR1019860008070A KR900001813B1 (ko) | 1985-09-30 | 1986-09-26 | 슈미트 회로 |
| US06/912,006 US4687955A (en) | 1985-09-30 | 1986-09-26 | Schmitt circuit with MIS field effect transistors |
| EP86307498A EP0218451A3 (en) | 1985-09-30 | 1986-09-30 | Schmitt circuit |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP60214545A JPS6276813A (ja) | 1985-09-30 | 1985-09-30 | 絶縁ゲ−ト型シユミツト回路 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPS6276813A JPS6276813A (ja) | 1987-04-08 |
| JPH0344692B2 true JPH0344692B2 (ja) | 1991-07-08 |
Family
ID=16657513
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP60214545A Granted JPS6276813A (ja) | 1985-09-30 | 1985-09-30 | 絶縁ゲ−ト型シユミツト回路 |
Country Status (4)
| Country | Link |
|---|---|
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Patent Citations (2)
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