JPH0567950A - コンパレータ - Google Patents
コンパレータInfo
- Publication number
- JPH0567950A JPH0567950A JP3226083A JP22608391A JPH0567950A JP H0567950 A JPH0567950 A JP H0567950A JP 3226083 A JP3226083 A JP 3226083A JP 22608391 A JP22608391 A JP 22608391A JP H0567950 A JPH0567950 A JP H0567950A
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- JP
- Japan
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- mos transistors
- comparator
- mos
- circuit
- amplifier circuit
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Abstract
(57)【要約】
【目的】 低消費電流で応答速度が速く、ＩＣとして集
積した場合にはレイアウト面積の小さいコンパレータが
得られる。 【構成】 差動増幅回路１０の正出力端子と負出力端子
がそれぞれ増幅回路１１および１２を通して、ＭＯＳト
ランジスタ３１および３２のゲートに接続され、このＭ
ＯＳトランジスタがインバータ１３および１４の２つの
たすきがけ接続により構成されるラッチ回路をそれぞれ
反転させるように接続されている。
積した場合にはレイアウト面積の小さいコンパレータが
得られる。 【構成】 差動増幅回路１０の正出力端子と負出力端子
がそれぞれ増幅回路１１および１２を通して、ＭＯＳト
ランジスタ３１および３２のゲートに接続され、このＭ
ＯＳトランジスタがインバータ１３および１４の２つの
たすきがけ接続により構成されるラッチ回路をそれぞれ
反転させるように接続されている。
Description
【０００１】
【産業上の利用分野】この発明は、２つの入力電圧の電
位の大小を判定し、“０”または“１”の論理振幅の出
力信号を出力するコンパレータに関し、入力から出力ま
で完全に差動で動作するコンパレータに関する。
位の大小を判定し、“０”または“１”の論理振幅の出
力信号を出力するコンパレータに関し、入力から出力ま
で完全に差動で動作するコンパレータに関する。
【０００２】
【従来の技術】従来、２つの入力電圧の電位の大小を判
定するコンパレータにおいて、電源ノイズの影響を少な
くしたり、互いに反対の出力が必要な場合、例えば図２
に示すような完全差動型のコンパレータが使われてい
た。このコンパレータは、２つの入力電圧を差動増幅回
路１０で増幅し、この差動増幅回路１０の２つの互いに
反対の出力を、波形整形のため増幅回路１１および１２
で増幅し、論理レベル振幅を得るためのインバータへ接
続していた。
定するコンパレータにおいて、電源ノイズの影響を少な
くしたり、互いに反対の出力が必要な場合、例えば図２
に示すような完全差動型のコンパレータが使われてい
た。このコンパレータは、２つの入力電圧を差動増幅回
路１０で増幅し、この差動増幅回路１０の２つの互いに
反対の出力を、波形整形のため増幅回路１１および１２
で増幅し、論理レベル振幅を得るためのインバータへ接
続していた。
【０００３】
【発明が解決しようとする課題】従来の回路において応
答速度は、増幅回路１１および１２の駆動用ＭＯＳトラ
ンジスタ２２および２４と定電流負荷ＭＯＳトランジス
タ２３および２５それぞれの電流駆動能力で決定され
る。簡単のため、いまＭＯＳトランジスタ２２、２４、
２６、２７がすべて等しいチャネル幅、チャネル長であ
るとすると、ＭＯＳトランジスタ２２および２４の最大
電流駆動能力は、差動増幅回路１０の入力ＭＯＳトラン
ジスタ２８または２９のどちらかがカットオフした場合
であり、例えば、ＭＯＳトランジスタ２８がカットオフ
していれば、ＭＯＳトランジスタ２１によるバイアス電
流は、ＭＯＳトランジスタ２７へ流れるため、ＭＯＳト
ランジスタ２７と２４のカレントミラー回路により、Ｍ
ＯＳトランジスタ２４は、ＭＯＳトランジスタ２１によ
るバイアス電流と同じ電流が流れることになる。すなわ
ち、ＭＯＳトランジスタ２２および２４の最大電流は、
ＭＯＳトランジスタ２１のバイアス電流に等しい。定電
流負荷ＭＯＳトランジスタ２３および２５の電流は、い
ま、ＭＯＳトランジスタ２２、２４、２６、２７のトラ
ンジスタサイズがすべて等しいと仮定していることか
ら、ＭＯＳトランジスタ２１のバイアス電流の２分の１
となる。これは、プラス入力端子２とマイナス入力端子
１の電位が等しい平衡状態で回路を安定的に動作させる
ための条件である。ＭＯＳトランジスタ２１のバイアス
電流は、半分ずつＭＯＳトランジスタ２６および２７に
流れるため、トランジスタサイズの等しいＭＯＳトラン
ジスタ２２および２４で最も安定なバイアス電流は、Ｍ
ＯＳトランジスタ２６、２７と同じ電流でバイアスした
ときであり、ＭＯＳトランジスタ２１の半分の電流であ
る。
答速度は、増幅回路１１および１２の駆動用ＭＯＳトラ
ンジスタ２２および２４と定電流負荷ＭＯＳトランジス
タ２３および２５それぞれの電流駆動能力で決定され
る。簡単のため、いまＭＯＳトランジスタ２２、２４、
２６、２７がすべて等しいチャネル幅、チャネル長であ
るとすると、ＭＯＳトランジスタ２２および２４の最大
電流駆動能力は、差動増幅回路１０の入力ＭＯＳトラン
ジスタ２８または２９のどちらかがカットオフした場合
であり、例えば、ＭＯＳトランジスタ２８がカットオフ
していれば、ＭＯＳトランジスタ２１によるバイアス電
流は、ＭＯＳトランジスタ２７へ流れるため、ＭＯＳト
ランジスタ２７と２４のカレントミラー回路により、Ｍ
ＯＳトランジスタ２４は、ＭＯＳトランジスタ２１によ
るバイアス電流と同じ電流が流れることになる。すなわ
ち、ＭＯＳトランジスタ２２および２４の最大電流は、
ＭＯＳトランジスタ２１のバイアス電流に等しい。定電
流負荷ＭＯＳトランジスタ２３および２５の電流は、い
ま、ＭＯＳトランジスタ２２、２４、２６、２７のトラ
ンジスタサイズがすべて等しいと仮定していることか
ら、ＭＯＳトランジスタ２１のバイアス電流の２分の１
となる。これは、プラス入力端子２とマイナス入力端子
１の電位が等しい平衡状態で回路を安定的に動作させる
ための条件である。ＭＯＳトランジスタ２１のバイアス
電流は、半分ずつＭＯＳトランジスタ２６および２７に
流れるため、トランジスタサイズの等しいＭＯＳトラン
ジスタ２２および２４で最も安定なバイアス電流は、Ｍ
ＯＳトランジスタ２６、２７と同じ電流でバイアスした
ときであり、ＭＯＳトランジスタ２１の半分の電流であ
る。
【０００４】以上のように、ＭＯＳトランジスタ２２、
２４、２６、２７がすべて等しいサイズであるとき、回
路の応答速度を決定する増幅回路１１および１２の速度
は、ＭＯＳトランジスタ２２、２４が定電流負荷ＭＯＳ
トランジスタ２３、２５の２倍の電流供給能力を持って
いるため、定電流負荷ＭＯＳトランジスタ２３および２
５のバイアス電流によって制限されている。さらに、Ｍ
ＯＳトランジスタ２６、２７とＭＯＳトランジスタ２
２、２４がそれぞれ異なるサイズのときでも、回路の安
定動作条件から同様に言える。
２４、２６、２７がすべて等しいサイズであるとき、回
路の応答速度を決定する増幅回路１１および１２の速度
は、ＭＯＳトランジスタ２２、２４が定電流負荷ＭＯＳ
トランジスタ２３、２５の２倍の電流供給能力を持って
いるため、定電流負荷ＭＯＳトランジスタ２３および２
５のバイアス電流によって制限されている。さらに、Ｍ
ＯＳトランジスタ２６、２７とＭＯＳトランジスタ２
２、２４がそれぞれ異なるサイズのときでも、回路の安
定動作条件から同様に言える。
【０００５】以上の議論から、回路の反応速度は増幅回
路のバイアス電流が制限しており、反応速度を速めるた
めには、バイアス電流を大きくする必要があった。しか
し、バイアス電流を大きくすることにより、回路全体の
消費電流が増えるばかりでなく、ＭＯＳトランジスタ２
３、２５および回路の安定動作の条件から、ＭＯＳトラ
ンジスタ２２、２４のすべてのサイズを大きくしなけれ
ばならず、ＩＣとして集積化した場合には面積的にも不
利であった。この発明は低消費電流で、応答が速くＩＣ
として集積化した場合にも、小さい面積でレイアウト可
能なコンパレータを得ることを目的としている。
路のバイアス電流が制限しており、反応速度を速めるた
めには、バイアス電流を大きくする必要があった。しか
し、バイアス電流を大きくすることにより、回路全体の
消費電流が増えるばかりでなく、ＭＯＳトランジスタ２
３、２５および回路の安定動作の条件から、ＭＯＳトラ
ンジスタ２２、２４のすべてのサイズを大きくしなけれ
ばならず、ＩＣとして集積化した場合には面積的にも不
利であった。この発明は低消費電流で、応答が速くＩＣ
として集積化した場合にも、小さい面積でレイアウト可
能なコンパレータを得ることを目的としている。
【０００６】
【課題を解決するための手段】以上の課題を解決するた
め、本発明では図１において増幅回路１１および１２
が、ＭＯＳトランジスタ３１および３２のゲートを駆動
し、ＭＯＳトランジスタ３１および３２が、インバータ
１３および１４のたすきがけ接続によって構成されるラ
ッチ回路を反転させるようにした。
め、本発明では図１において増幅回路１１および１２
が、ＭＯＳトランジスタ３１および３２のゲートを駆動
し、ＭＯＳトランジスタ３１および３２が、インバータ
１３および１４のたすきがけ接続によって構成されるラ
ッチ回路を反転させるようにした。
【０００７】
【作用】本発明では、図１における増幅回路１１および
１２がＭＯＳトランジスタ３１および３２を駆動してい
る。先に議論したように、増幅回路１１および１２のＭ
ＯＳトランジスタ２２および２４は、ＭＯＳトランジス
タ２３および２５の２倍の電流駆動能力があり、立ち下
がりよりも立ち上がりの方が速い。ＭＯＳトランジスタ
３１および３２は、この速い立ち上がりに反応して、イ
ンバータ１３および１４のたすきがけ接続によるラッチ
回路を反転させるが、この回路ではＭＯＳトランジスタ
３１および３２のどちらかのドレイン電圧がインバータ
の反転電圧を越えると、回路に正帰還がかかり、ラッチ
の反転がさらに加速される。従って、増幅回路１１およ
び１２のバイアス電流が小さくても、すなわち、より少
ない消費電流で応答速度の速いコンパレータが得られ
る。
１２がＭＯＳトランジスタ３１および３２を駆動してい
る。先に議論したように、増幅回路１１および１２のＭ
ＯＳトランジスタ２２および２４は、ＭＯＳトランジス
タ２３および２５の２倍の電流駆動能力があり、立ち下
がりよりも立ち上がりの方が速い。ＭＯＳトランジスタ
３１および３２は、この速い立ち上がりに反応して、イ
ンバータ１３および１４のたすきがけ接続によるラッチ
回路を反転させるが、この回路ではＭＯＳトランジスタ
３１および３２のどちらかのドレイン電圧がインバータ
の反転電圧を越えると、回路に正帰還がかかり、ラッチ
の反転がさらに加速される。従って、増幅回路１１およ
び１２のバイアス電流が小さくても、すなわち、より少
ない消費電流で応答速度の速いコンパレータが得られ
る。
【０００８】
【実施例】以下に、この発明の実施例を図面に基づいて
説明する。図１において、２つの入力電圧の電位差を増
幅する差動増幅回路１０の正出力端子と負出力端子がそ
れぞれ増幅回路１１および１２に接続され、増幅回路１
０の出力端子が、それぞれＭＯＳトランジスタ３１およ
び３２のゲートに接続され、前記ＭＯＳトランジスタ３
１および３２のドレインは、それぞれ２つのインバータ
１３および１４のたすきがけ接続によって構成されるラ
ッチ回路に接続されている。
説明する。図１において、２つの入力電圧の電位差を増
幅する差動増幅回路１０の正出力端子と負出力端子がそ
れぞれ増幅回路１１および１２に接続され、増幅回路１
０の出力端子が、それぞれＭＯＳトランジスタ３１およ
び３２のゲートに接続され、前記ＭＯＳトランジスタ３
１および３２のドレインは、それぞれ２つのインバータ
１３および１４のたすきがけ接続によって構成されるラ
ッチ回路に接続されている。
【０００９】差動増幅回路は、２つの入力端子が第１お
よび第２のＭＯＳトランジスタ２８、２９のゲートにそ
れぞれ接続され、第１および第２のＭＯＳトランジスタ
２８、２９のソースは共に第３のＭＯＳトランジスタ２
１のドレインに接続され、第３のＭＯＳトランジスタ２
１のゲートは、一定のバイアス電圧によりバイアスさ
れ、第３のＭＯＳトランジスタのソースは接地端子に接
続され、第１および第２のＭＯＳトランジスタ２８、２
９のドレインと電源端子の間には、それぞれ負荷素子２
６、２７が接続されている。
よび第２のＭＯＳトランジスタ２８、２９のゲートにそ
れぞれ接続され、第１および第２のＭＯＳトランジスタ
２８、２９のソースは共に第３のＭＯＳトランジスタ２
１のドレインに接続され、第３のＭＯＳトランジスタ２
１のゲートは、一定のバイアス電圧によりバイアスさ
れ、第３のＭＯＳトランジスタのソースは接地端子に接
続され、第１および第２のＭＯＳトランジスタ２８、２
９のドレインと電源端子の間には、それぞれ負荷素子２
６、２７が接続されている。
【００１０】また、負荷素子は第１および第２のＭＯＳ
トランジスタと反対の導電型の第４および第５のＭＯＳ
トランジスタ２６、２７で、第４および第５のＭＯＳト
ランジスタ２６、２７のドレインとゲートは、それぞれ
第１および第２のＭＯＳトランジスタ２８、２９のドレ
インに接続され、第４および第５のＭＯＳトランジスタ
２６、２７のソースは、電源端子に接続されている。
トランジスタと反対の導電型の第４および第５のＭＯＳ
トランジスタ２６、２７で、第４および第５のＭＯＳト
ランジスタ２６、２７のドレインとゲートは、それぞれ
第１および第２のＭＯＳトランジスタ２８、２９のドレ
インに接続され、第４および第５のＭＯＳトランジスタ
２６、２７のソースは、電源端子に接続されている。
【００１１】このように、増幅回路の出力が１つのＭＯ
Ｓトランジスタを駆動し、このＭＯＳトランジスタが、
２つのインバータのたすきがけ接続によって構成される
ラッチ回路を反転させるように構成することによって、
少ない消費電流で応答速度の速いコンパレータを構成す
ることができる。これは、増幅回路１１および１２の負
荷がＭＯＳトランジスタ３１および３２の１つだけで軽
くて済むこと、また、ＭＯＳトランジスタ３１および３
２は、増幅回路１１または１２の出力が立ち上がるとき
だけに反応して、ラッチを反転させるため、増幅回路の
バイアス電流を大きくして、立ち下がりも速くなるよう
にする必要がないこと、さらに、ＭＯＳトランジスタ３
１および３２のドレイン電圧が、インバータの反転しき
い値電圧を過ぎると、ラッチに正帰還がかかり、応答速
度がさらに加速されることの３点による。さらに、本発
明では増幅回路１１および１２のバイアス電流を大きく
しなくても応答時間が速いため、ＩＣに集積化したとき
に小さい面積で良く、コスト、歩留りの点で有利であ
る。
Ｓトランジスタを駆動し、このＭＯＳトランジスタが、
２つのインバータのたすきがけ接続によって構成される
ラッチ回路を反転させるように構成することによって、
少ない消費電流で応答速度の速いコンパレータを構成す
ることができる。これは、増幅回路１１および１２の負
荷がＭＯＳトランジスタ３１および３２の１つだけで軽
くて済むこと、また、ＭＯＳトランジスタ３１および３
２は、増幅回路１１または１２の出力が立ち上がるとき
だけに反応して、ラッチを反転させるため、増幅回路の
バイアス電流を大きくして、立ち下がりも速くなるよう
にする必要がないこと、さらに、ＭＯＳトランジスタ３
１および３２のドレイン電圧が、インバータの反転しき
い値電圧を過ぎると、ラッチに正帰還がかかり、応答速
度がさらに加速されることの３点による。さらに、本発
明では増幅回路１１および１２のバイアス電流を大きく
しなくても応答時間が速いため、ＩＣに集積化したとき
に小さい面積で良く、コスト、歩留りの点で有利であ
る。
【００１２】図３は、本発明の実施例の図１における、
差動増幅回路の別の実施例で、図１の負荷素子が２つの
入力端子に接続される、第１および第２のＭＯＳトラン
ジスタ４０、４１と反対の導電型の第４および第５のＭ
ＯＳトランジスタ４２、４３で、第４および第５のＭＯ
Ｓトランジスタ４２、４３のドレインは、第１および第
２のＭＯＳトランジスタ４０、４１のドレインに接続さ
れ、第４および第５のＭＯＳトランジスタ４２、４３の
ゲートは、一定のバイアス電圧によりバイアスされ、第
４および第５のＭＯＳトランジスタ４２、４３のソース
は、電源端子に接続されている。
差動増幅回路の別の実施例で、図１の負荷素子が２つの
入力端子に接続される、第１および第２のＭＯＳトラン
ジスタ４０、４１と反対の導電型の第４および第５のＭ
ＯＳトランジスタ４２、４３で、第４および第５のＭＯ
Ｓトランジスタ４２、４３のドレインは、第１および第
２のＭＯＳトランジスタ４０、４１のドレインに接続さ
れ、第４および第５のＭＯＳトランジスタ４２、４３の
ゲートは、一定のバイアス電圧によりバイアスされ、第
４および第５のＭＯＳトランジスタ４２、４３のソース
は、電源端子に接続されている。
【００１３】この回路構成とすることにより、差動増幅
回路の利得が図１における差動増幅回路の利得よりも大
きいため、スピードの点で有利である。以上の実施例の
図１、図３において、ＮチャネルＭＯＳトランジスタと
ＰチャネルＭＯＳトランジスタをそれぞれ逆にした構成
としても、本発明と同じ効果が得られることは言うまで
もない。
回路の利得が図１における差動増幅回路の利得よりも大
きいため、スピードの点で有利である。以上の実施例の
図１、図３において、ＮチャネルＭＯＳトランジスタと
ＰチャネルＭＯＳトランジスタをそれぞれ逆にした構成
としても、本発明と同じ効果が得られることは言うまで
もない。
【００１４】
【発明の効果】以上説明したように、本発明は差動増幅
回路の正出力端子と、負出力端子をそれぞれ増幅回路に
接続し、増幅回路の出力をそれぞれＭＯＳトランジスタ
のゲートに接続し、このＭＯＳトランジスタで、インバ
ータ２つのたすきがけ接続によるラッチ回路を反転させ
るように構成することで、低消費電流で応答速度の速
い、またＩＣに集積化した場合にも、少ない面積でレイ
アウト可能なコンパレータを構成することに効果があ
る。
回路の正出力端子と、負出力端子をそれぞれ増幅回路に
接続し、増幅回路の出力をそれぞれＭＯＳトランジスタ
のゲートに接続し、このＭＯＳトランジスタで、インバ
ータ２つのたすきがけ接続によるラッチ回路を反転させ
るように構成することで、低消費電流で応答速度の速
い、またＩＣに集積化した場合にも、少ない面積でレイ
アウト可能なコンパレータを構成することに効果があ
る。
【図１】この発明にかかるコンパレータの構成図であ
る。
る。
【図２】従来のコンパレータの構成図である。
【図３】この発明にかかる別の差動増幅回路の回路図で
ある。
ある。
１ マイナス入力端子 ２ プラス入力端子 ３、 ８ バイアス電圧入力端子 ４、 ７ マイナス出力端子 ５、 ６ プラス出力端子 10 差動増幅回路 11、 12 増幅回路 13、 14 インバータ 21、 22、 23、 24、 25、 31、 32、 40、 41、42、 43 ＭＯＳ
トランジスタ
トランジスタ
Claims (1)
- 【請求項１】 ２つの入力電圧の電位差を増幅する差動
増幅回路の、正出力端子と負出力端子がそれぞれ増幅回
路に接続され、前記増幅回路の出力端子が、それぞれＭ
ＯＳトランジスタのゲートに接続され、前記ＭＯＳトラ
ンジスタのドレインは、それぞれ２つのインバータのた
すきがけ接続によって構成されるラッチ回路に接続され
ていることを特徴とするコンパレータ。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP3226083A JPH0567950A (ja) | 1991-09-05 | 1991-09-05 | コンパレータ |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP3226083A JPH0567950A (ja) | 1991-09-05 | 1991-09-05 | コンパレータ |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH0567950A true JPH0567950A (ja) | 1993-03-19 |
Family
ID=16839560
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP3226083A Pending JPH0567950A (ja) | 1991-09-05 | 1991-09-05 | コンパレータ |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH0567950A (ja) |
Cited By (6)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US6940316B2 (en) | 2003-11-19 | 2005-09-06 | Oki Electric Industry Co., Ltd. | Comparator circuit |
| US7403045B2 (en) | 2005-02-10 | 2008-07-22 | Oki Electric Industry Co., Ltd. | Comparator circuit with reduced switching noise |
| JP2008234015A (ja) * | 2007-03-16 | 2008-10-02 | Fuji Electric Device Technology Co Ltd | 過電流検出回路、ｄｃ−ｄｃコンバータ、及び過電流検出方法 |
| JP2010004468A (ja) * | 2008-06-23 | 2010-01-07 | Seiko Instruments Inc | コンパレータ |
| US7679406B2 (en) | 2006-12-15 | 2010-03-16 | Oki Semiconductor Co., Ltd. | Comparator having a preamplifier with power saved while latching data |
| WO2016009832A1 (ja) * | 2014-07-14 | 2016-01-21 | ソニー株式会社 | 比較器、ａｄ変換器、固体撮像装置、電子機器、および比較器の制御方法 |
-
1991
- 1991-09-05 JP JP3226083A patent/JPH0567950A/ja active Pending
Cited By (9)
| Publication number | Priority date | Publication date | Assignee | Title |
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| US6940316B2 (en) | 2003-11-19 | 2005-09-06 | Oki Electric Industry Co., Ltd. | Comparator circuit |
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| JP2010004468A (ja) * | 2008-06-23 | 2010-01-07 | Seiko Instruments Inc | コンパレータ |
| WO2016009832A1 (ja) * | 2014-07-14 | 2016-01-21 | ソニー株式会社 | 比較器、ａｄ変換器、固体撮像装置、電子機器、および比較器の制御方法 |
| US10021331B2 (en) | 2014-07-14 | 2018-07-10 | Sony Corporation | Comparator, AD converter, solid-state imaging device, electronic apparatus, and method of controlling comparator |
| US11394912B2 (en) | 2014-07-14 | 2022-07-19 | Sony Corporation | Comparator, AD converter, solid-state imaging device, electronic apparatus, and method of controlling comparator |
| US11758305B2 (en) | 2014-07-14 | 2023-09-12 | Sony Group Corporation | Comparator, ad converter, solid-state imaging device, electronic apparatus, and method of controlling comparator |
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